３次元インダクタ及び変圧器
３次元オンチップインダクタ、変圧器、及び無線周波増幅器が開示される。無線周波増幅器は、一対の変圧器及びトランジスタを含む。変圧器は、少なくとも２つの誘導結合されたインダクタを含む。インダクタは、第１金属層の複数のセグメントと、第２金属層の複数のセグメントと、第１インダクタ入力部と、第２インダクタ入力部と、前記第１インダクタ入力部及び前記第２インダクタ入力部の間に連続的で交差しないパスを形成するために、前記第１金属層の複数のセグメント及び前記第２金属層の複数のセグメントを結合する複数の貫通シリコンビアと、を含む。インダクタは対称又は非対称な形状を有することができる。第１金属層はチップのバックエンドオブライン部分における金属層であり得る。第２金属層はチップの再分配層部分に配置され得る。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は概して、集積回路デバイスに関し、より具体的には、貫通ビアを用いて集積回路デバイスで実現されたインダクタ及び変圧器に関する。
【背景技術】
【０００２】
インダクタ及び変圧器は、無線周波（RF）集積回路用途を含む広範囲の集積回路用途で使用される。オンチップインダクタは、それを通過する電流によって作り出された磁場にエネルギーを貯蔵できる受動電気成分である。インダクタは、１つ又は複数の「巻き」を含むコイルとして形作られたコンダクタであり得る。巻きは、インダクタの巻き内の「誘導的な」領域におけるコンダクタの各巻きを通って流れる電流によって誘導された磁束を集中させる。巻き数及び巻きのサイズは、インダクタンスに影響を与える。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第３８８１２４４号明細書
【特許文献２】米国特許第４７２９５１０号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
磁束に結合された２つ（又は複数）のインダクタは、変圧器を形成する。変圧器は、１つの回路から別へと、誘導結合されたコンダクタ、通常コイル又は変圧器を形成するインダクタの巻きを通って、電気エネルギーを伝えるデバイスである。第１の又は「一次の」インダクタにおける電流の変化は、第２の又は「二次の」インダクタにおける電圧の変化を誘導する。負荷が二次インダクタに結合される場合、電流が二次インダクタに流れ、電気エネルギーが一次回路から変圧器を通って負荷へと流れる。
【０００５】
集積回路ダイ及び回路パッケージで実現された従来のインダクタは、幾つかの欠点を有することがある。これらのインダクタは、インダクタの巻きを形成するために、導電層においてらせん形の（helical）又はらせん状の（spiral）配線（trace）を形成することによって作られ得る。ある場合には、より高いインダクタンスを達成するために、これらの配線は隣接層における配線に結合され得る。残念なことに、インダクタは金属層の源を過剰に消費することがあり、望ましくないスケーリングなしに十分な電流容量又は十分高い品質係数を提供することができないことがある。加えて、インダクタの誘導的な領域はパッケージ基板及び回路ダイにおける他の配線を有する層に対して実質的に平行であるため、それらは集積回路内の他の成分に対して不利な電磁干渉(EMI)効果を有することがあり、且つ／或いはそれらのインダクタ特性は基板又は回路ダイ内の隣接したコンダクタによって悪影響を受けることがある。
【０００６】
図１は、３つの部分：再分配層（RDL、redistributed design layer）部分102、フロントエンドオブライン（FEOL）部分104、及びバックエンドオブライン（BEOL）部分106を含むCMOSテクノロジー100の断面図を示す。FEOL部分104は基板108を含み、BEOL部分106は複数の金属層M1−Mnを含む。FEOL部分104の高さ又は厚さ114は通常、BEOL部分106の高さ又は厚さ110よりはるかに大きい。基板108に近いBEOL部分106の金属層はデバイス間の相互接続に使用され、従来のインダクタは周囲の層への望ましくない結合を誘導し得る。それ故に、相互接続のための空間を提供し、従来のインダクタによって引き起こされる望ましくない結合を最小化するために、基板108から離れたBEOL部分106におけるインダクタが利用可能な高さ112は、BEOL部分106の全高さ110未満となる。従来、オンチップインダクタは通常、BEOL部分106での１つ又は複数の金属層M1−Mnにおける２次元形状を用いて製造される。
【０００７】
２つの入力ポート202、204を有する例示である対称な１巻きインダクタ200の上面図が、図２に示される。対称なインダクタ200は、対称ライン206によって分けられることができ、対称ライン206の片側におけるインダクタの第１半部208は、対称ライン206の反対側におけるインダクタの第２半部210と同一の寸法を有する。しかしながら、インダクタンス値はインダクタを形成するのに用いられる金属ラインの全長さに比例するため、対称なインダクタ200の１巻きインダクタの形状は、単一の巻きのみ有することが原因で、不利なインダクタンスを有する。追加の巻き又は金属長さは、インダクタンス値を増加させることができる。
【０００８】
従来のオンチップインダクタとトランジスタとの間の寸法比は、BEOL金属層におけるインダクタによって消費され得る金属層の源が比較的過剰であるという認識を提供することができる。従来のオンチップインダクタは、300μｍ×300μｍ又は90,000μｍ２の面積を占めることができる。対照的に、利用可能なフィーチャサイズを用いて、トランジスタは0.09μｍ２の面積を占めることができる。従って、インダクタとトランジスタとによって消費され得る空間の間のチップサイズ比は、1,000,000：1である。加えて、CMOSテクノロジーのスケーリングにより、能動デバイスのためのFEOLがスケーリングする一方で受動デバイスのためのBEOLはスケーリングしないため、ｍｍ２あたりのチップコストは増加し続ける。それ故に、インダクタ又は変圧器のチップコストは非常に高く、例えば４５ｎｍ又は３２ｎｍなどのより進歩した技術ノードにおいて増加する可能性が高い。
【０００９】
例示であるらせん状の多重巻きインダクタ300の上面図が、図３に示される。らせん状の構造は、インダクタンス値を増加させるために用いられることができる。らせん状の多重巻きインダクタ300は１巻きインダクタ200のような対称性を有しないが、それは増大した全体の連続金属長さにより増加されたインダクタンス値を有する。対称性の欠如は、インダクタ300の入力部に極性を与える。インダクタ300のインダクタンス値はインダクタ300を形成するのに用いられる全体の連続金属長さに比例するため、インダクタンス値はインダクタの巻きを形成する金属コンダクタの幅、巻き間の空間、金属コンダクタの直径、及びらせんにおける巻き数によって影響を受ける。インダクタ300に対する入力部は通常、インダクタ構造体の同側に引き出される。らせん状の多重巻きインダクタ300は、多重巻きらせん部分302、第１入力部304、及びらせん状の終点308からインダクタ300の第１入力部304と同側に引き出された第２入力部306を含む。リード310は、第２入力部306をインダクタ300のらせんの終点308から引き出すために使用される。この形態において、多重巻きインダクタ300は１巻きインダクタ200に対して幾つかの欠点を有する。多重巻きインダクタ300は２つの金属層を必要とする：第１入力部304及びインダクタンスを増加させるためのらせん部分302に対する１番目の金属層；並びに、らせんの終点308から第２入力部306を引き出すためのリード310に対する２番目の金属層。対照的に、１巻きインダクタ200は１つの金属層で実現され得る。らせん状の多重巻きインダクタ300はまた、その多重巻き部分302がリード310を横切ることにより重複領域312及び314を有するが、それらは層間の容量結合を引き起こし得る。これらの重複領域312、314のこれらの容量結合は、インダクタ300の性能を低下することがある。
【００１０】
金属層M1−Mnはまた、デバイスとインダクタ200及び300などのインダクタを作る以外の目的物との間の相互接続のために使用されるため、インダクタの利用可能な高さ112はBEOL部分106の全高さ110未満である。これらのタイプのインダクタはまた、周囲の層への望ましくない結合を誘導する。基板への結合を低減するために、これらのタイプのインダクタは通常、上部の金属層に取り付けられる。加えて、インダクタ200又は300と同一の金属層における他のデバイス又は相互接続部は、インダクタと他のデバイス又は相互接続部との間の電磁結合を妨げるために、例えば１００μｍなどの隔離距離によってインダクタから離される。この隔離距離は、必要とされるインダクタ磁場からの回路の隔離によって決まり、それはインダクタによって消費される面積を増加させ、故にダイのコストを増加させる。
【００１１】
インダクタ全体の金属長さを更に増加させる従来の方法は、金属の連続積層である。図４は、BEOL部分106の金属層M1−Mnに形成される３つの異なる金属層402、404、406を含むインダクタ400を示す。金属層402及び404は距離412によって離され、金属層404及び406は距離414によって離される。金属層402、404、406は、垂直コネクタ408及び410によって直列に接続される。３層インダクタ400は、金属層402上の第１入力部416及び金属層406上の第２入力部418を有する。第２入力部418は、図３に示されたリード310と類似の別の層上の金属リードを用いて、インダクタ構造体の第１入力部416と同側に引き出され得る。金属層402、404、406間の距離412、414は、それぞれの金属層402、404、406上のらせん形状の直径（例えば200μｍ）に比べて非常に小さい（例えば2−3μｍ）。従って、垂直コネクタ408及び410の長さは、全体のインダクタ長さに対してごく少量のみ寄与する。インダクタ400の全体の金属長さは、インダクタ300の全体の金属長さより略３倍大きい。しかしながら、全体のインダクタンスは多重層間の磁場キャンセルが原因で減少するため、３層インダクタ400は従来、インダクタ300のインダクタンス値の３倍未満であるインダクタンス値を有する。それ故に、金属積層を用いてインダクタンス値を増加させる能力は、BEOL部分106に対するプロセスの制約が原因で制限される。
【００１２】
上記のインダクタ形態の何れに対しても、インダクタンスが全体の金属コンダクタ長さの関数であることに留意すべきである。従ってインダクタサイズはテクノロジーにかかわらず同一である。これらのインダクタに対して用いられる各金属層は代わりに、何十億又はそれ以上のトランジスタに対する空間を提供し得る。加えて、インダクタの誘導的な領域は他の配線を有する層に対して実質的に平行であるため、それらは集積回路内の他の成分に対して不利な電磁干渉(EMI)効果を有することがあり、且つ／或いはそれらのインダクタ特性は隣接したコンダクタによって悪影響を受けることがある。
【００１３】
インダクタに対するこれらの課題は、２以上のインダクタで作られた変圧器の場合に増加する。チップのBEOL部分における変圧器500の実現例が図５に示される。チップは、変圧器500が実現されたBEOL部分502と、FEOL部分504とを含む。FEOL部分504は、基板506と、ドーピング及び他の目的のために基板506の上部に堆積され、チップの能動デバイスが通常配置される様々な上部層とを含む。変圧器500は、誘導結合された第１インダクタ510及び第２インダクタ512を含む。この実現において、BEOL部分502における金属層は、第１インダクタ512及び第２インダクタ512のインダクタンス値を調整するために、次第に厚くなる。明確性のために、図５の右側に象徴的な変圧器500を示す。第１インダクタ510は、チップ上の回路への接続のための第１入力部P1及びアース端子に結合された第２入力部を有する。第２インダクタ512は、チップ上の別の回路への接続のための第１入力部P2及び同様にアース端子に結合された第２入力部を有する。象徴的な描写はまた、変圧器500における第１インダクタ510と第２インダクタ512との間の誘導的な結合を示す。上記に示されたインダクタと同様に、この変圧器の実現は非常にコストの高い多量の面積を消費する。
【００１４】
それ故に、より狭い空間でより高いインダクタンス値を作り出せ、より小さいフィーチャサイズへの進歩を利用でき、又は集積回路内の他の成分に対してより小さい電磁干渉効果を有する、変圧器及び集積回路で使用するための新しいタイプのインダクタを有することが望ましい。
【課題を解決するための手段】
【００１５】
貫通シリコンビア（TSV）を用いた３次元オンチップインダクタは、集積回路及び変圧器で使用することができる。３次元オンチップインダクタは、より狭い空間においてより高いインダクタンスを作り出すことができ、故に多くの利用可能なオンチップの源を解放することができる。３次元オンチップインダクタは、より小さいフィーチャサイズへの進歩を利用でき、新しいテクノロジーとともに縮小することができる。３次元オンチップインダクタはTSVの統合により垂直面を有し、集積回路内の他の構成要素に対してより小さい電磁干渉効果を有することができる：３次元オンチップインダクタのTSVはまた、周囲の構成要素に対する電磁干渉効果を低減するために、遮蔽され得る。
【００１６】
３次元オンチップインダクタは、第１金属層の複数のセグメントと、第２金属層の複数のセグメントと、第１インダクタ入力部と、第２インダクタ入力部と、前記第１金属層の複数のセグメント及び前記第２金属層の複数のセグメントを結合する複数の貫通シリコンビアと、を含む。複数の貫通シリコンビア及びセグメントは、前記第１インダクタ入力部と及び前記第２インダクタ入力部の間に連続的で交差しないパスを形成する。第１金属層はチップのバックエンドオブライン部分における金属層であり得る。第２金属層はチップの再分配層に配置され得る。
【００１７】
３次元オンチップインダクタは、対称又は非対称な形状を有することができる。対称な形状では、第１及び第２インダクタ入力部は第１金属層及び第２金属層の一方に配置され、オンチップインダクタは第１及び第２インダクタ入力部の間を通過する対称ラインに対して対称な形状を有する。非対称な形状では、第１インダクタ入力部は第１金属層及び第２金属層の一方に配置され、第２インダクタ入力部は別の金属層に配置される。
【００１８】
複数の貫通シリコンビアは規則的なアレイパターンに分布する。貫通シリコンビアの規則的なアレイパターンは、複数の接地された貫通シリコンビアを含むペリメータによって囲まれることができ、複数の接地された貫通シリコンビアはアース端子に結合される。これらの接地された貫通シリコンビアはチップにおける周囲のデバイス上のインダクタによって、電磁干渉を著しく低減できる。
【００１９】
３次元オンチップ変圧器がまた開示される。３次元オンチップ変圧器は、第１オンチップインダクタ及び第２オンチップインダクタを含む。第１及び第２オンチップインダクタのそれぞれは、第１金属層における複数の第１セグメントと、第２金属層における複数の第２セグメントと、第１インダク入力部と、第２インダクタ入力部と、第１インダクタ入力部及び第２インダクタ入力部の間に連続的で交差しないパスを形成するために複数の第１セグメント及び複数の第２セグメントを結合する複数の貫通シリコンビアと、含む。第１オンチップインダクタは第２オンチップインダクタに誘導結合され、第１オンチップインダクタはアース端子でのみ第２オンチップインダクタに物理的に結合される。第１及び第２インダクタ入力部は第１金属層及び第２金属層の一方に配置され得る。第１金属層はチップのバックエンドオブライン部分における金属層の一つであり得る。第２金属層はチップの再分配層に配置され得る。第１オンチップインダクタの複数の貫通シリコンビアは規則的なアレイパターンに分布することができ、第２オンチップインダクタの複数の貫通シリコンビアは規則的なアレイパターンに分布することができる。貫通シリコンビアはまた、周囲のデバイスにおける電磁干渉を低減するために遮蔽され得る。
【００２０】
３次元オンチップ無線周波増幅器がまた開示される。３次元オンチップ無線周波増幅器は、第１オンチップ変圧器と、第２オンチップ変圧器と、第１オンチップトランジスタとを含む。第１オンチップ変圧器は、第１オンチップインダクタ及び第２オンチップインダクタを含む。第２オンチップ変圧器は、第３オンチップインダクタ及び第４オンチップインダクタを含む。第１オンチップインダクタは、ゲート、ドレイン、及びソースを含む。第１、第２、第３、及び第４オンチップインダクタのそれぞれは、第１金属層における複数の第１セグメントと、第２金属層における複数の第２セグメントと、第１インダクタ入力部と、第２インダクタ入力部と、第１インダクタ入力部及び前記第２インダクタ入力部の間に連続的で交差しないパスを形成するために複数の第１セグメント及び複数の第２セグメントを結合する複数の貫通シリコンビアと、を含む。第１オンチップインダクタは第２オンチップインダクタに誘導結合され、第３オンチップインダクタは第４オンチップインダクタに誘導結合され、第１、第２、第３、及び第４オンチップインダクタはアース端子でのみ互いに物理的に結合される。第２オンチップインダクタの第１インダクタ入力部は前記第１オンチップトランジスタのゲートに結合される。第３オンチップインダクタの第１インダクタ入力部は第１オンチップトランジスタのドレインに結合される。第１、第２、第３、及び第４オンチップインダクタの第２インダクタ入力部はアース端子に結合される。オンチップトランジスタのソースはアース端子に結合される。第１及び第２インダクタ入力部は、第１金属層及び第２金属層の一方に配置され得る。第１金属層はチップのバックエンドオブライン部分における金属層であり得る。第２金属層はチップの再分配層に配置され得る。それぞれのオンチップインダクタの複数の貫通シリコンビアは規則的なアレイパターンに分布することができ、遮蔽されることができる。
【００２１】
３次元オンチップ増幅器はまた、第５インダクタと、第６インダクタと、ゲート、ドレイン、及びソースを含む第２オンチップトランジスタとを含むことができる。第２オンチップトランジスタのゲートは第１オンチップトランジスタのドレインに結合されることができる；第２オンチップトランジスタのドレインは第３オンチップインダクタの第１インダクタ入力部に結合されることができ、第２オンチップトランジスタのソースはアース端子に結合されることができる；第５及び第６オンチップインダクタの第１インダクタ入力部は供給電圧に結合されることができる；第５インダクタの第２インダクタ入力部は第１オンチップトランジスタのドレインに結合されることができる；第６インダクタの第２インダクタ入力部は第２オンチップトランジスタのドレインに結合されることができる。第５及び第６オンチップインダクタのそれぞれは、第１金属層における複数の第１セグメントと、第２金属層における複数の第２セグメントと、第５及び第６インダクタそれぞれの第１インダクタ入力部及び第２インダクタ入力部の間に連続的で交差しないパスを形成するために、複数の第１セグメント及び複数の第２セグメントを結合する複数の貫通シリコンビアと、を含むことができる。第５インダクタの第１及び第２インダクタ入力部は、第１金属層及び第２金属層の一方に配置される。第６インダクタの第１及び第２インダクタ入力部は、第１金属層及び第２金属層の一方に配置される。
【００２２】
本開示のより完全な理解のために、以下の詳細な説明及び添付の図面がここで参照される。
【図面の簡単な説明】
【００２３】
【図１】CMOSデバイスの概略断面図である。
【図２】対称な２次元インダクタの概略上面図である。
【図３】らせん状で非対称な２次元インダクタの概略上面図である。
【図４】３層のらせん状で非対称な２次元インダクタの概略斜視図である。
【図５】変圧器を含むCMOSデバイスの概略断面図である。
【図６】バックエンドオブライン部分の第１金属層における導電性セグメントをRDL部分における導電性セグメントに接続する貫通シリコンビアを示すCMOSデバイス断面の概略正面図である。
【図７】対称な３次元オンチップインダクタの概略上面図である。
【図８】その対称性を示す図７の対称な３次元インダクタを簡易化した２次元上面図である。
【図９】図７の対称な３次元オンチップインダクタの概略斜視図である。
【図１０】チップの基板における回路へのその結合を示す対称な３次元オンチップインダクタの概略斜視図である。
【図１１】２つのダイを相互に接続する３次元ダイ積層技術を示す図面である。
【図１２】変圧器を示す図面である。
【図１３】３次元オンチップ変圧器の概略斜視図である。
【図１４】無線周波増幅器を示す図面である。
【図１５】３次元オンチップ無線周波増幅器の概略斜視図である。
【図１６】３次元インダクタ及び３次元変圧器の両方が実現され得る２段増幅器を示す図面である。
【図１７】３次元インダクタ変圧器又はそれをベースとした他のデバイスが有利に使用され得る例示的な無線通信システムを示すブロック図である。
【発明を実施するための形態】
【００２４】
図１と同様に、図６は、３つの部分：再分配層(RDL)部分602、フロントエンドオブライン(FEOL)部分604、及びバックエンドオブライン(BEOL)部分606を含むCMOSテクノロジー600の断面図を示す。FEOL部分604は能動デバイスのための幾つかの上部層を有する基板608を含み、BEOL部分606はその中の一部分610が従来のインダクタに対して利用可能である複数の金属層M1−Mnを含む。FEOL部分604の高さは、BEOL部分606におけるインダクタに対して利用可能な高さ610よりはるかに大きい。非限定的である例示的な一実施形態では、FEOL部分604は200μｍ程度の高さを有することができ、一方、BEOL部分606におけるインダクタに対して利用可能な高さ610は10μｍ程度であることができる。
【００２５】
図６はまた、統合された複数の垂直貫通シリコンビア（TSV）622を含むインダクタ620の例示的な実施形態の分解組立正面図を示す。インダクタ620は最初にCMOSテクノロジー600のFEOL部分604に配置され、以下で説明するようにRDL部分602及びBEOL部分606に延伸する。TSV622は基板608を貫通し、RDL部分602とBEOL部分606のM1層とを結合する。TSV高さ630はBEOL部分606におけるインダクタの利用可能な高さ610より50倍大きいことがある。インダクタの直列長さ（serialized-length）はインダクタンス値に正比例するため、TSV622はインダクタ620の全長さを増加させ、それはインダクタンス値を増加させる。図６に示すように、３次元形状においては、各TSVの上部はM1金属層における金属セグメント626で他のTSVと結合され、各TSVの底部はRDL部分602における金属セグメント624で他のTSVと結合され得る。
【００２６】
インダクタ200、300及び400などの従来の２次元オンチップインダクタの設計は、BEOLにおける金属層間の距離がごくわずかであるため、インダクタ面積を増加させることによってインダクタンス密度を増加させることに制限される。例えば、金属層402、404、406間の距離412、414は2から3μｍであり得、一方、それぞれの金属層402、404、406のらせん形状の直径は200から300μｍであり得る。それ故に、従来のインダクタの設計は、２次元の最適化に効果的に制限される。インダクタの設計におけるTSVの統合ととともに、例えば200μｍであるTSVの垂直高さと、例えば20μｍであるTSVを接続するセグメントの水平ピッチとの両方が重要になり得る。それ故に、TSVインダクタは３次元で設計され、最適化され得る。
【００２７】
TSVインダクタはまた、実質的に対称な形状で表示することができる。図７は例示的なインダクタ700の上面図を示す。インダクタ700は、基板を貫通する複数のTSV702、BEOL部分のM1層における複数のM1セグメント704、及びRDL部分における複数のRDLセグメント706を含む。インダクタ700はまた、一対のインダクタ入力部708、710を含む。インダクタ700が３次元で設計されること；つまりM1セグメント704とRDLセグメント706とが、TSV702が貫通するFEOL部分604の厚さ又は高さによって垂直に離されていること、に留意すべきである。インダクタ700は対称な設計を有する。図８はインダクタ700の簡易化した２次元形状800を示し、インダクタ入力部708、710の間を通過する中心線に対するインダクタ700の対称性を示す。
【００２８】
この３次元TSVインダクタは故に、インダクタンス密度及び対称な形状に利点を与えることができる。３次元インダクタは、規則的なTSVアレイとRDL及びM1相互接続部との対称な接続、並びにインダクタ入力部の対称な配置によって、対称な構造体を有することができる。インダクタンス密度はまた、TSVの垂直高さによって増加される。
【００２９】
図９はインダクタ700の３次元図面を示し、基板を貫通する複数のTSV702、BEOL部分のM1層における複数のM1セグメント704、RDL部分における複数のRDLセグメント706、及び一対のインダクタ入力部708、710を含む。TSV高さ及びセグメント長さが縮尺通りではないないことに留意すべきである。例示的なTSV高さは50μm又は200μmを含むことができ、例示的なコネクタ長さは20μm又は50μmであり得る。周囲のデバイスとの干渉を最小化するために、インダクタ700は、同様の間隔で配置され、アース端子に結合された四角いTSVによって囲まれることができる。電磁干渉を最小化するのに知られた他の方法もまた使用することができる。
【００３０】
限定的ではなく一例として、インダクタ700の構造を有する例示的なインダクタは、100μｍのTSV高さ、20μｍのTSV直径、及び長さ20μｍのM1及びRDLセグメントを有することができる。インダクタ700は、64のTSV、32のM1セグメント、及び31のRDLセグメントを有する。故に、上記の例示的な寸法を有する実施形態は、64×100+(32+31)×20μｍ＝7.66ｍｍの全インダクタ長さを有することができ、略90μｍ×90μｍの水平断面積を有することができる。この実施形態のインダクタンス値は略12nHである。対照的に、200μｍ×200μｍの例示的な水平断面積を有する図３におけるらせん状インダクタ300は３次元TSVインダクタ面積の４倍を超える面積を占め、配線の厚さ及び間隔にもよるが、典型的に略0.64nHのインダクタンスを有することができる。
【００３１】
図１０は、代替的な非対称インダクタ1000の３次元図面を示す。インダクタ1000は、複数のTSV1002、BEOL部分（底部）のM1層における複数のM1セグメント1006、及びRDL部分（上部）における複数のRDLセグメント1004を含む。インダクタ1000はまた、第１インダクタ入力部1008及び第２インダクタ入力部1010をBEOL部分に含む。図１０の上部はチップから取り除かれたインダクタ1000を示し、図の底部はインダクタ入力部1008、1010への接続部を示す。第１インダクタ入力部1008はTSV1012に結合され、第２インダクタ入力部1010はTSV1014に結合される。インダクタ1000が非対称ならせん形状を有することに留意すべきである。インダクタ入力部1008、1010は、基板1016において電気回路1018に結合される。TSV1002はまた、基板1016を貫通する。M1セグメント1006はBEOL部分におけるM1層にあり、少なくとも中心のTSV1014に結合されたインダクタ入力部1010はBEOL部分における別の金属層にある。電気回路1018は次いで、BEOL部分における１つ又は複数の金属層に結合されることができる。
【００３２】
図１１は、更に高い密度を得るためのインダクタ及び変圧器を有する３次元ダイの積層方法を示す。このダイ積層技術は、図１１の左上のブロック100における第１ダイ1100と、図１１の右側のブロック105における第２ダイ1150とから始まる。
【００３３】
第１ダイ1100は、BEOL部分1102及びFEOL部分1104を含む。FEOL部分1104は、基板1108と複数の能動デバイスが実現される上部層1110とを含む。BEOL部分1102は複数の金属層を含み、それは基板1108に最も近い第１金属層1112と基板1108から最も遠い上部金属層1106とを含み、少なくとも１つの金属層がインダクタを含む。BEOL部分1102は第１ダイ1100の正面（FS）にあり、FEOL部分1104の基板1108は一般的に第１ダイ1100の裏面（BS）にある。
【００３４】
ブロック101は、FEOL部分1104の上部層1110及び基板1108の一部分を通って掘られた貫通シリコンビア(TSV)1120を示す。このブロックでは、基板1108は厚さt1を有する。TSV1120の上部は、BEOL部分1102における第１金属層1112に結合される。
【００３５】
ブロック102は、基板の薄化後の第１ダイ1100を示す。基板薄化プロセスは、基板1108の厚さを厚さt1から厚さt2まで低減させる。基板薄化プロセスは、基板1108の底部でTSV1120の末端を露出させる。
【００３６】
ブロック103は、基板1108の底部でのRDL層1130の追加後の第１ダイ1100を示す。RDL部分1130はここで、第１ダイ1100の裏面にある。RDL部分1130は、ダイ1100の裏面でTSV1120の末端を信号入力部1132に結合させるコンダクタを含み、信号入力部1132からRDL部分1130及びTSV1120を通ってBEOL部分1102における第１金属層1112まで導電パスを形成する。
【００３７】
ブロック104は第１ダイ1100の反転段階を示し、従って第１ダイ1100の正面におけるBEOL部分1102の金属層はここでは底部にあり、第１ダイ1100の裏面におけるRDL部分1130はここでは上部にある。
【００３８】
ブロック105は、BEOL部分1152及びFEOL部分1154を含む第２ダイ1150を示す。BEOL部分1152は、基板1158から最も遠い上部金属層1156を含む複数の金属層を含み、少なくとも１つの金属層がインダクタを含む。FEOL部分1154は、基板1158と複数の能動デバイスが実現される上部層1160とを含む。BEOL部分1152は、第２ダイ1150の正面（FS）にあり、FEOL部分1154の基板1158は第２ダイ1150の裏面（BS）にある。
【００３９】
ブロック106は第２ダイ1150の反転段階を示し、従って第２ダイ1150の正面におけるBEOL部分1152の金属層はここでは底部にあり、第２ダイ1150の裏面における基板1158はここでは上部にある。
【００４０】
ブロック107は、マイクロバンプ1140を用いて第２ダイ1150の正面を第１ダイ1100の裏面に接続する段階を示す。マイクロバンプ1140は、第１ダイ1100の裏面におけるRDL部分1130の信号入力部1132を第２ダイ1150の正面におけるBEOL部分1152の上部金属層1156に結合する導電パスを提供する。
【００４１】
故にこの３次元ダイ積層技術は、第２ダイ1150の上部金属層1156におけるインダクタ又は変圧器を第１ダイ1100の第１金属層1110に、金属バンプ1140を通って、且つRDL部分1130及び第１ダイ1100のTSV1120を通って結合するのに使用され得る導電パスを提供する。
【００４２】
図１２は、第１インダクタ1202及び第２インダクタ1204を含む変圧器1200を示す。インダクタンス値は主にインダクタ長さに比例し、変圧器は２つのインダクタに加えて電磁結合構造体のためのより大きなチップ領域を必要とする。第１インダクタ1202は第１入力部1208及び第２入力部1210を有する；第１入力部1208は一次回路（図示せず）に結合されることができ、第２インダクタ入力部1210はアース端子に結合される。第２インダクタ1204は第１入力部1212及び第２入力部1214を有する；第１入力部1212は負荷（図示せず）に結合されることができ、第２インダクタ入力部1214はアース端子に結合される。第１インダクタ1202は、２つのインダクタ間の電磁結合1206を促進できるように第２インダクタ1204から物理的に分離され、それは第１インダクタ1202における様々な電流が第２インダクタ1204において様々な電圧を誘導するほどであり、一次回路から変圧器1200を通って負荷にエネルギーをもたらす。異なる物質、例えば強磁性物質が、変圧器1200内の結合係数を高めるために使用され得る。結合係数を高めることができる幾つかの例示的な強磁性物質は、ニッケル、コバルト、鉄、及びミューメタルを含む。
【００４３】
図１３は、貫通シリコンビア（TSV）を含むインダクタを用いた変圧器1300の実現例を示す。変圧器1300は、第１インダクタ1310及び第２インダクタ1320を含む。第１インダクタ1310及び第２インダクタ1320のそれぞれは、チップの基板を貫通する複数のTSV1302（例えば図６参照)を含むが、それは連続パスを形成するために、BEOL部分のM1層におけるM1セグメント1306によって上端で結合され、RDL部分におけるRDLセグメント1304によって下端で結合される。第１インダクタ1310は第１入力部1312及び第２入力部1314を有する；第１入力部1312は一次回路（図示せず）に結合されることができ、第２インダクタ入力部1314はアース端子に結合される。第２インダクタ1320は第１入力部1322及び第２入力部1324を有する；第１入力部1322は負荷（図示せず）に結合されることができ、第２インダクタ入力部1324はアース端子に結合される。第１インダクタ1310は、２つのインダクタ間の電磁結合を促進する方法で、第２インダクタ1320から誘電材料によって物理的に離される。基板を貫通するTSVは、インダクタンス値を増加させるインダクタ長さを増加させる。連続パスでのRDL及びM1セグメントによるTSVの代替的な接続はオンチップインダクタを形成し、これらのTSVインダクタの一対は変圧器を形成する。
【００４４】
変圧器の例示的な用途は、図１４に示すような無線周波（RF）増幅器1400であり、それはＲＦ集積回路で使用され得る。ＲＦ増幅器1400は、トランジスタ1406によって連結された第１変圧器1402及び第２変圧器1404を含む。トランジスタ1406は、ゲート1410、ソース1412、及びドレイン1414を有する。トランジスタ1406のソース1412は、アース端子に結合される。
【００４５】
第１変圧器1402は、第２インダクタ1422に誘導結合された第１インダクタ1420を含む。第１インダクタ1420は、第１入力部1424及び第２入力部1426を有する；第１入力部1424はＲＦ入力部に結合されることができ、第２インダクタ入力部1426はアース端子に結合される。第２インダクタ1422は、第１入力部1428及び第２入力部1430を有する；第１入力部1428はトランジスタ1406のゲート1410に結合され、第２インダクタ入力部1430はアース端子に結合される。
【００４６】
第２変圧器1404は、第４インダクタ1442に誘導結合された第３インダクタ1440を含む。第３インダクタ1440は、第１入力部1444及び第２入力部1446を有する；第１インダクタ入力部1444はトランジスタ1406のドレイン1414に結合され、第２インダクタ入力部1446はアース端子に結合される。第４インダクタ1442は、第１入力部1448及び第２入力部1450を有する；第１入力部1448はＲＦ出力部として使用されることができ、第２インダクタ入力部1450はアース端子に結合される。変圧器1402及び1404は、それらのインダクタ間の巻き比率により、信号結合及びインピーダンス変換の役割を果たす。
【００４７】
図１５は、貫通シリコンビア（TSV）を含むインダクタを用いたＲＦ増幅器1500の実現例を示す。ＲＦ増幅器1500は、トランジスタ1506によって連結された第１変圧器1502及び第２変圧器1504を含む。トランジスタ1506は、ゲート1510、ソース1512、及びドレイン1514を有する。トランジスタ1506のソース1512は、アース端子に結合される。
【００４８】
第１変圧器1502は、第２インダクタ1522に誘導結合された第１インダクタ1520を含む。第１インダクタ1520及び第２インダクタ1522のそれぞれは、チップの基板を貫通する複数のTSVを含み、そこで連続パスを形成するために、TSVはBEOL部分のM1層におけるセグメントによって上端で結合され、RDL部分におけるセグメントによって下端で結合される（例えば、図１２参照）。第１インダクタ1520は、第１入力部1524及び第２入力部1526を有する；第１入力部1524はＲＦ入力部に結合されることができ、第２入力部1526はアース端子に結合される。第２インダクタ1522は、第１入力部1528及び第２入力部1530を有する；第１入力部1528はトランジスタ1506のゲート1510に結合され、第２インダクタ入力部1530はアース端子に結合される。
【００４９】
第２変圧器1504は、第４インダクタ1542に誘導結合された第３インダクタ1540を含む。第３インダクタ1540及び第４インダクタ1542のそれぞれは、チップの基板を貫通する複数のTSVを含み、そこで連続パスを形成するために、TSVはBEOL部分のM1層におけるセグメントによって上端で結合され、RDL部分におけるセグメントによって下端で結合される（例えば、図１３参照）。第３インダクタ1540は、第１入力部1544及び第２入力部1546を有する；第１入力部1544はトランジスタ1506のドレイン1514に結合され、第２入力部1546はアース端子に結合される。第４インダクタ1542は、第１入力部1548及び第２入力部1550を有する；第１入力部1548はＲＦ出力部として使用されることができ、第２入力部1550はアース端子に結合される。
【００５０】
TSVを用いたインダクタ及び変圧器は様々な他の用途で使用されることができ、別の例示は図１６に示すような２段増幅器1600である。増幅器1600は第１変圧器1602及び第２変圧器1604を含み、それらの両方が上記のようなTSVインダクタを含むことができる。第１変圧器1602及び第２変圧器1604は、第１トランジスタ1606及び第２トランジスタ1608を通って連結される。第１トランジスタ1606は、ゲート1662、ドレイン1664、及びソース1666を含む。第２トランジスタ1608は、ゲート1682、ドレイン1684、及びソース1686を含む。第１トランジスタ1606のドレイン1664は第１インダクタ1610を通って供給電圧VDDに結合され、第２トランジスタ1608のドレイン1684は第２インダクタ1612を通って供給電圧VDDに結合される。第１インダクタ1610又は第２インダクタ1612はまた、上記のようなTSVインダクタであり得る。
【００５１】
第１変圧器1602は、第２インダクタ1622に誘導結合された第１インダクタ1620を含む。第１インダクタ1620は、第１入力部1624及び第２入力部1626を有する。第２インダクタ1622は、第１入力部1628及び第２入力部1630を有する。第１インダクタ1620の第１入力部1624は、増幅器1600に対する信号入力部に結合される。第２インダクタ1624の第１入力部1628は、第１キャパシタ1632を通って第１トランジスタ1606のゲート1662に結合される。第１インダクタ1620の第２インダクタ入力部1626及び第２インダクタ1622の第２入力部1630はともに、アース端子に結合される。
【００５２】
第１トランジスタ1606のゲート1662はまた、レジスタ1634を通って供給電圧VDDに結合される。第２トランジスタ1608のゲート1682は、第１トランジスタ1606のドレイン1664に結合される。第１トランジスタ1606のソース1666及び第２トランジスタ1608のソース1686はともに、アース端子に結合される。
【００５３】
第２変圧器1604は、第２インダクタ1642に誘導結合された第１インダクタ1640を含む。第１インダクタ1640は、第１入力部1644及び第２入力部1646を有する。第２インダクタ1642は、第１入力部1648及び第２入力部1650を有する。第１インダクタ1640の第１入力部1644は、第２キャパシタ1636を通って第２トランジスタ1608のドレイン1684に結合される。第２インダクタ1642の第１入力部1648は、２段増幅器1600の出力部として使用されることができる。第１インダクタ1640の第２入力部1646及び第２インダクタ1642の第２入力部1650はともに、アース端子に結合される。変圧器1602及び1604は、それらのインダクタ間の巻き比率により、信号結合及びインピーダンス変換の役割を果たす。
【００５４】
図１７は、複数の貫通シリコンビア（TSV）を用いて実現されたインダクタ又は変圧器の実施形態が有利に使用され得る例示的な無線通信システム1700を示し、そこでTSVは、ダイのBEOL部分の金属層における導電性セグメント及びRDL部分における導電性セグメントを用いて連続的な導電パスを形成するために、内部で結合される。TSVを用いて実現されたインダクタは、対称又は非対称な形状を有することができる。説明のために、図１７は、3つの遠隔ユニット1720、1730、及び1750、並びに2つの基地局1740を示す。典型的な無線通信システムは、より多くの遠隔ユニット及び基地局を有することができるということが認められよう。遠隔ユニット1720、1730、及び1750の何れかは、本明細書で開示されたようなメモリパワー操作システムをサポートする多数のパワーモードを含むことができる。図１７は、基地局1740並びに遠隔ユニット1720、1730、及び1750からの上りリンク信号1780、並びに遠隔ユニット1720、1730、及び1750から基地局1740への下りリンク信号1790を示す。
【００５５】
図１７では、遠隔ユニット1720は、携帯電話として示され、遠隔ユニット1730は、ポータブルコンピュータとして示され、遠隔ユニット1750は、無線ローカルループシステム内の固定位置遠隔ユニットとして示される。例えば、遠隔ユニットは、セル方式の携帯無線電話、携帯用パーソナル通信システム（PCS）ユニット、携帯データ端末などの携帯型データユニット、又はメータ読み出し装置などの固定位置データユニットであり得る。図１７は、本明細書で開示されたようなメモリパワー操作システムをサポートする多数のパワーモードを含むことができる任意の例示的な遠隔ユニットを示すが、メモリパワー操作システムはこれらの例示的に図示されたユニットに限定されない。実施形態は、メモリパワー操作システムをサポートする多数のパワーモードが望まれる任意の電子デバイスで、適切に使用されることができる。
【００５６】
本発明の原理を組み入れた例示的な実施形態が上記で開示されたが、本発明は開示された実施形態に限定されない。代わりに本願は、その一般的な原理を用いた本発明の任意の変化、使用、又は適合を含めることを目的とする。更に、本願は、本発明が関連する技術分野で既知又は通常の実施に近づくような本開示からの逸脱を含めることを目的とし、それは添付の特許請求の範囲の制限内に含まれる。
【符号の説明】
【００５７】
６００ CMOSテクノロジー
６０２ RDL部分
６０４ FEOL部分
６０６ BEOL部分
６０８ 基板
６１０ インダクタに対して利用可能な高さ
６２０ インダクタ
６２２、７０２ TSV
６２４、７０６ RDL部分における金属セグメント、RDLセグメント
６２６、７０４ M1金属層における金属セグメント、M1セグメント
６３０ TSV高さ
７０８、７１０ インダクタ入力部
【技術分野】
【０００１】
本開示は概して、集積回路デバイスに関し、より具体的には、貫通ビアを用いて集積回路デバイスで実現されたインダクタ及び変圧器に関する。
【背景技術】
【０００２】
インダクタ及び変圧器は、無線周波（RF）集積回路用途を含む広範囲の集積回路用途で使用される。オンチップインダクタは、それを通過する電流によって作り出された磁場にエネルギーを貯蔵できる受動電気成分である。インダクタは、１つ又は複数の「巻き」を含むコイルとして形作られたコンダクタであり得る。巻きは、インダクタの巻き内の「誘導的な」領域におけるコンダクタの各巻きを通って流れる電流によって誘導された磁束を集中させる。巻き数及び巻きのサイズは、インダクタンスに影響を与える。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第３８８１２４４号明細書
【特許文献２】米国特許第４７２９５１０号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
磁束に結合された２つ（又は複数）のインダクタは、変圧器を形成する。変圧器は、１つの回路から別へと、誘導結合されたコンダクタ、通常コイル又は変圧器を形成するインダクタの巻きを通って、電気エネルギーを伝えるデバイスである。第１の又は「一次の」インダクタにおける電流の変化は、第２の又は「二次の」インダクタにおける電圧の変化を誘導する。負荷が二次インダクタに結合される場合、電流が二次インダクタに流れ、電気エネルギーが一次回路から変圧器を通って負荷へと流れる。
【０００５】
集積回路ダイ及び回路パッケージで実現された従来のインダクタは、幾つかの欠点を有することがある。これらのインダクタは、インダクタの巻きを形成するために、導電層においてらせん形の（helical）又はらせん状の（spiral）配線（trace）を形成することによって作られ得る。ある場合には、より高いインダクタンスを達成するために、これらの配線は隣接層における配線に結合され得る。残念なことに、インダクタは金属層の源を過剰に消費することがあり、望ましくないスケーリングなしに十分な電流容量又は十分高い品質係数を提供することができないことがある。加えて、インダクタの誘導的な領域はパッケージ基板及び回路ダイにおける他の配線を有する層に対して実質的に平行であるため、それらは集積回路内の他の成分に対して不利な電磁干渉(EMI)効果を有することがあり、且つ／或いはそれらのインダクタ特性は基板又は回路ダイ内の隣接したコンダクタによって悪影響を受けることがある。
【０００６】
図１は、３つの部分：再分配層（RDL、redistributed design layer）部分102、フロントエンドオブライン（FEOL）部分104、及びバックエンドオブライン（BEOL）部分106を含むCMOSテクノロジー100の断面図を示す。FEOL部分104は基板108を含み、BEOL部分106は複数の金属層M1−Mnを含む。FEOL部分104の高さ又は厚さ114は通常、BEOL部分106の高さ又は厚さ110よりはるかに大きい。基板108に近いBEOL部分106の金属層はデバイス間の相互接続に使用され、従来のインダクタは周囲の層への望ましくない結合を誘導し得る。それ故に、相互接続のための空間を提供し、従来のインダクタによって引き起こされる望ましくない結合を最小化するために、基板108から離れたBEOL部分106におけるインダクタが利用可能な高さ112は、BEOL部分106の全高さ110未満となる。従来、オンチップインダクタは通常、BEOL部分106での１つ又は複数の金属層M1−Mnにおける２次元形状を用いて製造される。
【０００７】
２つの入力ポート202、204を有する例示である対称な１巻きインダクタ200の上面図が、図２に示される。対称なインダクタ200は、対称ライン206によって分けられることができ、対称ライン206の片側におけるインダクタの第１半部208は、対称ライン206の反対側におけるインダクタの第２半部210と同一の寸法を有する。しかしながら、インダクタンス値はインダクタを形成するのに用いられる金属ラインの全長さに比例するため、対称なインダクタ200の１巻きインダクタの形状は、単一の巻きのみ有することが原因で、不利なインダクタンスを有する。追加の巻き又は金属長さは、インダクタンス値を増加させることができる。
【０００８】
従来のオンチップインダクタとトランジスタとの間の寸法比は、BEOL金属層におけるインダクタによって消費され得る金属層の源が比較的過剰であるという認識を提供することができる。従来のオンチップインダクタは、300μｍ×300μｍ又は90,000μｍ２の面積を占めることができる。対照的に、利用可能なフィーチャサイズを用いて、トランジスタは0.09μｍ２の面積を占めることができる。従って、インダクタとトランジスタとによって消費され得る空間の間のチップサイズ比は、1,000,000：1である。加えて、CMOSテクノロジーのスケーリングにより、能動デバイスのためのFEOLがスケーリングする一方で受動デバイスのためのBEOLはスケーリングしないため、ｍｍ２あたりのチップコストは増加し続ける。それ故に、インダクタ又は変圧器のチップコストは非常に高く、例えば４５ｎｍ又は３２ｎｍなどのより進歩した技術ノードにおいて増加する可能性が高い。
【０００９】
例示であるらせん状の多重巻きインダクタ300の上面図が、図３に示される。らせん状の構造は、インダクタンス値を増加させるために用いられることができる。らせん状の多重巻きインダクタ300は１巻きインダクタ200のような対称性を有しないが、それは増大した全体の連続金属長さにより増加されたインダクタンス値を有する。対称性の欠如は、インダクタ300の入力部に極性を与える。インダクタ300のインダクタンス値はインダクタ300を形成するのに用いられる全体の連続金属長さに比例するため、インダクタンス値はインダクタの巻きを形成する金属コンダクタの幅、巻き間の空間、金属コンダクタの直径、及びらせんにおける巻き数によって影響を受ける。インダクタ300に対する入力部は通常、インダクタ構造体の同側に引き出される。らせん状の多重巻きインダクタ300は、多重巻きらせん部分302、第１入力部304、及びらせん状の終点308からインダクタ300の第１入力部304と同側に引き出された第２入力部306を含む。リード310は、第２入力部306をインダクタ300のらせんの終点308から引き出すために使用される。この形態において、多重巻きインダクタ300は１巻きインダクタ200に対して幾つかの欠点を有する。多重巻きインダクタ300は２つの金属層を必要とする：第１入力部304及びインダクタンスを増加させるためのらせん部分302に対する１番目の金属層；並びに、らせんの終点308から第２入力部306を引き出すためのリード310に対する２番目の金属層。対照的に、１巻きインダクタ200は１つの金属層で実現され得る。らせん状の多重巻きインダクタ300はまた、その多重巻き部分302がリード310を横切ることにより重複領域312及び314を有するが、それらは層間の容量結合を引き起こし得る。これらの重複領域312、314のこれらの容量結合は、インダクタ300の性能を低下することがある。
【００１０】
金属層M1−Mnはまた、デバイスとインダクタ200及び300などのインダクタを作る以外の目的物との間の相互接続のために使用されるため、インダクタの利用可能な高さ112はBEOL部分106の全高さ110未満である。これらのタイプのインダクタはまた、周囲の層への望ましくない結合を誘導する。基板への結合を低減するために、これらのタイプのインダクタは通常、上部の金属層に取り付けられる。加えて、インダクタ200又は300と同一の金属層における他のデバイス又は相互接続部は、インダクタと他のデバイス又は相互接続部との間の電磁結合を妨げるために、例えば１００μｍなどの隔離距離によってインダクタから離される。この隔離距離は、必要とされるインダクタ磁場からの回路の隔離によって決まり、それはインダクタによって消費される面積を増加させ、故にダイのコストを増加させる。
【００１１】
インダクタ全体の金属長さを更に増加させる従来の方法は、金属の連続積層である。図４は、BEOL部分106の金属層M1−Mnに形成される３つの異なる金属層402、404、406を含むインダクタ400を示す。金属層402及び404は距離412によって離され、金属層404及び406は距離414によって離される。金属層402、404、406は、垂直コネクタ408及び410によって直列に接続される。３層インダクタ400は、金属層402上の第１入力部416及び金属層406上の第２入力部418を有する。第２入力部418は、図３に示されたリード310と類似の別の層上の金属リードを用いて、インダクタ構造体の第１入力部416と同側に引き出され得る。金属層402、404、406間の距離412、414は、それぞれの金属層402、404、406上のらせん形状の直径（例えば200μｍ）に比べて非常に小さい（例えば2−3μｍ）。従って、垂直コネクタ408及び410の長さは、全体のインダクタ長さに対してごく少量のみ寄与する。インダクタ400の全体の金属長さは、インダクタ300の全体の金属長さより略３倍大きい。しかしながら、全体のインダクタンスは多重層間の磁場キャンセルが原因で減少するため、３層インダクタ400は従来、インダクタ300のインダクタンス値の３倍未満であるインダクタンス値を有する。それ故に、金属積層を用いてインダクタンス値を増加させる能力は、BEOL部分106に対するプロセスの制約が原因で制限される。
【００１２】
上記のインダクタ形態の何れに対しても、インダクタンスが全体の金属コンダクタ長さの関数であることに留意すべきである。従ってインダクタサイズはテクノロジーにかかわらず同一である。これらのインダクタに対して用いられる各金属層は代わりに、何十億又はそれ以上のトランジスタに対する空間を提供し得る。加えて、インダクタの誘導的な領域は他の配線を有する層に対して実質的に平行であるため、それらは集積回路内の他の成分に対して不利な電磁干渉(EMI)効果を有することがあり、且つ／或いはそれらのインダクタ特性は隣接したコンダクタによって悪影響を受けることがある。
【００１３】
インダクタに対するこれらの課題は、２以上のインダクタで作られた変圧器の場合に増加する。チップのBEOL部分における変圧器500の実現例が図５に示される。チップは、変圧器500が実現されたBEOL部分502と、FEOL部分504とを含む。FEOL部分504は、基板506と、ドーピング及び他の目的のために基板506の上部に堆積され、チップの能動デバイスが通常配置される様々な上部層とを含む。変圧器500は、誘導結合された第１インダクタ510及び第２インダクタ512を含む。この実現において、BEOL部分502における金属層は、第１インダクタ512及び第２インダクタ512のインダクタンス値を調整するために、次第に厚くなる。明確性のために、図５の右側に象徴的な変圧器500を示す。第１インダクタ510は、チップ上の回路への接続のための第１入力部P1及びアース端子に結合された第２入力部を有する。第２インダクタ512は、チップ上の別の回路への接続のための第１入力部P2及び同様にアース端子に結合された第２入力部を有する。象徴的な描写はまた、変圧器500における第１インダクタ510と第２インダクタ512との間の誘導的な結合を示す。上記に示されたインダクタと同様に、この変圧器の実現は非常にコストの高い多量の面積を消費する。
【００１４】
それ故に、より狭い空間でより高いインダクタンス値を作り出せ、より小さいフィーチャサイズへの進歩を利用でき、又は集積回路内の他の成分に対してより小さい電磁干渉効果を有する、変圧器及び集積回路で使用するための新しいタイプのインダクタを有することが望ましい。
【課題を解決するための手段】
【００１５】
貫通シリコンビア（TSV）を用いた３次元オンチップインダクタは、集積回路及び変圧器で使用することができる。３次元オンチップインダクタは、より狭い空間においてより高いインダクタンスを作り出すことができ、故に多くの利用可能なオンチップの源を解放することができる。３次元オンチップインダクタは、より小さいフィーチャサイズへの進歩を利用でき、新しいテクノロジーとともに縮小することができる。３次元オンチップインダクタはTSVの統合により垂直面を有し、集積回路内の他の構成要素に対してより小さい電磁干渉効果を有することができる：３次元オンチップインダクタのTSVはまた、周囲の構成要素に対する電磁干渉効果を低減するために、遮蔽され得る。
【００１６】
３次元オンチップインダクタは、第１金属層の複数のセグメントと、第２金属層の複数のセグメントと、第１インダクタ入力部と、第２インダクタ入力部と、前記第１金属層の複数のセグメント及び前記第２金属層の複数のセグメントを結合する複数の貫通シリコンビアと、を含む。複数の貫通シリコンビア及びセグメントは、前記第１インダクタ入力部と及び前記第２インダクタ入力部の間に連続的で交差しないパスを形成する。第１金属層はチップのバックエンドオブライン部分における金属層であり得る。第２金属層はチップの再分配層に配置され得る。
【００１７】
３次元オンチップインダクタは、対称又は非対称な形状を有することができる。対称な形状では、第１及び第２インダクタ入力部は第１金属層及び第２金属層の一方に配置され、オンチップインダクタは第１及び第２インダクタ入力部の間を通過する対称ラインに対して対称な形状を有する。非対称な形状では、第１インダクタ入力部は第１金属層及び第２金属層の一方に配置され、第２インダクタ入力部は別の金属層に配置される。
【００１８】
複数の貫通シリコンビアは規則的なアレイパターンに分布する。貫通シリコンビアの規則的なアレイパターンは、複数の接地された貫通シリコンビアを含むペリメータによって囲まれることができ、複数の接地された貫通シリコンビアはアース端子に結合される。これらの接地された貫通シリコンビアはチップにおける周囲のデバイス上のインダクタによって、電磁干渉を著しく低減できる。
【００１９】
３次元オンチップ変圧器がまた開示される。３次元オンチップ変圧器は、第１オンチップインダクタ及び第２オンチップインダクタを含む。第１及び第２オンチップインダクタのそれぞれは、第１金属層における複数の第１セグメントと、第２金属層における複数の第２セグメントと、第１インダク入力部と、第２インダクタ入力部と、第１インダクタ入力部及び第２インダクタ入力部の間に連続的で交差しないパスを形成するために複数の第１セグメント及び複数の第２セグメントを結合する複数の貫通シリコンビアと、含む。第１オンチップインダクタは第２オンチップインダクタに誘導結合され、第１オンチップインダクタはアース端子でのみ第２オンチップインダクタに物理的に結合される。第１及び第２インダクタ入力部は第１金属層及び第２金属層の一方に配置され得る。第１金属層はチップのバックエンドオブライン部分における金属層の一つであり得る。第２金属層はチップの再分配層に配置され得る。第１オンチップインダクタの複数の貫通シリコンビアは規則的なアレイパターンに分布することができ、第２オンチップインダクタの複数の貫通シリコンビアは規則的なアレイパターンに分布することができる。貫通シリコンビアはまた、周囲のデバイスにおける電磁干渉を低減するために遮蔽され得る。
【００２０】
３次元オンチップ無線周波増幅器がまた開示される。３次元オンチップ無線周波増幅器は、第１オンチップ変圧器と、第２オンチップ変圧器と、第１オンチップトランジスタとを含む。第１オンチップ変圧器は、第１オンチップインダクタ及び第２オンチップインダクタを含む。第２オンチップ変圧器は、第３オンチップインダクタ及び第４オンチップインダクタを含む。第１オンチップインダクタは、ゲート、ドレイン、及びソースを含む。第１、第２、第３、及び第４オンチップインダクタのそれぞれは、第１金属層における複数の第１セグメントと、第２金属層における複数の第２セグメントと、第１インダクタ入力部と、第２インダクタ入力部と、第１インダクタ入力部及び前記第２インダクタ入力部の間に連続的で交差しないパスを形成するために複数の第１セグメント及び複数の第２セグメントを結合する複数の貫通シリコンビアと、を含む。第１オンチップインダクタは第２オンチップインダクタに誘導結合され、第３オンチップインダクタは第４オンチップインダクタに誘導結合され、第１、第２、第３、及び第４オンチップインダクタはアース端子でのみ互いに物理的に結合される。第２オンチップインダクタの第１インダクタ入力部は前記第１オンチップトランジスタのゲートに結合される。第３オンチップインダクタの第１インダクタ入力部は第１オンチップトランジスタのドレインに結合される。第１、第２、第３、及び第４オンチップインダクタの第２インダクタ入力部はアース端子に結合される。オンチップトランジスタのソースはアース端子に結合される。第１及び第２インダクタ入力部は、第１金属層及び第２金属層の一方に配置され得る。第１金属層はチップのバックエンドオブライン部分における金属層であり得る。第２金属層はチップの再分配層に配置され得る。それぞれのオンチップインダクタの複数の貫通シリコンビアは規則的なアレイパターンに分布することができ、遮蔽されることができる。
【００２１】
３次元オンチップ増幅器はまた、第５インダクタと、第６インダクタと、ゲート、ドレイン、及びソースを含む第２オンチップトランジスタとを含むことができる。第２オンチップトランジスタのゲートは第１オンチップトランジスタのドレインに結合されることができる；第２オンチップトランジスタのドレインは第３オンチップインダクタの第１インダクタ入力部に結合されることができ、第２オンチップトランジスタのソースはアース端子に結合されることができる；第５及び第６オンチップインダクタの第１インダクタ入力部は供給電圧に結合されることができる；第５インダクタの第２インダクタ入力部は第１オンチップトランジスタのドレインに結合されることができる；第６インダクタの第２インダクタ入力部は第２オンチップトランジスタのドレインに結合されることができる。第５及び第６オンチップインダクタのそれぞれは、第１金属層における複数の第１セグメントと、第２金属層における複数の第２セグメントと、第５及び第６インダクタそれぞれの第１インダクタ入力部及び第２インダクタ入力部の間に連続的で交差しないパスを形成するために、複数の第１セグメント及び複数の第２セグメントを結合する複数の貫通シリコンビアと、を含むことができる。第５インダクタの第１及び第２インダクタ入力部は、第１金属層及び第２金属層の一方に配置される。第６インダクタの第１及び第２インダクタ入力部は、第１金属層及び第２金属層の一方に配置される。
【００２２】
本開示のより完全な理解のために、以下の詳細な説明及び添付の図面がここで参照される。
【図面の簡単な説明】
【００２３】
【図１】CMOSデバイスの概略断面図である。
【図２】対称な２次元インダクタの概略上面図である。
【図３】らせん状で非対称な２次元インダクタの概略上面図である。
【図４】３層のらせん状で非対称な２次元インダクタの概略斜視図である。
【図５】変圧器を含むCMOSデバイスの概略断面図である。
【図６】バックエンドオブライン部分の第１金属層における導電性セグメントをRDL部分における導電性セグメントに接続する貫通シリコンビアを示すCMOSデバイス断面の概略正面図である。
【図７】対称な３次元オンチップインダクタの概略上面図である。
【図８】その対称性を示す図７の対称な３次元インダクタを簡易化した２次元上面図である。
【図９】図７の対称な３次元オンチップインダクタの概略斜視図である。
【図１０】チップの基板における回路へのその結合を示す対称な３次元オンチップインダクタの概略斜視図である。
【図１１】２つのダイを相互に接続する３次元ダイ積層技術を示す図面である。
【図１２】変圧器を示す図面である。
【図１３】３次元オンチップ変圧器の概略斜視図である。
【図１４】無線周波増幅器を示す図面である。
【図１５】３次元オンチップ無線周波増幅器の概略斜視図である。
【図１６】３次元インダクタ及び３次元変圧器の両方が実現され得る２段増幅器を示す図面である。
【図１７】３次元インダクタ変圧器又はそれをベースとした他のデバイスが有利に使用され得る例示的な無線通信システムを示すブロック図である。
【発明を実施するための形態】
【００２４】
図１と同様に、図６は、３つの部分：再分配層(RDL)部分602、フロントエンドオブライン(FEOL)部分604、及びバックエンドオブライン(BEOL)部分606を含むCMOSテクノロジー600の断面図を示す。FEOL部分604は能動デバイスのための幾つかの上部層を有する基板608を含み、BEOL部分606はその中の一部分610が従来のインダクタに対して利用可能である複数の金属層M1−Mnを含む。FEOL部分604の高さは、BEOL部分606におけるインダクタに対して利用可能な高さ610よりはるかに大きい。非限定的である例示的な一実施形態では、FEOL部分604は200μｍ程度の高さを有することができ、一方、BEOL部分606におけるインダクタに対して利用可能な高さ610は10μｍ程度であることができる。
【００２５】
図６はまた、統合された複数の垂直貫通シリコンビア（TSV）622を含むインダクタ620の例示的な実施形態の分解組立正面図を示す。インダクタ620は最初にCMOSテクノロジー600のFEOL部分604に配置され、以下で説明するようにRDL部分602及びBEOL部分606に延伸する。TSV622は基板608を貫通し、RDL部分602とBEOL部分606のM1層とを結合する。TSV高さ630はBEOL部分606におけるインダクタの利用可能な高さ610より50倍大きいことがある。インダクタの直列長さ（serialized-length）はインダクタンス値に正比例するため、TSV622はインダクタ620の全長さを増加させ、それはインダクタンス値を増加させる。図６に示すように、３次元形状においては、各TSVの上部はM1金属層における金属セグメント626で他のTSVと結合され、各TSVの底部はRDL部分602における金属セグメント624で他のTSVと結合され得る。
【００２６】
インダクタ200、300及び400などの従来の２次元オンチップインダクタの設計は、BEOLにおける金属層間の距離がごくわずかであるため、インダクタ面積を増加させることによってインダクタンス密度を増加させることに制限される。例えば、金属層402、404、406間の距離412、414は2から3μｍであり得、一方、それぞれの金属層402、404、406のらせん形状の直径は200から300μｍであり得る。それ故に、従来のインダクタの設計は、２次元の最適化に効果的に制限される。インダクタの設計におけるTSVの統合ととともに、例えば200μｍであるTSVの垂直高さと、例えば20μｍであるTSVを接続するセグメントの水平ピッチとの両方が重要になり得る。それ故に、TSVインダクタは３次元で設計され、最適化され得る。
【００２７】
TSVインダクタはまた、実質的に対称な形状で表示することができる。図７は例示的なインダクタ700の上面図を示す。インダクタ700は、基板を貫通する複数のTSV702、BEOL部分のM1層における複数のM1セグメント704、及びRDL部分における複数のRDLセグメント706を含む。インダクタ700はまた、一対のインダクタ入力部708、710を含む。インダクタ700が３次元で設計されること；つまりM1セグメント704とRDLセグメント706とが、TSV702が貫通するFEOL部分604の厚さ又は高さによって垂直に離されていること、に留意すべきである。インダクタ700は対称な設計を有する。図８はインダクタ700の簡易化した２次元形状800を示し、インダクタ入力部708、710の間を通過する中心線に対するインダクタ700の対称性を示す。
【００２８】
この３次元TSVインダクタは故に、インダクタンス密度及び対称な形状に利点を与えることができる。３次元インダクタは、規則的なTSVアレイとRDL及びM1相互接続部との対称な接続、並びにインダクタ入力部の対称な配置によって、対称な構造体を有することができる。インダクタンス密度はまた、TSVの垂直高さによって増加される。
【００２９】
図９はインダクタ700の３次元図面を示し、基板を貫通する複数のTSV702、BEOL部分のM1層における複数のM1セグメント704、RDL部分における複数のRDLセグメント706、及び一対のインダクタ入力部708、710を含む。TSV高さ及びセグメント長さが縮尺通りではないないことに留意すべきである。例示的なTSV高さは50μm又は200μmを含むことができ、例示的なコネクタ長さは20μm又は50μmであり得る。周囲のデバイスとの干渉を最小化するために、インダクタ700は、同様の間隔で配置され、アース端子に結合された四角いTSVによって囲まれることができる。電磁干渉を最小化するのに知られた他の方法もまた使用することができる。
【００３０】
限定的ではなく一例として、インダクタ700の構造を有する例示的なインダクタは、100μｍのTSV高さ、20μｍのTSV直径、及び長さ20μｍのM1及びRDLセグメントを有することができる。インダクタ700は、64のTSV、32のM1セグメント、及び31のRDLセグメントを有する。故に、上記の例示的な寸法を有する実施形態は、64×100+(32+31)×20μｍ＝7.66ｍｍの全インダクタ長さを有することができ、略90μｍ×90μｍの水平断面積を有することができる。この実施形態のインダクタンス値は略12nHである。対照的に、200μｍ×200μｍの例示的な水平断面積を有する図３におけるらせん状インダクタ300は３次元TSVインダクタ面積の４倍を超える面積を占め、配線の厚さ及び間隔にもよるが、典型的に略0.64nHのインダクタンスを有することができる。
【００３１】
図１０は、代替的な非対称インダクタ1000の３次元図面を示す。インダクタ1000は、複数のTSV1002、BEOL部分（底部）のM1層における複数のM1セグメント1006、及びRDL部分（上部）における複数のRDLセグメント1004を含む。インダクタ1000はまた、第１インダクタ入力部1008及び第２インダクタ入力部1010をBEOL部分に含む。図１０の上部はチップから取り除かれたインダクタ1000を示し、図の底部はインダクタ入力部1008、1010への接続部を示す。第１インダクタ入力部1008はTSV1012に結合され、第２インダクタ入力部1010はTSV1014に結合される。インダクタ1000が非対称ならせん形状を有することに留意すべきである。インダクタ入力部1008、1010は、基板1016において電気回路1018に結合される。TSV1002はまた、基板1016を貫通する。M1セグメント1006はBEOL部分におけるM1層にあり、少なくとも中心のTSV1014に結合されたインダクタ入力部1010はBEOL部分における別の金属層にある。電気回路1018は次いで、BEOL部分における１つ又は複数の金属層に結合されることができる。
【００３２】
図１１は、更に高い密度を得るためのインダクタ及び変圧器を有する３次元ダイの積層方法を示す。このダイ積層技術は、図１１の左上のブロック100における第１ダイ1100と、図１１の右側のブロック105における第２ダイ1150とから始まる。
【００３３】
第１ダイ1100は、BEOL部分1102及びFEOL部分1104を含む。FEOL部分1104は、基板1108と複数の能動デバイスが実現される上部層1110とを含む。BEOL部分1102は複数の金属層を含み、それは基板1108に最も近い第１金属層1112と基板1108から最も遠い上部金属層1106とを含み、少なくとも１つの金属層がインダクタを含む。BEOL部分1102は第１ダイ1100の正面（FS）にあり、FEOL部分1104の基板1108は一般的に第１ダイ1100の裏面（BS）にある。
【００３４】
ブロック101は、FEOL部分1104の上部層1110及び基板1108の一部分を通って掘られた貫通シリコンビア(TSV)1120を示す。このブロックでは、基板1108は厚さt1を有する。TSV1120の上部は、BEOL部分1102における第１金属層1112に結合される。
【００３５】
ブロック102は、基板の薄化後の第１ダイ1100を示す。基板薄化プロセスは、基板1108の厚さを厚さt1から厚さt2まで低減させる。基板薄化プロセスは、基板1108の底部でTSV1120の末端を露出させる。
【００３６】
ブロック103は、基板1108の底部でのRDL層1130の追加後の第１ダイ1100を示す。RDL部分1130はここで、第１ダイ1100の裏面にある。RDL部分1130は、ダイ1100の裏面でTSV1120の末端を信号入力部1132に結合させるコンダクタを含み、信号入力部1132からRDL部分1130及びTSV1120を通ってBEOL部分1102における第１金属層1112まで導電パスを形成する。
【００３７】
ブロック104は第１ダイ1100の反転段階を示し、従って第１ダイ1100の正面におけるBEOL部分1102の金属層はここでは底部にあり、第１ダイ1100の裏面におけるRDL部分1130はここでは上部にある。
【００３８】
ブロック105は、BEOL部分1152及びFEOL部分1154を含む第２ダイ1150を示す。BEOL部分1152は、基板1158から最も遠い上部金属層1156を含む複数の金属層を含み、少なくとも１つの金属層がインダクタを含む。FEOL部分1154は、基板1158と複数の能動デバイスが実現される上部層1160とを含む。BEOL部分1152は、第２ダイ1150の正面（FS）にあり、FEOL部分1154の基板1158は第２ダイ1150の裏面（BS）にある。
【００３９】
ブロック106は第２ダイ1150の反転段階を示し、従って第２ダイ1150の正面におけるBEOL部分1152の金属層はここでは底部にあり、第２ダイ1150の裏面における基板1158はここでは上部にある。
【００４０】
ブロック107は、マイクロバンプ1140を用いて第２ダイ1150の正面を第１ダイ1100の裏面に接続する段階を示す。マイクロバンプ1140は、第１ダイ1100の裏面におけるRDL部分1130の信号入力部1132を第２ダイ1150の正面におけるBEOL部分1152の上部金属層1156に結合する導電パスを提供する。
【００４１】
故にこの３次元ダイ積層技術は、第２ダイ1150の上部金属層1156におけるインダクタ又は変圧器を第１ダイ1100の第１金属層1110に、金属バンプ1140を通って、且つRDL部分1130及び第１ダイ1100のTSV1120を通って結合するのに使用され得る導電パスを提供する。
【００４２】
図１２は、第１インダクタ1202及び第２インダクタ1204を含む変圧器1200を示す。インダクタンス値は主にインダクタ長さに比例し、変圧器は２つのインダクタに加えて電磁結合構造体のためのより大きなチップ領域を必要とする。第１インダクタ1202は第１入力部1208及び第２入力部1210を有する；第１入力部1208は一次回路（図示せず）に結合されることができ、第２インダクタ入力部1210はアース端子に結合される。第２インダクタ1204は第１入力部1212及び第２入力部1214を有する；第１入力部1212は負荷（図示せず）に結合されることができ、第２インダクタ入力部1214はアース端子に結合される。第１インダクタ1202は、２つのインダクタ間の電磁結合1206を促進できるように第２インダクタ1204から物理的に分離され、それは第１インダクタ1202における様々な電流が第２インダクタ1204において様々な電圧を誘導するほどであり、一次回路から変圧器1200を通って負荷にエネルギーをもたらす。異なる物質、例えば強磁性物質が、変圧器1200内の結合係数を高めるために使用され得る。結合係数を高めることができる幾つかの例示的な強磁性物質は、ニッケル、コバルト、鉄、及びミューメタルを含む。
【００４３】
図１３は、貫通シリコンビア（TSV）を含むインダクタを用いた変圧器1300の実現例を示す。変圧器1300は、第１インダクタ1310及び第２インダクタ1320を含む。第１インダクタ1310及び第２インダクタ1320のそれぞれは、チップの基板を貫通する複数のTSV1302（例えば図６参照)を含むが、それは連続パスを形成するために、BEOL部分のM1層におけるM1セグメント1306によって上端で結合され、RDL部分におけるRDLセグメント1304によって下端で結合される。第１インダクタ1310は第１入力部1312及び第２入力部1314を有する；第１入力部1312は一次回路（図示せず）に結合されることができ、第２インダクタ入力部1314はアース端子に結合される。第２インダクタ1320は第１入力部1322及び第２入力部1324を有する；第１入力部1322は負荷（図示せず）に結合されることができ、第２インダクタ入力部1324はアース端子に結合される。第１インダクタ1310は、２つのインダクタ間の電磁結合を促進する方法で、第２インダクタ1320から誘電材料によって物理的に離される。基板を貫通するTSVは、インダクタンス値を増加させるインダクタ長さを増加させる。連続パスでのRDL及びM1セグメントによるTSVの代替的な接続はオンチップインダクタを形成し、これらのTSVインダクタの一対は変圧器を形成する。
【００４４】
変圧器の例示的な用途は、図１４に示すような無線周波（RF）増幅器1400であり、それはＲＦ集積回路で使用され得る。ＲＦ増幅器1400は、トランジスタ1406によって連結された第１変圧器1402及び第２変圧器1404を含む。トランジスタ1406は、ゲート1410、ソース1412、及びドレイン1414を有する。トランジスタ1406のソース1412は、アース端子に結合される。
【００４５】
第１変圧器1402は、第２インダクタ1422に誘導結合された第１インダクタ1420を含む。第１インダクタ1420は、第１入力部1424及び第２入力部1426を有する；第１入力部1424はＲＦ入力部に結合されることができ、第２インダクタ入力部1426はアース端子に結合される。第２インダクタ1422は、第１入力部1428及び第２入力部1430を有する；第１入力部1428はトランジスタ1406のゲート1410に結合され、第２インダクタ入力部1430はアース端子に結合される。
【００４６】
第２変圧器1404は、第４インダクタ1442に誘導結合された第３インダクタ1440を含む。第３インダクタ1440は、第１入力部1444及び第２入力部1446を有する；第１インダクタ入力部1444はトランジスタ1406のドレイン1414に結合され、第２インダクタ入力部1446はアース端子に結合される。第４インダクタ1442は、第１入力部1448及び第２入力部1450を有する；第１入力部1448はＲＦ出力部として使用されることができ、第２インダクタ入力部1450はアース端子に結合される。変圧器1402及び1404は、それらのインダクタ間の巻き比率により、信号結合及びインピーダンス変換の役割を果たす。
【００４７】
図１５は、貫通シリコンビア（TSV）を含むインダクタを用いたＲＦ増幅器1500の実現例を示す。ＲＦ増幅器1500は、トランジスタ1506によって連結された第１変圧器1502及び第２変圧器1504を含む。トランジスタ1506は、ゲート1510、ソース1512、及びドレイン1514を有する。トランジスタ1506のソース1512は、アース端子に結合される。
【００４８】
第１変圧器1502は、第２インダクタ1522に誘導結合された第１インダクタ1520を含む。第１インダクタ1520及び第２インダクタ1522のそれぞれは、チップの基板を貫通する複数のTSVを含み、そこで連続パスを形成するために、TSVはBEOL部分のM1層におけるセグメントによって上端で結合され、RDL部分におけるセグメントによって下端で結合される（例えば、図１２参照）。第１インダクタ1520は、第１入力部1524及び第２入力部1526を有する；第１入力部1524はＲＦ入力部に結合されることができ、第２入力部1526はアース端子に結合される。第２インダクタ1522は、第１入力部1528及び第２入力部1530を有する；第１入力部1528はトランジスタ1506のゲート1510に結合され、第２インダクタ入力部1530はアース端子に結合される。
【００４９】
第２変圧器1504は、第４インダクタ1542に誘導結合された第３インダクタ1540を含む。第３インダクタ1540及び第４インダクタ1542のそれぞれは、チップの基板を貫通する複数のTSVを含み、そこで連続パスを形成するために、TSVはBEOL部分のM1層におけるセグメントによって上端で結合され、RDL部分におけるセグメントによって下端で結合される（例えば、図１３参照）。第３インダクタ1540は、第１入力部1544及び第２入力部1546を有する；第１入力部1544はトランジスタ1506のドレイン1514に結合され、第２入力部1546はアース端子に結合される。第４インダクタ1542は、第１入力部1548及び第２入力部1550を有する；第１入力部1548はＲＦ出力部として使用されることができ、第２入力部1550はアース端子に結合される。
【００５０】
TSVを用いたインダクタ及び変圧器は様々な他の用途で使用されることができ、別の例示は図１６に示すような２段増幅器1600である。増幅器1600は第１変圧器1602及び第２変圧器1604を含み、それらの両方が上記のようなTSVインダクタを含むことができる。第１変圧器1602及び第２変圧器1604は、第１トランジスタ1606及び第２トランジスタ1608を通って連結される。第１トランジスタ1606は、ゲート1662、ドレイン1664、及びソース1666を含む。第２トランジスタ1608は、ゲート1682、ドレイン1684、及びソース1686を含む。第１トランジスタ1606のドレイン1664は第１インダクタ1610を通って供給電圧VDDに結合され、第２トランジスタ1608のドレイン1684は第２インダクタ1612を通って供給電圧VDDに結合される。第１インダクタ1610又は第２インダクタ1612はまた、上記のようなTSVインダクタであり得る。
【００５１】
第１変圧器1602は、第２インダクタ1622に誘導結合された第１インダクタ1620を含む。第１インダクタ1620は、第１入力部1624及び第２入力部1626を有する。第２インダクタ1622は、第１入力部1628及び第２入力部1630を有する。第１インダクタ1620の第１入力部1624は、増幅器1600に対する信号入力部に結合される。第２インダクタ1624の第１入力部1628は、第１キャパシタ1632を通って第１トランジスタ1606のゲート1662に結合される。第１インダクタ1620の第２インダクタ入力部1626及び第２インダクタ1622の第２入力部1630はともに、アース端子に結合される。
【００５２】
第１トランジスタ1606のゲート1662はまた、レジスタ1634を通って供給電圧VDDに結合される。第２トランジスタ1608のゲート1682は、第１トランジスタ1606のドレイン1664に結合される。第１トランジスタ1606のソース1666及び第２トランジスタ1608のソース1686はともに、アース端子に結合される。
【００５３】
第２変圧器1604は、第２インダクタ1642に誘導結合された第１インダクタ1640を含む。第１インダクタ1640は、第１入力部1644及び第２入力部1646を有する。第２インダクタ1642は、第１入力部1648及び第２入力部1650を有する。第１インダクタ1640の第１入力部1644は、第２キャパシタ1636を通って第２トランジスタ1608のドレイン1684に結合される。第２インダクタ1642の第１入力部1648は、２段増幅器1600の出力部として使用されることができる。第１インダクタ1640の第２入力部1646及び第２インダクタ1642の第２入力部1650はともに、アース端子に結合される。変圧器1602及び1604は、それらのインダクタ間の巻き比率により、信号結合及びインピーダンス変換の役割を果たす。
【００５４】
図１７は、複数の貫通シリコンビア（TSV）を用いて実現されたインダクタ又は変圧器の実施形態が有利に使用され得る例示的な無線通信システム1700を示し、そこでTSVは、ダイのBEOL部分の金属層における導電性セグメント及びRDL部分における導電性セグメントを用いて連続的な導電パスを形成するために、内部で結合される。TSVを用いて実現されたインダクタは、対称又は非対称な形状を有することができる。説明のために、図１７は、3つの遠隔ユニット1720、1730、及び1750、並びに2つの基地局1740を示す。典型的な無線通信システムは、より多くの遠隔ユニット及び基地局を有することができるということが認められよう。遠隔ユニット1720、1730、及び1750の何れかは、本明細書で開示されたようなメモリパワー操作システムをサポートする多数のパワーモードを含むことができる。図１７は、基地局1740並びに遠隔ユニット1720、1730、及び1750からの上りリンク信号1780、並びに遠隔ユニット1720、1730、及び1750から基地局1740への下りリンク信号1790を示す。
【００５５】
図１７では、遠隔ユニット1720は、携帯電話として示され、遠隔ユニット1730は、ポータブルコンピュータとして示され、遠隔ユニット1750は、無線ローカルループシステム内の固定位置遠隔ユニットとして示される。例えば、遠隔ユニットは、セル方式の携帯無線電話、携帯用パーソナル通信システム（PCS）ユニット、携帯データ端末などの携帯型データユニット、又はメータ読み出し装置などの固定位置データユニットであり得る。図１７は、本明細書で開示されたようなメモリパワー操作システムをサポートする多数のパワーモードを含むことができる任意の例示的な遠隔ユニットを示すが、メモリパワー操作システムはこれらの例示的に図示されたユニットに限定されない。実施形態は、メモリパワー操作システムをサポートする多数のパワーモードが望まれる任意の電子デバイスで、適切に使用されることができる。
【００５６】
本発明の原理を組み入れた例示的な実施形態が上記で開示されたが、本発明は開示された実施形態に限定されない。代わりに本願は、その一般的な原理を用いた本発明の任意の変化、使用、又は適合を含めることを目的とする。更に、本願は、本発明が関連する技術分野で既知又は通常の実施に近づくような本開示からの逸脱を含めることを目的とし、それは添付の特許請求の範囲の制限内に含まれる。
【符号の説明】
【００５７】
６００ CMOSテクノロジー
６０２ RDL部分
６０４ FEOL部分
６０６ BEOL部分
６０８ 基板
６１０ インダクタに対して利用可能な高さ
６２０ インダクタ
６２２、７０２ TSV
６２４、７０６ RDL部分における金属セグメント、RDLセグメント
６２６、７０４ M1金属層における金属セグメント、M1セグメント
６３０ TSV高さ
７０８、７１０ インダクタ入力部
【特許請求の範囲】
【請求項１】
第１金属層の複数のセグメントと、
第２金属層の複数のセグメントと、
第１インダクタ入力部及び第２インダクタ入力部と、
前記第１インダクタ入力部及び前記第２インダクタ入力部の間に連続的で交差しないパスを形成するために、前記第１金属層の複数のセグメント及び前記第２金属層の複数のセグメントを結合する複数の貫通シリコンビアと、
を含む、３次元オンチップインダクタ。
【請求項２】
前記第１金属層が前記チップのバックエンドオブライン部分に配置されている、請求項１に記載のオンチップインダクタ。
【請求項３】
前記第２金属層が前記チップの再分配層部分に配置されている、請求項１に記載のオンチップインダクタ。
【請求項４】
前記第１金属層が前記チップのバックエンドオブライン部分に配置されている、請求項３に記載のオンチップインダクタ。
【請求項５】
前記第１及び第２インダクタ入力部が前記第１金属層及び前記第２金属層の一方に配置され、前記オンチップインダクタが前記第１及び第２インダクタ入力部の間を通過する対称ラインに対して対称な形状を有する、請求項１に記載のオンチップインダクタ。
【請求項６】
前記オンチップインダクタが非対称な形状を有する、請求項１に記載のオンチップインダクタ。
【請求項７】
前記第１インダクタ入力部が前記第１金属層及び前記第２金属層の一方に配置され、前記第２インダクタ入力部が第３金属層に配置されている、請求項６に記載のオンチップインダクタ。
【請求項８】
前記複数の貫通シリコンビアが規則的なアレイパターンに分布している、請求項１に記載のオンチップインダクタ。
【請求項９】
前記貫通シリコンビアの規則的なアレイパターンが、アース端子に結合された複数の貫通シリコンビアを含むペリメータによって囲まれている、請求項８に記載のオンチップインダクタ。
【請求項１０】
第１オンチップインダクタと、第２オンチップインダクタとを含み、前記第１及び第２オンチップインダクタのそれぞれが、
第１金属層における複数の第１セグメントと、
第２金属層における複数の第２セグメントと、
前記第１金属層及び前記第２金属層の一方に配置された第１インダクタ入力部及び第２インダクタ入力部と、
前記第１インダクタ入力部及び前記第２インダクタ入力部の間に連続的で交差しないパスを形成するために、前記複数の第１セグメント及び前記複数の第２セグメントを結合する複数の貫通シリコンビアと、を含み、
前記第１オンチップインダクタが前記第２オンチップインダクタに誘導結合され、前記第１オンチップインダクタはアース端子でのみ前記第２オンチップインダクタに物理的に結合されている、３次元オンチップ変圧器。
【請求項１１】
前記第１金属層が前記チップのバックエンドオブライン部分に配置されている、請求項１０に記載のオンチップ変圧器。
【請求項１２】
前記第２金属層が前記チップの再分配層部分に配置されている、請求項１０に記載のオンチップ変圧器。
【請求項１３】
前記第１金属層が前記チップのバックエンドオブライン部分に配置されている、請求項１２に記載のオンチップ変圧器。
【請求項１４】
前記第１オンチップインダクタの複数の貫通シリコンビアが規則的なアレイパターンに分布し、前記第２オンチップインダクタの複数の貫通シリコンビアが規則的なアレイパターンに分布している、請求項１０に記載のオンチップ変圧器。
【請求項１５】
前記第１及び第２オンチップインダクタの貫通シリコンビアの規則的なアレイパターンの外側がアース端子に結合された複数の貫通シリコンビアを含むペリメータによって囲まれ、前記第１及び第２オンチップインダクタの貫通シリコンビアの規則的なアレイパターンの外側が前記第１及び第２オンチップインダクタの間の誘導結合から離れた前記第１及び第２オンチップインダクタの側面にある、請求項１４に記載のオンチップ変圧器。
【請求項１６】
第１オンチップインダクタ及び第２オンチップインダクタを含む第１オンチップ変圧器と、
第３オンチップインダクタ及び第４オンチップインダクタを含む第２オンチップ変圧器と、
ゲート、ドレイン、及びソースを含む第１オンチップトランジスタと、を含む３次元オンチップ無線周波増幅器であって、
前記第１、第２、第３、及び第４オンチップインダクタのそれぞれが、第１金属層における複数の第１セグメントと、第２金属層における複数の第２セグメントと、第１インダクタ入力部と、第２インダクタ入力部とを含み、前記第１及び第２インダクタ入力部が前記第１金属層及び前記第２金属層の一方に配置され、複数の貫通シリコンビアが前記第１インダクタ入力部及び前記第２インダクタ入力部の間に連続的で交差しないパスを形成するために、前記複数の第１セグメント及び前記複数の第２セグメントを結合し、
前記第１オンチップインダクタは前記第２オンチップインダクタに誘導結合され、前記第３オンチップインダクタは前記第４オンチップインダクタに誘導結合され、前記第１、第２、第３、及び第４オンチップインダクタはアース端子でのみ互いに物理的に結合され、
前記第１オンチップインダクタの第１インダクタ入力部は前記オンチップ無線周波増幅器の入力部に結合され、前記第２オンチップインダクタの第１インダクタ入力部は前記第１オンチップトランジスタの前記ゲートに結合され、前記第３オンチップインダクタの第１インダクタ入力部は前記第１オンチップトランジスタの前記ドレインに結合され、前記第４オンチップインダクタの第１インダクタ入力部は前記オンチップ無線周波増幅器の出力部に結合され、前記第１、第２、第３、及び第４オンチップインダクタの前記第２インダクタ入力部はアース端子に結合され、前記第１オンチップトランジスタの前記ソースはアース端子に結合されている、３次元オンチップ無線周波増幅器。
【請求項１７】
前記第１金属層が前記チップのバックエンドオブライン部分に配置されている、請求項１６に記載のオンチップ無線周波増幅器。
【請求項１８】
前記第２金属層が前記チップの再分配層部分に配置されている、請求項１６に記載のオンチップ無線周波増幅器。
【請求項１９】
第１インダクタ入力部及び第２インダクタ入力部を含む第５インダクタと、
第１インダクタ入力部及び第２インダクタ入力部を含む第６インダクタと、
ゲート、ドレイン、及びソースを含む第２オンチップトランジスタと、をさらに含み、
前記第２オンチップトランジスタの前記ゲートは前記第１オンチップトランジスタの前記ドレインに結合され、前記第２オンチップトランジスタの前記ドレインは前記第３オンチップインダクタの前記第１インダクタ入力部に結合され、前記第２オンチップトランジスタの前記ソースはアース端子に結合され、前記第５及び第６オンチップインダクタの第１インダクタ入力部は供給電圧に結合され、前記第５オンチップインダクタの第２インダクタ入力部は前記第１オンチップトランジスタの前記ドレインに結合され、前記第６オンチップインダクタの第２インダクタ入力部は前記第２オンチップトランジスタの前記ドレインに結合されている、請求項１６に記載のオンチップ無線周波増幅器。
【請求項２０】
前記第５オンチップインダクタは、第１金属層における複数の第１セグメントと、第２金属層における複数の第２セグメントと、前記第５インダクタの前記第１インダクタ入力部及び前記第２インダクタ入力部の間に連続的で交差しないパスを形成するために、前記複数の第１セグメント及び前記複数の第２セグメントを結合する複数の貫通シリコンビアと、を含み、前記第５インダクタの前記第１及び第２インダクタ入力部は前記第１金属層及び前記第２金属層の一方に配置され、
前記第６オンチップインダクタは、第１金属層における複数の第１セグメントと、第２金属層における複数の第２セグメントと、前記第６インダクタの前記第１インダクタ入力部及び前記第２インダクタ入力部の間に連続的で交差しないパスを形成するために、前記複数の第１セグメント及び前記複数の第２セグメントを結合する複数の貫通シリコンビアと、を含み、前記第６インダクタの前記第１及び第２インダクタ入力部は前記第１金属層及び前記第２金属層の一方に配置されている、請求項１９に記載のオンチップ無線周波増幅器。
【請求項１】
第１金属層の複数のセグメントと、
第２金属層の複数のセグメントと、
第１インダクタ入力部及び第２インダクタ入力部と、
前記第１インダクタ入力部及び前記第２インダクタ入力部の間に連続的で交差しないパスを形成するために、前記第１金属層の複数のセグメント及び前記第２金属層の複数のセグメントを結合する複数の貫通シリコンビアと、
を含む、３次元オンチップインダクタ。
【請求項２】
前記第１金属層が前記チップのバックエンドオブライン部分に配置されている、請求項１に記載のオンチップインダクタ。
【請求項３】
前記第２金属層が前記チップの再分配層部分に配置されている、請求項１に記載のオンチップインダクタ。
【請求項４】
前記第１金属層が前記チップのバックエンドオブライン部分に配置されている、請求項３に記載のオンチップインダクタ。
【請求項５】
前記第１及び第２インダクタ入力部が前記第１金属層及び前記第２金属層の一方に配置され、前記オンチップインダクタが前記第１及び第２インダクタ入力部の間を通過する対称ラインに対して対称な形状を有する、請求項１に記載のオンチップインダクタ。
【請求項６】
前記オンチップインダクタが非対称な形状を有する、請求項１に記載のオンチップインダクタ。
【請求項７】
前記第１インダクタ入力部が前記第１金属層及び前記第２金属層の一方に配置され、前記第２インダクタ入力部が第３金属層に配置されている、請求項６に記載のオンチップインダクタ。
【請求項８】
前記複数の貫通シリコンビアが規則的なアレイパターンに分布している、請求項１に記載のオンチップインダクタ。
【請求項９】
前記貫通シリコンビアの規則的なアレイパターンが、アース端子に結合された複数の貫通シリコンビアを含むペリメータによって囲まれている、請求項８に記載のオンチップインダクタ。
【請求項１０】
第１オンチップインダクタと、第２オンチップインダクタとを含み、前記第１及び第２オンチップインダクタのそれぞれが、
第１金属層における複数の第１セグメントと、
第２金属層における複数の第２セグメントと、
前記第１金属層及び前記第２金属層の一方に配置された第１インダクタ入力部及び第２インダクタ入力部と、
前記第１インダクタ入力部及び前記第２インダクタ入力部の間に連続的で交差しないパスを形成するために、前記複数の第１セグメント及び前記複数の第２セグメントを結合する複数の貫通シリコンビアと、を含み、
前記第１オンチップインダクタが前記第２オンチップインダクタに誘導結合され、前記第１オンチップインダクタはアース端子でのみ前記第２オンチップインダクタに物理的に結合されている、３次元オンチップ変圧器。
【請求項１１】
前記第１金属層が前記チップのバックエンドオブライン部分に配置されている、請求項１０に記載のオンチップ変圧器。
【請求項１２】
前記第２金属層が前記チップの再分配層部分に配置されている、請求項１０に記載のオンチップ変圧器。
【請求項１３】
前記第１金属層が前記チップのバックエンドオブライン部分に配置されている、請求項１２に記載のオンチップ変圧器。
【請求項１４】
前記第１オンチップインダクタの複数の貫通シリコンビアが規則的なアレイパターンに分布し、前記第２オンチップインダクタの複数の貫通シリコンビアが規則的なアレイパターンに分布している、請求項１０に記載のオンチップ変圧器。
【請求項１５】
前記第１及び第２オンチップインダクタの貫通シリコンビアの規則的なアレイパターンの外側がアース端子に結合された複数の貫通シリコンビアを含むペリメータによって囲まれ、前記第１及び第２オンチップインダクタの貫通シリコンビアの規則的なアレイパターンの外側が前記第１及び第２オンチップインダクタの間の誘導結合から離れた前記第１及び第２オンチップインダクタの側面にある、請求項１４に記載のオンチップ変圧器。
【請求項１６】
第１オンチップインダクタ及び第２オンチップインダクタを含む第１オンチップ変圧器と、
第３オンチップインダクタ及び第４オンチップインダクタを含む第２オンチップ変圧器と、
ゲート、ドレイン、及びソースを含む第１オンチップトランジスタと、を含む３次元オンチップ無線周波増幅器であって、
前記第１、第２、第３、及び第４オンチップインダクタのそれぞれが、第１金属層における複数の第１セグメントと、第２金属層における複数の第２セグメントと、第１インダクタ入力部と、第２インダクタ入力部とを含み、前記第１及び第２インダクタ入力部が前記第１金属層及び前記第２金属層の一方に配置され、複数の貫通シリコンビアが前記第１インダクタ入力部及び前記第２インダクタ入力部の間に連続的で交差しないパスを形成するために、前記複数の第１セグメント及び前記複数の第２セグメントを結合し、
前記第１オンチップインダクタは前記第２オンチップインダクタに誘導結合され、前記第３オンチップインダクタは前記第４オンチップインダクタに誘導結合され、前記第１、第２、第３、及び第４オンチップインダクタはアース端子でのみ互いに物理的に結合され、
前記第１オンチップインダクタの第１インダクタ入力部は前記オンチップ無線周波増幅器の入力部に結合され、前記第２オンチップインダクタの第１インダクタ入力部は前記第１オンチップトランジスタの前記ゲートに結合され、前記第３オンチップインダクタの第１インダクタ入力部は前記第１オンチップトランジスタの前記ドレインに結合され、前記第４オンチップインダクタの第１インダクタ入力部は前記オンチップ無線周波増幅器の出力部に結合され、前記第１、第２、第３、及び第４オンチップインダクタの前記第２インダクタ入力部はアース端子に結合され、前記第１オンチップトランジスタの前記ソースはアース端子に結合されている、３次元オンチップ無線周波増幅器。
【請求項１７】
前記第１金属層が前記チップのバックエンドオブライン部分に配置されている、請求項１６に記載のオンチップ無線周波増幅器。
【請求項１８】
前記第２金属層が前記チップの再分配層部分に配置されている、請求項１６に記載のオンチップ無線周波増幅器。
【請求項１９】
第１インダクタ入力部及び第２インダクタ入力部を含む第５インダクタと、
第１インダクタ入力部及び第２インダクタ入力部を含む第６インダクタと、
ゲート、ドレイン、及びソースを含む第２オンチップトランジスタと、をさらに含み、
前記第２オンチップトランジスタの前記ゲートは前記第１オンチップトランジスタの前記ドレインに結合され、前記第２オンチップトランジスタの前記ドレインは前記第３オンチップインダクタの前記第１インダクタ入力部に結合され、前記第２オンチップトランジスタの前記ソースはアース端子に結合され、前記第５及び第６オンチップインダクタの第１インダクタ入力部は供給電圧に結合され、前記第５オンチップインダクタの第２インダクタ入力部は前記第１オンチップトランジスタの前記ドレインに結合され、前記第６オンチップインダクタの第２インダクタ入力部は前記第２オンチップトランジスタの前記ドレインに結合されている、請求項１６に記載のオンチップ無線周波増幅器。
【請求項２０】
前記第５オンチップインダクタは、第１金属層における複数の第１セグメントと、第２金属層における複数の第２セグメントと、前記第５インダクタの前記第１インダクタ入力部及び前記第２インダクタ入力部の間に連続的で交差しないパスを形成するために、前記複数の第１セグメント及び前記複数の第２セグメントを結合する複数の貫通シリコンビアと、を含み、前記第５インダクタの前記第１及び第２インダクタ入力部は前記第１金属層及び前記第２金属層の一方に配置され、
前記第６オンチップインダクタは、第１金属層における複数の第１セグメントと、第２金属層における複数の第２セグメントと、前記第６インダクタの前記第１インダクタ入力部及び前記第２インダクタ入力部の間に連続的で交差しないパスを形成するために、前記複数の第１セグメント及び前記複数の第２セグメントを結合する複数の貫通シリコンビアと、を含み、前記第６インダクタの前記第１及び第２インダクタ入力部は前記第１金属層及び前記第２金属層の一方に配置されている、請求項１９に記載のオンチップ無線周波増幅器。
【図２】
【図３】
【図４】
【図７】
【図８】
【図９】
【図１０】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１】
【図５】
【図６】
【図１１】
【図３】
【図４】
【図７】
【図８】
【図９】
【図１０】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１】
【図５】
【図６】
【図１１】
【公表番号】特表２０１３−５０７７７４（Ｐ２０１３−５０７７７４Ａ）
【公表日】平成２５年３月４日（２０１３．３．４）
【国際特許分類】
【出願番号】特願２０１２−５３３３２６（Ｐ２０１２−５３３３２６）
【出願日】平成２２年１０月７日（２０１０．１０．７）
【国際出願番号】ＰＣＴ／ＵＳ２０１０／０５１８６８
【国際公開番号】ＷＯ２０１１／０４４３９２
【国際公開日】平成２３年４月１４日（２０１１．４．１４）
【出願人】（５０７３６４８３８）クアルコム，インコーポレイテッド (446)
【Ｆターム（参考）】
【公表日】平成２５年３月４日（２０１３．３．４）
【国際特許分類】
【出願日】平成２２年１０月７日（２０１０．１０．７）
【国際出願番号】ＰＣＴ／ＵＳ２０１０／０５１８６８
【国際公開番号】ＷＯ２０１１／０４４３９２
【国際公開日】平成２３年４月１４日（２０１１．４．１４）
【出願人】（５０７３６４８３８）クアルコム，インコーポレイテッド (446)
【Ｆターム（参考）】
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