3次元半導体パッケージングにおける貫通シリコンビアのメタライゼーションへのHIPIMSの適用
ここに記載される、導電性材料のトレンチの内面への磁気的に強化されたスパッタリングの方法は、磁場を導電性材料から少なくとも部分的に形成されたターゲットに隣接して設けるステップと、アノードとターゲットとの間にDC電圧を複数のパルスとしてかけるステップと、を含んでいる。高周波信号は、半導体基板を支持するペデスタルに与えられて、半導体基板に隣接する自己バイアス場を生成する。高周波信号は、DC電圧パルスがかけられている時間に重複する時間、パルス状にペデスタルに与えられる。高周波信号が与えられる時間は、アノードとターゲットとの間にかけられるDC電圧パルスの終了時を超えて延びている。それぞれのDC電圧パルスの間に、導電性材料はスパッターされて半導体基板に形成されたトレンチの側壁に蒸着する。
【発明の詳細な説明】
【技術分野】
【0001】
この出願は一般的には、改良された高出力のインパルスマグネトロンスパッタリングの方法及びシステムに関し、より具体的には、DC電圧パルスの間の最大DC電流とほぼ同時に生じる最大自己バイアス電圧を生成するための、高周波シグナルの同期された供給を含む高出力のインパルスマグネトロンスパッタリングの方法及びシステムに関する。
【0002】
この出願は、2007年10月26日に出願された米国仮出願第60/982817号の利益を伴っており、その全体がここに参照として組み込まれている。
【背景技術】
【0003】
半導体チップは、チップによって支持される回路の性能を増しつつ、チップの全体的な物理的サイズを減少させることを目的とした持続的開発に直面している。集積回路(「IC」)における電力損失のような物理的制限及び次第に小さくなるスケールでのICの製造のためのプロセス技術は、近年においては、横方向の素子密度をさらに増加させる代わりに複数のチップを垂直方向にスタックすることを助長し、性能を改善してきた。例えば、ワイヤーボンディング技術は、半導体チップ上において如何に近接して離間させた横方向の寸法で回路要素を形成し、この技術を使用して電気的に接続するかという点において制限されている。このような素子のさらなる拡大を可能にするために、半導体チップを大きくして追加的な回路要素に適応させることはできるが、これはサイズを減少させるというよりはむしろ半導体チップの全体のサイズの拡大をもたらす。
【0004】
半導体チップの横方向の寸法を大きくする代わりに、2つ以上の略平坦な半導体チップ又は層を垂直方向にスタックして(即ち、それらの平坦な面をともに合わせて)、半導体チップの必要とされる面積を提供し、追加的な回路要素を支持することができる。この、垂直方向にスタックされた半導体チップのいわゆる3D集積化は、コンピューターメモリー、光電気的素子、マイクロエレクトロメカニカル素子(「MEMS」)、センサー、IC上撮像素子、ディスプレー、及び他の技術のような最大素子密度に取り組む様々な異なる応用に使用することができる。
【0005】
垂直方向にスタックされた半導体チップは、これら垂直方向にスタックされた半導体チップ間の電気的接続を確立するためのシリコン貫通ビア(「TSV」)を含むように製造され、かつ、縦横比の大きな他の構造を含むことができる。TSVは、半導体チップにおける縦横比の大きな穴であり、金属又は別の好適な導体で鍍金されて回路要素の2つ以上の層を電気的に接続している。伝統的にTSVは、半導体チップの基板の上面に空洞をレーザードリリング又はドライエッチングすることによって形成されてきており、これら空洞の内周面は次いで金属又は他の好適な導体で鍍金される。基板の底面は次いで、空洞内の金属が、スタックされる半導体チップの底面に露出するまで研磨される。
【0006】
半導体チップの底面に露出するTSVそれぞれの表面積を最小化するため、及び望まれる用途に対して扱いやすい基板厚みを使用するために、TSVのそれぞれは、少なくとも10:1、ことによると20:1、将来的にはそれ以上の縦横比を有している。このような大きな縦横比は、基板に形成された空洞の内周面を整合性を持って既存のデポジション技術を使用して効果的に鍍金することを困難にする。
【発明の概要】
【発明が解決しようとする課題】
【0007】
したがって、従来技術において、複数の半導体チップを電気的に接続するために半導体チップの基板にTSVを形成する方法及び装置に対する必要性が存在する。
【課題を解決するための手段】
【0008】
1つの特徴によれば、本出願は、略垂直な側壁と、半導体基板に形成された少なくとも10:1の縦横比と、を備えるトレンチの内面への導電性材料の磁気的に改良されたスパッタリングの方法を含み、この半導体基板はペデスタルによって支持されている。この方法は、磁場を、トレンチの内面にスパッターされる導電性材料から少なくとも部分的に形成されたターゲットの表面に隣接して提供するステップと、DC電圧を複数のパルス状にてアノードとカソードとの間にかけるステップとを含み、カソードはターゲットを含んでいる。高周波信号は、半導体基板を支持するペデスタルに供給されて、前記半導体基板に隣接する自己バイアス場を生成する。高周波信号は、副周波数範囲を含む約1MHz〜70NHzの範囲内の周波数と、アノードとカソードとの間の電圧のパルスの終了時を超えて延びる期間とを有するパルスとしてペデスタルに供給される。この方法は、アノードとカソードとの間にかけられるDC電圧のパルスそれぞれの間に、ターゲットからの導電性材料を半導体基板に形成されたトレンチの略垂直な側壁上にスパッターするステップをさらに含んでいる。
【0009】
別の1つの特徴によれば、本出願は、集積回路を集合的に支持する複数の半導体基板を含むスタックされた構成を製造する方法を含んでいる。この方法は、第1の半導体基板にトレンチを形成するステップを含み、このトレンチは、少なくとも10:1の縦横比を有するトレンチを提供するように寸法を決められた第1の半導体基板の平坦な上面における開口部と略垂直な側壁とを含んでいる。トレンチを含む第1の半導体基板は、スパッター反応器内においてペデスタルによって支持されており、導電性材料はトレンチの内側側壁にスパッターされる。スパッタリングは、トレンチの内面にスパッターされる導電性材料から少なくとも部分的に形成されたターゲットの表面に隣接して磁場を設けるステップと、アノードとカソードとの間に複数のパルスの形でDC電圧をかけるステップであって、カソードがタ−ゲットを含むステップとを含む方法にしたがって行われる。高周波信号は第1の半導体基板を支持するペデスタルに供給されて、前記第1の半導体基板に隣接する自己バイアス場を生成する。高周波信号は、副周波数範囲を含む約1MHz〜70NHzの範囲内の周波数でパルスとしてペデスタルに供給され、パルスそれぞれは、アノードとカソードとの間のDC電圧のパルスの終了時を超えて延びる持続時間とを有する。アノードとカソードとの間にかけられる電圧のパルスの間に、導電性材料は、ターゲットから半導体基板に形成されたトレンチの略垂直な側壁上にスパッターされる。トレンチの内側側壁への導電性材料のスパッタリングに引き続き、半導体基板の平坦な底面に隣接する半導体材料の少なくとも一部が除去されて、半導体基板の平坦な底面における側壁の導電性材料を少なくとも部分的に露出させる。
【0010】
また別の1つの特徴によれば、本出願は、導電性材料の半導体基板に形成されたトレンチの内面への磁気的に改良されたスパッタリングを施すためのスパッタリング装置を含み、トレンチは略垂直な側壁と少なくとも10:1の縦横比とを有している。システムは、実質的に閉塞されたチャンバーを形成するハウジングであって、このチャンバー内においてスパッタリングが生じるハウジングと、スパッタリング中に半導体基板を前記チャンバー内の適切な位置に支持するために前記チャンバーの中に延在するペデスタルとを含んでいる。磁石組立体は、トレンチの内面にスパッターされる導電性材料から少なくとも部分的に形成されたターゲットの表面の近傍に磁場を形成する。DC電圧源は、アノードとカソードとの間に複数のパルスとしてDC電圧をかけ、ここでカソードはターゲットを含んでいる。可変電源が、半導体基板を支持するためのペデスタルに高周波信号を供給して自己バイアス場を前記半導体基板に隣接して生成する。制御装置は可変電源を制御して、副周波数範囲を含む約1MHz〜70NHzの範囲内の周波数で高周波信号のパルスを生成し、アノードとカソードとの間のDC電圧のパルスの終了時を超えて延びる時間中、高周波信号をペデスタルに供給する。
【0011】
上述の概略は、ここに開示されるシステム及び/又は方法のいくつかの特徴の基本的な理解を提供するための単純化された概略である。この概略は、ここに開示されるシステム及び/又は方法の広範な概観ではない。この概略は、主要/重要な要素を特定すること、又はこのようなシステム及び/又は方法の技術範囲を線引きすることを意図するものではない。この概略の唯一の目的は、いくつかの概念を後述される、より詳細な説明の前置きとして簡単化された形態で示すことである。
【0012】
本発明は、所定の部分及び部分の構成において物理的な形態を取ることができ、これら形態の実施形態はこの明細書に詳細に記載されるとともに、本出願の一部を形成する添付の図面に図示されている。
【図面の簡単な説明】
【0013】
【図1】導電性材料をトレンチの略垂直な側壁にスパッタリングで蒸着させるためのスパッタリング装置の実施形態の、スパッター反応器の一部分が切り取られている図である。
【図2】導電性材料のトレンチの略垂直な側壁へのスパッタリングのパルスサイクルに対するタイミングダイアグラムの実施形態の図である。
【図3】約60マイクロ秒の持続時間を有するDC電圧のHIPIMSパルスの放電電流波形を時間の関数として示した図である。
【図4】基板を支持するペデスタルに供給される高周波信号によって生成される自己バイアス電圧波形を示す図であり、導電性材料は時間の関数としてスパッターされ、前記高周波信号はHIPIMSパルスの間にペデスタルに供給される。
【図5】Si半導体基板に形成された、本発明の特徴によるHIPEVIS包及び装置によってコーティングされたトレンチの、3000倍での走査型電子顕微鏡写真である。
【図6】Si半導体基板に形成された、10:1の縦横比を有するトレンチの上部を示す約32920倍のSEM写真であり、この上部は本発明の特徴によるHIPIMS法及び装置によってコーティングされている。
【図7】図6を参照して記載されたトレンチの底部を示す約180000倍のSEM写真であり、この底部は本発明の特徴によるHIPIMS法及び装置によってコーティングされている。
【図8A】従来の蒸着プロセスによって半導体基板に形成されたトレンチの上部に隣接して蒸着されたTa層の断面を示す約8040倍のSEM写真である。
【図8B】本発明の特徴によるHIPIMS法及び装置によって半導体基板に形成されたトレンチの上部に隣接して蒸着されたTa層の断面を示す約8070倍のSEM写真である。
【図8C】従来の蒸着プロセスによって半導体基板に形成されたトレンチの底部に隣接して蒸着されたTa層の断面を示す約20080倍のSEM写真である。
【図8D】本発明の特徴によるHIPIMS法及び装置によって半導体基板に形成されたトレンチの底部に隣接して蒸着されたTa層の断面を示す約20080倍のSEM写真である。
【発明を実施するための形態】
【0014】
所定の専門用語が簡便さのみの理由でこの明細書において使用されており、これら専門用語は本発明になんらの制限を与えるものではない。この明細書に使用される関連する言語は図面を参照することによって最も良く理解され、同一の符号は同一の又は同様の事項を特定するために使用されている。さらに、図面においては、所定の特徴はいくらか模式図的な形状で示されている場合がある。
【0015】
また、明細書中において複数の部材の前に「少なくとも1つの」との文言が使用されている場合には、複数の部材のうちの1つ、又は複数の部材のうちの1つ以上の組み合わせを意味する。例えば、「第1の小型装置及び第2の小型装置のうちの少なくとも1つ」との文言は、本出願において第1の小型装置、第2の小型装置、又は第1の小型装置及び第2の小型装置を意味するものとする。同様に、「第1の小型装置、第2の小型装置、及び第3の小型装置のうちの少なくとも1つ」は、本出願において、第1の小型装置、第2の小型装置、第3の小型装置、第1の小型装置及び第2の小型装置、第1の小型装置及び第3の小型装置、第2の小型装置及び第3の小型装置、又は第1の小型装置、第2の小型装置、及び第3の小型装置を意味するものとする。
【0016】
本出願は、スパッタリング装置10及び導電性材料の半導体基板18に形成されたトレンチ16の略垂直な側壁14へのターゲット12からの磁気的に改良されたスパッタリングの方法に関する。このようなスパッタリング装置10の図的な構成が図1に示されており、実質的に閉塞されたチャンバー24を画定する反応器ハウジング20を含み、このチャンバー24中において導電性材料の半導体基板へのスパッターデポジションが行われる。例えば金属又は金属合金のような導電性材料から製造されたペデスタル28は、チャンバー24の中に露出し、かつ任意にチャンバー24中に少なくとも部分的に延在して、スパッターデポジションの操作のために半導体基板18をチャンバー24内の適当な位置に支持している。
【0017】
図1に示す半導体基板18は、実質的に平坦なウェハーであり、平坦な上面32と平坦な底面34とを有し、チャンバー24内のペデスタル28上にある。半導体基板に形成されたトレンチ16は平坦な上面32において開口するとともに平坦な底面34によって閉じられて、図1に示すような略U字形状の断面を有するトレンチ16を形成することができ、これらトレンチ16は少なくとも部分的に半導体基板18の中に深さDに沿って延在している。側壁14は、半導体基板18の平坦な上面32と平坦な底面34との間にトレンチ16の内周面を形成している。側壁のそれぞれは、半導体基板18中に、トレンチ16の幅Wに対して好適な深さDまで延在し、少なくとも10:1のいわゆる縦横比を有するトレンチ16を形成する。トレンチ16の別の実施形態は、任意に少なくとも20:1の縦横比を有することができる。縦横比は、トレンチ16の幅に対するトレンチ16の深さの比としてここでは表されている。
【0018】
複数の永久磁石37を含む磁石組立体36又は他の好適な磁場38生成器は、ターゲット12の露出表面40に隣接した磁場38を生成するように配置され、ターゲット12は、例えばトレンチ16の、側壁14、14のような内面にスパッターデポジットされる導電性材料から少なくとも部分的に形成されている。磁石組立体36によって生成される磁場38は、ターゲット12の近傍、又は任意にターゲット12の露出表面40上においてプラズマ42をいわゆる閉じ込め領域に制限する。さらにまた、磁場38は電子トラップとして作用し、ターゲット12から放出されるバイアスをかけられていない二次電子の軌道を変えて、閉じ込め領域内のスパッタリングガスがイオン化する可能性を最大化する。
【0019】
スパッタリングガスは、通常は例えばアルゴンのような不活性ガスであり、ガス源48から、流量制御装置58、52、52を通じてチャンバー24の中に測定されて供給され、これら流量制御装置は制御装置に動作可能に接続されている。スパッタリングガスは、ハウジング20に形成された入口ポート54を通じて流れる。チャンバー24中の圧力は、チャンバー24に動作可能に、流体連通状態に接続された真空ポンプシステム(図示されず)によって維持されている。チャンバー24は約10−8トールの標準圧力を有するが、典型的なスパッタリング操作は、持続的自己スパッタリングを完全には含んではおらず、チャンバー24の圧力は、約0.1ミリトール〜5ミリトールの範囲内に維持することができ、この範囲内にすべての副範囲を含んでいる。
【0020】
プラズマ42は、アルゴン又は他のスパッタリングガスをチャンバー24内に流し、接地されたアノード57と負にバイアスされたカソードとに渡ってターゲット12に電気的に接続されたDC電源56でDC電圧を選択的に確立することによってスパッタリングガスをプラズマ42に発火することによって開始され、前記カソードはターゲット12を含んでいる。発火にはより高いDC電圧が必要とされるが、約−400〜−700VDCのターゲットDC電圧が閉じ込め領域内のプラズマ42の存在を維持する。DC電源56からのDC電圧が停止した後においてさえ、荷電した粒子はチャンバー24中に残り、数十マイクロ秒間のDC電圧の減衰に貢献し、その結果、DC電源56からのDC電圧の停止に続く残光効果を生じる。又、制御装置58は、DC電源56に作動可能に連結されており、ここに記載されるようにそのDC電源56の出力を制御する。一旦プラズマ42が発火すると、アルゴンの供給もまた、プラズマ42が発火された際に存在した流量から減少されるか、又は任意的に制御装置58からの指令のもとでともに中断される。DC電源56の起動及び停止は、
【0021】
可変RF電源62、又は他の好適な代替電源が、ペデスタル28に電気的に接続されて、高周波信号をペデスタル28に供給し、スパッタリング操作中にペデスタル28上に支持された半導体基板18に隣接するDC自己バイアス場を生成する。DC自己バイアス場は、ウェハー24に垂直な方向にターゲット12から放出された導電材料のイオンを加速するのに効果的であり、よって導電材料の、少なくとも10:1の、また代替的な実施形態による少なくとも20:1のような、大きな縦横比を有するトレンチ16の側壁14へのスパッタリングを促進する。DC自己バイアスの自己バイアス電圧は、可変RF電源62によって生成されペデスタル28に供給される高周波信号の出力を変えることによって選択的に制御することができる。ここで記載している図示された実施形態に対しては、高周波信号の出力は、全ての副範囲を含む300ワット〜3000ワットの範囲のいずれの値へも調整することができる。
【0022】
DC電源56及び流量制御装置58、52と同様に、可変RF電源62を制御装置58によって制御して、行われる望ましいスパッタリング工程の需要に合わせることができる。図1に示された実施形態に対しては、制御装置58は可変RF電源62からの高周波信号の周波数を、図示された実施形態による副範囲を含む約1MHz〜70MHzの範囲内の、他の図示された実施形態では副範囲を含む約1MHz〜50MHzの範囲内の、いずれかの周波数に調整するための周波数チューナー64を含んでいる。図示されているまた別の実施形態によれば、目標とする周波数は約13.56MHzに調整することができ、どのような目標とする周波数に対しても、周波数チューナー64は高周波信号の周波数を、特定のスパッタリング用途に対する好適な許容誤差内に調整することができる。例えば、周波数チューナー64は高周波信号の周波数を、目標とする周波数の+/−5%内、又は他のいずれの好適な許容誤差内に調整することができる。しかし、簡潔性及び明瞭性のために、スパッタリング工程は、目的とする約13.56MHz+/−5%以内の周波数を使用して後述される。
【0023】
また、周波数に加えて、制御装置58はペデスタル28に供給される高周波信号のパルスの持続時間又は負荷サイクルをも制御することができる。例えば、制御装置58は、高周波信号の負荷サイクルをDC電源56からのDC電圧のパルスの負荷サイクルよりも大きい(しかし、任意的には大幅に大きすぎることの無い)値に調整することができる。別の実施形態によれば、制御装置58は、ペデスタル28への高周波信号の供給を、少なくともDC電圧のパルスがターゲット12に供給されている限り任意に維持し、詳細に後述するようにDC電源56によってターゲット12とアノード57とに渡るDC電圧の停止の後にのみ、ペデスタル28へ供給される高周波信号の出力を任意に停止させるか又は少なくとも低下させることができる。また別の実施形態によれば、制御装置58は高周波信号のペデスタル28への伝送を、DC電源56からのDC電圧のパルスの開始に先立って開始し、ペデスタル28への高周波信号の伝送を、DC電源56からのDC電圧のパルスの持続期間中、かつ任意にはその停止時を超えて維持し、ペデスタル28への高周波信号の伝送を、DC電源56からのDC電圧のパルスの停止の後に停止することができる。
【0024】
インピーダンス整合(matching)ネットワーク66は、制御装置58に動作可能に接続し、任意には制御装置58内に一体化される。インピーダンス整合ネットワーク66は、可変RF電源62の出力インピーダンスを調整し、可変RF電源62が高周波信号を供給しているロード(road)の入力インピーダンスにほぼ整合させている。このような方法でのインピーダンスの整合は、パワー(power)伝送を最大化するとともにロードからの反射パワーを最小化する。インピーダンス整合ネットワーク66は、任意に可変又は固定とすることができ、詳細に後述されるように、DC最大電流がDCパルスの間にDC電源56によって出力されるのとほぼ同時にDC自己バイアス場の最大電圧が確立されるように動作可能である。
【0025】
ペデスタル28によって支持された半導体基板18に形成されたトレンチ16の、例えば側壁14のような内表面への導電性材料の磁気的に改善されたスパッタリング方法の図示されている実施形態は、図2に示されたパルスサイクルのタイミング図を参照して理解することができる。上述のように、磁場38はターゲット12の露出した表面40に隣接して確立され、ここでもまたターゲット12はトレンチ16の内面にスパッターされる導電性材料から少なくとも部分的に形成されている。磁場38は、永久磁石37によって確立された、若しくは電磁石によって選択的に確立された、永久磁場38とすることができ、閉じ込め領域内のスパッタリング中に存在するプラズマ42を閉じ込めるように作用する。アルゴンガス又は他の好適なスパッタリングガスが、制御装置58によって作動される流量制御装置58、52を通じてチャンバー24の中に導入され、実行されるべき特定のスパッタリング用途に対して望ましい圧力を確立する。
【0026】
領域Aにおいて、DC電圧は当初は、DC電源56によってアノード57とターゲット12とに渡って確立されておらず、高周波信号は当初はペデスタル28へ供給されない。アノード57とターゲット12に渡るDC電圧が無く、また、ペデスタル28への高周波信号の供給が無い状態では、チャンバー24内にはプラズマ42は、もしあったとしても、ごく少量であり、このようなプラズマ42は比較的高いインピーダンスを有する低密度プラズマ42である。DC電源56からのDC電圧のパルスのアノード57とターゲット12とに渡る確立に先立って、可変RF電源62からの高周波信号の半導体基板18を支持するペデスタル28への供給がt0において開始される。図2の波形HFは、可変RF電源62からの高周波信号のパワーを示している。基板への高周波信号の供給は、自己バイアス電圧を有する自己バイアス場を前記半導体基板18に隣接して生成する。この方法の図示された実施形態の説明のために、高周波信号は、ペデスタル28へ供給される際に、約13.56MHzの周波数を有している。
【0027】
t0の後に、DC電源56からのDC電圧のパルスはt1において、図2における横軸に沿った0秒として示されるように、アノード57とターゲット12に渡って供給され、チャンバー24内においてプラズマ42を点火する。DC電源56によって供給されるDC電圧は波形VDCとして図2に示されており、時間t1は図2におけるパルスサイクルの期間Aの終了、かつ期間Bの始まりを示している。
【0028】
時間t1において確立されたDC電源56からのDC電圧のパルスによって、DC電源56によって供給されるDC電流は、この瞬間から期間Bの終了を示す時間t2におけるその最大値にいたるまでゆっくりと徐々に増加し、少なくとも部分的にプラズマ42の密度を増加させ、よって、期間Bの終了を示す時間t2において最大値に達するまで、プラズマ42のインピーダンスを低下させる。DC電流の最大値は、DC電源56の電流生成能力に任意に到達することができ、この時点でDC電流は期間Cに示すように横ばい状態となり、時間t1におけるその当初の値から増加し続けることは無い。増加するDC電流は、図2において波形IDCによって示されており、DC電圧のパルスがDC電源56によって供給されるロード全体のうちの可変プラズマ42のインピーダンス部分は、波形ZLによって示されている。また、ロード全体のうちの可変プラズマ42のインピーダンス部分は、可変RF電源62による高周波信号を供給された状態で示されている。
【0029】
DC電流は、DC電源56によって示されるロード全体のインピーダンスの減少に反比例して通常は増加し、チャンバー24内のプラズマ42の密度の関数として変化する。DC電源56、可変RF電源62、又はこれら両方によって示されるインピーダンスに影響し得る他の要因は、限定する必要は無いが、DC電源56及び可変RF電源の出力インピーダンス、DC電源56及び可変RF電源62をそれらそれぞれのロードに電気的に接続するために使用される電気コネクターのインピーダンス、ターゲット12及びチャンバー24の寸法、ターゲット12の材料、及びチャンバー24内の圧力を含む。
【0030】
DC電源56からのDC電圧のパルス及び可変RF電源62からの高周波信号の両方は、t3においてDC電源56からのDC電圧がアノード57とターゲット12とに渡って供給されなくなるまで、図2のパルスサイクルの期間C全体を通じて供給される。また、時間t2から時間t3まで、DC電流及びプラズマ42のインピーダンスは、それらの最大及び最小値のそれぞれにおいて通常は変化しないままである。
【0031】
時間t1と時間t3との間に供給されるDC電圧のパルスは、実行される特定のスパッタリングに対して好適ないずれの持続期間を有することもできる。図2においては約130マイクロ秒の持続期間を有するように示されているが、別の実施形態は100マイクロ秒未満しか継続しないDC電圧のパルスを含むことができる。他の実施形態は、DC電流がその最大値に達するために必要とされる図2における時間t1とt2との間の期間より短いDC電圧パルスの持続期間を任意に含んでおり、この場合、DC電流及びプラズマ42のインピーダンスは、DC電圧パルス中は横ばい状態になることはない。さらに、DC電圧パルスは、いずれか又は全ての副範囲を含む、約0.5%〜10%の範囲内の負荷サイクルでアノード57とターゲット12との間に繰り返しかけることができる。
【0032】
時間t3において、DC電源からのDC電圧パルスは中断され、よってDC電流はその最大値から徐々に減少して、時間t1におけるアノード57とターゲット12とに渡るDC電圧パルスの印加に先立って存在したDC電流に近づく。しかし、時間t3において、DC電圧が中断された場合に、高周波信号は可変RF電源62からペデスタル28に依然として供給されている。ペデスタル28への高周波信号の伝送がDC電圧パルスの印加の前に始まり、DC電圧パルスの印加中を通じて続き、DC電圧パルスが中断された後に終了するので、高周波信号は、アノード57とターゲット12とに渡って適用されるDC電圧パルスの全持続期間中にペデスタル28に略同時に供給されると言える。言い換えると、高周波信号の供給は、アノード57とターゲット12とに渡るDC電圧パルスの印加に完全に重なり、DC電圧パルスの印加が中断された後にペデスタル28に供給され続け、よって制御装置58はDC電圧パルスの適用と同期された高周波信号の供給を有している。
【0033】
複数のDC電圧パルスは、アノード57とターゲット12との間に、いずれかの及び全ての副範囲を含む約0.5%〜10%の範囲内の負荷サイクルで繰り返しかけられる。このような実施形態に対しては、DC電圧パルスのそれぞれを、ペデスタル28に供給される高周波信号のパルスに完全に重複させることができる。したがって、高周波信号は、DC電圧パルスの印加の前にペデスタル28への高周波信号の供給を始め、DC電圧パルスの除去に続いて高周波信号の供給を中断するのに十分な、約2%〜12%の範囲内の負荷サイクルを有するパルスでペデスタル28に繰り返し供給される。例えば、複数のDC電圧パルスが5%の負荷サイクルでかけられる場合、高周波信号は約7%の負荷サイクルで供給することができる。DC電圧パルスがアノード57とターゲット12とに渡って供給される際の時間は、高周波信号がペデスタル38に供給される時間と任意的に主として同期させる(すなわち、それぞれの時間の中心がほぼ同時に生じる)ことができる。したがって、高周波信号の最初の供給とそれに続くDC電圧パルスの印加との間に経過する時間の合計は、DC電圧パルスの除去とそれに続くペデスタル28への高周波信号の供給の停止とが生じる間に経過する時間の合計にほぼ等しい。
【0034】
前述のように、残光効果は、DC電流が次のDCパルスのためにその最初の値へと徐々に減少するのを可能にしている。DC電源56からのDC電圧が中断された後に、帯電した粒子はチャンバー24中に残り、DC電源56によって既に供給されたDC電圧とは無関係に、数十マイクロ秒間、チャンバー中における減衰するDC電圧に寄与する。時間t4において、DC電流及びプラズマ42のインピーダンスは、それらの当初のバイアスをかけられていない値にほぼ戻り、特定のスパッタリングの用途に対して選択された負荷サイクルに応じた好適な時間に引き続く次のDC電圧パルの印加まで殆ど変化せずに維持される。
【0035】
スパッタリング装置10に設けられたインピーダンス整合ネットワーク66は、複数のパルスサイクルのそれぞれの全体を通じて可変RF電源62によって供給される又は「示される」ロードの可変インピーダンスを整合させる。増加し及び減少するプラズマ42のインピーダンスに比例して変化するロードの可変インピーダンスを整合させることによって、アノード57とカソードとの間にかけられる電圧のパルス中に、最大自己バイアス電圧を最大DC電流とほぼ同時に生じさせる。また、異なるパルスサイクルに対するプラズマ42のインピーダンスにおける変化の影響を最小化するために、制御装置58の周波数チューナー64は、必要に応じて高周波信号の周波数を変化させて、可変RF電源62が高周波信号を、パルスサイクルそれぞれに対するのと実質的に同様なロードインピーダンスに対して供給することを可能にする。
【0036】
図3は、約60マイクロ秒続くパルスを含むパルスサイクル中の、異なるDCパルス出力レベルに対するDC電流の例を図示している。図4は、同一の出力レベルに対して可変RF電源62によって生成される、半導体基板18における自己バイアス場の自己バイパス電圧の対応する反応の例を図示している。図3からわかるように、別々の出力レベルの線それぞれに対する最大DC電流は、この特定のパルスサイクルのためのDC電圧の印加後、ほぼ60マイクロ秒(即ち横軸に沿った6.0E−05)で生じる。同様に、図4は、出力レベルの線それぞれに対する最大自己バイアス電圧もまた、対象パルスサイクル中にアノード57とターゲット12とに渡るDC電圧パルスの印加に続いてほぼ60マイクロ秒(そのほぼ近傍内)において生じるということを明らかにしている。したがって、最大DC電流と最大自己バイアス電圧は、それぞれの出レベルに対するパルスサイクルそれぞれに対してほぼ同時に生じる。
【0037】
アノード57とターゲット12との間にかけられたDC電圧パルスの結果として、ターゲット12から放出された導電材料の原子は、任意に半導体基板18の他の面に加えて、半導体基板18に形成されたトレンチ16の略垂直な側壁14上に蒸着する。別の任意のステップとして、例えば貫通シリコンビアを生じさせるために、半導体基板18の底平面34の少なくとも一部は、例えばグラインディング、ポリッシング、又は他の好適なプロセスによって除去することができる。半導体基板18の底面の一部の除去は、半導体基板18の変更された底平面34に垂直な側壁14上にスパッターによって蒸着された導電材料を露出させる。
【0038】
その点において、露出した導電材料は、半導体基板18に印刷された回路部品、又は頂面32及び底平面34の両方近傍の回路部品に接続され、半導体基板18は任意的に垂直方向に、(例えば、平面同士を合わせて)別の同様な半導体基板18とアセンブリーされる。例えば、半導体基板18の底平面34に少なくとも部分的に露出した導電材料は、第2の半導体基板18に設けられた電気的接点と位置合わせされ、この電気的接点に接続されて、スタック状の構成を形成することができる。
【0039】
<実験例>
本発明の実施形態によるHIPIMS蒸着方法及びシステムに従う蒸着運転が、RF高周波信号及び低インピーダンス整合ネットワーク66を使用して行われ、シリコン(Si)半導体基板に形成されたトレンチの露出表面にタンタル(Ta)を蒸着した。深いトレンチは、当業者には既知のディープシリコンエッチプロセス(DSE)によってSi半導体基板にエッチングされ、実質的に垂直な側壁と約10:1の縦横比を提供した。HIPIMS蒸着の結果が図5〜7に示されており、これら図はトレンチの底部分の25%より大きな被覆率を示している。図6に示すトレンチの頂部への層状蒸着は、約1060nmの厚みを有し、図7に示すトレンチの底部への層状蒸着は、約263nmの厚みを有している。同様な条件下において約15%以下の底部被覆率という結果の既存の蒸着技術に比較すると、本発明の実施形態による方法及びシステムは望ましい改善を提供している。HIPIMS法及び装置の実験例に対する蒸着速度は約1.5nm/sであった。
【0040】
さらに、本方法による低い負荷サイクルを有するパルス状高周波信号によって引き起こされた予備的イオン化は、短い負荷サイクルの長いオフタイム中の低い負荷サイクルを有するパルス状高周波信号無しでの好適なプラズマを維持するためのエネルギー要求に対して、提供されたエネルギーの総量を低減させた状態での安定なプラズマを維持するのに貢献した。基板のこのバックスパッタリングによって、結果的な蒸着速度の減少及び基板の帯電及び加熱が最小化される。また、ここではスタックとして参照された3Dパッケージングにおける本願のHIPIMS法及び装置の使用は、既存のPVDに比較して非常に密な層を提供するという利点を有している。
【0041】
例えば、図8Aにおける約8040倍の倍率のSEM写真は、既存の気相蒸着(Vapor Deposition)工程によって半導体基板に形成されたトレンチの頂部に隣接した蒸着されたTa層の断面を示している。非常に明白である垂直方向に向いた柱状結晶粒がTa層を貫通して延びていることに注意されたい。このTa層は、RF高周波信号を基板に供給しつつ約2.5nm/sの蒸着速度で、既存の蒸着工程によって蒸着されている。
【0042】
対照的に、図8Bは約8070倍の倍率のSEM写真であり、本願の特徴に従ったHIPIMS法及び装置によって半導体基板に形成された同様のトレンチの頂部に隣接した蒸着されたTa層の断面を示しており、蒸着速度は1.3nm/sであった。Ta層を貫通して延びる、垂直方向に向いた柱状結晶粒が、より高密度であるとともに殆ど明白でないことに注意されたい。したがって、本HIPIMS法及び装置からの結果は、既存の気相蒸着法及び装置からの結果より空孔が少ない。例えばTi又はTaから形成された、できるだけ少ない空孔数の障壁層(barrier layer)の高い密度によって、製造中の下層のデバイスへの例えばCuの拡散が最小化される。本HIPIS法及び装置によって製造されたこのような障壁層の高密度によって、下層のデバイス中へのCuの拡散を望ましい低レベルへ最小化するために必要とされるこのような障壁層の厚みを、Cuの拡散を同様に最小化するために必要とされる、既存の気相蒸着技術によって製造された障壁層の厚みより薄くすることができる。
【0043】
図8C及び8Dは、既存の気相蒸着の結果に対する、同じ蒸着雰囲気条件下における本願による方法及び装置による蒸着の結果の同様の比較を示している。図8Cは約20080倍の倍率の、既存の気相蒸着工程によって半導体基板に形成されたトレンチの底部に隣接する蒸着されたTa層の断面を示すSEM写真である。既存の気相蒸着の蒸着速度は、約2.5nm/sであった。
【0044】
対照的に図8Dは、約20080倍の倍率の、本願の特徴に従ったHIPIMS法及び装置によって、同様の条件下において半導体基板に形成された、図8Cに示したのと同様のトレンチの底部に隣接する蒸着されたTa層の断面を示すSEM写真である。図8Dからわかるように、本方法及び装置によって蒸着されたTa層を貫通して延びる、垂直方向に向いた柱状結晶粒は、従来的に蒸着されたTa層における柱状結晶粒より高密度であるとともに、空孔が少ないことが明白である。繰り返しになるが、本HIPIMS法及び装置からの結果的に生じた空孔は、既存の気相蒸着法及び装置から結果的に生じた空孔よりも少なく、例えば、下層のデバイスへの例えばCuの拡散を好適に最小化するように薄い障壁層を蒸着することを可能にしている。図8Dに示されたTa層の蒸着速度は、約1.3nm/sであった。
【0045】
上述に、図示した実施形態について記載してきた。当業者には、上述の装置及び方法に、この発明の一般的な技術的範囲から逸脱することなく、変化及び変更を組み込むことができることが明白であろう。本発明の技術的範囲内の全てのこのような変形及び代替形を包含することが意図されている。さらに、詳細な発明又は特許請求の範囲に使用されている限りにおいて「含む」との用語は、「備える」が特許請求の範囲において移行的語句として使用される場合に包含的であるように、「備える」との用語と同様に包含的であることを意図されている。
【符号の説明】
【0046】
37・・・永久磁石
36・・・磁石組立体
20・・・反応器ハウジング
52、58・・・流量制御装置
12・・・ターゲット
38・・・磁場
40・・・露出表面
42・・・プラズマ
54・・・入口ポート
24・・・チャンバー
32・・・上面
14・・・側壁
16・・・トレンチ
18・・・半導体基板
34・・・底面
28・・・ペデスタル
【技術分野】
【0001】
この出願は一般的には、改良された高出力のインパルスマグネトロンスパッタリングの方法及びシステムに関し、より具体的には、DC電圧パルスの間の最大DC電流とほぼ同時に生じる最大自己バイアス電圧を生成するための、高周波シグナルの同期された供給を含む高出力のインパルスマグネトロンスパッタリングの方法及びシステムに関する。
【0002】
この出願は、2007年10月26日に出願された米国仮出願第60/982817号の利益を伴っており、その全体がここに参照として組み込まれている。
【背景技術】
【0003】
半導体チップは、チップによって支持される回路の性能を増しつつ、チップの全体的な物理的サイズを減少させることを目的とした持続的開発に直面している。集積回路(「IC」)における電力損失のような物理的制限及び次第に小さくなるスケールでのICの製造のためのプロセス技術は、近年においては、横方向の素子密度をさらに増加させる代わりに複数のチップを垂直方向にスタックすることを助長し、性能を改善してきた。例えば、ワイヤーボンディング技術は、半導体チップ上において如何に近接して離間させた横方向の寸法で回路要素を形成し、この技術を使用して電気的に接続するかという点において制限されている。このような素子のさらなる拡大を可能にするために、半導体チップを大きくして追加的な回路要素に適応させることはできるが、これはサイズを減少させるというよりはむしろ半導体チップの全体のサイズの拡大をもたらす。
【0004】
半導体チップの横方向の寸法を大きくする代わりに、2つ以上の略平坦な半導体チップ又は層を垂直方向にスタックして(即ち、それらの平坦な面をともに合わせて)、半導体チップの必要とされる面積を提供し、追加的な回路要素を支持することができる。この、垂直方向にスタックされた半導体チップのいわゆる3D集積化は、コンピューターメモリー、光電気的素子、マイクロエレクトロメカニカル素子(「MEMS」)、センサー、IC上撮像素子、ディスプレー、及び他の技術のような最大素子密度に取り組む様々な異なる応用に使用することができる。
【0005】
垂直方向にスタックされた半導体チップは、これら垂直方向にスタックされた半導体チップ間の電気的接続を確立するためのシリコン貫通ビア(「TSV」)を含むように製造され、かつ、縦横比の大きな他の構造を含むことができる。TSVは、半導体チップにおける縦横比の大きな穴であり、金属又は別の好適な導体で鍍金されて回路要素の2つ以上の層を電気的に接続している。伝統的にTSVは、半導体チップの基板の上面に空洞をレーザードリリング又はドライエッチングすることによって形成されてきており、これら空洞の内周面は次いで金属又は他の好適な導体で鍍金される。基板の底面は次いで、空洞内の金属が、スタックされる半導体チップの底面に露出するまで研磨される。
【0006】
半導体チップの底面に露出するTSVそれぞれの表面積を最小化するため、及び望まれる用途に対して扱いやすい基板厚みを使用するために、TSVのそれぞれは、少なくとも10:1、ことによると20:1、将来的にはそれ以上の縦横比を有している。このような大きな縦横比は、基板に形成された空洞の内周面を整合性を持って既存のデポジション技術を使用して効果的に鍍金することを困難にする。
【発明の概要】
【発明が解決しようとする課題】
【0007】
したがって、従来技術において、複数の半導体チップを電気的に接続するために半導体チップの基板にTSVを形成する方法及び装置に対する必要性が存在する。
【課題を解決するための手段】
【0008】
1つの特徴によれば、本出願は、略垂直な側壁と、半導体基板に形成された少なくとも10:1の縦横比と、を備えるトレンチの内面への導電性材料の磁気的に改良されたスパッタリングの方法を含み、この半導体基板はペデスタルによって支持されている。この方法は、磁場を、トレンチの内面にスパッターされる導電性材料から少なくとも部分的に形成されたターゲットの表面に隣接して提供するステップと、DC電圧を複数のパルス状にてアノードとカソードとの間にかけるステップとを含み、カソードはターゲットを含んでいる。高周波信号は、半導体基板を支持するペデスタルに供給されて、前記半導体基板に隣接する自己バイアス場を生成する。高周波信号は、副周波数範囲を含む約1MHz〜70NHzの範囲内の周波数と、アノードとカソードとの間の電圧のパルスの終了時を超えて延びる期間とを有するパルスとしてペデスタルに供給される。この方法は、アノードとカソードとの間にかけられるDC電圧のパルスそれぞれの間に、ターゲットからの導電性材料を半導体基板に形成されたトレンチの略垂直な側壁上にスパッターするステップをさらに含んでいる。
【0009】
別の1つの特徴によれば、本出願は、集積回路を集合的に支持する複数の半導体基板を含むスタックされた構成を製造する方法を含んでいる。この方法は、第1の半導体基板にトレンチを形成するステップを含み、このトレンチは、少なくとも10:1の縦横比を有するトレンチを提供するように寸法を決められた第1の半導体基板の平坦な上面における開口部と略垂直な側壁とを含んでいる。トレンチを含む第1の半導体基板は、スパッター反応器内においてペデスタルによって支持されており、導電性材料はトレンチの内側側壁にスパッターされる。スパッタリングは、トレンチの内面にスパッターされる導電性材料から少なくとも部分的に形成されたターゲットの表面に隣接して磁場を設けるステップと、アノードとカソードとの間に複数のパルスの形でDC電圧をかけるステップであって、カソードがタ−ゲットを含むステップとを含む方法にしたがって行われる。高周波信号は第1の半導体基板を支持するペデスタルに供給されて、前記第1の半導体基板に隣接する自己バイアス場を生成する。高周波信号は、副周波数範囲を含む約1MHz〜70NHzの範囲内の周波数でパルスとしてペデスタルに供給され、パルスそれぞれは、アノードとカソードとの間のDC電圧のパルスの終了時を超えて延びる持続時間とを有する。アノードとカソードとの間にかけられる電圧のパルスの間に、導電性材料は、ターゲットから半導体基板に形成されたトレンチの略垂直な側壁上にスパッターされる。トレンチの内側側壁への導電性材料のスパッタリングに引き続き、半導体基板の平坦な底面に隣接する半導体材料の少なくとも一部が除去されて、半導体基板の平坦な底面における側壁の導電性材料を少なくとも部分的に露出させる。
【0010】
また別の1つの特徴によれば、本出願は、導電性材料の半導体基板に形成されたトレンチの内面への磁気的に改良されたスパッタリングを施すためのスパッタリング装置を含み、トレンチは略垂直な側壁と少なくとも10:1の縦横比とを有している。システムは、実質的に閉塞されたチャンバーを形成するハウジングであって、このチャンバー内においてスパッタリングが生じるハウジングと、スパッタリング中に半導体基板を前記チャンバー内の適切な位置に支持するために前記チャンバーの中に延在するペデスタルとを含んでいる。磁石組立体は、トレンチの内面にスパッターされる導電性材料から少なくとも部分的に形成されたターゲットの表面の近傍に磁場を形成する。DC電圧源は、アノードとカソードとの間に複数のパルスとしてDC電圧をかけ、ここでカソードはターゲットを含んでいる。可変電源が、半導体基板を支持するためのペデスタルに高周波信号を供給して自己バイアス場を前記半導体基板に隣接して生成する。制御装置は可変電源を制御して、副周波数範囲を含む約1MHz〜70NHzの範囲内の周波数で高周波信号のパルスを生成し、アノードとカソードとの間のDC電圧のパルスの終了時を超えて延びる時間中、高周波信号をペデスタルに供給する。
【0011】
上述の概略は、ここに開示されるシステム及び/又は方法のいくつかの特徴の基本的な理解を提供するための単純化された概略である。この概略は、ここに開示されるシステム及び/又は方法の広範な概観ではない。この概略は、主要/重要な要素を特定すること、又はこのようなシステム及び/又は方法の技術範囲を線引きすることを意図するものではない。この概略の唯一の目的は、いくつかの概念を後述される、より詳細な説明の前置きとして簡単化された形態で示すことである。
【0012】
本発明は、所定の部分及び部分の構成において物理的な形態を取ることができ、これら形態の実施形態はこの明細書に詳細に記載されるとともに、本出願の一部を形成する添付の図面に図示されている。
【図面の簡単な説明】
【0013】
【図1】導電性材料をトレンチの略垂直な側壁にスパッタリングで蒸着させるためのスパッタリング装置の実施形態の、スパッター反応器の一部分が切り取られている図である。
【図2】導電性材料のトレンチの略垂直な側壁へのスパッタリングのパルスサイクルに対するタイミングダイアグラムの実施形態の図である。
【図3】約60マイクロ秒の持続時間を有するDC電圧のHIPIMSパルスの放電電流波形を時間の関数として示した図である。
【図4】基板を支持するペデスタルに供給される高周波信号によって生成される自己バイアス電圧波形を示す図であり、導電性材料は時間の関数としてスパッターされ、前記高周波信号はHIPIMSパルスの間にペデスタルに供給される。
【図5】Si半導体基板に形成された、本発明の特徴によるHIPEVIS包及び装置によってコーティングされたトレンチの、3000倍での走査型電子顕微鏡写真である。
【図6】Si半導体基板に形成された、10:1の縦横比を有するトレンチの上部を示す約32920倍のSEM写真であり、この上部は本発明の特徴によるHIPIMS法及び装置によってコーティングされている。
【図7】図6を参照して記載されたトレンチの底部を示す約180000倍のSEM写真であり、この底部は本発明の特徴によるHIPIMS法及び装置によってコーティングされている。
【図8A】従来の蒸着プロセスによって半導体基板に形成されたトレンチの上部に隣接して蒸着されたTa層の断面を示す約8040倍のSEM写真である。
【図8B】本発明の特徴によるHIPIMS法及び装置によって半導体基板に形成されたトレンチの上部に隣接して蒸着されたTa層の断面を示す約8070倍のSEM写真である。
【図8C】従来の蒸着プロセスによって半導体基板に形成されたトレンチの底部に隣接して蒸着されたTa層の断面を示す約20080倍のSEM写真である。
【図8D】本発明の特徴によるHIPIMS法及び装置によって半導体基板に形成されたトレンチの底部に隣接して蒸着されたTa層の断面を示す約20080倍のSEM写真である。
【発明を実施するための形態】
【0014】
所定の専門用語が簡便さのみの理由でこの明細書において使用されており、これら専門用語は本発明になんらの制限を与えるものではない。この明細書に使用される関連する言語は図面を参照することによって最も良く理解され、同一の符号は同一の又は同様の事項を特定するために使用されている。さらに、図面においては、所定の特徴はいくらか模式図的な形状で示されている場合がある。
【0015】
また、明細書中において複数の部材の前に「少なくとも1つの」との文言が使用されている場合には、複数の部材のうちの1つ、又は複数の部材のうちの1つ以上の組み合わせを意味する。例えば、「第1の小型装置及び第2の小型装置のうちの少なくとも1つ」との文言は、本出願において第1の小型装置、第2の小型装置、又は第1の小型装置及び第2の小型装置を意味するものとする。同様に、「第1の小型装置、第2の小型装置、及び第3の小型装置のうちの少なくとも1つ」は、本出願において、第1の小型装置、第2の小型装置、第3の小型装置、第1の小型装置及び第2の小型装置、第1の小型装置及び第3の小型装置、第2の小型装置及び第3の小型装置、又は第1の小型装置、第2の小型装置、及び第3の小型装置を意味するものとする。
【0016】
本出願は、スパッタリング装置10及び導電性材料の半導体基板18に形成されたトレンチ16の略垂直な側壁14へのターゲット12からの磁気的に改良されたスパッタリングの方法に関する。このようなスパッタリング装置10の図的な構成が図1に示されており、実質的に閉塞されたチャンバー24を画定する反応器ハウジング20を含み、このチャンバー24中において導電性材料の半導体基板へのスパッターデポジションが行われる。例えば金属又は金属合金のような導電性材料から製造されたペデスタル28は、チャンバー24の中に露出し、かつ任意にチャンバー24中に少なくとも部分的に延在して、スパッターデポジションの操作のために半導体基板18をチャンバー24内の適当な位置に支持している。
【0017】
図1に示す半導体基板18は、実質的に平坦なウェハーであり、平坦な上面32と平坦な底面34とを有し、チャンバー24内のペデスタル28上にある。半導体基板に形成されたトレンチ16は平坦な上面32において開口するとともに平坦な底面34によって閉じられて、図1に示すような略U字形状の断面を有するトレンチ16を形成することができ、これらトレンチ16は少なくとも部分的に半導体基板18の中に深さDに沿って延在している。側壁14は、半導体基板18の平坦な上面32と平坦な底面34との間にトレンチ16の内周面を形成している。側壁のそれぞれは、半導体基板18中に、トレンチ16の幅Wに対して好適な深さDまで延在し、少なくとも10:1のいわゆる縦横比を有するトレンチ16を形成する。トレンチ16の別の実施形態は、任意に少なくとも20:1の縦横比を有することができる。縦横比は、トレンチ16の幅に対するトレンチ16の深さの比としてここでは表されている。
【0018】
複数の永久磁石37を含む磁石組立体36又は他の好適な磁場38生成器は、ターゲット12の露出表面40に隣接した磁場38を生成するように配置され、ターゲット12は、例えばトレンチ16の、側壁14、14のような内面にスパッターデポジットされる導電性材料から少なくとも部分的に形成されている。磁石組立体36によって生成される磁場38は、ターゲット12の近傍、又は任意にターゲット12の露出表面40上においてプラズマ42をいわゆる閉じ込め領域に制限する。さらにまた、磁場38は電子トラップとして作用し、ターゲット12から放出されるバイアスをかけられていない二次電子の軌道を変えて、閉じ込め領域内のスパッタリングガスがイオン化する可能性を最大化する。
【0019】
スパッタリングガスは、通常は例えばアルゴンのような不活性ガスであり、ガス源48から、流量制御装置58、52、52を通じてチャンバー24の中に測定されて供給され、これら流量制御装置は制御装置に動作可能に接続されている。スパッタリングガスは、ハウジング20に形成された入口ポート54を通じて流れる。チャンバー24中の圧力は、チャンバー24に動作可能に、流体連通状態に接続された真空ポンプシステム(図示されず)によって維持されている。チャンバー24は約10−8トールの標準圧力を有するが、典型的なスパッタリング操作は、持続的自己スパッタリングを完全には含んではおらず、チャンバー24の圧力は、約0.1ミリトール〜5ミリトールの範囲内に維持することができ、この範囲内にすべての副範囲を含んでいる。
【0020】
プラズマ42は、アルゴン又は他のスパッタリングガスをチャンバー24内に流し、接地されたアノード57と負にバイアスされたカソードとに渡ってターゲット12に電気的に接続されたDC電源56でDC電圧を選択的に確立することによってスパッタリングガスをプラズマ42に発火することによって開始され、前記カソードはターゲット12を含んでいる。発火にはより高いDC電圧が必要とされるが、約−400〜−700VDCのターゲットDC電圧が閉じ込め領域内のプラズマ42の存在を維持する。DC電源56からのDC電圧が停止した後においてさえ、荷電した粒子はチャンバー24中に残り、数十マイクロ秒間のDC電圧の減衰に貢献し、その結果、DC電源56からのDC電圧の停止に続く残光効果を生じる。又、制御装置58は、DC電源56に作動可能に連結されており、ここに記載されるようにそのDC電源56の出力を制御する。一旦プラズマ42が発火すると、アルゴンの供給もまた、プラズマ42が発火された際に存在した流量から減少されるか、又は任意的に制御装置58からの指令のもとでともに中断される。DC電源56の起動及び停止は、
【0021】
可変RF電源62、又は他の好適な代替電源が、ペデスタル28に電気的に接続されて、高周波信号をペデスタル28に供給し、スパッタリング操作中にペデスタル28上に支持された半導体基板18に隣接するDC自己バイアス場を生成する。DC自己バイアス場は、ウェハー24に垂直な方向にターゲット12から放出された導電材料のイオンを加速するのに効果的であり、よって導電材料の、少なくとも10:1の、また代替的な実施形態による少なくとも20:1のような、大きな縦横比を有するトレンチ16の側壁14へのスパッタリングを促進する。DC自己バイアスの自己バイアス電圧は、可変RF電源62によって生成されペデスタル28に供給される高周波信号の出力を変えることによって選択的に制御することができる。ここで記載している図示された実施形態に対しては、高周波信号の出力は、全ての副範囲を含む300ワット〜3000ワットの範囲のいずれの値へも調整することができる。
【0022】
DC電源56及び流量制御装置58、52と同様に、可変RF電源62を制御装置58によって制御して、行われる望ましいスパッタリング工程の需要に合わせることができる。図1に示された実施形態に対しては、制御装置58は可変RF電源62からの高周波信号の周波数を、図示された実施形態による副範囲を含む約1MHz〜70MHzの範囲内の、他の図示された実施形態では副範囲を含む約1MHz〜50MHzの範囲内の、いずれかの周波数に調整するための周波数チューナー64を含んでいる。図示されているまた別の実施形態によれば、目標とする周波数は約13.56MHzに調整することができ、どのような目標とする周波数に対しても、周波数チューナー64は高周波信号の周波数を、特定のスパッタリング用途に対する好適な許容誤差内に調整することができる。例えば、周波数チューナー64は高周波信号の周波数を、目標とする周波数の+/−5%内、又は他のいずれの好適な許容誤差内に調整することができる。しかし、簡潔性及び明瞭性のために、スパッタリング工程は、目的とする約13.56MHz+/−5%以内の周波数を使用して後述される。
【0023】
また、周波数に加えて、制御装置58はペデスタル28に供給される高周波信号のパルスの持続時間又は負荷サイクルをも制御することができる。例えば、制御装置58は、高周波信号の負荷サイクルをDC電源56からのDC電圧のパルスの負荷サイクルよりも大きい(しかし、任意的には大幅に大きすぎることの無い)値に調整することができる。別の実施形態によれば、制御装置58は、ペデスタル28への高周波信号の供給を、少なくともDC電圧のパルスがターゲット12に供給されている限り任意に維持し、詳細に後述するようにDC電源56によってターゲット12とアノード57とに渡るDC電圧の停止の後にのみ、ペデスタル28へ供給される高周波信号の出力を任意に停止させるか又は少なくとも低下させることができる。また別の実施形態によれば、制御装置58は高周波信号のペデスタル28への伝送を、DC電源56からのDC電圧のパルスの開始に先立って開始し、ペデスタル28への高周波信号の伝送を、DC電源56からのDC電圧のパルスの持続期間中、かつ任意にはその停止時を超えて維持し、ペデスタル28への高周波信号の伝送を、DC電源56からのDC電圧のパルスの停止の後に停止することができる。
【0024】
インピーダンス整合(matching)ネットワーク66は、制御装置58に動作可能に接続し、任意には制御装置58内に一体化される。インピーダンス整合ネットワーク66は、可変RF電源62の出力インピーダンスを調整し、可変RF電源62が高周波信号を供給しているロード(road)の入力インピーダンスにほぼ整合させている。このような方法でのインピーダンスの整合は、パワー(power)伝送を最大化するとともにロードからの反射パワーを最小化する。インピーダンス整合ネットワーク66は、任意に可変又は固定とすることができ、詳細に後述されるように、DC最大電流がDCパルスの間にDC電源56によって出力されるのとほぼ同時にDC自己バイアス場の最大電圧が確立されるように動作可能である。
【0025】
ペデスタル28によって支持された半導体基板18に形成されたトレンチ16の、例えば側壁14のような内表面への導電性材料の磁気的に改善されたスパッタリング方法の図示されている実施形態は、図2に示されたパルスサイクルのタイミング図を参照して理解することができる。上述のように、磁場38はターゲット12の露出した表面40に隣接して確立され、ここでもまたターゲット12はトレンチ16の内面にスパッターされる導電性材料から少なくとも部分的に形成されている。磁場38は、永久磁石37によって確立された、若しくは電磁石によって選択的に確立された、永久磁場38とすることができ、閉じ込め領域内のスパッタリング中に存在するプラズマ42を閉じ込めるように作用する。アルゴンガス又は他の好適なスパッタリングガスが、制御装置58によって作動される流量制御装置58、52を通じてチャンバー24の中に導入され、実行されるべき特定のスパッタリング用途に対して望ましい圧力を確立する。
【0026】
領域Aにおいて、DC電圧は当初は、DC電源56によってアノード57とターゲット12とに渡って確立されておらず、高周波信号は当初はペデスタル28へ供給されない。アノード57とターゲット12に渡るDC電圧が無く、また、ペデスタル28への高周波信号の供給が無い状態では、チャンバー24内にはプラズマ42は、もしあったとしても、ごく少量であり、このようなプラズマ42は比較的高いインピーダンスを有する低密度プラズマ42である。DC電源56からのDC電圧のパルスのアノード57とターゲット12とに渡る確立に先立って、可変RF電源62からの高周波信号の半導体基板18を支持するペデスタル28への供給がt0において開始される。図2の波形HFは、可変RF電源62からの高周波信号のパワーを示している。基板への高周波信号の供給は、自己バイアス電圧を有する自己バイアス場を前記半導体基板18に隣接して生成する。この方法の図示された実施形態の説明のために、高周波信号は、ペデスタル28へ供給される際に、約13.56MHzの周波数を有している。
【0027】
t0の後に、DC電源56からのDC電圧のパルスはt1において、図2における横軸に沿った0秒として示されるように、アノード57とターゲット12に渡って供給され、チャンバー24内においてプラズマ42を点火する。DC電源56によって供給されるDC電圧は波形VDCとして図2に示されており、時間t1は図2におけるパルスサイクルの期間Aの終了、かつ期間Bの始まりを示している。
【0028】
時間t1において確立されたDC電源56からのDC電圧のパルスによって、DC電源56によって供給されるDC電流は、この瞬間から期間Bの終了を示す時間t2におけるその最大値にいたるまでゆっくりと徐々に増加し、少なくとも部分的にプラズマ42の密度を増加させ、よって、期間Bの終了を示す時間t2において最大値に達するまで、プラズマ42のインピーダンスを低下させる。DC電流の最大値は、DC電源56の電流生成能力に任意に到達することができ、この時点でDC電流は期間Cに示すように横ばい状態となり、時間t1におけるその当初の値から増加し続けることは無い。増加するDC電流は、図2において波形IDCによって示されており、DC電圧のパルスがDC電源56によって供給されるロード全体のうちの可変プラズマ42のインピーダンス部分は、波形ZLによって示されている。また、ロード全体のうちの可変プラズマ42のインピーダンス部分は、可変RF電源62による高周波信号を供給された状態で示されている。
【0029】
DC電流は、DC電源56によって示されるロード全体のインピーダンスの減少に反比例して通常は増加し、チャンバー24内のプラズマ42の密度の関数として変化する。DC電源56、可変RF電源62、又はこれら両方によって示されるインピーダンスに影響し得る他の要因は、限定する必要は無いが、DC電源56及び可変RF電源の出力インピーダンス、DC電源56及び可変RF電源62をそれらそれぞれのロードに電気的に接続するために使用される電気コネクターのインピーダンス、ターゲット12及びチャンバー24の寸法、ターゲット12の材料、及びチャンバー24内の圧力を含む。
【0030】
DC電源56からのDC電圧のパルス及び可変RF電源62からの高周波信号の両方は、t3においてDC電源56からのDC電圧がアノード57とターゲット12とに渡って供給されなくなるまで、図2のパルスサイクルの期間C全体を通じて供給される。また、時間t2から時間t3まで、DC電流及びプラズマ42のインピーダンスは、それらの最大及び最小値のそれぞれにおいて通常は変化しないままである。
【0031】
時間t1と時間t3との間に供給されるDC電圧のパルスは、実行される特定のスパッタリングに対して好適ないずれの持続期間を有することもできる。図2においては約130マイクロ秒の持続期間を有するように示されているが、別の実施形態は100マイクロ秒未満しか継続しないDC電圧のパルスを含むことができる。他の実施形態は、DC電流がその最大値に達するために必要とされる図2における時間t1とt2との間の期間より短いDC電圧パルスの持続期間を任意に含んでおり、この場合、DC電流及びプラズマ42のインピーダンスは、DC電圧パルス中は横ばい状態になることはない。さらに、DC電圧パルスは、いずれか又は全ての副範囲を含む、約0.5%〜10%の範囲内の負荷サイクルでアノード57とターゲット12との間に繰り返しかけることができる。
【0032】
時間t3において、DC電源からのDC電圧パルスは中断され、よってDC電流はその最大値から徐々に減少して、時間t1におけるアノード57とターゲット12とに渡るDC電圧パルスの印加に先立って存在したDC電流に近づく。しかし、時間t3において、DC電圧が中断された場合に、高周波信号は可変RF電源62からペデスタル28に依然として供給されている。ペデスタル28への高周波信号の伝送がDC電圧パルスの印加の前に始まり、DC電圧パルスの印加中を通じて続き、DC電圧パルスが中断された後に終了するので、高周波信号は、アノード57とターゲット12とに渡って適用されるDC電圧パルスの全持続期間中にペデスタル28に略同時に供給されると言える。言い換えると、高周波信号の供給は、アノード57とターゲット12とに渡るDC電圧パルスの印加に完全に重なり、DC電圧パルスの印加が中断された後にペデスタル28に供給され続け、よって制御装置58はDC電圧パルスの適用と同期された高周波信号の供給を有している。
【0033】
複数のDC電圧パルスは、アノード57とターゲット12との間に、いずれかの及び全ての副範囲を含む約0.5%〜10%の範囲内の負荷サイクルで繰り返しかけられる。このような実施形態に対しては、DC電圧パルスのそれぞれを、ペデスタル28に供給される高周波信号のパルスに完全に重複させることができる。したがって、高周波信号は、DC電圧パルスの印加の前にペデスタル28への高周波信号の供給を始め、DC電圧パルスの除去に続いて高周波信号の供給を中断するのに十分な、約2%〜12%の範囲内の負荷サイクルを有するパルスでペデスタル28に繰り返し供給される。例えば、複数のDC電圧パルスが5%の負荷サイクルでかけられる場合、高周波信号は約7%の負荷サイクルで供給することができる。DC電圧パルスがアノード57とターゲット12とに渡って供給される際の時間は、高周波信号がペデスタル38に供給される時間と任意的に主として同期させる(すなわち、それぞれの時間の中心がほぼ同時に生じる)ことができる。したがって、高周波信号の最初の供給とそれに続くDC電圧パルスの印加との間に経過する時間の合計は、DC電圧パルスの除去とそれに続くペデスタル28への高周波信号の供給の停止とが生じる間に経過する時間の合計にほぼ等しい。
【0034】
前述のように、残光効果は、DC電流が次のDCパルスのためにその最初の値へと徐々に減少するのを可能にしている。DC電源56からのDC電圧が中断された後に、帯電した粒子はチャンバー24中に残り、DC電源56によって既に供給されたDC電圧とは無関係に、数十マイクロ秒間、チャンバー中における減衰するDC電圧に寄与する。時間t4において、DC電流及びプラズマ42のインピーダンスは、それらの当初のバイアスをかけられていない値にほぼ戻り、特定のスパッタリングの用途に対して選択された負荷サイクルに応じた好適な時間に引き続く次のDC電圧パルの印加まで殆ど変化せずに維持される。
【0035】
スパッタリング装置10に設けられたインピーダンス整合ネットワーク66は、複数のパルスサイクルのそれぞれの全体を通じて可変RF電源62によって供給される又は「示される」ロードの可変インピーダンスを整合させる。増加し及び減少するプラズマ42のインピーダンスに比例して変化するロードの可変インピーダンスを整合させることによって、アノード57とカソードとの間にかけられる電圧のパルス中に、最大自己バイアス電圧を最大DC電流とほぼ同時に生じさせる。また、異なるパルスサイクルに対するプラズマ42のインピーダンスにおける変化の影響を最小化するために、制御装置58の周波数チューナー64は、必要に応じて高周波信号の周波数を変化させて、可変RF電源62が高周波信号を、パルスサイクルそれぞれに対するのと実質的に同様なロードインピーダンスに対して供給することを可能にする。
【0036】
図3は、約60マイクロ秒続くパルスを含むパルスサイクル中の、異なるDCパルス出力レベルに対するDC電流の例を図示している。図4は、同一の出力レベルに対して可変RF電源62によって生成される、半導体基板18における自己バイアス場の自己バイパス電圧の対応する反応の例を図示している。図3からわかるように、別々の出力レベルの線それぞれに対する最大DC電流は、この特定のパルスサイクルのためのDC電圧の印加後、ほぼ60マイクロ秒(即ち横軸に沿った6.0E−05)で生じる。同様に、図4は、出力レベルの線それぞれに対する最大自己バイアス電圧もまた、対象パルスサイクル中にアノード57とターゲット12とに渡るDC電圧パルスの印加に続いてほぼ60マイクロ秒(そのほぼ近傍内)において生じるということを明らかにしている。したがって、最大DC電流と最大自己バイアス電圧は、それぞれの出レベルに対するパルスサイクルそれぞれに対してほぼ同時に生じる。
【0037】
アノード57とターゲット12との間にかけられたDC電圧パルスの結果として、ターゲット12から放出された導電材料の原子は、任意に半導体基板18の他の面に加えて、半導体基板18に形成されたトレンチ16の略垂直な側壁14上に蒸着する。別の任意のステップとして、例えば貫通シリコンビアを生じさせるために、半導体基板18の底平面34の少なくとも一部は、例えばグラインディング、ポリッシング、又は他の好適なプロセスによって除去することができる。半導体基板18の底面の一部の除去は、半導体基板18の変更された底平面34に垂直な側壁14上にスパッターによって蒸着された導電材料を露出させる。
【0038】
その点において、露出した導電材料は、半導体基板18に印刷された回路部品、又は頂面32及び底平面34の両方近傍の回路部品に接続され、半導体基板18は任意的に垂直方向に、(例えば、平面同士を合わせて)別の同様な半導体基板18とアセンブリーされる。例えば、半導体基板18の底平面34に少なくとも部分的に露出した導電材料は、第2の半導体基板18に設けられた電気的接点と位置合わせされ、この電気的接点に接続されて、スタック状の構成を形成することができる。
【0039】
<実験例>
本発明の実施形態によるHIPIMS蒸着方法及びシステムに従う蒸着運転が、RF高周波信号及び低インピーダンス整合ネットワーク66を使用して行われ、シリコン(Si)半導体基板に形成されたトレンチの露出表面にタンタル(Ta)を蒸着した。深いトレンチは、当業者には既知のディープシリコンエッチプロセス(DSE)によってSi半導体基板にエッチングされ、実質的に垂直な側壁と約10:1の縦横比を提供した。HIPIMS蒸着の結果が図5〜7に示されており、これら図はトレンチの底部分の25%より大きな被覆率を示している。図6に示すトレンチの頂部への層状蒸着は、約1060nmの厚みを有し、図7に示すトレンチの底部への層状蒸着は、約263nmの厚みを有している。同様な条件下において約15%以下の底部被覆率という結果の既存の蒸着技術に比較すると、本発明の実施形態による方法及びシステムは望ましい改善を提供している。HIPIMS法及び装置の実験例に対する蒸着速度は約1.5nm/sであった。
【0040】
さらに、本方法による低い負荷サイクルを有するパルス状高周波信号によって引き起こされた予備的イオン化は、短い負荷サイクルの長いオフタイム中の低い負荷サイクルを有するパルス状高周波信号無しでの好適なプラズマを維持するためのエネルギー要求に対して、提供されたエネルギーの総量を低減させた状態での安定なプラズマを維持するのに貢献した。基板のこのバックスパッタリングによって、結果的な蒸着速度の減少及び基板の帯電及び加熱が最小化される。また、ここではスタックとして参照された3Dパッケージングにおける本願のHIPIMS法及び装置の使用は、既存のPVDに比較して非常に密な層を提供するという利点を有している。
【0041】
例えば、図8Aにおける約8040倍の倍率のSEM写真は、既存の気相蒸着(Vapor Deposition)工程によって半導体基板に形成されたトレンチの頂部に隣接した蒸着されたTa層の断面を示している。非常に明白である垂直方向に向いた柱状結晶粒がTa層を貫通して延びていることに注意されたい。このTa層は、RF高周波信号を基板に供給しつつ約2.5nm/sの蒸着速度で、既存の蒸着工程によって蒸着されている。
【0042】
対照的に、図8Bは約8070倍の倍率のSEM写真であり、本願の特徴に従ったHIPIMS法及び装置によって半導体基板に形成された同様のトレンチの頂部に隣接した蒸着されたTa層の断面を示しており、蒸着速度は1.3nm/sであった。Ta層を貫通して延びる、垂直方向に向いた柱状結晶粒が、より高密度であるとともに殆ど明白でないことに注意されたい。したがって、本HIPIMS法及び装置からの結果は、既存の気相蒸着法及び装置からの結果より空孔が少ない。例えばTi又はTaから形成された、できるだけ少ない空孔数の障壁層(barrier layer)の高い密度によって、製造中の下層のデバイスへの例えばCuの拡散が最小化される。本HIPIS法及び装置によって製造されたこのような障壁層の高密度によって、下層のデバイス中へのCuの拡散を望ましい低レベルへ最小化するために必要とされるこのような障壁層の厚みを、Cuの拡散を同様に最小化するために必要とされる、既存の気相蒸着技術によって製造された障壁層の厚みより薄くすることができる。
【0043】
図8C及び8Dは、既存の気相蒸着の結果に対する、同じ蒸着雰囲気条件下における本願による方法及び装置による蒸着の結果の同様の比較を示している。図8Cは約20080倍の倍率の、既存の気相蒸着工程によって半導体基板に形成されたトレンチの底部に隣接する蒸着されたTa層の断面を示すSEM写真である。既存の気相蒸着の蒸着速度は、約2.5nm/sであった。
【0044】
対照的に図8Dは、約20080倍の倍率の、本願の特徴に従ったHIPIMS法及び装置によって、同様の条件下において半導体基板に形成された、図8Cに示したのと同様のトレンチの底部に隣接する蒸着されたTa層の断面を示すSEM写真である。図8Dからわかるように、本方法及び装置によって蒸着されたTa層を貫通して延びる、垂直方向に向いた柱状結晶粒は、従来的に蒸着されたTa層における柱状結晶粒より高密度であるとともに、空孔が少ないことが明白である。繰り返しになるが、本HIPIMS法及び装置からの結果的に生じた空孔は、既存の気相蒸着法及び装置から結果的に生じた空孔よりも少なく、例えば、下層のデバイスへの例えばCuの拡散を好適に最小化するように薄い障壁層を蒸着することを可能にしている。図8Dに示されたTa層の蒸着速度は、約1.3nm/sであった。
【0045】
上述に、図示した実施形態について記載してきた。当業者には、上述の装置及び方法に、この発明の一般的な技術的範囲から逸脱することなく、変化及び変更を組み込むことができることが明白であろう。本発明の技術的範囲内の全てのこのような変形及び代替形を包含することが意図されている。さらに、詳細な発明又は特許請求の範囲に使用されている限りにおいて「含む」との用語は、「備える」が特許請求の範囲において移行的語句として使用される場合に包含的であるように、「備える」との用語と同様に包含的であることを意図されている。
【符号の説明】
【0046】
37・・・永久磁石
36・・・磁石組立体
20・・・反応器ハウジング
52、58・・・流量制御装置
12・・・ターゲット
38・・・磁場
40・・・露出表面
42・・・プラズマ
54・・・入口ポート
24・・・チャンバー
32・・・上面
14・・・側壁
16・・・トレンチ
18・・・半導体基板
34・・・底面
28・・・ペデスタル
【特許請求の範囲】
【請求項1】
ペデスタルによって支持された半導体基板に形成された、略垂直な側壁と、少なくとも10:1の縦横比と、を備えるトレンチの内面への導電性材料の磁気的に改良されたスパッタリングの方法であって、
前記トレンチの内面にスパッターされる前記導電性材料から少なくとも部分的に形成されたターゲットの表面に隣接して磁場を提供するステップと、
DC電圧を複数のパルス状にアノードとカソードとの間にかけるステップであって、前記カソードが前記ターゲットを含むステップと、
高周波信号を、前記半導体基板を支持する前記ペデスタルに供給して、前記半導体基板に隣接する自己バイアス場を生成するステップであって、前記高周波信号が、前記アノードと前記カソードとの間の前記電圧のパルスの終了時を超えて延びる持続時間とを有する約1MHz〜70NHzの範囲内の周波数で前記ペデスタルに供給されるステップと、
前記アノードと前記カソードとの間にかけられる前記DC電圧のパルスそれぞれの間に、前記ターゲットからの前記導電性材料を前記半導体基板に形成された前記トレンチの略垂直な側壁上に堆積させるステップと、
を含む方法。
【請求項2】
前記高周波信号を供給されたロードのインピーダンスを整合して、前記アノードと前記カソードとの間にかけられる前記電圧のパルス中に、最大DC電流とほぼ同時に生じるように最大自己バイアス電圧をもたらすステップをさらに備えることを特徴とする請求項1に記載の方法。
【請求項3】
前記高周波信号は、約300〜3000ワットの範囲内の出力を有することを特徴とする請求項1又は2に記載の方法。
【請求項4】
前記高周波信号を供給する前記ステップは、
前記アノードと前記カソードとの間にかけられた前記DC電圧のパルスそれぞれの前に前記高周波信号を開始するステップと、
前記アノードと前記カソードとの間に前記DC電圧がかけられている間、及び前記アノードと前記カソードとの間の前記DC電圧のパルスが停止された後の所定時間の間、前記高周波信号を維持するステップと、
前記アノードと前記カソードとの間の前記DC電圧のパルスが停止された後の前記所定時間の終了後にのみ前記高周波信号を停止するステップと、
を備えることを特徴とする請求項1〜3のいずれか一項に記載の方法。
【請求項5】
前記DC電圧は、繰り返しかけられるとともに、約0.5%〜10%の範囲内の負荷サイクルを有していることを特徴とする請求項1〜4のいずれか一項に記載の方法。
【請求項6】
前記高周波信号は、約13.56MHzの周波数を有していることを特徴とする請求項1〜5のいずれか一項に記載の方法。
【請求項7】
前記高周波信号は、約1MHz〜50MHzの範囲内の周波数を有していることを特徴とする請求項1〜6のいずれか一項に記載の方法。
【請求項8】
ロードによって高周波信号源に反射されて戻る出力を最小化するように、前記高周波信号の周波数を調整するステップをさらに備えることを特徴とする請求項1〜7のいずれか一項に記載の方法。
【請求項9】
前記周波数は、13.56MHzの5パーセント内に調整されることを特徴とする請求項8に記載の方法。
【請求項10】
前記周波数を調整するステップは、前記ペデスタルへの前記高周波信号の供給の後に開始されることを特徴とする請求項8又は9に記載の方法。
【請求項11】
集積回路を集合的に支持する複数の半導体基板18のスタックされた構成を製造する方法であって、
第1の半導体基板にトレンチを形成するステップであって、該トレンチは、前記第1の半導体基板の上面における開口部と略垂直な側壁とを備えるとともに、少なくとも10:1の縦横比を備えるステップと、
前記トレンチを含む前記第1の半導体基板をペデスタルによって支持するステップと、
前記トレンチの内側側壁に導電性材料をスパッタリングするステップであって、該スパッタリングするステップは、
前記トレンチの内面にスパッターされる前記導電性材料から少なくとも部分的に形成されたターゲットの表面に隣接して磁場を提供するステップ、
DC電圧を複数のパルス状にアノードとカソードとの間にかけるステップであって、前記カソードが前記ターゲットを含むステップ、
前記高周波信号を、前記半導体基板を支持する前記ペデスタルに供給して、前記半導体基板に隣接する自己バイアス場を生成するステップであって、前記高周波信号が、前記アノードと前記カソードとの間の前記電圧のパルスの終了時を超えて延びる持続時間とを有する約1MHz〜70NHzの範囲内の周波数で前記ペデスタルに供給されるステップ、及び
前記アノードと前記カソードとの間にかけられる前記電圧のパルスそれぞれの間に、前記ターゲットからの前記導電性材料を前記半導体基板に形成された前記トレンチの略垂直な側壁上に堆積させるステップ、
からなる方法に従うステップと、
前記トレンチの内側側壁への前記導電性材料のスパッター蒸着に引き続き、前記半導体基板の平坦な底面に隣接する半導体材料の一部を除去して、前記半導体基板の平坦な底面における前記側壁の導電性材料を少なくとも部分的に露出させるステップと、
を備える方法。
【請求項12】
少なくとも1つの前記半導体基板の前記平坦な底面に少なくとも部分的に露出した前記導電性材料を、第2の半導体基板に設けられた電気接点に位置合わせするステップと、
前記電気接点と前記第1の半導体基板の前記平坦な底面に少なくとも部分的に露出した前記導電性材料とを電気的に接続してスタックされた構成を形成するステップと、
をさらに備える請求項11に記載の方法。
【請求項13】
導電性材料の半導体基板に形成されたトレンチの内面への磁気的に改良されたスパッタリングのためのスパッタリング装置であって、前記トレンチは略垂直な側壁と少なくとも10:1の縦横比とを有し、前記システムは、
実質的に閉塞されたチャンバーを形成するハウジングと、
スパッタリング中に前記半導体基板を前記チャンバー内の適切な位置に支持するために前記チャンバーに露出しているペデスタルと、
前記トレンチの内面にスパッターされる前記導電性材料から少なくとも部分的に形成されたターゲットの表面の近傍に磁場を形成するための磁石組立体と、
アノードとカソードとの間に複数のパルスとしてDC電圧をかけるためのDC電圧源であって、前記カソードは前記ターゲットを含んでいる、DC電圧源と、
前記半導体基板を支持するための前記ペデスタルに高周波信号を供給して自己バイアス場を前記半導体基板に隣接して生成する、前記ペデスタルに電気的に接続された可変電源と、
前記可変電源を制御して、約1MHz〜70NHzの範囲内の周波数で前記高周波信号を生成し、前記アノードと前記カソードとの間の前記DC電圧のパルスの終了時を超えて延びる持続時間中、前記高周波信号を前記ペデスタルに供給する制御装置と、
を備えるスパッタリング装置
【請求項14】
前記可変電源によって生成された前記高周波信号を供給されたロードのインピーダンスを整合させて、前記アノードと前記カソードとの間にかけられる前記電圧のパルス中に、前記DC電源によって供給された最大DC電流とほぼ同時に最大自己バイアス電圧を確立するインピーダンス整合ネットワークをさらに備えることを特徴とする請求項13に記載のスパッタリング装置。
【請求項15】
前記高周波信号は、約300〜3000ワットの範囲内の出力を有することを特徴とする請求項13又は14に記載のスパッタリング装置。
【請求項16】
前記制御装置は、約0.5%〜10%の範囲内に入る負荷サイクルでDC電圧を繰り返しかけるように前記DC電圧の操作を制御することを特徴とする請求項13〜15のいずれか一項に記載のスパッタリング装置。
【請求項17】
前記制御装置は、前記高周波信号の周波数を調整して、ロードによって反射されて前記可変電源に戻る出力を最小化することを特徴とする請求項13〜16のいずれか一項に記載のスパッタリング装置。
【請求項18】
前記周波数は、13.56MHzの5%以内に調整されることを特徴とする請求項17に記載のスパッタリング装置。
【請求項19】
前記制御装置は、前記高周波信号の前記ペデスタルへの供給の後の前記周波数を、前記高周波信号を供給される前記ロードに応じて調整することを特徴とする請求項17及び18に記載のスパッタリング装置。
【請求項1】
ペデスタルによって支持された半導体基板に形成された、略垂直な側壁と、少なくとも10:1の縦横比と、を備えるトレンチの内面への導電性材料の磁気的に改良されたスパッタリングの方法であって、
前記トレンチの内面にスパッターされる前記導電性材料から少なくとも部分的に形成されたターゲットの表面に隣接して磁場を提供するステップと、
DC電圧を複数のパルス状にアノードとカソードとの間にかけるステップであって、前記カソードが前記ターゲットを含むステップと、
高周波信号を、前記半導体基板を支持する前記ペデスタルに供給して、前記半導体基板に隣接する自己バイアス場を生成するステップであって、前記高周波信号が、前記アノードと前記カソードとの間の前記電圧のパルスの終了時を超えて延びる持続時間とを有する約1MHz〜70NHzの範囲内の周波数で前記ペデスタルに供給されるステップと、
前記アノードと前記カソードとの間にかけられる前記DC電圧のパルスそれぞれの間に、前記ターゲットからの前記導電性材料を前記半導体基板に形成された前記トレンチの略垂直な側壁上に堆積させるステップと、
を含む方法。
【請求項2】
前記高周波信号を供給されたロードのインピーダンスを整合して、前記アノードと前記カソードとの間にかけられる前記電圧のパルス中に、最大DC電流とほぼ同時に生じるように最大自己バイアス電圧をもたらすステップをさらに備えることを特徴とする請求項1に記載の方法。
【請求項3】
前記高周波信号は、約300〜3000ワットの範囲内の出力を有することを特徴とする請求項1又は2に記載の方法。
【請求項4】
前記高周波信号を供給する前記ステップは、
前記アノードと前記カソードとの間にかけられた前記DC電圧のパルスそれぞれの前に前記高周波信号を開始するステップと、
前記アノードと前記カソードとの間に前記DC電圧がかけられている間、及び前記アノードと前記カソードとの間の前記DC電圧のパルスが停止された後の所定時間の間、前記高周波信号を維持するステップと、
前記アノードと前記カソードとの間の前記DC電圧のパルスが停止された後の前記所定時間の終了後にのみ前記高周波信号を停止するステップと、
を備えることを特徴とする請求項1〜3のいずれか一項に記載の方法。
【請求項5】
前記DC電圧は、繰り返しかけられるとともに、約0.5%〜10%の範囲内の負荷サイクルを有していることを特徴とする請求項1〜4のいずれか一項に記載の方法。
【請求項6】
前記高周波信号は、約13.56MHzの周波数を有していることを特徴とする請求項1〜5のいずれか一項に記載の方法。
【請求項7】
前記高周波信号は、約1MHz〜50MHzの範囲内の周波数を有していることを特徴とする請求項1〜6のいずれか一項に記載の方法。
【請求項8】
ロードによって高周波信号源に反射されて戻る出力を最小化するように、前記高周波信号の周波数を調整するステップをさらに備えることを特徴とする請求項1〜7のいずれか一項に記載の方法。
【請求項9】
前記周波数は、13.56MHzの5パーセント内に調整されることを特徴とする請求項8に記載の方法。
【請求項10】
前記周波数を調整するステップは、前記ペデスタルへの前記高周波信号の供給の後に開始されることを特徴とする請求項8又は9に記載の方法。
【請求項11】
集積回路を集合的に支持する複数の半導体基板18のスタックされた構成を製造する方法であって、
第1の半導体基板にトレンチを形成するステップであって、該トレンチは、前記第1の半導体基板の上面における開口部と略垂直な側壁とを備えるとともに、少なくとも10:1の縦横比を備えるステップと、
前記トレンチを含む前記第1の半導体基板をペデスタルによって支持するステップと、
前記トレンチの内側側壁に導電性材料をスパッタリングするステップであって、該スパッタリングするステップは、
前記トレンチの内面にスパッターされる前記導電性材料から少なくとも部分的に形成されたターゲットの表面に隣接して磁場を提供するステップ、
DC電圧を複数のパルス状にアノードとカソードとの間にかけるステップであって、前記カソードが前記ターゲットを含むステップ、
前記高周波信号を、前記半導体基板を支持する前記ペデスタルに供給して、前記半導体基板に隣接する自己バイアス場を生成するステップであって、前記高周波信号が、前記アノードと前記カソードとの間の前記電圧のパルスの終了時を超えて延びる持続時間とを有する約1MHz〜70NHzの範囲内の周波数で前記ペデスタルに供給されるステップ、及び
前記アノードと前記カソードとの間にかけられる前記電圧のパルスそれぞれの間に、前記ターゲットからの前記導電性材料を前記半導体基板に形成された前記トレンチの略垂直な側壁上に堆積させるステップ、
からなる方法に従うステップと、
前記トレンチの内側側壁への前記導電性材料のスパッター蒸着に引き続き、前記半導体基板の平坦な底面に隣接する半導体材料の一部を除去して、前記半導体基板の平坦な底面における前記側壁の導電性材料を少なくとも部分的に露出させるステップと、
を備える方法。
【請求項12】
少なくとも1つの前記半導体基板の前記平坦な底面に少なくとも部分的に露出した前記導電性材料を、第2の半導体基板に設けられた電気接点に位置合わせするステップと、
前記電気接点と前記第1の半導体基板の前記平坦な底面に少なくとも部分的に露出した前記導電性材料とを電気的に接続してスタックされた構成を形成するステップと、
をさらに備える請求項11に記載の方法。
【請求項13】
導電性材料の半導体基板に形成されたトレンチの内面への磁気的に改良されたスパッタリングのためのスパッタリング装置であって、前記トレンチは略垂直な側壁と少なくとも10:1の縦横比とを有し、前記システムは、
実質的に閉塞されたチャンバーを形成するハウジングと、
スパッタリング中に前記半導体基板を前記チャンバー内の適切な位置に支持するために前記チャンバーに露出しているペデスタルと、
前記トレンチの内面にスパッターされる前記導電性材料から少なくとも部分的に形成されたターゲットの表面の近傍に磁場を形成するための磁石組立体と、
アノードとカソードとの間に複数のパルスとしてDC電圧をかけるためのDC電圧源であって、前記カソードは前記ターゲットを含んでいる、DC電圧源と、
前記半導体基板を支持するための前記ペデスタルに高周波信号を供給して自己バイアス場を前記半導体基板に隣接して生成する、前記ペデスタルに電気的に接続された可変電源と、
前記可変電源を制御して、約1MHz〜70NHzの範囲内の周波数で前記高周波信号を生成し、前記アノードと前記カソードとの間の前記DC電圧のパルスの終了時を超えて延びる持続時間中、前記高周波信号を前記ペデスタルに供給する制御装置と、
を備えるスパッタリング装置
【請求項14】
前記可変電源によって生成された前記高周波信号を供給されたロードのインピーダンスを整合させて、前記アノードと前記カソードとの間にかけられる前記電圧のパルス中に、前記DC電源によって供給された最大DC電流とほぼ同時に最大自己バイアス電圧を確立するインピーダンス整合ネットワークをさらに備えることを特徴とする請求項13に記載のスパッタリング装置。
【請求項15】
前記高周波信号は、約300〜3000ワットの範囲内の出力を有することを特徴とする請求項13又は14に記載のスパッタリング装置。
【請求項16】
前記制御装置は、約0.5%〜10%の範囲内に入る負荷サイクルでDC電圧を繰り返しかけるように前記DC電圧の操作を制御することを特徴とする請求項13〜15のいずれか一項に記載のスパッタリング装置。
【請求項17】
前記制御装置は、前記高周波信号の周波数を調整して、ロードによって反射されて前記可変電源に戻る出力を最小化することを特徴とする請求項13〜16のいずれか一項に記載のスパッタリング装置。
【請求項18】
前記周波数は、13.56MHzの5%以内に調整されることを特徴とする請求項17に記載のスパッタリング装置。
【請求項19】
前記制御装置は、前記高周波信号の前記ペデスタルへの供給の後の前記周波数を、前記高周波信号を供給される前記ロードに応じて調整することを特徴とする請求項17及び18に記載のスパッタリング装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8A】
【図8B】
【図8C】
【図8D】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8A】
【図8B】
【図8C】
【図8D】
【公表番号】特表2011−500967(P2011−500967A)
【公表日】平成23年1月6日(2011.1.6)
【国際特許分類】
【出願番号】特願2010−530476(P2010−530476)
【出願日】平成20年10月24日(2008.10.24)
【国際出願番号】PCT/EP2008/064483
【国際公開番号】WO2009/053479
【国際公開日】平成21年4月30日(2009.4.30)
【出願人】(507288730)オーツェー・エリコン・バルザース・アーゲー (9)
【Fターム(参考)】
【公表日】平成23年1月6日(2011.1.6)
【国際特許分類】
【出願日】平成20年10月24日(2008.10.24)
【国際出願番号】PCT/EP2008/064483
【国際公開番号】WO2009/053479
【国際公開日】平成21年4月30日(2009.4.30)
【出願人】(507288730)オーツェー・エリコン・バルザース・アーゲー (9)
【Fターム(参考)】
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