ＤＢＦ信号処理用遅延回路
【課題】 ＤＢＦ（ディジタルビームフォーミング）信号処理装置を構成する素子数Ｎやビーム数Ｍを変更した場合は回路の再設計が必要であり、開発期間の長期化やコストが増加するなどの課題があった。
【解決手段】 Ｎ個の入力側シフトレジスタと、この入力側シフトレジスタの各々と接続され、入力側選択信号を入力して前記入力側選択信号により指定された前記入力側シフトレジスタ内のデータを抽出して出力するＮ個の入力側マルチプレクサと、この入力側マルチプレクサと接続され、切換制御信号を入力して指定された出力先に前記入力側マルチプレクサから入力されたデータを出力する出力先選択回路と、出力先選択回路に接続されたＮ個の出力側シフトレジスタと、出力側シフトレジスタに接続され、出力側選択信号により選択された前記出力側レジスタ内のデータを出力する出力側マルチプレクサとを備える。
【解決手段】 Ｎ個の入力側シフトレジスタと、この入力側シフトレジスタの各々と接続され、入力側選択信号を入力して前記入力側選択信号により指定された前記入力側シフトレジスタ内のデータを抽出して出力するＮ個の入力側マルチプレクサと、この入力側マルチプレクサと接続され、切換制御信号を入力して指定された出力先に前記入力側マルチプレクサから入力されたデータを出力する出力先選択回路と、出力先選択回路に接続されたＮ個の出力側シフトレジスタと、出力側シフトレジスタに接続され、出力側選択信号により選択された前記出力側レジスタ内のデータを出力する出力側マルチプレクサとを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明はコーナーターン処理方式でマルチビームを形成するＤＢＦ信号処理装置に用いられる遅延回路に関するものである。
【背景技術】
【０００２】
複数の受信素子を用いて外部から到来する電波を受信し、且つ各受信素子で受信した電波を信号処理によって合成することにより、到来方向毎に信号を弁別する技術として、ディジタルビームフォーミング（ Ｄｉｇｉｔａｌ Ｂｅａｍ Ｆｏｒｍｉｎｇ ：ＤＢＦ ）と呼ばれる技術が知られている（例えば、特許文献１参照）。
Ｎ個の素子（以下、Ｎ素子と略す）からＭ本のビーム（以下、Ｍビームと略す）を形成する一般的なＤＢＦ信号処理装置は、Ｎ個のＡ/Ｄ変換器とデジタル直行検波器と、１個の積和演算器と、Ｍ個のデジタル直行変調器とＤ／Ａ変換器から構成され、Ｎ素子の信号は積和演算器に集約される。素子数Ｎやビーム数Ｍが大きく大規模のＤＢＦ信号処理装置を構成する場合は、積和演算器が大きくなり、１つのＬＳＩで構成することが不可能となるため分割処理が必要となる。
分割処理の方法の一つとして、コーナーターン方式がある。コーナーターン方式を採用したＤＢＦ信号処理装置は、積和演算器の入力側と出力側に各１個のスイッチ回路を設け、スイッチ回路を設けることで積和演算器を小さいブロックに分割するようにしたものである。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−２８４９４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来のコーナーターン方式を採用したＤＢＦ信号処理装置では、コーナーターン処理を実行するためには少なくとも２種類のスイッチ回路が必要であり、個々にそのスイッチ回路を設計する必要があるという課題があった。
また、設計したスイッチ回路の動作も固定であるため汎用性が無いという課題があった。すなわち、ＤＢＦ信号処理装置の仕様である素子数Ｎやビーム数Ｍを変更した場合は回路の再設計が必要であり、開発期間の長期化やコストが増加するなどの課題があった。
【０００５】
この発明は係る課題を解決するためになされたものであり、素子数Ｎやビーム数Ｍに変更があった場合であっても対応可能な、汎用性の高いＤＢＦ信号処理用遅延回路を得ることを目的とする。
【課題を解決するための手段】
【０００６】
この発明のＤＢＦ信号処理用遅延回路は、入力データをクロック毎にレジスタ内で移動するＮ個の入力側シフトレジスタと、前記入力側シフトレジスタの各々と接続され、前記クロック毎に入力側選択信号を入力して前記入力側選択信号により指定された前記入力側シフトレジスタ内のデータを抽出して出力するＮ個の入力側マルチプレクサと、前記入力側マルチプレクサと接続され、前記クロック毎に切換制御信号を入力して前記切換制御信号により指定された出力先に、前記入力側マルチプレクサから入力したデータを出力する出力先選択回路と、前記出力先選択回路に接続され、前記出力先選択回路から前記クロック毎に入力したデータをレジスト内で移動するＮ個の出力側シフトレジスタと、前記出力側シフトレジスタに接続され、出力側選択信号により選択された前記出力側レジスタ内のデータを出力する出力側マルチプレクサと、前記入力側選択信号と前記切換制御信号と前記出力側選択信号により、前記入力側マルチプレクサと前記出力先選択回路と前記出力側シフトレジスタの動作を制御する制御部とを備える。
【発明の効果】
【０００７】
この発明によれば、素子数Ｎやビーム数Ｍに関して汎用性の高いＤＢＦ信号処理用遅延回路を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】実施の形態１のＤＢＦ信号処理用遅延回路の構成図である。
【図２】実施の形態２のＤＢＦ信号処理用遅延回路の構成図である。
【図３】実施の形態２のＤＢＦ信号処理用遅延回路の各構成要素のデータの推移を表わした図である。
【図４】実施の形態２のＤＢＦ信号処理用遅延回路の信号処理の経過を示した図である。
【図５】実施の形態３のＤＢＦ信号処理用遅延回路の構成図である。
【図６】実施の形態３のＤＢＦ信号処理用遅延回路の信号処理の経過を示した図である。
【図７】従来からの一般的なＤＢＦ信号処理装置の構成を示した図である。
【図８】従来のコーナーターン方式を採用した場合のＤＢＦ信号処理装置の構成を示した図である。
【図９】従来のＤＢＦ信号処理装置において、１６素子×１６ビームでＤＢＦ信号処理装置を構成した場合のコーナーターン用回路の構成図である。
【図１０】従来のＤＢＦ信号処理装置におけるコーナーターン用スイッチ回路の構成例を示した図である。
【図１１】従来のコーナーターン用スイッチ回路の動作を示した図である。
【図１２】従来のコーナーターン用スイッチ回路の構成例を示した図である。
【図１３】従来のコーナーターン用スイッチ回路の動作を示した図である。
【図１４】従来のコーナーターン用スイッチ回路のコーナーターン処理の動作を示した図である。
【発明を実施するための形態】
【０００９】
従来のＤＢＦ信号処理装置の構成と動作について図を用いて説明を行った後、本発明に係るＤＢＦ信号処理用遅延回路について説明する。
図７は従来からの一般的なＤＢＦ信号処理装置２００の構成図であり、Ｎ素子からＭビームを形成するＤＢＦ信号処理装置である。Ｎ個の入力端子１に入力された素子ＩＦ信号は、Ａ／Ｄ変換器４０２によりデジタル信号に変換され、デジタル直行検波器４０３に入力される。デジタル直行検波器４０３は入力された素子ＩＦデジタル信号に、＋１、±０、−１、±０を掛け合わせ、ＦＩＲ（Ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ：有限インパルス応答 )フィルタにより高調波成分を除いた、素子ベースバンドデジタル信号に変換する。
このＮ個の素子ベースバンド信号は積和演算器４０４に入力され、積和演算器４０４によりビーム毎のウエイトを掛け合わされ、Ｍ個のビームベースバンド信号に変換される。ビームベースバンド信号は、デジタル直行変調器４０５により、＋１、±０、−１、±０が掛け合わされ、ビームＩＦ信号に変換される。ビームＩＦ信号は、Ｄ／Ａ変換器４０６によりアナログ信号に変化され、出力４０７に出力される。
【００１０】
図７に示すとおりＤＢＦ信号処理装置によりＮ個の素子信号からＭ個のビーム信号を生成するためには、全素子の信号を積和演算器４０４に集約する必要がある。
素子数Ｎとビーム数Ｍが少ない場合は、積和演算器４０４の入力側にＮ個のデジタル直行検波器４０３を接続し、積和演算器４０４の出力側にはＭ個のデジタル直行変調器４０５を接続することで実現可能であるが、素子数Ｎやビーム数Ｍが大きく大規模なＤＢＦ信号処理装置を構成する場合は積和演算器４０４が大きくなり、１つのＬＳＩで構成することが現実的には不可能となる。この対策として積和演算器４０４を分割して処理する分割方式が挙げられる。
【００１１】
分割処理の一つとしてコーナーターン方式と呼ばれる方式がある。図８はコーナーターン方式を採用したＤＢＦ信号処理装置の構成例である。Ｎ個の素子信号からＭ個のビーム信号を生成するＤＢＦ信号処理装置であり、積和演算器５０５の入力側と出力側にスイッチ回路５０４、５０６が設けられる。このようにスイッチ回路５０４、５０６を積和演算器５０５の前後に設けることにより、積和演算器を小さいブロック（積和演算器５０５）に分割することができる。
Ｎ個の入力端子５０１にはＤＢＦ信号処理装置外部から素子ＩＦ信号が入力される。Ｎ個のＡ／Ｄ変換器５０２は入力された素子ＩＦ信号をデジタル信号に変換する。Ｎ個のデジタル直交検波器５０３は、デジタル信号に＋１、±０、−１、±０を順に乗算し、内部のＦＩＲフィルタにて高調波成分を除いた素子ベースバンド信号を生成する。スイッチ回路５０４は素子ベースバンド信号の素子毎に時間順の信号と、時間毎に素子順の、素子ベースバンド直列信号に変換し、積和演算器５０５に出力する。
積和演算器５０５は所望のビームを得るために必要なＭ種類のウエイトを素子順に入力される入力信号に掛け合わせ、Ｍ個のビームベースバンド直列信号を生成し、生成したビームベースバンド直列信号をビーム順に出力する。ここで、積和演算器が生成するビームベースバンド直列信号はスイッチ回路５０４にて時間別に分けられているため、ある時間におけるＭ個の信号であり時間順とはなっていない。すなわち、別の時間の信号は別の積和演算器５０５にて演算されている。
積和演算器５０５より出力されたビームベースバンド直列信号は、スイッチ回路５０６に入力され、時間別ビーム順の直列信号からビーム別時間順の信号に並べ変え、デジタル直交変調器５０７にビームベースバンド信号を出力される。
デジタル直交変調器５０７はビームベースバンド信号に、＋１、±０、−１、±０を順に乗算し、ビームＩＦ信号に変換する。Ｄ／Ａ変換器５０８はビームＩＦ信号をアナログ信号に変換する。上記の処理を行うことにより、Ｎ個の素子ＩＦ信号から、Ｍ個のビームＩＦ信号を生成することが出来る。
このように、スイッチ回路５０４とスイッチ回路５０６により行われる信号の並べ替えの処理をコーナーターンと呼ぶ。
【００１２】
次にコーナーターン方式によるスイッチ回路５０４、５０６の動作を説明する。
図９は図８で説明したＤＢＦ信号処理装置において素子数Ｎ＝１６、ビーム数Ｍ＝１６とした場合のスイッチ回路５０４の構成例を示したものである。図９では４入力−４出力遅延１のスイッチ回路６０１と、４入力−４出力４遅延のスイッチ回路６０２を組み合わせている。
まず、図９のスイッチ回路６０１の動作を説明する。
図１０はスイッチ回路６０１の構成である。従来のスイッチ回路はＬＳＩで実現され、遅延は最も単純なレジスタ遅延で行っている。図１０に示す（ａ）〜（ｄ）の接続を、（ａ）→（ｂ）→（ｃ）→（ｄ）→（ａ）→・・・の順で１クロック毎に切り替える。図１０のスイッチ回路６０１の入力と出力の様子を図１１に示す。図１１に示すとおり、図１０のスイッチ回路６０１は入力信号を４信号ずつの転置行列にして出力する。
次に、図９のスイッチ回路６０２の動作を説明する。図１２は図９のスイッチ回路６０２の構成である。図１２に示す（ａ）〜（ｄ）の接続を、（ａ）→（ｂ）→（ｃ）→（ｄ）→（ａ）→・・・の順で４クロック毎に切換る。図１３に図１２のスイッチ回路の入力と出力の様子を示す。図１３に示すとおり、図１２のスイッチ回路は、入力信号４信号を１つの組として、転置行列に変換して出力している。
図１４は、図９のスイッチ回路６０１に１６素子の信号を入力した場合の出力との関係を示した図である。図１４（ａ）が入力信号である。素子を示すアルファベットＡ〜Ｐと、時間を示す数字で入力信号を表している。Ａ１は素子１の１番目のデータ、Ａ２は素子１の２番目のデータで、他も同様である。図１４（ａ）の入力信号を図９のスイッチ回路６０１に入力したときの出力として図１４（ｂ）の中間出力が得られる。図１０、図１１で示したとおり、４入力毎に転置行列化した信号が出力される。
【００１３】
次に、この図１４（ｂ）で表わされる中間出力は図９のスイッチ回路６０２に入力されるが、このとき図９に示した接続の入れ替えが実行される。図１４（ｃ）はスイッチ回路６０２に入力される信号を示している。Ａ〜Ｐの時間１の信号が全て同一のスイッチ回路６０２に入力されていることがわかる。時間２〜１６についても、時間毎に同一のスイッチ回路に入力されていることがわかる。
スイッチ回路６０２に入力された信号は図１２、図１３で説明したとおり、４信号を一組として転置行列化されて出力される。転置行列化された出力結果を図１４（ｄ）に示す。Ａ〜Ｐの素子の時間１の信号が一列に素子順に並べ替えられているのがわかる。また、出力は素子ベースバンド直列信号として後段の積和演算器に入力される。
なお、回路の動作は、ＤＢＦ信号処理装置を構成する素子数、ビーム数、スライス分割数等の設計仕様に基づいて決定される。ＤＢＦ信号処理装置を構成する素子数、ビーム数によっては、入力数と出力数が異なる場合もある。
【００１４】
このように、従来のコーナーターン方式を用いたＤＢＦ信号処理装置は、Ｎ個のＡ/Ｄ変換器とデジタル直交検波器と、積和演算器と、積和演算器の前後に設けられたスイッチ回路と、Ｍ個のデジタル直交変調器とＤ／Ａ変換器から構成される。しかしながら、素子数Ｎやビーム数Ｍは固定であり、これらを変更する場合は回路の再設計が必要で開発の長期化及びコストの増大の原因となっていた。
【００１５】
実施の形態１．
次に、本発明に係る実施の形態１のＤＢＦ信号処理用遅延回路について説明する。
図１は、この発明に係る実施の形態１のＤＢＦ信号処理用遅延回路の構成図である。この遅延回路は、従来の図９のスイッチ回路６０１、６０２に相当する回路である。
図１において、１はＮ×（Ｎ−１）段以上の入力側シフトレジスタであり、クロック毎にデータをシフトさせてレジスタ内のデータに遅延時間を付加する。２は入力側Ｎ入力１出力の入力側マルチプレクサ（ＭＵＸ）であり、入力側選択信号１ｉ（ｉは１〜Ｎまでの入力番号）によりどの入力を出力するかを制御される。３はＮ×（Ｎ−１）段以上の出力側レジスタであり、クロック毎にデータをシフトさせてレジスタ内のデータに遅延時間を付加する。４は出力側Ｎ入力１出力の出力側マルチプレクサであり、出力側選択信号２ｊ（ｊは１〜Ｎまでの入力番号）で、どの入力を出力するかを制御される。５は出力先選択回路であり切換制御信号３０が入力される度に出力先を切り換えていく。ＤＢＦ信号処理装置の動作を制御する制御装置（図示せず）は、入力側選択信号１ｉと出力側選択信号２ｊと切換制御信号の各信号を、制御入力側マルチプレクサ、出力側マルチプレクサ、出力先選択回路の各々に対して出力する。
【００１６】
一例としてＮ＝４とした本実施の形態の遅延回路により図１０で説明した回路を模擬する。入力＃１は入力信号をそのまま出力するよう、マルチプレクサ２に入力側選択信号１１を与える。入力＃２は１段目のレジスタ出力がマルチプレクサ２から出力されるように入力側選択信号１２を与える。入力＃３は２段目のレジスタ出力がマルチプレクサ２から出力されるように入力側選択信号１３を与える。入力＃４は３段目のレジスタ出力がマルチプレクサ２から出力されるように入力側選択信号１４を与える。
ここで、出力＃１からは３段目のレジスタの出力が選択されるよう、出力側選択信号２１を与える。出力＃２からは２段目のレジスタの出力が選択されるよう、出力側選択信号２２を与える。出力＃３からは１段目のレジスタの出力が選択されるよう、出力側選択信号２３を与える。出力＃４からは出力先選択回路５の出力がそのまま出力されるよう、出力側選択信号２４を与える。
この状態で、出力先選択回路５に１クロック毎に出力先を切替えるよう切換制御信号３０入力することにより、図１０の回路を模擬することができる。
【００１７】
別の例として、従来の図１２の回路を本実施の形態の遅延回路の構成により模擬する。入力＃１は入力信号をそのまま出力するよう、マルチプレクサ２に入力側選択信号１１を与える。入力＃２は４段目のレジスタ出力がマルチプレクサ２から出力されるように入力側選択信号１２を与える。入力＃３は８段目のレジスタ出力がマルチプレクサ２から出力されるように入力側選択信号１３を与える。入力＃４は１２段目のレジスタ出力がマルチプレクサ２から出力されるように入力側選択信号１４を与える。
続いて、出力＃１からは１２段目のレジスタの出力が選択されるよう、出力側選択信号２１を与える。出力＃２からは８段目のレジスタの出力が選択されるよう、出力側選択信号２２を与える。出力＃３からは４段目のレジスタの出力が選択されるよう、出力側選択信号２３を与える。出力＃４からは出力先選択回路５の出力がそのまま出力されるよう、出力側選択信号２４を与える。
この状態で、出力先選択回路５に４クロック毎に出力先を切替えるよう切換制御信号を入力することにより、図１２の回路を模擬することができる。
【００１８】
このように、本実施の形態のＤＢＦ信号処理用遅延回路は、Ｎ個の入力側シフトレジスタと、各々の入力側シフトレジスタと接続され入力側選択信号により選択された入力側シフトレジスタ内のデータを出力するＮ個の入力側マルチプレクサと、Ｎ個のマルチプレクサと接続され、切換制御信号によりマルチプレクサから入力されたデータを指定された出力先に出力する出力先選択回路と、出力先選択回路に接続されたＮ個の出力側シフトレジスタと、各出力側レジスタに接続され、出力側選択信号により選択された出力側レジスタ内のデータを出力する出力側マルチプレクサと、回路の動作を制御し、入力側選択信号と出力側選択信号と切換制御信号の各信号を入力側マルチプレクサ、出力側マルチプレクサ、出力先選択回路の各々に対して出力する制御部とから構成される。
制御装置は、入力側選択信号により入力側シフトレジスト内のデータを選択し、選択したデータの出力先を選択された出力先シフトレジスタに切換え、出力側選択信号により先に切換えられた出力先シフトレジスタ内のデータを選択して出力するようにした。
このようにして、本実施の形態のＤＢＦ信号処理用遅延回路はコーナーターン処理に必要な動作を行うことができる。
これにより、素子数Ｎやビーム数Ｍを変更する場合であっても制御部の処理プログラムを変更することで対応が可能なため、回路設計を新たに行うことが不要となり、開発期間の短縮及びコストを抑えることができる。
【００１９】
実施の形態２．
実施の形態１ではシフトレジスタを用いて各データに遅延時間を付加していたが、実施の形態２では、遅延時間の付加をメモリを使用する処理に変更する。
図２は、実施の形態２のＤＢＦ信号処理用遅延回路の構成図である。この遅延回路は、従来の図９のスイッチ回路６０１、６０２に相当する回路である。図２において、２０１はカウンタであり１クロック毎にカウントアップする。なお、カウンタ制御信号が入力されると０となる。２０２は入力側の読み出しアドレス生成器であり、カウンタの値に（Ｎ−１）を足し、アドレス最大値を超えた場合はＮを引いた値を出力する。２０３は入力側の書き込みアドレス生成器であり、カウンタの値にそれぞれ与えられた係数と遅延制御信号の値を変え合わせて入力側メモリ２０４に出力する。なお、Ｉは遅延数を表し、アドレス最大値Ｍを超えた場合はＭを引く。２０４は入力側のメモリであり各入力に設ける。２０５は出力側の読み出しアドレス生成器であり、カウンタの値に（Ｎ−１）を足してアドレス最大値Ｎを引いた値を出力する。２０６は入力側の書き込みアドレス生成器であり、カウンタの値にそれぞれ与えられた係数と遅延制御信号の値を変え合わせて出力側メモリ７に出力する。なお、Ｉは遅延数を表しアドレス最大値Ｍを超えた場合はＮを引く。７は出力側メモリであり、各出力に設ける。２０８は出力先選択回路であり、切換制御信号が入力される毎に出力先を切替えていく。
【００２０】
実施の形態１と同様に、例としてＮ＝４として図１０のスイッチ回路を模擬する。
図３は実施の形態２のＤＢＦ信号処理用遅延回路の各構成要素のデータの推移を表わした図である。図４は実施の形態２のＤＢＦ信号処理用遅延回路の信号処理の経過を示した図であり、（ａ）は入力側の遅延処理の様子を、（ｂ）は出力側の遅延処理の様子を示す。
以下では、図３、図４を用いて、実施の形態２のＤＢＦ信号処理用遅延回路による回路動作の模擬について説明する。
ここで、アドレス最大値ＭはＭ＝３とする。また遅延制御信号Ｉは、Ｉ＝１とする。カウンタは０→１→２→３→０→・・・となるようにカウンタ制御信号を入力する。入力側読み出しアドレス生成器２は、カウンタの値に３を足した値を出力する。すなわち、３→０→１→２→３→・・・と遷移する。入力＃１の書き込みアドレス生成器２０３は、カウンタと同じ値を出力する。入力＃２の書き込みアドレス生成器２０３は、カウンタの値に１を加えた値を出力する。すなわち、１→２→３→０→１→・・・と遷移する。入力＃３の書き込みアドレス生成器２０３は、カウンタの値に２を加えた値を出力する。すなわち、２→３→０→１→２→・・・と遷移する。入力＃４の書き込みアドレス生成器２０３は、カウンタの値に３を加えた値を出力する。すなわち、３→０→１→２→３→・・・と遷移する。入力側メモリ４には、各入力が指定のアドレスに書き込まれる。出力側読み出しアドレス生成器２０５は、カウンタの値に３を足した値を出力する。すなわち、３→０→１→２→３→・・・と遷移する。出力＃１の書き込みアドレス生成器２０６は、カウンタの値に３を足した値を出力する。すなわち、３→０→１→２→３→・・・と遷移する。出力＃２の書き込みアドレス生成器２０６は、カウンタの値に２を足した値を出力する。すなわち、２→３→０→１→２→・・・と遷移する。出力＃３の書き込みアドレス生成器２０６は、カウンタの値に１を足した値を出力する。すなわち、１→２→３→０→１→・・・と遷移する。出力＃４の書き込みアドレス生成器２０６は、カウンタの値をそのまま出力する。出力側メモリ２０７には、出力先選択回路の各出力が指定のアドレスに書き込まれる。出力先選択回路は切換制御信号により１クロックずつ出力先が切替えられる。
このように、カウンタ１と、アドレス生成器２０２と、入力側の書き込みアドレス生成器２０３と、入力側メモリ２０４と、出力側の読み出しアドレス生成器２０５と、入力側の書き込みアドレス生成器２０６と、出力側メモリ２０７と、出力先選択回路２０８からなるＤＢＦ信号処理装置によってもコーナーターン処理に必要な動作を行うことが可能である。これにより、素子数Ｎやビーム数Ｍを変更する場合であっても回路の再設計が不要であり、開発の期間短縮及び開発コストを抑えることができる。
【００２１】
実施の形態３．
実施の形態３のＤＢＦ信号処理用遅延回路では、スイッチ回路をＬＵＴ（ＬＵＴ：ルックアップテーブル）と切換回路を用いて構成され、出力先の選択に外部から書き換え可能なメモリを使用することにより、出力先を動的に変更可能となるようにした。
図５は、実施の形態３のＤＢＦ信号処理用遅延回路の構成図である。この遅延回路は、従来の図９のスイッチ回路６０１、６０２に相当する回路である。
図５において、３０１は出力先選択回路、３０２は接続先選択ＬＵＴ（ＬＵＴ：ルックアップテーブル）、３０３は状態遷移ＬＵＴである。接続選択ＬＵＴは、各入力と出力の接続の組み合わせを保持し、また状態遷移ＬＵＴ３０３は、カウンタ値に応じた接続選択ＬＵＴの番号を保持する。３０４は切換回路であり出力先を切り換える。
スイッチ回路は、状態遷移ＬＵＴ３０３で指定された接続選択ＬＵＴを用いて、入力と出力の接続を切り替える。接続選択ＬＵＴと状態遷移ＬＵＴ３０３を外部から書き換え可能とすることで、接続されるビーム形成回路を任意に変更可能となる。なお、接続先選択ＬＵＴ３０２はＮ種必要となる。汎用化のためには、できるだけ多くの接続先選択ＬＵＴ３０２があるとよい。
【００２２】
図６は、４入力４出力で１クロック毎に遅延させたデータを入力した場合の遅延回路の回路動作を示す。なお、遅延処理には、実施の形態１または２を使用する。
カウンタが０である間、状態遷移ＬＵＴ３０３は接続選択ＬＵＴ（１）を指定しているので、入力＃１は出力＃１に、入力＃２は出力＃２に、入力＃３は出力＃３に、入力＃４は出力＃４に接続されている。
次にカウンタが１になると、状態遷移ＬＵＴ３０３は接続選択ＬＵＴ（２）を指定しているので、入力＃１は出力＃２に、入力＃２は出力＃１に、入力＃３は出力＃４に、入力＃４は出力＃３に接続が切り替わる。
カウンタが２の場合は、状態遷移ＬＵＴ３０３は接続選択ＬＵＴ（３）を指定しているので、入力＃１は出力＃３に、入力＃２は出力＃２に、入力＃３は出力＃１に、入力＃４は出力＃４に接続が切り替わる。
カウンタが３の場合は、状態遷移ＬＵＴ３０３は接続選択ＬＵＴ（４）を指定しているので、入力＃１は出力＃４に、入力＃２は出力＃３に、入力＃３は出力＃２に、入力＃４は出力＃１に接続が切り替わる。
出力＃１に注目した場合、カウンタ０で入＃１にＡ１の信号が入力されその時の出力先に選択されているため、次クロックにてＡ１が出力される。次にカウンタが１になると入力＃２が出力先に選択されているため、カウンタ１のときに入力＃２に入力されたＢ１の信号が出力される。以上を繰り返すことにより、出力先選択回路の機能を満たすことができる。
【符号の説明】
【００２３】
１ 入力側シフトレジスタ、２ 入力側マルチプレクサ、３ 出力側レジスタ、４ 出力側マルチプレクサ、５ 出力先選択回路、１ｉ（i=１〜ｎ） 入力側選択信号、２ｊ（j=１〜ｎ） 出力側選択信号、３０ 切換制御信号、２０１ カウンタ、２０２ アドレス生成器、２０３ 入力側の書き込みアドレス生成器、２０４ 入力側のメモリ、２０５ 出力側の読み出しアドレス生成器、２０６ 入力側の書き込みアドレス生成器、２０７ 出力側メモリ、２０８ 出力先選択回路、３０１ 出力先選択回路、３０２ 接続先選択ＬＵＴ（ＬＵＴ：ルックアップテーブル）、３０３ 状態遷移ＬＵＴ、３０４ 切換回路。
【技術分野】
【０００１】
この発明はコーナーターン処理方式でマルチビームを形成するＤＢＦ信号処理装置に用いられる遅延回路に関するものである。
【背景技術】
【０００２】
複数の受信素子を用いて外部から到来する電波を受信し、且つ各受信素子で受信した電波を信号処理によって合成することにより、到来方向毎に信号を弁別する技術として、ディジタルビームフォーミング（ Ｄｉｇｉｔａｌ Ｂｅａｍ Ｆｏｒｍｉｎｇ ：ＤＢＦ ）と呼ばれる技術が知られている（例えば、特許文献１参照）。
Ｎ個の素子（以下、Ｎ素子と略す）からＭ本のビーム（以下、Ｍビームと略す）を形成する一般的なＤＢＦ信号処理装置は、Ｎ個のＡ/Ｄ変換器とデジタル直行検波器と、１個の積和演算器と、Ｍ個のデジタル直行変調器とＤ／Ａ変換器から構成され、Ｎ素子の信号は積和演算器に集約される。素子数Ｎやビーム数Ｍが大きく大規模のＤＢＦ信号処理装置を構成する場合は、積和演算器が大きくなり、１つのＬＳＩで構成することが不可能となるため分割処理が必要となる。
分割処理の方法の一つとして、コーナーターン方式がある。コーナーターン方式を採用したＤＢＦ信号処理装置は、積和演算器の入力側と出力側に各１個のスイッチ回路を設け、スイッチ回路を設けることで積和演算器を小さいブロックに分割するようにしたものである。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−２８４９４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来のコーナーターン方式を採用したＤＢＦ信号処理装置では、コーナーターン処理を実行するためには少なくとも２種類のスイッチ回路が必要であり、個々にそのスイッチ回路を設計する必要があるという課題があった。
また、設計したスイッチ回路の動作も固定であるため汎用性が無いという課題があった。すなわち、ＤＢＦ信号処理装置の仕様である素子数Ｎやビーム数Ｍを変更した場合は回路の再設計が必要であり、開発期間の長期化やコストが増加するなどの課題があった。
【０００５】
この発明は係る課題を解決するためになされたものであり、素子数Ｎやビーム数Ｍに変更があった場合であっても対応可能な、汎用性の高いＤＢＦ信号処理用遅延回路を得ることを目的とする。
【課題を解決するための手段】
【０００６】
この発明のＤＢＦ信号処理用遅延回路は、入力データをクロック毎にレジスタ内で移動するＮ個の入力側シフトレジスタと、前記入力側シフトレジスタの各々と接続され、前記クロック毎に入力側選択信号を入力して前記入力側選択信号により指定された前記入力側シフトレジスタ内のデータを抽出して出力するＮ個の入力側マルチプレクサと、前記入力側マルチプレクサと接続され、前記クロック毎に切換制御信号を入力して前記切換制御信号により指定された出力先に、前記入力側マルチプレクサから入力したデータを出力する出力先選択回路と、前記出力先選択回路に接続され、前記出力先選択回路から前記クロック毎に入力したデータをレジスト内で移動するＮ個の出力側シフトレジスタと、前記出力側シフトレジスタに接続され、出力側選択信号により選択された前記出力側レジスタ内のデータを出力する出力側マルチプレクサと、前記入力側選択信号と前記切換制御信号と前記出力側選択信号により、前記入力側マルチプレクサと前記出力先選択回路と前記出力側シフトレジスタの動作を制御する制御部とを備える。
【発明の効果】
【０００７】
この発明によれば、素子数Ｎやビーム数Ｍに関して汎用性の高いＤＢＦ信号処理用遅延回路を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】実施の形態１のＤＢＦ信号処理用遅延回路の構成図である。
【図２】実施の形態２のＤＢＦ信号処理用遅延回路の構成図である。
【図３】実施の形態２のＤＢＦ信号処理用遅延回路の各構成要素のデータの推移を表わした図である。
【図４】実施の形態２のＤＢＦ信号処理用遅延回路の信号処理の経過を示した図である。
【図５】実施の形態３のＤＢＦ信号処理用遅延回路の構成図である。
【図６】実施の形態３のＤＢＦ信号処理用遅延回路の信号処理の経過を示した図である。
【図７】従来からの一般的なＤＢＦ信号処理装置の構成を示した図である。
【図８】従来のコーナーターン方式を採用した場合のＤＢＦ信号処理装置の構成を示した図である。
【図９】従来のＤＢＦ信号処理装置において、１６素子×１６ビームでＤＢＦ信号処理装置を構成した場合のコーナーターン用回路の構成図である。
【図１０】従来のＤＢＦ信号処理装置におけるコーナーターン用スイッチ回路の構成例を示した図である。
【図１１】従来のコーナーターン用スイッチ回路の動作を示した図である。
【図１２】従来のコーナーターン用スイッチ回路の構成例を示した図である。
【図１３】従来のコーナーターン用スイッチ回路の動作を示した図である。
【図１４】従来のコーナーターン用スイッチ回路のコーナーターン処理の動作を示した図である。
【発明を実施するための形態】
【０００９】
従来のＤＢＦ信号処理装置の構成と動作について図を用いて説明を行った後、本発明に係るＤＢＦ信号処理用遅延回路について説明する。
図７は従来からの一般的なＤＢＦ信号処理装置２００の構成図であり、Ｎ素子からＭビームを形成するＤＢＦ信号処理装置である。Ｎ個の入力端子１に入力された素子ＩＦ信号は、Ａ／Ｄ変換器４０２によりデジタル信号に変換され、デジタル直行検波器４０３に入力される。デジタル直行検波器４０３は入力された素子ＩＦデジタル信号に、＋１、±０、−１、±０を掛け合わせ、ＦＩＲ（Ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ：有限インパルス応答 )フィルタにより高調波成分を除いた、素子ベースバンドデジタル信号に変換する。
このＮ個の素子ベースバンド信号は積和演算器４０４に入力され、積和演算器４０４によりビーム毎のウエイトを掛け合わされ、Ｍ個のビームベースバンド信号に変換される。ビームベースバンド信号は、デジタル直行変調器４０５により、＋１、±０、−１、±０が掛け合わされ、ビームＩＦ信号に変換される。ビームＩＦ信号は、Ｄ／Ａ変換器４０６によりアナログ信号に変化され、出力４０７に出力される。
【００１０】
図７に示すとおりＤＢＦ信号処理装置によりＮ個の素子信号からＭ個のビーム信号を生成するためには、全素子の信号を積和演算器４０４に集約する必要がある。
素子数Ｎとビーム数Ｍが少ない場合は、積和演算器４０４の入力側にＮ個のデジタル直行検波器４０３を接続し、積和演算器４０４の出力側にはＭ個のデジタル直行変調器４０５を接続することで実現可能であるが、素子数Ｎやビーム数Ｍが大きく大規模なＤＢＦ信号処理装置を構成する場合は積和演算器４０４が大きくなり、１つのＬＳＩで構成することが現実的には不可能となる。この対策として積和演算器４０４を分割して処理する分割方式が挙げられる。
【００１１】
分割処理の一つとしてコーナーターン方式と呼ばれる方式がある。図８はコーナーターン方式を採用したＤＢＦ信号処理装置の構成例である。Ｎ個の素子信号からＭ個のビーム信号を生成するＤＢＦ信号処理装置であり、積和演算器５０５の入力側と出力側にスイッチ回路５０４、５０６が設けられる。このようにスイッチ回路５０４、５０６を積和演算器５０５の前後に設けることにより、積和演算器を小さいブロック（積和演算器５０５）に分割することができる。
Ｎ個の入力端子５０１にはＤＢＦ信号処理装置外部から素子ＩＦ信号が入力される。Ｎ個のＡ／Ｄ変換器５０２は入力された素子ＩＦ信号をデジタル信号に変換する。Ｎ個のデジタル直交検波器５０３は、デジタル信号に＋１、±０、−１、±０を順に乗算し、内部のＦＩＲフィルタにて高調波成分を除いた素子ベースバンド信号を生成する。スイッチ回路５０４は素子ベースバンド信号の素子毎に時間順の信号と、時間毎に素子順の、素子ベースバンド直列信号に変換し、積和演算器５０５に出力する。
積和演算器５０５は所望のビームを得るために必要なＭ種類のウエイトを素子順に入力される入力信号に掛け合わせ、Ｍ個のビームベースバンド直列信号を生成し、生成したビームベースバンド直列信号をビーム順に出力する。ここで、積和演算器が生成するビームベースバンド直列信号はスイッチ回路５０４にて時間別に分けられているため、ある時間におけるＭ個の信号であり時間順とはなっていない。すなわち、別の時間の信号は別の積和演算器５０５にて演算されている。
積和演算器５０５より出力されたビームベースバンド直列信号は、スイッチ回路５０６に入力され、時間別ビーム順の直列信号からビーム別時間順の信号に並べ変え、デジタル直交変調器５０７にビームベースバンド信号を出力される。
デジタル直交変調器５０７はビームベースバンド信号に、＋１、±０、−１、±０を順に乗算し、ビームＩＦ信号に変換する。Ｄ／Ａ変換器５０８はビームＩＦ信号をアナログ信号に変換する。上記の処理を行うことにより、Ｎ個の素子ＩＦ信号から、Ｍ個のビームＩＦ信号を生成することが出来る。
このように、スイッチ回路５０４とスイッチ回路５０６により行われる信号の並べ替えの処理をコーナーターンと呼ぶ。
【００１２】
次にコーナーターン方式によるスイッチ回路５０４、５０６の動作を説明する。
図９は図８で説明したＤＢＦ信号処理装置において素子数Ｎ＝１６、ビーム数Ｍ＝１６とした場合のスイッチ回路５０４の構成例を示したものである。図９では４入力−４出力遅延１のスイッチ回路６０１と、４入力−４出力４遅延のスイッチ回路６０２を組み合わせている。
まず、図９のスイッチ回路６０１の動作を説明する。
図１０はスイッチ回路６０１の構成である。従来のスイッチ回路はＬＳＩで実現され、遅延は最も単純なレジスタ遅延で行っている。図１０に示す（ａ）〜（ｄ）の接続を、（ａ）→（ｂ）→（ｃ）→（ｄ）→（ａ）→・・・の順で１クロック毎に切り替える。図１０のスイッチ回路６０１の入力と出力の様子を図１１に示す。図１１に示すとおり、図１０のスイッチ回路６０１は入力信号を４信号ずつの転置行列にして出力する。
次に、図９のスイッチ回路６０２の動作を説明する。図１２は図９のスイッチ回路６０２の構成である。図１２に示す（ａ）〜（ｄ）の接続を、（ａ）→（ｂ）→（ｃ）→（ｄ）→（ａ）→・・・の順で４クロック毎に切換る。図１３に図１２のスイッチ回路の入力と出力の様子を示す。図１３に示すとおり、図１２のスイッチ回路は、入力信号４信号を１つの組として、転置行列に変換して出力している。
図１４は、図９のスイッチ回路６０１に１６素子の信号を入力した場合の出力との関係を示した図である。図１４（ａ）が入力信号である。素子を示すアルファベットＡ〜Ｐと、時間を示す数字で入力信号を表している。Ａ１は素子１の１番目のデータ、Ａ２は素子１の２番目のデータで、他も同様である。図１４（ａ）の入力信号を図９のスイッチ回路６０１に入力したときの出力として図１４（ｂ）の中間出力が得られる。図１０、図１１で示したとおり、４入力毎に転置行列化した信号が出力される。
【００１３】
次に、この図１４（ｂ）で表わされる中間出力は図９のスイッチ回路６０２に入力されるが、このとき図９に示した接続の入れ替えが実行される。図１４（ｃ）はスイッチ回路６０２に入力される信号を示している。Ａ〜Ｐの時間１の信号が全て同一のスイッチ回路６０２に入力されていることがわかる。時間２〜１６についても、時間毎に同一のスイッチ回路に入力されていることがわかる。
スイッチ回路６０２に入力された信号は図１２、図１３で説明したとおり、４信号を一組として転置行列化されて出力される。転置行列化された出力結果を図１４（ｄ）に示す。Ａ〜Ｐの素子の時間１の信号が一列に素子順に並べ替えられているのがわかる。また、出力は素子ベースバンド直列信号として後段の積和演算器に入力される。
なお、回路の動作は、ＤＢＦ信号処理装置を構成する素子数、ビーム数、スライス分割数等の設計仕様に基づいて決定される。ＤＢＦ信号処理装置を構成する素子数、ビーム数によっては、入力数と出力数が異なる場合もある。
【００１４】
このように、従来のコーナーターン方式を用いたＤＢＦ信号処理装置は、Ｎ個のＡ/Ｄ変換器とデジタル直交検波器と、積和演算器と、積和演算器の前後に設けられたスイッチ回路と、Ｍ個のデジタル直交変調器とＤ／Ａ変換器から構成される。しかしながら、素子数Ｎやビーム数Ｍは固定であり、これらを変更する場合は回路の再設計が必要で開発の長期化及びコストの増大の原因となっていた。
【００１５】
実施の形態１．
次に、本発明に係る実施の形態１のＤＢＦ信号処理用遅延回路について説明する。
図１は、この発明に係る実施の形態１のＤＢＦ信号処理用遅延回路の構成図である。この遅延回路は、従来の図９のスイッチ回路６０１、６０２に相当する回路である。
図１において、１はＮ×（Ｎ−１）段以上の入力側シフトレジスタであり、クロック毎にデータをシフトさせてレジスタ内のデータに遅延時間を付加する。２は入力側Ｎ入力１出力の入力側マルチプレクサ（ＭＵＸ）であり、入力側選択信号１ｉ（ｉは１〜Ｎまでの入力番号）によりどの入力を出力するかを制御される。３はＮ×（Ｎ−１）段以上の出力側レジスタであり、クロック毎にデータをシフトさせてレジスタ内のデータに遅延時間を付加する。４は出力側Ｎ入力１出力の出力側マルチプレクサであり、出力側選択信号２ｊ（ｊは１〜Ｎまでの入力番号）で、どの入力を出力するかを制御される。５は出力先選択回路であり切換制御信号３０が入力される度に出力先を切り換えていく。ＤＢＦ信号処理装置の動作を制御する制御装置（図示せず）は、入力側選択信号１ｉと出力側選択信号２ｊと切換制御信号の各信号を、制御入力側マルチプレクサ、出力側マルチプレクサ、出力先選択回路の各々に対して出力する。
【００１６】
一例としてＮ＝４とした本実施の形態の遅延回路により図１０で説明した回路を模擬する。入力＃１は入力信号をそのまま出力するよう、マルチプレクサ２に入力側選択信号１１を与える。入力＃２は１段目のレジスタ出力がマルチプレクサ２から出力されるように入力側選択信号１２を与える。入力＃３は２段目のレジスタ出力がマルチプレクサ２から出力されるように入力側選択信号１３を与える。入力＃４は３段目のレジスタ出力がマルチプレクサ２から出力されるように入力側選択信号１４を与える。
ここで、出力＃１からは３段目のレジスタの出力が選択されるよう、出力側選択信号２１を与える。出力＃２からは２段目のレジスタの出力が選択されるよう、出力側選択信号２２を与える。出力＃３からは１段目のレジスタの出力が選択されるよう、出力側選択信号２３を与える。出力＃４からは出力先選択回路５の出力がそのまま出力されるよう、出力側選択信号２４を与える。
この状態で、出力先選択回路５に１クロック毎に出力先を切替えるよう切換制御信号３０入力することにより、図１０の回路を模擬することができる。
【００１７】
別の例として、従来の図１２の回路を本実施の形態の遅延回路の構成により模擬する。入力＃１は入力信号をそのまま出力するよう、マルチプレクサ２に入力側選択信号１１を与える。入力＃２は４段目のレジスタ出力がマルチプレクサ２から出力されるように入力側選択信号１２を与える。入力＃３は８段目のレジスタ出力がマルチプレクサ２から出力されるように入力側選択信号１３を与える。入力＃４は１２段目のレジスタ出力がマルチプレクサ２から出力されるように入力側選択信号１４を与える。
続いて、出力＃１からは１２段目のレジスタの出力が選択されるよう、出力側選択信号２１を与える。出力＃２からは８段目のレジスタの出力が選択されるよう、出力側選択信号２２を与える。出力＃３からは４段目のレジスタの出力が選択されるよう、出力側選択信号２３を与える。出力＃４からは出力先選択回路５の出力がそのまま出力されるよう、出力側選択信号２４を与える。
この状態で、出力先選択回路５に４クロック毎に出力先を切替えるよう切換制御信号を入力することにより、図１２の回路を模擬することができる。
【００１８】
このように、本実施の形態のＤＢＦ信号処理用遅延回路は、Ｎ個の入力側シフトレジスタと、各々の入力側シフトレジスタと接続され入力側選択信号により選択された入力側シフトレジスタ内のデータを出力するＮ個の入力側マルチプレクサと、Ｎ個のマルチプレクサと接続され、切換制御信号によりマルチプレクサから入力されたデータを指定された出力先に出力する出力先選択回路と、出力先選択回路に接続されたＮ個の出力側シフトレジスタと、各出力側レジスタに接続され、出力側選択信号により選択された出力側レジスタ内のデータを出力する出力側マルチプレクサと、回路の動作を制御し、入力側選択信号と出力側選択信号と切換制御信号の各信号を入力側マルチプレクサ、出力側マルチプレクサ、出力先選択回路の各々に対して出力する制御部とから構成される。
制御装置は、入力側選択信号により入力側シフトレジスト内のデータを選択し、選択したデータの出力先を選択された出力先シフトレジスタに切換え、出力側選択信号により先に切換えられた出力先シフトレジスタ内のデータを選択して出力するようにした。
このようにして、本実施の形態のＤＢＦ信号処理用遅延回路はコーナーターン処理に必要な動作を行うことができる。
これにより、素子数Ｎやビーム数Ｍを変更する場合であっても制御部の処理プログラムを変更することで対応が可能なため、回路設計を新たに行うことが不要となり、開発期間の短縮及びコストを抑えることができる。
【００１９】
実施の形態２．
実施の形態１ではシフトレジスタを用いて各データに遅延時間を付加していたが、実施の形態２では、遅延時間の付加をメモリを使用する処理に変更する。
図２は、実施の形態２のＤＢＦ信号処理用遅延回路の構成図である。この遅延回路は、従来の図９のスイッチ回路６０１、６０２に相当する回路である。図２において、２０１はカウンタであり１クロック毎にカウントアップする。なお、カウンタ制御信号が入力されると０となる。２０２は入力側の読み出しアドレス生成器であり、カウンタの値に（Ｎ−１）を足し、アドレス最大値を超えた場合はＮを引いた値を出力する。２０３は入力側の書き込みアドレス生成器であり、カウンタの値にそれぞれ与えられた係数と遅延制御信号の値を変え合わせて入力側メモリ２０４に出力する。なお、Ｉは遅延数を表し、アドレス最大値Ｍを超えた場合はＭを引く。２０４は入力側のメモリであり各入力に設ける。２０５は出力側の読み出しアドレス生成器であり、カウンタの値に（Ｎ−１）を足してアドレス最大値Ｎを引いた値を出力する。２０６は入力側の書き込みアドレス生成器であり、カウンタの値にそれぞれ与えられた係数と遅延制御信号の値を変え合わせて出力側メモリ７に出力する。なお、Ｉは遅延数を表しアドレス最大値Ｍを超えた場合はＮを引く。７は出力側メモリであり、各出力に設ける。２０８は出力先選択回路であり、切換制御信号が入力される毎に出力先を切替えていく。
【００２０】
実施の形態１と同様に、例としてＮ＝４として図１０のスイッチ回路を模擬する。
図３は実施の形態２のＤＢＦ信号処理用遅延回路の各構成要素のデータの推移を表わした図である。図４は実施の形態２のＤＢＦ信号処理用遅延回路の信号処理の経過を示した図であり、（ａ）は入力側の遅延処理の様子を、（ｂ）は出力側の遅延処理の様子を示す。
以下では、図３、図４を用いて、実施の形態２のＤＢＦ信号処理用遅延回路による回路動作の模擬について説明する。
ここで、アドレス最大値ＭはＭ＝３とする。また遅延制御信号Ｉは、Ｉ＝１とする。カウンタは０→１→２→３→０→・・・となるようにカウンタ制御信号を入力する。入力側読み出しアドレス生成器２は、カウンタの値に３を足した値を出力する。すなわち、３→０→１→２→３→・・・と遷移する。入力＃１の書き込みアドレス生成器２０３は、カウンタと同じ値を出力する。入力＃２の書き込みアドレス生成器２０３は、カウンタの値に１を加えた値を出力する。すなわち、１→２→３→０→１→・・・と遷移する。入力＃３の書き込みアドレス生成器２０３は、カウンタの値に２を加えた値を出力する。すなわち、２→３→０→１→２→・・・と遷移する。入力＃４の書き込みアドレス生成器２０３は、カウンタの値に３を加えた値を出力する。すなわち、３→０→１→２→３→・・・と遷移する。入力側メモリ４には、各入力が指定のアドレスに書き込まれる。出力側読み出しアドレス生成器２０５は、カウンタの値に３を足した値を出力する。すなわち、３→０→１→２→３→・・・と遷移する。出力＃１の書き込みアドレス生成器２０６は、カウンタの値に３を足した値を出力する。すなわち、３→０→１→２→３→・・・と遷移する。出力＃２の書き込みアドレス生成器２０６は、カウンタの値に２を足した値を出力する。すなわち、２→３→０→１→２→・・・と遷移する。出力＃３の書き込みアドレス生成器２０６は、カウンタの値に１を足した値を出力する。すなわち、１→２→３→０→１→・・・と遷移する。出力＃４の書き込みアドレス生成器２０６は、カウンタの値をそのまま出力する。出力側メモリ２０７には、出力先選択回路の各出力が指定のアドレスに書き込まれる。出力先選択回路は切換制御信号により１クロックずつ出力先が切替えられる。
このように、カウンタ１と、アドレス生成器２０２と、入力側の書き込みアドレス生成器２０３と、入力側メモリ２０４と、出力側の読み出しアドレス生成器２０５と、入力側の書き込みアドレス生成器２０６と、出力側メモリ２０７と、出力先選択回路２０８からなるＤＢＦ信号処理装置によってもコーナーターン処理に必要な動作を行うことが可能である。これにより、素子数Ｎやビーム数Ｍを変更する場合であっても回路の再設計が不要であり、開発の期間短縮及び開発コストを抑えることができる。
【００２１】
実施の形態３．
実施の形態３のＤＢＦ信号処理用遅延回路では、スイッチ回路をＬＵＴ（ＬＵＴ：ルックアップテーブル）と切換回路を用いて構成され、出力先の選択に外部から書き換え可能なメモリを使用することにより、出力先を動的に変更可能となるようにした。
図５は、実施の形態３のＤＢＦ信号処理用遅延回路の構成図である。この遅延回路は、従来の図９のスイッチ回路６０１、６０２に相当する回路である。
図５において、３０１は出力先選択回路、３０２は接続先選択ＬＵＴ（ＬＵＴ：ルックアップテーブル）、３０３は状態遷移ＬＵＴである。接続選択ＬＵＴは、各入力と出力の接続の組み合わせを保持し、また状態遷移ＬＵＴ３０３は、カウンタ値に応じた接続選択ＬＵＴの番号を保持する。３０４は切換回路であり出力先を切り換える。
スイッチ回路は、状態遷移ＬＵＴ３０３で指定された接続選択ＬＵＴを用いて、入力と出力の接続を切り替える。接続選択ＬＵＴと状態遷移ＬＵＴ３０３を外部から書き換え可能とすることで、接続されるビーム形成回路を任意に変更可能となる。なお、接続先選択ＬＵＴ３０２はＮ種必要となる。汎用化のためには、できるだけ多くの接続先選択ＬＵＴ３０２があるとよい。
【００２２】
図６は、４入力４出力で１クロック毎に遅延させたデータを入力した場合の遅延回路の回路動作を示す。なお、遅延処理には、実施の形態１または２を使用する。
カウンタが０である間、状態遷移ＬＵＴ３０３は接続選択ＬＵＴ（１）を指定しているので、入力＃１は出力＃１に、入力＃２は出力＃２に、入力＃３は出力＃３に、入力＃４は出力＃４に接続されている。
次にカウンタが１になると、状態遷移ＬＵＴ３０３は接続選択ＬＵＴ（２）を指定しているので、入力＃１は出力＃２に、入力＃２は出力＃１に、入力＃３は出力＃４に、入力＃４は出力＃３に接続が切り替わる。
カウンタが２の場合は、状態遷移ＬＵＴ３０３は接続選択ＬＵＴ（３）を指定しているので、入力＃１は出力＃３に、入力＃２は出力＃２に、入力＃３は出力＃１に、入力＃４は出力＃４に接続が切り替わる。
カウンタが３の場合は、状態遷移ＬＵＴ３０３は接続選択ＬＵＴ（４）を指定しているので、入力＃１は出力＃４に、入力＃２は出力＃３に、入力＃３は出力＃２に、入力＃４は出力＃１に接続が切り替わる。
出力＃１に注目した場合、カウンタ０で入＃１にＡ１の信号が入力されその時の出力先に選択されているため、次クロックにてＡ１が出力される。次にカウンタが１になると入力＃２が出力先に選択されているため、カウンタ１のときに入力＃２に入力されたＢ１の信号が出力される。以上を繰り返すことにより、出力先選択回路の機能を満たすことができる。
【符号の説明】
【００２３】
１ 入力側シフトレジスタ、２ 入力側マルチプレクサ、３ 出力側レジスタ、４ 出力側マルチプレクサ、５ 出力先選択回路、１ｉ（i=１〜ｎ） 入力側選択信号、２ｊ（j=１〜ｎ） 出力側選択信号、３０ 切換制御信号、２０１ カウンタ、２０２ アドレス生成器、２０３ 入力側の書き込みアドレス生成器、２０４ 入力側のメモリ、２０５ 出力側の読み出しアドレス生成器、２０６ 入力側の書き込みアドレス生成器、２０７ 出力側メモリ、２０８ 出力先選択回路、３０１ 出力先選択回路、３０２ 接続先選択ＬＵＴ（ＬＵＴ：ルックアップテーブル）、３０３ 状態遷移ＬＵＴ、３０４ 切換回路。
【特許請求の範囲】
【請求項１】
入力データをクロック毎にレジスト内で移動するＮ個の入力側シフトレジスタと、
前記入力側シフトレジスタの各々と接続され、前記クロック毎に入力側選択信号を入力して前記入力側選択信号により指定された前記入力側シフトレジスタ内のデータを抽出して出力するＮ個の入力側マルチプレクサと、
前記入力側マルチプレクサと接続され、前記クロック毎に切換制御信号を入力して前記切換制御信号により指定された出力先に、前記入力側マルチプレクサから入力したデータを出力する出力先選択回路と、
前記出力先選択回路に接続され、前記出力先選択回路から前記クロック毎に入力したデータをレジスト内で移動するＮ個の出力側シフトレジスタと、
前記出力側シフトレジスタに接続され、出力側選択信号により選択された前記出力側レジスタ内のデータを出力する出力側マルチプレクサと、
前記入力側選択信号と前記切換制御信号と前記出力側選択信号により、前記入力側マルチプレクサと前記出力先選択回路と前記出力側シフトレジスタの動作を制御する制御部と、
を備えたことを特徴とするＤＢＦ信号処理用遅延回路。
【請求項１】
入力データをクロック毎にレジスト内で移動するＮ個の入力側シフトレジスタと、
前記入力側シフトレジスタの各々と接続され、前記クロック毎に入力側選択信号を入力して前記入力側選択信号により指定された前記入力側シフトレジスタ内のデータを抽出して出力するＮ個の入力側マルチプレクサと、
前記入力側マルチプレクサと接続され、前記クロック毎に切換制御信号を入力して前記切換制御信号により指定された出力先に、前記入力側マルチプレクサから入力したデータを出力する出力先選択回路と、
前記出力先選択回路に接続され、前記出力先選択回路から前記クロック毎に入力したデータをレジスト内で移動するＮ個の出力側シフトレジスタと、
前記出力側シフトレジスタに接続され、出力側選択信号により選択された前記出力側レジスタ内のデータを出力する出力側マルチプレクサと、
前記入力側選択信号と前記切換制御信号と前記出力側選択信号により、前記入力側マルチプレクサと前記出力先選択回路と前記出力側シフトレジスタの動作を制御する制御部と、
を備えたことを特徴とするＤＢＦ信号処理用遅延回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１１−１９９７２６（Ｐ２０１１−１９９７２６Ａ）
【公開日】平成２３年１０月６日（２０１１．１０．６）
【国際特許分類】
【出願番号】特願２０１０−６６０１６（Ｐ２０１０−６６０１６）
【出願日】平成２２年３月２３日（２０１０．３．２３）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
【公開日】平成２３年１０月６日（２０１１．１０．６）
【国際特許分類】
【出願日】平成２２年３月２３日（２０１０．３．２３）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
[ Back to top ]