ＯＬＥＤディスプレイ用アクティブマトリクス画素駆動回路
【課題】複数の画素を有する表示画素に関する。
【解決手段】夫々の画素は、第一の導電層と、基板の第一の領域で薄膜構成要素を有する切替え可能な素子を介して電流供給に結合された第二の導電層との間に結合された電流駆動の表示素子と；基板の第二の領域の上にあって、薄膜構成要素に導電結合された第一のキャパシタ板と、第二のキャパシタ板と、第一のキャパシタ板と第二のキャパシタ板との間の第一の絶縁層とを有する第一の容量性素子とを有する。第二の容量性素子は、第一の容量性素子の表面に積層され、第一の容量性素子の第二のキャパシタ板を共有し、第二の導電層の少なくとも一部を有する第三のキャパシタ板と、第二のキャパシタ板と前記第三のキャパシタ板との間の第二の絶縁層とを有する。この配置は、第一及び第二の容量性素子の容量の増大に対して有効であり、それらを寄生容量の影響を受けにくくする。
【解決手段】夫々の画素は、第一の導電層と、基板の第一の領域で薄膜構成要素を有する切替え可能な素子を介して電流供給に結合された第二の導電層との間に結合された電流駆動の表示素子と；基板の第二の領域の上にあって、薄膜構成要素に導電結合された第一のキャパシタ板と、第二のキャパシタ板と、第一のキャパシタ板と第二のキャパシタ板との間の第一の絶縁層とを有する第一の容量性素子とを有する。第二の容量性素子は、第一の容量性素子の表面に積層され、第一の容量性素子の第二のキャパシタ板を共有し、第二の導電層の少なくとも一部を有する第三のキャパシタ板と、第二のキャパシタ板と前記第三のキャパシタ板との間の第二の絶縁層とを有する。この配置は、第一及び第二の容量性素子の容量の増大に対して有効であり、それらを寄生容量の影響を受けにくくする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板表面領域の上に載せられた複数の画素を有する表示装置に関する。夫々の画素は、第一の導電層と第二の導電層との間に結合された電流駆動型表示素子を有する。第二の導電層は、基板表面領域の第一の部分に薄膜構成要素を有する切替え可能な素子を介して電流供給に結合されている。
【背景技術】
【０００２】
III-Ｖ族半導体化合物に基づいた発光ダイオード（ＬＥＤ）、有機発光ダイオード（ＯＬＥＤ）又は高分子発光ダイオード（ポリＬＥＤ）のような電流駆動型電界発光表示素子を有する表示装置は、多くの注目を集めている。このような装置の表示特性は、潜在的に、コントラスト及び輝度の性能の点で、液晶ディスプレイ（ＬＣＤ）のような、より一般的である電圧駆動型表示装置よりも優れているからである。
【０００３】
例えばＯＬＥＤ及びポリＬＥＤ表示装置の画素は、一般的に、第一の導電層と第二の導電層との間に結合された表示素子を有する。第二の導電層は、切替え可能な素子によって電流供給ビアに結合されている。切替え可能な素子のチャネルタイプに応じて、第一の導電層は陰極として作動し、第二の導電層は陽極として作動する。あるいは、それらの極性は逆であっても良い。可能であれば、切替え可能な素子は電流源として動作し、ゲート電圧が切替え可能な素子、例えばトランジスタに印加される。トランジスタは、切替え可能な素子の実際の電流出力を決定する。実際の電流出力は、表示素子の輝度レベルを決める。
【０００４】
図１は、アクティブマトリクス型アドレス指定電界発光表示装置用の既知の画素回路を示す。該表示装置は、規則正しく間隔を空けられた画素の行及び列のマトリクス配列を有するパネルを有する。該画素は、ブロック１によって表わされ、関連する切替え手段と共に電界発光表示素子２を有し、行（選択）及び列（データ）のアドレス導電体４及び６の交差する集合間の共通部分に置かれている。数個の画素のみが簡単化のため図に示されている。
【０００５】
実際には、数百の行及び列の画素が存在する。画素１は、行の走査用駆動回路８及び列のデータ用駆動回路９を有する周辺の駆動回路によって、行及び列のアドレス導電体の集合を介してアドレス指定される。該駆動回路は、導電体の夫々の集合の終端に結合されている。
【０００６】
電界発光表示素子２は、有機発光ダイオードを有する。配列の表示素子は、例えば基板のような絶縁支持材の一方の面の上に、関連するアクティブマトリクス回路と共に載せられている。表示素子の陰極又は陽極のいずれかは、透明な導電物質で形成されている。支持材は、例えばガラスのような透明な物質から作られ、基板に最も近い表示素子２の電極は、例えばＩＴＯのような透明な導電物質から成る。従って、電界発光層によって発せられる光は、支持材の他方の面から見る人に対して可視的であるように、これらの電極及び支持材を介して伝送される。一般的に、有機電界発光物質層の厚さは、１００ｎｍから２００ｎｍの間である。
【０００７】
素子２に対して使用されうる適切な有機電界発光物質の典型例は、ＥＰ‐Ａ‐０７１７４４６（特許文献１参照。）で知られ、記述されている。ＷＯ９６／３６９５９（特許文献２参照。）で記述されているような結合高分子化合物質も使用され得る。
【０００８】
図１で示した表示装置の画素１にある上述した切替え可能な素子は、低温ポリシリコン（ＬＴＰＳ）薄膜トランジスタ（ＴＦＴ）によって実現され得る。低温ポリシリコンＴＦＴは、個々のＴＦＴの閾値電圧（Ｖｔｈ）が表示装置の耐用年限の間は比較的安定しているという利点を有する。残念ながら、個々のＴＦＴの閾値電圧の絶対値は、極めて変化しうる。これらの値は、表示装置の基板上でのポリシリコン粒子の分布関数であるからである。個々のＴＦＴの閾値電圧間のこのような変動は、非常に好ましくない。それらは、電流駆動型表示素子からの意図した発光の強さから目に見える偏差をもたらしうるからである。出力電流（Ｉ）の量は、ＴＦＴのゲート−ソース間電圧（Ｖｇｓ）とＶｔｈとの間の差の二乗に直接的に関連するので（Ｉ〜（Ｖｇｓ−Ｖｔｈ）２）、Ｖｔｈの意図した値からの偏差は、ＴＦＴの実際の出力電流の意図した値からの偏差と、表示素子の出力における上述した影響とをもたらすことが理解される。
【０００９】
あるいは、アモルファスシリコン薄膜トランジスタ（ａ−ＳｉＴＦＴ）が切替え可能な素子として使用される。ａ−ＳｉＴＦＴの使用は、それらが安く作られるからという理由だけではなく、更に重要なことに、個々のａ−ＳｉＴＦＴの閾値電圧が僅かの変動しか示さないので、上述した低温ポリシリコンＴＦＴの欠点を回避できるという理由のために魅力的である。残念ながら、ａ−ＳｉＴＦＴは、ａ−ＳｉＴＦＴの動作中にアモルファスシリコンにおいて、例えばホットキャリア注入によって生じたピンホールのような欠陥の導入によって引き起こされる閾値電圧（Ｖｔｈ）の増大に悩まされる。このようなエージング効果は、様々な使用頻度に応じて一つの個別なａ−ＳｉＴＦＴから他のものへ変化させうるが、上述したディスプレイの影響をも引き起こしうる。
【００１０】
Ｖｔｈの偏差又は低温ポリシリコンＴＦＴ若しくはａ−ＳｉＴＦＴのような切替え可能な素子の劣化を補償するための幾つかの方法が存在する。可能な解決法は、英国特許出願０３１６５９．０（未公開）（特許文献３参照。）で開示されている。それを図２に示す。図２に示された表示装置の画素は、電流供給ライン２６と接地ライン２８との間に結合された電流駆動型表示素子２を有する。表示素子２は、駆動トランジスタ１２を介して電流供給ライン２６に結合されている。駆動トランジスタ１２のゲートは、第一の容量性素子３２及び第二の容量性素子３４の直列接続を介してそれ自体のソースに結合されている。容量性素子３２及び３４は、別のトランジスタ１３から１６を用いてプログラミングされて、駆動トランジスタ１２の実際の閾値電圧及び表示素子２の意図した輝度レベルを表わすデータ電圧を夫々蓄える。これは、駆動トランジスタ１２のゲートに印加された実際のゲート電圧が駆動トランジスタ１２の実際の閾値電圧で補正されることをもたらす。結果として、表示素子２に印加された電流は、駆動トランジスタ１２の閾値電圧の変動とはほぼ無関係となる。
【００１１】
ａ−ＳｉＴＦＴのエージング効果を補償するための他の解決法は、英国特許出願０３７４７５．４（未公開）（特許文献４参照。）で開示されている。これは、図３で示しているような画素を有する表示装置を開示している。電流駆動型表示素子２は、電流供給ライン２６と接地ライン２８との間に駆動トランジスタ１２を介して結合されており、第一の容量性素子３２及び第二の容量性素子３４の直列配置は、駆動トランジスタ１２のゲートとソースとの間に結合されている。第一の容量性素子３２は、トランジスタ１３及びデータライン２４を介して表示素子２に対するデータ電圧を供給される。トランジスタ１３及び１６は、容量性素子３２及び３４をそれらの意図した状態にプログラミングするために必要とされる。表示装置は、擬似画素（図示せず。）を更に有する。擬似画素は、表示装置内の複数の画素に供給された複数のデータ信号の平均を表わす一つのデータ信号を供給される。擬似画素の駆動トランジスタのエージングは、表示装置の画素内の各種の駆動トランジスタ１２のエージングの平均とみなされうる。擬似画素内の駆動トランジスタＶｔｈは、測定されて、擬似データ信号ライン６０及びトランジスタ６２を介して第二の容量性素子３４に供給される。結果として、駆動トランジスタ１２のゲートに印加されたゲート電圧は、平均されたＶｔｈの低下に基づく補償を有する。
【００１２】
図２及び３において、容量性素子は、駆動トランジスタのように切替え可能な素子の閾値電圧のような物理的特性を記憶するために使用されており、このような図２及び３で示された回路のような画素の性能は、容量性素子と画素の他の部品との間の浮遊又は寄生容量の存在によって劣化しうる。例えば、図２で示した回路は、トランジスタ１４のゲートと第一の容量性素子３２との間に有効な寄生容量４２を有しうる。寄生容量４２は、第一の容量性素子３２に蓄えられた充電に破壊的な影響を及ぼし、破壊的な影響が十分に大きい場合には、第一の容量性素子３２に蓄えられたデータを改悪しうる。
【００１３】
第一の容量性素子３２に蓄えられたデータを改悪しうる他の有効な寄生容量は、駆動トランジスタ１２のドレイン接触と第一の容量性素子３２との間にある寄生容量５２である。寄生容量４２及び５２は、駆動トランジスタ１２の閾値電圧が第一の容量性素子３２に蓄えられているときに特に好ましくない。駆動トランジスタ１２の閾値電圧測定の間、節点Ａは供給電圧レベルにあり、一方、節点Ｂは閾値電圧レベルにある。測定完了時に、トランジスタ１４及び１５はオフに切替えられ、これにより節点Ｂがデータ列２４のデータによって定義される。結果として、節点Ａは、このデータ電圧以上の閾値電圧の電圧値を示さなければならない。即ち、節点Ａの電圧は、供給電圧からデータ電圧と駆動トランジスタ１２の閾値電圧との和によって決められる電圧レベルに動かされる。この点において、寄生容量４２及び５２に蓄えられた充電が第一の容量素子３２に移動するので、閾値電圧の測定結果は改悪される。これは、表示装置の出力における上述した好ましくない目に見える影響をもたらしうる。
【特許文献１】欧州特許出願ＥＰ‐Ａ‐０７１７４４６
【特許文献２】国際特許出願ＷＯ９６／３６９５９
【特許文献３】英国特許出願０３１６５９．０（未公開）
【特許文献４】英国特許出願０３７４７５．４（未公開）
【発明の開示】
【発明が解決しようとする課題】
【００１４】
特に、本発明の目的は、上述したような表示装置を改善することである。
【００１５】
本発明の他の目的は、上述した問題を起こす寄生容量よって及ぼされる影響を低減された、駆動トランジスタの現在のモードを制御するための容量性素子を有する複数の画素を有する表示装置を提供することである。
【課題を解決するための手段】
【００１６】
本発明の特徴によれば、基板の上に載せられた複数の画素を有する表示装置が存在し、 夫々の画素は、第一の導電層と、前記基板の第一の領域で薄膜構成要素を有する切替え可能な素子を介して電流供給に結合された第二の導電層との間に結合された電流駆動の表示素子と；前記基板の第二の領域の上にあって、前記薄膜構成要素に導電結合された第一のキャパシタ板と、前記第一のキャパシタ板の上に置かれた第二のキャパシタ板と、前記第一のキャパシタ板と前記第二のキャパシタ板との間の第一の絶縁層とを有する第一の容量性素子と；該第一の容量性素子の第二のキャパシタ板を共有し、該第二のキャパシタ板の上に置かれて、前記第二の導電層の少なくとも一部を有する第三のキャパシタ板と、前記第二のキャパシタ板と前記第三のキャパシタ板との間の第二の絶縁層とを更に有する第二の容量性素子とを有する。
【００１７】
第一の容量性素子及び第二の容量性素子を互いに側面に沿って隣り合うように配置するのではなく、互いの表面上に積層することによって、これらの容量性素子の個々の容量を十分に増大させることができる。容量性素子は、容量性素子の個々の容量を制限するように、それらの間で利用可能な基板表面領域を分け合う必要がないからである。結果として、関連する容量性素子がより大きな容量を有するという事実に従って、関連する容量性素子に蓄えられたデータに対して画素の構成要素と容量性素子の一つとの間の寄生容量が与える影響は小さくなる。従って、寄生充電の量の関連する容量性素子の全ての充電に対する比は小さくなり、このようにして、引き起こされる関連する容量性素子に蓄えられたデータ破壊は小さくなる。
【００１８】
一実施例において、前記第一の絶縁層は、前記第二の絶縁層とは異なる厚さを有する。第一の絶縁層及び第二の絶縁層の異なる厚さ、これらの層の誘電率及び第一及び第二の容量性素子の夫々の容量の使用は、それらの相関関係の特定の要求に対して求められうる。
【００１９】
有利に、前記第一の絶縁層は、前記第一のキャパシタ板の上では第一の厚さを有し、前記薄膜構成要素の上では第二の厚さを有し、該第一の厚さは、該第二の厚さよりも薄い。即ち、薄膜構成要素と切替え可能な素子のチャネル構造との間の絶縁層は、関連する容量性素子のキャパシタ板の間に絶縁層を設けるためにも使用されうる。しかし、第一の容量性素子により薄い層を使用することによって、この容量性素子の容量を更に増大させることが可能であり、このようにして、寄生容量に対する第一の容量性素子のローバスト性が増大する。あるいは、容量性素子によって覆われた基板表面の面積の大きさを減少させることが可能であり、このようにして、基板を通る発光を利用している表示装置の場合には画素の開口特性が改善する。
【００２０】
あるいは、前記第一の絶縁層は第一の物質を有し、前記第二の絶縁層は第二の物質を有し、該第一及び第二の物質は、異なる誘電率を有する。第一及び第二の容量性素子の容量を調整するように第一及び第二の絶縁層の厚さを変化させる代わりに、異なる誘電率を有する異なる物質が、第一及び第二の容量性素子の容量を調整するように第一及び第二の絶縁層に対して選ばれうる。
【００２１】
前記第一のキャパシタ板が別の切替え可能な素子に対する導電結合を有する場合に、該導電結合は、前記第一の絶縁層を介して広がり、夫々の画素は、前記導電結合と前記第一の導電層ラインとの間の容量を減少させるために前記導電結合の上に置かれた前記第二の絶縁層の一部を覆っている導電層を更に有する。このような別の切替え可能な素子は、例えば図２のトランジスタ１４であり、ビアを用いて第一の容量性素子に導電結合されうる。導電結合と画素の第一の導電層との間の寄生容量の発生を回避するために、導電結合は、導電結合の上に広がっている透明な酸化インジウム錫（ＩＴＯ）パッドのような付加的な導電層によって第一の導電層から遮断される。このようにして、第一の容量性素子に影響を及ぼす寄生容量の量は減少する。
【００２２】
望ましくは、前記第二の導電層は、前記薄膜構成要素の上に広がっていない。これは、薄膜構成要素と第二の導電層との間の寄生容量の量を減少させ、第一及び第二の容量性素子の両端に蓄えられた電圧による薄膜構成要素の制御性を改善する。
【発明を実施するための最良の形態】
【００２３】
本発明を添付の図を参照して例を用いて更に詳細に説明するが、本発明はこれに限定されない。
【００２４】
図は概略に過ぎず、実寸で描かれてはいないことが理解されるべきである。また、同じ参照数字が全ての図において使用されているが、これは同じ又は類似な部品を示すことが理解されるべきである。
【００２５】
本発明について図２を用いて説明する。これは、本実施例に限定されるわけではないことに注意すべきである。即ち、駆動トランジスタのゲートとソース又はドレインとの間に直列に置かれた二つの容量性素子を有する如何なる画素に対しても、本発明の説明は有効である。
【実施例１】
【００２６】
図４において、画素は、第一の導電層２８と第二の導電層２７との間に結合された電流駆動型表示素子２を有することが示されている。表示素子２に対して、第一の導電層２８は陰極として作動し、第二の導電層２７は陽極として作動する。しかし、層の相関関係は、適切な場合に反転しても良いことは明らかである。電流駆動型表示素子２は、既知のＯＬＥＤ又はポリＬＥＤ材のような、如何なる既知のＬＥＤ材を有しても良い。駆動トランジスタ１２は、薄膜構成要素１２２を有する。薄膜構成要素１２２は、駆動トランジスタ１２のゲートであって、切替え可能な素子１２と共に基板１２０の第一の領域を覆っている。切替え可能な素子１２は、図１のａ−ＳｉＴＦＴ駆動トランジスタであって、電流供給ライン１２と第二の導電層２７との間に結合されている。第一の容量性素子は、図２の第一の容量性素子３２であって、第一の絶縁物質層１３０と共に第一のキャパシタ板１３２と第二のキャパシタ板１３３とによって形成されている。第一の絶縁物質層１３０は、二つの板の間に存在し、第一の誘電率を有する。第一のキャパシタ板１３２は、導電結合（図示せず。）によって薄膜構成要素１２２に導電結合されており、一般に、薄膜構成要素１２２と同じ導電物質の堆積ステップで実現される。第一のキャパシタ板１３２と薄膜構成要素１２２との間の導電結合は、同様にこの堆積ステップで実現され得る。一般的に、第一の絶縁層１３０は、以下の加工ステップで堆積されて、薄膜構成要素１２２及び第一のキャパシタ板１３２の両方を覆う。第一の絶縁層１３０は、窒化珪素（ＳｉＮ）であっても良く、又は他の既知の絶縁物質から作られても良い。第二のキャパシタ板１３３は、一般に、導電物質の堆積及び第一の絶縁層１３０の表面状のパターン形成によって形成される。この導電物質は、様々な画素をアドレス指定するために行及び列を有するマトリクス配列表示装置の場合に、図２のデータライン２４を実施するために使用された導電性の列の物質と同じステップで堆積されても良い。導電物質は、金属のような如何なる適切な導電物質であっても良い。
【００２７】
第二の導電素子は、図２の第二の導電素子３４であって、第一の容量性素子の表面に積み重ねられ、第一の容量性素子の第二のキャパシタ板１３３を共有することによって、及び第二の導電層２７の少なくとも一部を有する第三のキャパシタ板によって形成される。第二及び第三のキャパシタ板は、第二の誘電率を有する第二の絶縁層１４０によって分けられている。画素の同じ層において第一及び第二の容量性素子が互いに隣り合うのではなく、互いの表面上で積層することの主な利点は、結果として、これら素子の容量を十分に増大させることができるという点である。容量性素子の容量Ｃは、式Ｃ＝εＡ／ｄによって表わされうる。ここで、εは、板の間にある絶縁物質の誘電率であり、Ａは、板の面積であり、ｄは、板の間の距離である。二つの容量性素子の積層は、キャパシタ板１３２及び１３３の面積の増大を可能にし、これによって容量性素子の容量が増大する。表面放射画素の場合に、電流駆動型表示素子２によって放射された光は、基板を通る必要がない。従って、キャパシタ板は、画素の他の回路素子によって覆われないままとなっている全ての基板領域を十分に覆うだけの大きさにされうる。
【００２８】
容量が大きくなればなるほど、容量性素子は、例えば第一のキャパシタ板１３２を有する導電層と電流供給ライン２６との間の容量のような図２の寄生容量５２である寄生容量の影響に対して頑強となる。閾値電圧への寄生容量の影響は、次の式によって表わすことができる。
【００２９】
ΔＶ＝（Ｃ４２＋Ｃ５２）＊Ｖｔｈ／（Ｃ３２＋Ｃ４２＋Ｃ５２）
ここで、ΔＶは、第一の容量性素子の容量Ｃ３２における寄生容量４２及び５２の夫々の容量Ｃ４２及びＣ５２の影響によって生じたＶｔｈの変化である。この式は、Ｃ３２とＣ４２及びＣ５２との間の容量比が、Ｖｔｈにおける寄生容量の影響を最小限に抑えるように最大にされるべきであることを明らかに示している。
【００３０】
図４で示されているような積層キャパシタ構造を有することが望ましく、このような構造において、二つの容量性素子の一方は、他方よりも大きな容量を有する。これは、第一の絶縁層１３０及び第二の絶縁層１４０に対して異なる誘電率を有する異なる物質を選ぶことによって達成することができる。例えば第一の絶縁層１３０は、相対的に高い誘電率を有するＳｉＮ層であっても良く、第二の絶縁層１４０は、相対的に低い誘電率を有する高分子物質層であっても良い。このようにして、第一の容量性素子は、第二の容量性素子よりも大きな容量を有することになる。明らかに、回路要求に応じて、層は逆にされても良く、この場合には、第二の容量性素子が第一の容量性素子よりも大きな容量を有することになる。
【００３１】
第一の容量性素子及び第二の容量性素子の異なる容量は、第一のキャパシタ板１３２と第二のキャパシタ板１３３との間及び第二のキャパシタ板１３３と第二の導電層２７との間の距離を夫々異なるようにすることでも達成されうる。これは、第一の厚さで第一の絶縁層１３０を、第二の厚さで第二の絶縁層１４０を夫々堆積することによって実現可能である。絶縁層１３０及び１４０は、同じ物質から作られても良く、あるいは、異なる物質で構成されても良い。
【実施例２】
【００３２】
図５は、第二の容量性素子とは異なる容量を有する第一の容量性素子を実現するように第一の絶縁層１３０及び第二の絶縁層１４０に対して異なる厚さを用いる変形例を示している。第一の絶縁層１３０は、第一のキャパシタ板１３２と第二のキャパシタ板１３３との間の第一の厚さ及び薄膜構成要素１２０と切替え可能な素子１２との間の第二の厚さの二つの厚さを有する。第一の厚さは、非常に薄い状態に保たれている。望ましくは、第二の厚さは、切替え可能な素子１２のようなＴＦＴのゲートと半導体物質間との間の誘電体に対して一般的な厚さ、例えば０．３３ミクロンに相当する。これは、例えば、第一の厚さを有する第一の絶縁物質の層を最初に堆積することによって実現可能であって、第一の絶縁物質の層では、薄膜構成要素１２２及び第一のキャパシタ板１３２に対するホールが次のステップでパターン形成される。これらの構造の完成の後には、薄膜構成要素を覆っている層が意図した第二の厚さまで厚くなるように、絶縁層１３０’の堆積が続く。この工程は、第一の絶縁層１３０の薄い部分が、第一の容量性素子の性能の劣化を引き起こすような如何なる金属特性の端を渡る必要が無いことを保証する。しかし、例えば、画素の金属ライン（図示せず。）の十分なステップ範囲を確実にするように、画素の他の部分に更に厚い絶縁層を適用することは有利である。
【００３３】
第一のキャパシタ板１３２と第二のキャパシタ板１３３との間で非常に薄い誘電層を使用する主な利点は、第一の容量性素子の大容量が第一のキャパシタ板１３２及び基板１２０の大部分を覆う第二のキャパシタ板１３３の領域を広げる必要なしに実現可能である点である。これは、基板１２０を介して光を放射する底面放射表示装置に対して特に有利である。キャパシタ板１３２及び１３３の領域を減少させることによって、画素の開口が増大する。これは、底面放射表示装置に対して基板１２０を通る改善された発光効率をもたらす。
【００３４】
この点で、第一及び第二の容量性素子と寄生容量との間の容量比を更に改善するために、図４及び５で示した画素における寄生容量の存在を制限することが有効であることが明らかである。この目的を達成するために、切替え可能な素子１２を覆っている絶縁層１５０は、第一の導電層２８と切替え可能な素子１２の薄膜構成要素１２２との間の如何なる有効な寄生容量の存在も回避するように、実際には可能な限り厚く作られる。絶縁層１５０は、高分子物質層、窒化珪素又は酸化珪素の層のような如何なる既知の適切な絶縁層であっても良い。同じ理由のために、第二の導電層２７は、切替え可能な素子１２の薄膜構成要素１２２上で側面に沿って広げられるべきではない。このように広げることは、第二の導電層２７と切替え可能な素子１２の薄膜構成要素１２２との間の寄生容量を十分に大きくすることになるからである。
【実施例３】
【００３５】
図６は、本発明による他の画素の断面図を示し、寄生容量の影響を制限するための更なる対策が含まれている。図６の断面図は、表示素子２が可視的ではないが、例えば、第一の容量性素子の第一のキャパシタ板１３２から別の切替え可能な素子１４に第一の絶縁層１３０を介して広がっているビアのような導電結合１４４を有する本発明の積層された容量性素子の構造を示している。別の切替え可能な素子１４は、図２のＴＦＴ１４であって、基板１２０の上に薄膜構成要素１４２を有する。薄膜構成要素１４２は、別の切替え可能な素子１４のゲートであっても良い。導電結合１４４は、第一の容量性素子の容量の一部を形成するが、第一の絶縁層１３０を介して広がっているので、導電結合１４４は、第一のキャパシタ板１３２よりも第一の導電層２８と共に更に大きな寄生容量を生じさせうる。第一のキャパシタ板１３２は、第一の導電層２８とは離れている。
【００３６】
この好ましくない寄生容量を低減するために、導電結合１４４は、第二の絶縁層１４０の少なくとも一部を覆っている導電層１６０によって第一の導電層２８から遮断されている。導電層１６０は、例えばビアのような導電結合１６２を介して第二のキャパシタ板１３３に導電結合されている。導電層１６０は、導電物質としてＩＴＯを用いて実現されても良い。この導電物質は、底面放射装置に対して、画素の開口が不利な影響を及ぼされないという利点を有する。しかし、他の導電物質が、特に表面放射表示装置の場合に、同様に使用されても良い。
【００３７】
留意すべきは、上述した実施例は本発明を表わすものであって、限定するものではないこと、及び当業者が特許請求の範囲の適用範囲から外れることなく多数の他の変形例を設計可能であることである。特許請求の範囲において、括弧内に置かれた如何なる参照符号も請求項を限定するように解釈されるべきではない。語「有する」は、請求項に列挙された以外の他の要素又はステップの存在を認めないわけではない。語「一つの」は、このような素子が複数存在することを認めないわけではない。本発明は、幾つかの個別素子を有するハードウェアによって実施可能である。幾つかの手段を列挙している装置に関する請求項において、それらの手段の幾つかはハードウェアの同一の物品によって具現化可能である。特定の手段が相互に異なる従属請求項で挙げられているという事実は、これらの手段の組合せが有利に使用不可能であるということを示すわけではない。
【図面の簡単な説明】
【００３８】
【図１】複数の画素を有する表示装置を概略的に表わした図である。
【図２】従来技術を概略的に表わした図である。
【図３】従来技術を概略的に表わした図である。
【図４】本発明の表示装置の画素の一実施例の断面図である。
【図５】本発明の表示装置の画素の他の実施例の断面図である。
【図６】本発明の表示装置の画素の他の断面図である。
【技術分野】
【０００１】
本発明は、基板表面領域の上に載せられた複数の画素を有する表示装置に関する。夫々の画素は、第一の導電層と第二の導電層との間に結合された電流駆動型表示素子を有する。第二の導電層は、基板表面領域の第一の部分に薄膜構成要素を有する切替え可能な素子を介して電流供給に結合されている。
【背景技術】
【０００２】
III-Ｖ族半導体化合物に基づいた発光ダイオード（ＬＥＤ）、有機発光ダイオード（ＯＬＥＤ）又は高分子発光ダイオード（ポリＬＥＤ）のような電流駆動型電界発光表示素子を有する表示装置は、多くの注目を集めている。このような装置の表示特性は、潜在的に、コントラスト及び輝度の性能の点で、液晶ディスプレイ（ＬＣＤ）のような、より一般的である電圧駆動型表示装置よりも優れているからである。
【０００３】
例えばＯＬＥＤ及びポリＬＥＤ表示装置の画素は、一般的に、第一の導電層と第二の導電層との間に結合された表示素子を有する。第二の導電層は、切替え可能な素子によって電流供給ビアに結合されている。切替え可能な素子のチャネルタイプに応じて、第一の導電層は陰極として作動し、第二の導電層は陽極として作動する。あるいは、それらの極性は逆であっても良い。可能であれば、切替え可能な素子は電流源として動作し、ゲート電圧が切替え可能な素子、例えばトランジスタに印加される。トランジスタは、切替え可能な素子の実際の電流出力を決定する。実際の電流出力は、表示素子の輝度レベルを決める。
【０００４】
図１は、アクティブマトリクス型アドレス指定電界発光表示装置用の既知の画素回路を示す。該表示装置は、規則正しく間隔を空けられた画素の行及び列のマトリクス配列を有するパネルを有する。該画素は、ブロック１によって表わされ、関連する切替え手段と共に電界発光表示素子２を有し、行（選択）及び列（データ）のアドレス導電体４及び６の交差する集合間の共通部分に置かれている。数個の画素のみが簡単化のため図に示されている。
【０００５】
実際には、数百の行及び列の画素が存在する。画素１は、行の走査用駆動回路８及び列のデータ用駆動回路９を有する周辺の駆動回路によって、行及び列のアドレス導電体の集合を介してアドレス指定される。該駆動回路は、導電体の夫々の集合の終端に結合されている。
【０００６】
電界発光表示素子２は、有機発光ダイオードを有する。配列の表示素子は、例えば基板のような絶縁支持材の一方の面の上に、関連するアクティブマトリクス回路と共に載せられている。表示素子の陰極又は陽極のいずれかは、透明な導電物質で形成されている。支持材は、例えばガラスのような透明な物質から作られ、基板に最も近い表示素子２の電極は、例えばＩＴＯのような透明な導電物質から成る。従って、電界発光層によって発せられる光は、支持材の他方の面から見る人に対して可視的であるように、これらの電極及び支持材を介して伝送される。一般的に、有機電界発光物質層の厚さは、１００ｎｍから２００ｎｍの間である。
【０００７】
素子２に対して使用されうる適切な有機電界発光物質の典型例は、ＥＰ‐Ａ‐０７１７４４６（特許文献１参照。）で知られ、記述されている。ＷＯ９６／３６９５９（特許文献２参照。）で記述されているような結合高分子化合物質も使用され得る。
【０００８】
図１で示した表示装置の画素１にある上述した切替え可能な素子は、低温ポリシリコン（ＬＴＰＳ）薄膜トランジスタ（ＴＦＴ）によって実現され得る。低温ポリシリコンＴＦＴは、個々のＴＦＴの閾値電圧（Ｖｔｈ）が表示装置の耐用年限の間は比較的安定しているという利点を有する。残念ながら、個々のＴＦＴの閾値電圧の絶対値は、極めて変化しうる。これらの値は、表示装置の基板上でのポリシリコン粒子の分布関数であるからである。個々のＴＦＴの閾値電圧間のこのような変動は、非常に好ましくない。それらは、電流駆動型表示素子からの意図した発光の強さから目に見える偏差をもたらしうるからである。出力電流（Ｉ）の量は、ＴＦＴのゲート−ソース間電圧（Ｖｇｓ）とＶｔｈとの間の差の二乗に直接的に関連するので（Ｉ〜（Ｖｇｓ−Ｖｔｈ）２）、Ｖｔｈの意図した値からの偏差は、ＴＦＴの実際の出力電流の意図した値からの偏差と、表示素子の出力における上述した影響とをもたらすことが理解される。
【０００９】
あるいは、アモルファスシリコン薄膜トランジスタ（ａ−ＳｉＴＦＴ）が切替え可能な素子として使用される。ａ−ＳｉＴＦＴの使用は、それらが安く作られるからという理由だけではなく、更に重要なことに、個々のａ−ＳｉＴＦＴの閾値電圧が僅かの変動しか示さないので、上述した低温ポリシリコンＴＦＴの欠点を回避できるという理由のために魅力的である。残念ながら、ａ−ＳｉＴＦＴは、ａ−ＳｉＴＦＴの動作中にアモルファスシリコンにおいて、例えばホットキャリア注入によって生じたピンホールのような欠陥の導入によって引き起こされる閾値電圧（Ｖｔｈ）の増大に悩まされる。このようなエージング効果は、様々な使用頻度に応じて一つの個別なａ−ＳｉＴＦＴから他のものへ変化させうるが、上述したディスプレイの影響をも引き起こしうる。
【００１０】
Ｖｔｈの偏差又は低温ポリシリコンＴＦＴ若しくはａ−ＳｉＴＦＴのような切替え可能な素子の劣化を補償するための幾つかの方法が存在する。可能な解決法は、英国特許出願０３１６５９．０（未公開）（特許文献３参照。）で開示されている。それを図２に示す。図２に示された表示装置の画素は、電流供給ライン２６と接地ライン２８との間に結合された電流駆動型表示素子２を有する。表示素子２は、駆動トランジスタ１２を介して電流供給ライン２６に結合されている。駆動トランジスタ１２のゲートは、第一の容量性素子３２及び第二の容量性素子３４の直列接続を介してそれ自体のソースに結合されている。容量性素子３２及び３４は、別のトランジスタ１３から１６を用いてプログラミングされて、駆動トランジスタ１２の実際の閾値電圧及び表示素子２の意図した輝度レベルを表わすデータ電圧を夫々蓄える。これは、駆動トランジスタ１２のゲートに印加された実際のゲート電圧が駆動トランジスタ１２の実際の閾値電圧で補正されることをもたらす。結果として、表示素子２に印加された電流は、駆動トランジスタ１２の閾値電圧の変動とはほぼ無関係となる。
【００１１】
ａ−ＳｉＴＦＴのエージング効果を補償するための他の解決法は、英国特許出願０３７４７５．４（未公開）（特許文献４参照。）で開示されている。これは、図３で示しているような画素を有する表示装置を開示している。電流駆動型表示素子２は、電流供給ライン２６と接地ライン２８との間に駆動トランジスタ１２を介して結合されており、第一の容量性素子３２及び第二の容量性素子３４の直列配置は、駆動トランジスタ１２のゲートとソースとの間に結合されている。第一の容量性素子３２は、トランジスタ１３及びデータライン２４を介して表示素子２に対するデータ電圧を供給される。トランジスタ１３及び１６は、容量性素子３２及び３４をそれらの意図した状態にプログラミングするために必要とされる。表示装置は、擬似画素（図示せず。）を更に有する。擬似画素は、表示装置内の複数の画素に供給された複数のデータ信号の平均を表わす一つのデータ信号を供給される。擬似画素の駆動トランジスタのエージングは、表示装置の画素内の各種の駆動トランジスタ１２のエージングの平均とみなされうる。擬似画素内の駆動トランジスタＶｔｈは、測定されて、擬似データ信号ライン６０及びトランジスタ６２を介して第二の容量性素子３４に供給される。結果として、駆動トランジスタ１２のゲートに印加されたゲート電圧は、平均されたＶｔｈの低下に基づく補償を有する。
【００１２】
図２及び３において、容量性素子は、駆動トランジスタのように切替え可能な素子の閾値電圧のような物理的特性を記憶するために使用されており、このような図２及び３で示された回路のような画素の性能は、容量性素子と画素の他の部品との間の浮遊又は寄生容量の存在によって劣化しうる。例えば、図２で示した回路は、トランジスタ１４のゲートと第一の容量性素子３２との間に有効な寄生容量４２を有しうる。寄生容量４２は、第一の容量性素子３２に蓄えられた充電に破壊的な影響を及ぼし、破壊的な影響が十分に大きい場合には、第一の容量性素子３２に蓄えられたデータを改悪しうる。
【００１３】
第一の容量性素子３２に蓄えられたデータを改悪しうる他の有効な寄生容量は、駆動トランジスタ１２のドレイン接触と第一の容量性素子３２との間にある寄生容量５２である。寄生容量４２及び５２は、駆動トランジスタ１２の閾値電圧が第一の容量性素子３２に蓄えられているときに特に好ましくない。駆動トランジスタ１２の閾値電圧測定の間、節点Ａは供給電圧レベルにあり、一方、節点Ｂは閾値電圧レベルにある。測定完了時に、トランジスタ１４及び１５はオフに切替えられ、これにより節点Ｂがデータ列２４のデータによって定義される。結果として、節点Ａは、このデータ電圧以上の閾値電圧の電圧値を示さなければならない。即ち、節点Ａの電圧は、供給電圧からデータ電圧と駆動トランジスタ１２の閾値電圧との和によって決められる電圧レベルに動かされる。この点において、寄生容量４２及び５２に蓄えられた充電が第一の容量素子３２に移動するので、閾値電圧の測定結果は改悪される。これは、表示装置の出力における上述した好ましくない目に見える影響をもたらしうる。
【特許文献１】欧州特許出願ＥＰ‐Ａ‐０７１７４４６
【特許文献２】国際特許出願ＷＯ９６／３６９５９
【特許文献３】英国特許出願０３１６５９．０（未公開）
【特許文献４】英国特許出願０３７４７５．４（未公開）
【発明の開示】
【発明が解決しようとする課題】
【００１４】
特に、本発明の目的は、上述したような表示装置を改善することである。
【００１５】
本発明の他の目的は、上述した問題を起こす寄生容量よって及ぼされる影響を低減された、駆動トランジスタの現在のモードを制御するための容量性素子を有する複数の画素を有する表示装置を提供することである。
【課題を解決するための手段】
【００１６】
本発明の特徴によれば、基板の上に載せられた複数の画素を有する表示装置が存在し、 夫々の画素は、第一の導電層と、前記基板の第一の領域で薄膜構成要素を有する切替え可能な素子を介して電流供給に結合された第二の導電層との間に結合された電流駆動の表示素子と；前記基板の第二の領域の上にあって、前記薄膜構成要素に導電結合された第一のキャパシタ板と、前記第一のキャパシタ板の上に置かれた第二のキャパシタ板と、前記第一のキャパシタ板と前記第二のキャパシタ板との間の第一の絶縁層とを有する第一の容量性素子と；該第一の容量性素子の第二のキャパシタ板を共有し、該第二のキャパシタ板の上に置かれて、前記第二の導電層の少なくとも一部を有する第三のキャパシタ板と、前記第二のキャパシタ板と前記第三のキャパシタ板との間の第二の絶縁層とを更に有する第二の容量性素子とを有する。
【００１７】
第一の容量性素子及び第二の容量性素子を互いに側面に沿って隣り合うように配置するのではなく、互いの表面上に積層することによって、これらの容量性素子の個々の容量を十分に増大させることができる。容量性素子は、容量性素子の個々の容量を制限するように、それらの間で利用可能な基板表面領域を分け合う必要がないからである。結果として、関連する容量性素子がより大きな容量を有するという事実に従って、関連する容量性素子に蓄えられたデータに対して画素の構成要素と容量性素子の一つとの間の寄生容量が与える影響は小さくなる。従って、寄生充電の量の関連する容量性素子の全ての充電に対する比は小さくなり、このようにして、引き起こされる関連する容量性素子に蓄えられたデータ破壊は小さくなる。
【００１８】
一実施例において、前記第一の絶縁層は、前記第二の絶縁層とは異なる厚さを有する。第一の絶縁層及び第二の絶縁層の異なる厚さ、これらの層の誘電率及び第一及び第二の容量性素子の夫々の容量の使用は、それらの相関関係の特定の要求に対して求められうる。
【００１９】
有利に、前記第一の絶縁層は、前記第一のキャパシタ板の上では第一の厚さを有し、前記薄膜構成要素の上では第二の厚さを有し、該第一の厚さは、該第二の厚さよりも薄い。即ち、薄膜構成要素と切替え可能な素子のチャネル構造との間の絶縁層は、関連する容量性素子のキャパシタ板の間に絶縁層を設けるためにも使用されうる。しかし、第一の容量性素子により薄い層を使用することによって、この容量性素子の容量を更に増大させることが可能であり、このようにして、寄生容量に対する第一の容量性素子のローバスト性が増大する。あるいは、容量性素子によって覆われた基板表面の面積の大きさを減少させることが可能であり、このようにして、基板を通る発光を利用している表示装置の場合には画素の開口特性が改善する。
【００２０】
あるいは、前記第一の絶縁層は第一の物質を有し、前記第二の絶縁層は第二の物質を有し、該第一及び第二の物質は、異なる誘電率を有する。第一及び第二の容量性素子の容量を調整するように第一及び第二の絶縁層の厚さを変化させる代わりに、異なる誘電率を有する異なる物質が、第一及び第二の容量性素子の容量を調整するように第一及び第二の絶縁層に対して選ばれうる。
【００２１】
前記第一のキャパシタ板が別の切替え可能な素子に対する導電結合を有する場合に、該導電結合は、前記第一の絶縁層を介して広がり、夫々の画素は、前記導電結合と前記第一の導電層ラインとの間の容量を減少させるために前記導電結合の上に置かれた前記第二の絶縁層の一部を覆っている導電層を更に有する。このような別の切替え可能な素子は、例えば図２のトランジスタ１４であり、ビアを用いて第一の容量性素子に導電結合されうる。導電結合と画素の第一の導電層との間の寄生容量の発生を回避するために、導電結合は、導電結合の上に広がっている透明な酸化インジウム錫（ＩＴＯ）パッドのような付加的な導電層によって第一の導電層から遮断される。このようにして、第一の容量性素子に影響を及ぼす寄生容量の量は減少する。
【００２２】
望ましくは、前記第二の導電層は、前記薄膜構成要素の上に広がっていない。これは、薄膜構成要素と第二の導電層との間の寄生容量の量を減少させ、第一及び第二の容量性素子の両端に蓄えられた電圧による薄膜構成要素の制御性を改善する。
【発明を実施するための最良の形態】
【００２３】
本発明を添付の図を参照して例を用いて更に詳細に説明するが、本発明はこれに限定されない。
【００２４】
図は概略に過ぎず、実寸で描かれてはいないことが理解されるべきである。また、同じ参照数字が全ての図において使用されているが、これは同じ又は類似な部品を示すことが理解されるべきである。
【００２５】
本発明について図２を用いて説明する。これは、本実施例に限定されるわけではないことに注意すべきである。即ち、駆動トランジスタのゲートとソース又はドレインとの間に直列に置かれた二つの容量性素子を有する如何なる画素に対しても、本発明の説明は有効である。
【実施例１】
【００２６】
図４において、画素は、第一の導電層２８と第二の導電層２７との間に結合された電流駆動型表示素子２を有することが示されている。表示素子２に対して、第一の導電層２８は陰極として作動し、第二の導電層２７は陽極として作動する。しかし、層の相関関係は、適切な場合に反転しても良いことは明らかである。電流駆動型表示素子２は、既知のＯＬＥＤ又はポリＬＥＤ材のような、如何なる既知のＬＥＤ材を有しても良い。駆動トランジスタ１２は、薄膜構成要素１２２を有する。薄膜構成要素１２２は、駆動トランジスタ１２のゲートであって、切替え可能な素子１２と共に基板１２０の第一の領域を覆っている。切替え可能な素子１２は、図１のａ−ＳｉＴＦＴ駆動トランジスタであって、電流供給ライン１２と第二の導電層２７との間に結合されている。第一の容量性素子は、図２の第一の容量性素子３２であって、第一の絶縁物質層１３０と共に第一のキャパシタ板１３２と第二のキャパシタ板１３３とによって形成されている。第一の絶縁物質層１３０は、二つの板の間に存在し、第一の誘電率を有する。第一のキャパシタ板１３２は、導電結合（図示せず。）によって薄膜構成要素１２２に導電結合されており、一般に、薄膜構成要素１２２と同じ導電物質の堆積ステップで実現される。第一のキャパシタ板１３２と薄膜構成要素１２２との間の導電結合は、同様にこの堆積ステップで実現され得る。一般的に、第一の絶縁層１３０は、以下の加工ステップで堆積されて、薄膜構成要素１２２及び第一のキャパシタ板１３２の両方を覆う。第一の絶縁層１３０は、窒化珪素（ＳｉＮ）であっても良く、又は他の既知の絶縁物質から作られても良い。第二のキャパシタ板１３３は、一般に、導電物質の堆積及び第一の絶縁層１３０の表面状のパターン形成によって形成される。この導電物質は、様々な画素をアドレス指定するために行及び列を有するマトリクス配列表示装置の場合に、図２のデータライン２４を実施するために使用された導電性の列の物質と同じステップで堆積されても良い。導電物質は、金属のような如何なる適切な導電物質であっても良い。
【００２７】
第二の導電素子は、図２の第二の導電素子３４であって、第一の容量性素子の表面に積み重ねられ、第一の容量性素子の第二のキャパシタ板１３３を共有することによって、及び第二の導電層２７の少なくとも一部を有する第三のキャパシタ板によって形成される。第二及び第三のキャパシタ板は、第二の誘電率を有する第二の絶縁層１４０によって分けられている。画素の同じ層において第一及び第二の容量性素子が互いに隣り合うのではなく、互いの表面上で積層することの主な利点は、結果として、これら素子の容量を十分に増大させることができるという点である。容量性素子の容量Ｃは、式Ｃ＝εＡ／ｄによって表わされうる。ここで、εは、板の間にある絶縁物質の誘電率であり、Ａは、板の面積であり、ｄは、板の間の距離である。二つの容量性素子の積層は、キャパシタ板１３２及び１３３の面積の増大を可能にし、これによって容量性素子の容量が増大する。表面放射画素の場合に、電流駆動型表示素子２によって放射された光は、基板を通る必要がない。従って、キャパシタ板は、画素の他の回路素子によって覆われないままとなっている全ての基板領域を十分に覆うだけの大きさにされうる。
【００２８】
容量が大きくなればなるほど、容量性素子は、例えば第一のキャパシタ板１３２を有する導電層と電流供給ライン２６との間の容量のような図２の寄生容量５２である寄生容量の影響に対して頑強となる。閾値電圧への寄生容量の影響は、次の式によって表わすことができる。
【００２９】
ΔＶ＝（Ｃ４２＋Ｃ５２）＊Ｖｔｈ／（Ｃ３２＋Ｃ４２＋Ｃ５２）
ここで、ΔＶは、第一の容量性素子の容量Ｃ３２における寄生容量４２及び５２の夫々の容量Ｃ４２及びＣ５２の影響によって生じたＶｔｈの変化である。この式は、Ｃ３２とＣ４２及びＣ５２との間の容量比が、Ｖｔｈにおける寄生容量の影響を最小限に抑えるように最大にされるべきであることを明らかに示している。
【００３０】
図４で示されているような積層キャパシタ構造を有することが望ましく、このような構造において、二つの容量性素子の一方は、他方よりも大きな容量を有する。これは、第一の絶縁層１３０及び第二の絶縁層１４０に対して異なる誘電率を有する異なる物質を選ぶことによって達成することができる。例えば第一の絶縁層１３０は、相対的に高い誘電率を有するＳｉＮ層であっても良く、第二の絶縁層１４０は、相対的に低い誘電率を有する高分子物質層であっても良い。このようにして、第一の容量性素子は、第二の容量性素子よりも大きな容量を有することになる。明らかに、回路要求に応じて、層は逆にされても良く、この場合には、第二の容量性素子が第一の容量性素子よりも大きな容量を有することになる。
【００３１】
第一の容量性素子及び第二の容量性素子の異なる容量は、第一のキャパシタ板１３２と第二のキャパシタ板１３３との間及び第二のキャパシタ板１３３と第二の導電層２７との間の距離を夫々異なるようにすることでも達成されうる。これは、第一の厚さで第一の絶縁層１３０を、第二の厚さで第二の絶縁層１４０を夫々堆積することによって実現可能である。絶縁層１３０及び１４０は、同じ物質から作られても良く、あるいは、異なる物質で構成されても良い。
【実施例２】
【００３２】
図５は、第二の容量性素子とは異なる容量を有する第一の容量性素子を実現するように第一の絶縁層１３０及び第二の絶縁層１４０に対して異なる厚さを用いる変形例を示している。第一の絶縁層１３０は、第一のキャパシタ板１３２と第二のキャパシタ板１３３との間の第一の厚さ及び薄膜構成要素１２０と切替え可能な素子１２との間の第二の厚さの二つの厚さを有する。第一の厚さは、非常に薄い状態に保たれている。望ましくは、第二の厚さは、切替え可能な素子１２のようなＴＦＴのゲートと半導体物質間との間の誘電体に対して一般的な厚さ、例えば０．３３ミクロンに相当する。これは、例えば、第一の厚さを有する第一の絶縁物質の層を最初に堆積することによって実現可能であって、第一の絶縁物質の層では、薄膜構成要素１２２及び第一のキャパシタ板１３２に対するホールが次のステップでパターン形成される。これらの構造の完成の後には、薄膜構成要素を覆っている層が意図した第二の厚さまで厚くなるように、絶縁層１３０’の堆積が続く。この工程は、第一の絶縁層１３０の薄い部分が、第一の容量性素子の性能の劣化を引き起こすような如何なる金属特性の端を渡る必要が無いことを保証する。しかし、例えば、画素の金属ライン（図示せず。）の十分なステップ範囲を確実にするように、画素の他の部分に更に厚い絶縁層を適用することは有利である。
【００３３】
第一のキャパシタ板１３２と第二のキャパシタ板１３３との間で非常に薄い誘電層を使用する主な利点は、第一の容量性素子の大容量が第一のキャパシタ板１３２及び基板１２０の大部分を覆う第二のキャパシタ板１３３の領域を広げる必要なしに実現可能である点である。これは、基板１２０を介して光を放射する底面放射表示装置に対して特に有利である。キャパシタ板１３２及び１３３の領域を減少させることによって、画素の開口が増大する。これは、底面放射表示装置に対して基板１２０を通る改善された発光効率をもたらす。
【００３４】
この点で、第一及び第二の容量性素子と寄生容量との間の容量比を更に改善するために、図４及び５で示した画素における寄生容量の存在を制限することが有効であることが明らかである。この目的を達成するために、切替え可能な素子１２を覆っている絶縁層１５０は、第一の導電層２８と切替え可能な素子１２の薄膜構成要素１２２との間の如何なる有効な寄生容量の存在も回避するように、実際には可能な限り厚く作られる。絶縁層１５０は、高分子物質層、窒化珪素又は酸化珪素の層のような如何なる既知の適切な絶縁層であっても良い。同じ理由のために、第二の導電層２７は、切替え可能な素子１２の薄膜構成要素１２２上で側面に沿って広げられるべきではない。このように広げることは、第二の導電層２７と切替え可能な素子１２の薄膜構成要素１２２との間の寄生容量を十分に大きくすることになるからである。
【実施例３】
【００３５】
図６は、本発明による他の画素の断面図を示し、寄生容量の影響を制限するための更なる対策が含まれている。図６の断面図は、表示素子２が可視的ではないが、例えば、第一の容量性素子の第一のキャパシタ板１３２から別の切替え可能な素子１４に第一の絶縁層１３０を介して広がっているビアのような導電結合１４４を有する本発明の積層された容量性素子の構造を示している。別の切替え可能な素子１４は、図２のＴＦＴ１４であって、基板１２０の上に薄膜構成要素１４２を有する。薄膜構成要素１４２は、別の切替え可能な素子１４のゲートであっても良い。導電結合１４４は、第一の容量性素子の容量の一部を形成するが、第一の絶縁層１３０を介して広がっているので、導電結合１４４は、第一のキャパシタ板１３２よりも第一の導電層２８と共に更に大きな寄生容量を生じさせうる。第一のキャパシタ板１３２は、第一の導電層２８とは離れている。
【００３６】
この好ましくない寄生容量を低減するために、導電結合１４４は、第二の絶縁層１４０の少なくとも一部を覆っている導電層１６０によって第一の導電層２８から遮断されている。導電層１６０は、例えばビアのような導電結合１６２を介して第二のキャパシタ板１３３に導電結合されている。導電層１６０は、導電物質としてＩＴＯを用いて実現されても良い。この導電物質は、底面放射装置に対して、画素の開口が不利な影響を及ぼされないという利点を有する。しかし、他の導電物質が、特に表面放射表示装置の場合に、同様に使用されても良い。
【００３７】
留意すべきは、上述した実施例は本発明を表わすものであって、限定するものではないこと、及び当業者が特許請求の範囲の適用範囲から外れることなく多数の他の変形例を設計可能であることである。特許請求の範囲において、括弧内に置かれた如何なる参照符号も請求項を限定するように解釈されるべきではない。語「有する」は、請求項に列挙された以外の他の要素又はステップの存在を認めないわけではない。語「一つの」は、このような素子が複数存在することを認めないわけではない。本発明は、幾つかの個別素子を有するハードウェアによって実施可能である。幾つかの手段を列挙している装置に関する請求項において、それらの手段の幾つかはハードウェアの同一の物品によって具現化可能である。特定の手段が相互に異なる従属請求項で挙げられているという事実は、これらの手段の組合せが有利に使用不可能であるということを示すわけではない。
【図面の簡単な説明】
【００３８】
【図１】複数の画素を有する表示装置を概略的に表わした図である。
【図２】従来技術を概略的に表わした図である。
【図３】従来技術を概略的に表わした図である。
【図４】本発明の表示装置の画素の一実施例の断面図である。
【図５】本発明の表示装置の画素の他の実施例の断面図である。
【図６】本発明の表示装置の画素の他の断面図である。
【特許請求の範囲】
【請求項１】
基板の上に載せられた複数の画素を有する表示装置において、
夫々の画素は、
第一の導電層と、前記基板の第一の領域で薄膜構成要素を有する切替え可能な素子を介して電流供給に結合された第二の導電層との間に結合された電流駆動の表示素子と；
前記基板の第二の領域の上にあって、前記薄膜構成要素に導電結合された第一のキャパシタ板と、
前記第一のキャパシタ板の上に置かれた第二のキャパシタ板と、
前記第一のキャパシタ板と前記第二のキャパシタ板との間の第一の絶縁層とを有する第一の容量性素子と；
該第一の容量性素子の第二のキャパシタ板を共有し、該第二のキャパシタ板の上に置かれて、前記第二の導電層の少なくとも一部を有する第三のキャパシタ板と、前記第二のキャパシタ板と前記第三のキャパシタ板との間の第二の絶縁層とを更に有する第二の容量性素子とを有することを特徴とする表示装置。
【請求項２】
前記第一の絶縁層は、前記第二の絶縁層とは異なる厚さを有することを特徴とする、請求項１記載の表示装置。
【請求項３】
前記第一の絶縁層は、前記第一のキャパシタ板の上では第一の厚さを有し、前記薄膜構成要素の上では第二の厚さを有し、
該第一の厚さは、該第二の厚さよりも薄いことを特徴とする、請求項１又は２記載の表示装置。
【請求項４】
前記第一の絶縁層は第一の物質を有し、前記第二の絶縁層は第二の物質を有し、
該第一及び第二の物質は、異なる誘電率を有することを特徴とする、請求項１乃至３のうちいずれか一項記載の表示装置。
【請求項５】
前記第一のキャパシタ板は、別の切替え可能な素子に対する導電結合を有し、該導電結合は、前記第一の絶縁層を介して広がり、
夫々の画素は、前記導電結合と前記第一の導電層との間の容量を減少させるために前記導電結合の上に置かれた前記第二の絶縁層の一部を覆っている導電層を更に有することを特徴とする、請求項１乃至４のうちいずれか一項記載の表示装置。
【請求項６】
前記第二の導電層は、前記薄膜構成要素の上に広がっていないことを特徴とする、請求項１乃至５のうちいずれか一項記載の表示装置。
【請求項１】
基板の上に載せられた複数の画素を有する表示装置において、
夫々の画素は、
第一の導電層と、前記基板の第一の領域で薄膜構成要素を有する切替え可能な素子を介して電流供給に結合された第二の導電層との間に結合された電流駆動の表示素子と；
前記基板の第二の領域の上にあって、前記薄膜構成要素に導電結合された第一のキャパシタ板と、
前記第一のキャパシタ板の上に置かれた第二のキャパシタ板と、
前記第一のキャパシタ板と前記第二のキャパシタ板との間の第一の絶縁層とを有する第一の容量性素子と；
該第一の容量性素子の第二のキャパシタ板を共有し、該第二のキャパシタ板の上に置かれて、前記第二の導電層の少なくとも一部を有する第三のキャパシタ板と、前記第二のキャパシタ板と前記第三のキャパシタ板との間の第二の絶縁層とを更に有する第二の容量性素子とを有することを特徴とする表示装置。
【請求項２】
前記第一の絶縁層は、前記第二の絶縁層とは異なる厚さを有することを特徴とする、請求項１記載の表示装置。
【請求項３】
前記第一の絶縁層は、前記第一のキャパシタ板の上では第一の厚さを有し、前記薄膜構成要素の上では第二の厚さを有し、
該第一の厚さは、該第二の厚さよりも薄いことを特徴とする、請求項１又は２記載の表示装置。
【請求項４】
前記第一の絶縁層は第一の物質を有し、前記第二の絶縁層は第二の物質を有し、
該第一及び第二の物質は、異なる誘電率を有することを特徴とする、請求項１乃至３のうちいずれか一項記載の表示装置。
【請求項５】
前記第一のキャパシタ板は、別の切替え可能な素子に対する導電結合を有し、該導電結合は、前記第一の絶縁層を介して広がり、
夫々の画素は、前記導電結合と前記第一の導電層との間の容量を減少させるために前記導電結合の上に置かれた前記第二の絶縁層の一部を覆っている導電層を更に有することを特徴とする、請求項１乃至４のうちいずれか一項記載の表示装置。
【請求項６】
前記第二の導電層は、前記薄膜構成要素の上に広がっていないことを特徴とする、請求項１乃至５のうちいずれか一項記載の表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公表番号】特表２００６−５２７３９１（Ｐ２００６−５２７３９１Ａ）
【公表日】平成１８年１１月３０日（２００６．１１．３０）
【国際特許分類】
【出願番号】特願２００６−５０８４３３（Ｐ２００６−５０８４３３）
【出願日】平成１６年５月２８日（２００４．５．２８）
【国際出願番号】ＰＣＴ／ＩＢ２００４／００１８６３
【国際公開番号】ＷＯ２００４／１０９６４０
【国際公開日】平成１６年１２月１６日（２００４．１２．１６）
【出願人】（５９００００２４８）コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ (12,071)
【氏名又は名称原語表記】Ｋｏｎｉｎｋｌｉｊｋｅ Ｐｈｉｌｉｐｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｎ．Ｖ．
【住所又は居所原語表記】Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ １，５６２１ ＢＡ Ｅｉｎｄｈｏｖｅｎ， Ｔｈｅ Ｎｅｔｈｅｒｌａｎｄｓ
【Ｆターム（参考）】
【公表日】平成１８年１１月３０日（２００６．１１．３０）
【国際特許分類】
【出願日】平成１６年５月２８日（２００４．５．２８）
【国際出願番号】ＰＣＴ／ＩＢ２００４／００１８６３
【国際公開番号】ＷＯ２００４／１０９６４０
【国際公開日】平成１６年１２月１６日（２００４．１２．１６）
【出願人】（５９００００２４８）コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ (12,071)
【氏名又は名称原語表記】Ｋｏｎｉｎｋｌｉｊｋｅ Ｐｈｉｌｉｐｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｎ．Ｖ．
【住所又は居所原語表記】Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ １，５６２１ ＢＡ Ｅｉｎｄｈｏｖｅｎ， Ｔｈｅ Ｎｅｔｈｅｒｌａｎｄｓ
【Ｆターム（参考）】
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