【課題】故障診断方法、装置及びプログラムにおいて、半導体装置の故障レポートから得られる故障候補数が比較的少ない場合でも統計的解析の精度の低下を防止可能とする。
【解決手段】故障レポート５と故障要因となる特徴とに基づいて統計的解析を行う故障診断を行う半導体装置の故障診断方法において、故障要因となる特徴の１種類の特徴を指標として半導体装置の回路情報９をＫ×Ｎ個のグループに分割すると共に、各グループに属する部分回路の特徴量の総和を計算した計算結果を含む学習サンプルのリストを出力し、学習サンプルのリストに基づいて学習処理を行うことで各特徴の故障への寄与度を計算すると共に、寄与度が一定値以上の特徴のランキングを計算して、故障要因を含み特徴のランキングを示す故障要因情報を出力する処理をコンピュータに実行させる。 （もっと読む）

【課題】ＣＰＵの論理検証に用いる検証シナリオ、及び期待値の生成負荷を抑える。
【解決手段】ＲＴＬ記述されたＣＰＵの論理検証のためのテストプログラムを生成する論理検証シナリオ生成装置であって、テストライブラリと、期待値フォーマット記憶部と、検証命令アドレス、前命令空間、後命令空間、データ空間、分岐命令空間、スタック空間とを有するメモリモジュールであって、テストライブラリから順次選択した検証命令と前後命令組合せとに基づいて、検証命令アドレスに検証命令を、前命令空間に前命令を、後命令空間に後命令を記憶し、前命令が分岐命令である場合に前命令の分岐先アドレスに検証命令アドレスを記憶したメモリモジュールをテストプログラムとして生成するテストプログラム生成部と、テストプログラムの各命令について期待値フォーマットを取得し、当該命令をデコードしたデコード情報に基づいて期待値を生成する期待値生成部と、を有する。 （もっと読む）

【課題】内蔵の記憶装置の試験回路を自動的に作成し、その試験回路を用いて記憶装置の試験を自動的に行うことで、記憶装置の試験にかかる時間を短縮することが可能なプログラム可能論理デバイスを提供する。
【解決手段】データを記憶する記憶部１を備える。論理回路記憶部２は、記憶部１への書き込み及び読み出しを伴うデータ処理を行う論理回路である内部回路を格納する。部品回路記憶部５は、記憶部１の試験のための部品回路を予め記憶しておく。ピン情報記憶部３は、記憶部１のピン情報を取得する。試験部４は、ピン情報及び部品回路を基にメモリ試験回路を生成し論理回路記憶部２に格納させ、メモリ試験回路を用いて記憶部１の試験を行う。 （もっと読む）

【課題】バーンイン試験に要する全体的な時間を短縮する。
【解決手段】バーンインボードＢＩＢ上に、プログラマブルロジック装置１５０を設け、バーンイン試験の際には、このプログラマブルロジック装置１５０に、テストパターン信号と論理値を供給する。テストパターン信号は、プログラマブルロジック装置１５０から、さらに複数の被試験デバイスＤＵＴに供給され、被試験デバイスＤＵＴからの出力信号は、プログラマブルロジック装置１５０で論理値と比較され、その比較結果は、試験結果として、プログラマブルロジック装置１５０に格納される。このため、テスト制御装置１００から、高い周波数でテストパターン信号を供給することができ、また、テスト制御装置１００が被試験デバイスＤＵＴからの出力信号を直接読み込む必要が無くなる。 （もっと読む）

【課題】簡易な構成により、検査対象装置のシリアルインターフェースの検査を容易化する。
【解決手段】検査装置１０は、第一ビット長のパラレル信号をシリアル信号に変換し、該シリアル信号を外部に出力するＤＵＴ（検査対象装置）２０を検査するものであって、ＤＵＴ２０は、検査の際、後述する排他的論理和の各値から成るパターンが、第二ビット長を有する所定パターンとなるように構成されている検査用データを、シリアル信号に変換するものであり、検査用データが変換されたシリアル信号をＤＵＴ２０から受信する信号受信部１１と、該受信したシリアル信号を、任意のビット位置から順次、第二ビット長のパラレル信号に変換するシリアルパラレル変換部１２と、整数個連続して変換された第二ビット長のパラレル信号のそれぞれにおける、同一ビット位置のビット値の排他的論理和を、全てのビット位置について算出する演算部１４とを備える。 （もっと読む）

【課題】ロット間のばらつきやウェハ面内のばらつきがある場合でも、高精度で良品／不良品の判定を行なうことが可能な試験装置を提供すること。
【解決手段】基準空間作成部２２は、第１のロットの良品チップの試験データからウェハ内のチップに付されたチップ番号別に基準空間を作成する。基準値抽出部２５は、基準空間作成部２２によって作成された基準空間に対応する第１のロットの不良品チップの試験データから、基準空間のそれぞれに対して有効な試験項目およびその試験項目に対応する良否判定の基準値を抽出する。そして、良否判定部２６は、基準空間のそれぞれに対するマハラノビスの距離の平均をチップ番号別に算出し、平均値が最小となる基準空間に対応する基準値を用いて第２のロットのチップの良否を判定する。したがって、ロット間のばらつきやウェハ面内のばらつきがある場合でも、高精度で良品／不良品の判定を行なうことが可能となる。 （もっと読む）

【課題】検査プログラムと製品プログラムを別々に記憶することにより、検査プログラムによる効率のよい検査を可能としながら、製品プログラムに対する検査も行えるようにする。
【解決手段】基板検査装置（基板チェッカ）２０は、検査プログラムを記憶した検査用メモリ３２を備える。基板チェッカ２４に接続される検査対象基板２０は、製品プログラムを記憶した製品用メモリ３１を備える。基板チェッカ２４の検査制御部３３は、検査時に検査対象基板２０のＣＰＵ２３と製品用メモリ３１とを結ぶラインを遮断し、ＣＰＵ２３と検査用メモリ３２とを結ぶラインを形成する。検査対象基板２０において動作するプログラムが製品プログラムから検査プログラムに切り替わり、検査プログラムによる基板の検査が行われる。 （もっと読む）

【課題】テストプログラムの記述が誤っている場合でも、ＤＵＴ１００を破壊や損傷から保護することができる半導体試験装置を実現する。
【解決手段】被試験対象デバイスに電圧または電流を印加して試験を行う半導体試験装置において、被試験対象デバイスを試験する試験内容が記述されたテストプログラムと被試験対象デバイスに印加できる電圧または電流の許容範囲が記述されたシステム特性記述ファイルとを記憶する記憶部と、テストプログラムとシステム特性記述ファイルとを記憶部から取得し、テストプログラム実行時に許容範囲に基づいてテストプログラムの設定をチェックし、設定が許容範囲を超えていた場合にユーザにエラーを通知するテスタ制御部と
を備える。 （もっと読む）

【課題】プログラマブル回路の構成を効率よくプログラムできる試験装置を提供する。
【解決手段】 被試験デバイスを試験する試験装置であって、プログラマブル回路を搭載し、プログラマブル回路の動作により被試験デバイスを試験する試験ボードと、プログラマブル回路の回路構成をプログラムするためのコンフィギュレーションデータを記憶するコンフィギュレーションメモリを搭載する制御ボードと、を備える試験装置を提供する。プログラマブル回路は、制御ボードのコンフィギュレーションメモリから読み出されたコンフィギュレーションデータに応じて内部の回路を構成してよい。 （もっと読む）

【課題】半導体試験装置のピンリソースを効率的に使用できる半導体試験方法および半導体試験システムを提供する。
【解決手段】実施形態によれば、半導体試験装置により、同一種類の半導体装置の各々に複数のテスト項目の電気的試験を行う半導体試験方法が開示される。この方法は、前記複数のテスト項目を、前記半導体試験装置の所定数のピンを使用して試験可能なテスト項目群と、前記所定数より少ない数のピンを使用して試験可能なＭ−１（Ｍは２以上の整数）個のテスト項目群と、のＭ個のテスト項目群に分けて、前記各テスト項目群を試験するそれぞれのピン接続を、前記半導体試験装置とＭ個の前記半導体装置との間で行い、前記ピン接続を行った後、前記半導体試験装置により、前記各テスト項目群の試験を同時に行う、ことを特徴とする。 （もっと読む）

【課題】テストプログラムやテストデータの機密性を保持することが可能な半導体試験システムを実現する。
【解決手段】テストプログラムに基づいて被試験対象デバイスの試験を行い、試験で得られたテストデータを管理する半導体試験システムにおいて、暗号化されたテストプログラムをパスワードを用いて復号化し、復号化されたテストプログラムに基づいて被試験対象デバイスの試験を行い、試験で得られたテストデータをパスワードを用いて暗号化して送信する半導体試験装置と、パスワードを発行し、テストプログラムをパスワードを用いて暗号化して半導体試験装置に送信し、半導体試験装置から受信した暗号化されたテストデータをパスワードを用いて復号化する量産サーバとを備える。 （もっと読む）

【課題】内部の電圧変化を原因とする不具合が発生した場合であっても、その不具合の原因特定を容易にする半導体装置を提供する。
【解決手段】半導体装置の構成として、測定対象信号の伝播速度を測定する伝播速度測定部と、前記伝播速度の測定結果を基に電圧変化が発生したか否かを判断する電圧変化判断部とを備え、前記電圧変化判断部は、前記電圧変化が発生したと判断した場合、前記電圧変化の発生履歴を内部或いは外部に設けられた記憶部に保存する、という構成を採用する。 （もっと読む）

【課題】プロービングの精度を向上する。
【解決手段】プロービング機構と、制御部と、理論上のプロービング位置と実際のプロービング位置との間の離間距離に基づいてプロービング処理において指定するプローブ２１の移動量を補正するための補正値を算出する演算部とを備え、制御部は、接離方向に沿った移動量が互いに異なる第１の移動量および第２の移動量を指定してプロービング機構に対して第１プロービング処理および第２プロービング処理を実行させ、演算部は、第１プロービング処理および第２プロービング処理における平面方向に沿った離間距離の差分値（Ｇｘｔ）と、両プロービング処理の各々における表面に対して垂直な方向に沿ったプローブ２１の移動量の差分値（差分値Ｔｇ１）とに基づいてテスト基板１００の表面に対する接離方向の傾斜角度（θｘ）を特定すると共に、傾斜角度に基づいて補正値を補完する。 （もっと読む）

【課題】旧型のＬＳＩテスターには、ＤＵＴから出力される信号の周波数測定機能を持たないものがある。このようなＬＳＩテスターを用いて、ＤＵＴの周期または周波数特性を測定する場合には、外付けの周波数測定器を含む測定装置を別途購入し、ＬＳＩテスターと組み合わせて測定することが必要となるが、新たなテスト用追加回路や、周波数測定器を追加することが必要となるため、その分コストが上昇する。また外付け回路を制御する為のプログラムを作成する必要が生ずる。
【解決手段】旧型のＬＳＩテスターが備える、ＤＵＴの出力と期待値との一致／不一致を判定する機能を用いて周波数を測定する。ＤＵＴからの信号がＬからＨに変わった時にカウントを始め、ＨからＬに変わるまでのカウント数を調べた後、ＬからＨに変わるまでのカウント数を調べ、加算する。そして加算したカウント数と基本クロックの周期とを元に周波数を算出する。 （もっと読む）

【課題】従来の半導体集積回路は、精度の高い静止電源電流測定を行うことができない等の問題があった。
【解決手段】本発明にかかる半導体集積回路は、電源ＶＤＤ１によって駆動される内部回路の静止電源電流測定を行うＩＤＤＱ測定回路１１０を備え、ＩＤＤＱ測定回路１１０は、電源ＶＤＤ１に流れる電流を電圧に変換し、比較電圧を生成する電流電圧変換回路１１１と、電源ＶＤＤ１とは異なる電源ＶＤＤ２に基づいて基準電圧を生成する判定電圧生成部１１２と、比較電圧と基準電圧とを比較し、比較結果を出力するコンパレータ１１３と、を備える。このような構成により、精度の高い静止電源電流測定を実行することができる。 （もっと読む）

【課題】 本発明の課題は、半導体集積回路の試験装置が試験パタンデータを生成して半導体集積回路へ書き込むことを目的とする。
【解決手段】 上記課題は、半導体集積回路のメモリへの書き込みを試験するための試験パタンデータを生成するパタンデータ生成手段と、前記試験パタンデータを前記半導体集積回路の該試験パタンデータを格納する記憶領域へ書き込む書き込み手段と、を有することを特徴とする半導体集積回路の試験装置により達成される。 （もっと読む）

【課題】ＬＳＩ等の半導体装置内部の信号の遷移を容易に確認することが可能な解析システム及び半導体装置を提供すること。
【解決手段】半導体装置の内部において、解析対象となる内部信号が入力され、内部信号の遷移を検出すると所定のコードに変換して出力するとともに、内部信号の遷移を報知する報知信号を出力する符号化回路と、半導体装置の内部において、符号化回路から出力されるコードを格納する内部メモリと、半導体装置の外部において、符号化回路から出力される報知信号が入力され、内部信号の遷移タイミングを計時する計時回路と、半導体装置の外部において、計時回路で計時された時間情報を格納する外部メモリと、を備える。 （もっと読む）

【課題】ＩＣテスタにおいて、オーバーレンジすることなく高精度レンジで波形測定を行なえるようにする。
【解決手段】多階調電圧を出力するＩＣを試験するＩＣテスタであって、ＩＣの出力電圧から減算するオフセット電圧を発生するオフセット電圧発生器と、オフセット電圧が減算された出力電圧をディジタイズして得られた値を測定データとするＡ／Ｄ変換器と、ＩＣにテストパターンを出力して得られた測定データに基づく測定値を格納する試験を、オフセット電圧を変化させて複数回行ない、オーバーレンジおよびアンダーレンジが発生していない測定値を抽出する高精度波形測定制御部とを備えたＩＣテスタ。 （もっと読む）

【課題】自由なパターンを用いて正確にストローブ信号のタイミング精度の測定を行うことを目的とする。
【解決手段】コンパレータ部１３を設けた試験部４と、測定対象ストローブ信号の発生タイミングのみに同期したドライバイネーブル信号を発生させるパターンをレート信号ごとに記憶するパターンデータ記憶部１と、測定対象ストローブ信号およびドライバイネーブル信号を出力するパターン出力部１１と、レート信号よりも短い周期のシステムクロック信号のタイミングで動作を行い、ストローブ同期信号に基づいてコンパレータ部１３に入力させる測定用信号を出力し、この測定用信号に与える遅延量を変化させる試験部４に着脱可能な測定用信号発生部６とを備え、コンパレータ部１３は測定対象ストローブ信号のタイミングで測定用信号を期待値と比較して、測定対象ストローブ信号のタイミング精度を測定している。 （もっと読む）

【課題】高精度なマルチストローブ回路を提供する。
【解決手段】Ｎ個（Ｎは自然数）の第１遅延素子Ｄ１は多段接続され、被試験信号Ｓ１に対し１段ごとに遅延を与える。Ｎ個の第２遅延素子Ｄ２は多段接続され、基準となるストローブ信号ＳＴＲＢに対し１段ごとに遅延を与え、マルチストローブ信号ＳＴＲＢ_１〜ＳＴＲＢ_Ｎを生成する。ｉ段目のラッチ素子Ｌ_ｉは、被試験信号Ｓ１_ｉを、ストローブ信号ＳＴＲＢ_ｉのタイミングでラッチする。遅延量調節部２０は、キャリブレーション時に、ｉ（ｉは自然数）を１からＮまでインクリメントしながら、ｉ段目のラッチ素子Ｌ_ｉに入力される被試験信号Ｓ１_ｉとストローブ信号ＳＴＲＢ_ｉのエッジのタイミングが一致するように、ｉ段目の第１遅延素子Ｄ１_ｉと第２遅延素子Ｄ２_ｉの少なくとも一方の遅延量を調節する。続いて遅延量調節部２０は、第１遅延素子Ｄ１および第２遅延素子Ｄ２の少なくとも一方のすべてのステージの遅延量を、所定量だけ変化させる。 （もっと読む）