解析システム及び半導体装置
【課題】ＬＳＩ等の半導体装置内部の信号の遷移を容易に確認することが可能な解析システム及び半導体装置を提供すること。
【解決手段】半導体装置の内部において、解析対象となる内部信号が入力され、内部信号の遷移を検出すると所定のコードに変換して出力するとともに、内部信号の遷移を報知する報知信号を出力する符号化回路と、半導体装置の内部において、符号化回路から出力されるコードを格納する内部メモリと、半導体装置の外部において、符号化回路から出力される報知信号が入力され、内部信号の遷移タイミングを計時する計時回路と、半導体装置の外部において、計時回路で計時された時間情報を格納する外部メモリと、を備える。
【解決手段】半導体装置の内部において、解析対象となる内部信号が入力され、内部信号の遷移を検出すると所定のコードに変換して出力するとともに、内部信号の遷移を報知する報知信号を出力する符号化回路と、半導体装置の内部において、符号化回路から出力されるコードを格納する内部メモリと、半導体装置の外部において、符号化回路から出力される報知信号が入力され、内部信号の遷移タイミングを計時する計時回路と、半導体装置の外部において、計時回路で計時された時間情報を格納する外部メモリと、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、ＬＳＩ等の半導体装置の解析システム及び半導体装置に関する。
【背景技術】
【０００２】
従来、ＬＳＩを含んだシステムの開発において、ソフトウェア開発の視点から、プログラムカウンタ、フラグレジスタ、メモリ領域などを、ＩＣＥ（In-Circuit Emulator）を介してモニタすることで動作解析が行われている。また、ハードウェア開発の視点からは、ボード上の主要信号をロジックアナライザ、オシロスコープ等でモニタすることで信号の変化の解析が行われている。
【０００３】
これに関連して、デバッグの効率を向上させるための構成が提案されている。例えば、イベントの発生毎に、イベントの内容に加えて時間情報をメモリに格納する構成が知られている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平６−１３９１１６号公報
【特許文献２】特開２００４−８６４４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、近年の高集積化に伴って一つのＬＳＩ上に必要な機能のほとんどが実装された結果、主要信号がチップ内部に集約されてしまい、ロジックアナライザ等で信号をモニタすることができなくなってしまった。これに対して、モニタしたい信号の数だけ専用端子を設けて主要信号をチップ外部に出力することも考えられるが、コストなどの問題がある。
【０００６】
また、イベント発生時の時間情報をチップ内部のメモリ領域に格納する場合、時間の検出精度に応じてカウンタの桁数が増加し、時間情報を格納するために必要となるメモリ領域が増大する。そのため、時間の検出精度を向上させることが困難である。
【０００７】
本願は、ＬＳＩ等の半導体装置内部の信号の遷移を容易に確認することが可能な解析システム及び半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本願に開示されている半導体装置の解析システムは、前記半導体装置の内部において、解析対象となる内部信号が入力され、前記内部信号の遷移を検出すると所定のコードに変換して出力するとともに、前記内部信号の遷移を報知する報知信号を出力する符号化回路と、前記半導体装置の内部において、前記符号化回路から出力される前記コードを格納する内部メモリと、前記半導体装置の外部において、前記符号化回路から出力される前記報知信号が入力され、前記内部信号の遷移タイミングを計時する計時回路と、前記半導体装置の外部において、前記計時回路で計時された時間情報を格納する外部メモリと、を備える。
【発明の効果】
【０００９】
開示の半導体装置の解析システム、半導体装置によれば、内部信号の遷移を容易に確認することができ、デバッグの効率を向上させることができる。
【図面の簡単な説明】
【００１０】
【図１】実施形態の一例を示すブロック図である。
【図２】エンコーダ回路の具体例を示すブロック図である。
【図３】エッジ検出部の動作例を示すタイミングチャートである。
【図４】デバッグ時の内部動作例を示すタイミングチャートである。
【図５】イベント検出時の各データ及びその格納状態の一例を示す図である。
【図６】信号の遷移を再現したＰＣ画面の表示例を示す図である。
【発明を実施するための形態】
【００１１】
図１は、解析システムの全体構成について、実施形態の一例を示すブロック図である。マイクロコントローラ１０は、エンコーダ回路１１を備える。エンコーダ回路１１には、機能ブロックＦ１〜Ｆ５から出力されるイベント信号１〜５が入力される。エンコーダ回路１１は、イベント信号１〜５の遷移を検出すると、イベント番号とイベントトリガとを出力する。
【００１２】
図２を参照して、エンコーダ回路１１におけるイベント番号及びイベントトリガの生成について説明する。図２は、エンコーダ回路１１の具体例を示すブロック図である。エンコーダ回路１１は、エッジ検出部Ｅ１〜Ｅ５、エンコード部５１、ＯＲゲート５２を備える。エッジ検出部Ｅ１〜Ｅ５には、それぞれイベント信号１〜５が入力される。エッジ検出部Ｅ１〜Ｅ５は、イベント信号１〜５について立上りエッジ、立下りエッジを検出し、検出結果をエンコード部５１、ＯＲゲート５２に出力する。
【００１３】
図３を参照して、エッジ検出部Ｅ１〜Ｅ５におけるエッジの検出について説明する。図３は、エッジ検出部Ｅ１〜Ｅ５の動作例を示すタイミングチャートである。エッジ検出部は、入力されたイベント信号Ａに対して遅延を付加した遅延信号Ｂを生成し、さらに遅延信号Ｂについて論理を反転させた遅延反転信号ＸＢを生成する。そして、エッジ検出部は、イベント信号Ａと遅延反転信号ＸＢとの論理積をとったＡＮＤ信号Ａ（ＸＢ）を、イベント信号Ａの立上りの検出結果とする。また、エッジ検出部は、イベント信号Ａと遅延反転信号ＸＢとの否定論理和をとったＮＯＲ信号Ｘ（Ａ＋ＸＢ）を、イベント信号Ａの立下りの検出結果とする。
【００１４】
再び図２を参照して、エンコーダ回路１１の説明を続ける。エンコード部５１は、エッジ検出部Ｅ１〜Ｅ５から出力される検出結果を、各イベント信号１〜５の立上り、立下りそれぞれに１対１で対応するエンコード値に変換し、イベント番号として出力する。また、ＯＲゲート５２は、エッジ検出部Ｅ１〜Ｅ５から出力される検出結果の論理和を、イベントトリガとして出力する。
【００１５】
図１に戻り、解析システムの全体構成について説明する。エンコーダ回路１１から出力されるイベント番号は、ＦＩＦＯ（First In, First Out）メモリであるメモリ領域１２に格納される。エンコーダ回路１１から出力されるイベントトリガは、マイクロコントローラ１０の外部端子を介して外部計測回路２０に入力される。外部計測回路２０は、マイクロコントローラ１０の内部信号であるイベント信号１〜５の遷移タイミングを把握するために、イベントトリガ入力時の時間を計測し、その時間情報を格納する。外部計測回路２０は、ＣＰＵ１３の動きを解析するためにデバッグユニット１４との間で制御信号をやり取りし、プログラムカウンタ、フラグレジスタ、メモリ領域などをホストＰＣ３０上でモニタ可能にするＩＣＥの機能の一部として構成することができる。
【００１６】
上記の構成を有する解析システムの作用、効果について説明する。図４は、デバッグ時のマイクロコントローラ１０内部の動作例を示すタイミングチャートである。イベント信号１がＬレベルからＨレベルに立ち上がると、前述のように、エンコーダ回路１１のエッジ検出部Ｅ１が立上りを検出する。その検出結果に基づいて、エンコーダ回路１１のエンコード部５１は、イベント信号１の立上りに対応付けられたコードである“０１ｈ”を、イベント番号として出力する。また、エンコーダ回路１１のＯＲゲート５２からイベントトリガが出力される。以降も同様にして、各イベント信号１〜５の遷移に応じて、対応するイベント番号とイベントトリガとが出力される。
【００１７】
イベント番号は、前述のように、ＦＩＦＯメモリであるメモリ領域１２に格納される。また、イベントトリガは外部計測回路２０に入力され、イベント信号１〜５の遷移タイミングを示す時間情報が格納される。図５は、図４の動作例に対応して、イベント検出時の各データ及びその格納状態の一例を示す図である。図５に示されるように、イベント番号は、出力された順に、ＦＩＦＯメモリであるメモリ領域１２に格納される。また、外部計測回路２０は、イベントトリガが入力された時間の計測結果を、イベント信号１〜５の遷移タイミングを示す時間情報として格納する。
【００１８】
デバッグ対象となる一連の動作が終了した後、メモリ領域１２と外部計測回路２０とに格納されている各データがホストＰＣ３０に取り込まれる。ホストＰＣ３０は、取り込んだデータに基づいて信号波形を再現する。図６は、図５のデータを基に、イベント信号１〜５の遷移を再現したホストＰＣ３０の画面表示例を示す図である。ホストＰＣ３０は、ＦＩＦＯメモリであるメモリ領域１２からイベント番号を取り出し、外部計測回路２０の時間情報と順次対応させていく。これにより、ホストＰＣ３０は、ロジックアナライザ等によるモニタと同様に、詳細な信号波形を再現する。また、図６に示されるように、一般的なＩＣＥの既存機能によってアドレスバスやデータバスの情報を再現し、イベント信号１〜５の遷移と並べて表示するようにしてもよい。
【００１９】
以上、詳細に説明したように、前記実施形態によれば、イベント番号によってどの信号が遷移したのかを把握し、イベントトリガに基づく時間情報によっていつ遷移したのかを把握する。これにより、ＬＳＩ内部の信号の遷移を容易に確認することができ、デバッグの効率を向上させることができる。また、前記実施形態では、図５に示されるように、チップ内部に退避するデータとチップ外部に退避するデータとが区別される。データ量（ビット長）の少ないイベント番号は、チップ内部のメモリ領域１２に格納される。これにより、解析対象となる信号の数に応じてチップ外部に出力するための専用端子を設ける必要がなくなる。一方、データ量（ビット長）の多いイベント発生時の時間情報は、チップ外部の外部計測回路２０に格納される。これにより、マイクロコントローラ１０内部に時間情報を格納するためのメモリ領域を設ける必要がなくなる。マイクロコントローラ１０はチップ外部にイベントトリガのみを出力すればよく、外部計測回路２０次第で時間の検出精度を容易に向上させることができる。前記実施形態によれば、デバッグ専用回路の規模を最小限に抑えることができ、コストアップも抑えることができる。
【００２０】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内での種々の改良、変更が可能であることは言うまでもない。
【００２１】
例えば、メモリ領域１２はＦＩＦＯメモリに限定されない。予め格納順を定めておくなどして、メモリ領域１２に格納されるイベント番号と外部計測回路２０に格納される時間情報とが互いに対応付けができるような構成であればよい。また、外部計測回路２０が計測した時間情報を、ホストＰＣ３０に退避するようにしてもよい。
【００２２】
その他、各イベント信号１〜５の間でエッジが重なるような場合については、例えば、どの信号を優先するかを予め定めておくようにすればよい。
【００２３】
尚、マイクロコントローラ１０は、半導体装置の一例である。イベント信号１〜５は、それぞれ内部信号の一例である。イベント番号は、コードの一例である。イベントトリガは、報知信号の一例である。エンコーダ回路１１は、符号化回路の一例である。メモリ領域１２は、内部メモリの一例である。外部計測回路２０は、計時回路及び外部メモリの一例である。エッジ検出部Ｅ１〜Ｅ５は、エッジ検出部の一例である。エンコード部５１は、エンコード部の一例である。ＯＲゲート５２は、論理演算部の一例である。
【符号の説明】
【００２４】
１０ マイクロコントローラ
１１ エンコーダ回路
１２ メモリ領域
１３ ＣＰＵ
１４ デバッグユニット
２０ 外部計測回路
３０ ホストＰＣ
５１ エンコード部
５２ ＯＲゲート
Ｅ１〜Ｅ５ エッジ検出部
Ｆ１〜Ｆ５ 機能ブロック
【技術分野】
【０００１】
本願は、ＬＳＩ等の半導体装置の解析システム及び半導体装置に関する。
【背景技術】
【０００２】
従来、ＬＳＩを含んだシステムの開発において、ソフトウェア開発の視点から、プログラムカウンタ、フラグレジスタ、メモリ領域などを、ＩＣＥ（In-Circuit Emulator）を介してモニタすることで動作解析が行われている。また、ハードウェア開発の視点からは、ボード上の主要信号をロジックアナライザ、オシロスコープ等でモニタすることで信号の変化の解析が行われている。
【０００３】
これに関連して、デバッグの効率を向上させるための構成が提案されている。例えば、イベントの発生毎に、イベントの内容に加えて時間情報をメモリに格納する構成が知られている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平６−１３９１１６号公報
【特許文献２】特開２００４−８６４４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、近年の高集積化に伴って一つのＬＳＩ上に必要な機能のほとんどが実装された結果、主要信号がチップ内部に集約されてしまい、ロジックアナライザ等で信号をモニタすることができなくなってしまった。これに対して、モニタしたい信号の数だけ専用端子を設けて主要信号をチップ外部に出力することも考えられるが、コストなどの問題がある。
【０００６】
また、イベント発生時の時間情報をチップ内部のメモリ領域に格納する場合、時間の検出精度に応じてカウンタの桁数が増加し、時間情報を格納するために必要となるメモリ領域が増大する。そのため、時間の検出精度を向上させることが困難である。
【０００７】
本願は、ＬＳＩ等の半導体装置内部の信号の遷移を容易に確認することが可能な解析システム及び半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本願に開示されている半導体装置の解析システムは、前記半導体装置の内部において、解析対象となる内部信号が入力され、前記内部信号の遷移を検出すると所定のコードに変換して出力するとともに、前記内部信号の遷移を報知する報知信号を出力する符号化回路と、前記半導体装置の内部において、前記符号化回路から出力される前記コードを格納する内部メモリと、前記半導体装置の外部において、前記符号化回路から出力される前記報知信号が入力され、前記内部信号の遷移タイミングを計時する計時回路と、前記半導体装置の外部において、前記計時回路で計時された時間情報を格納する外部メモリと、を備える。
【発明の効果】
【０００９】
開示の半導体装置の解析システム、半導体装置によれば、内部信号の遷移を容易に確認することができ、デバッグの効率を向上させることができる。
【図面の簡単な説明】
【００１０】
【図１】実施形態の一例を示すブロック図である。
【図２】エンコーダ回路の具体例を示すブロック図である。
【図３】エッジ検出部の動作例を示すタイミングチャートである。
【図４】デバッグ時の内部動作例を示すタイミングチャートである。
【図５】イベント検出時の各データ及びその格納状態の一例を示す図である。
【図６】信号の遷移を再現したＰＣ画面の表示例を示す図である。
【発明を実施するための形態】
【００１１】
図１は、解析システムの全体構成について、実施形態の一例を示すブロック図である。マイクロコントローラ１０は、エンコーダ回路１１を備える。エンコーダ回路１１には、機能ブロックＦ１〜Ｆ５から出力されるイベント信号１〜５が入力される。エンコーダ回路１１は、イベント信号１〜５の遷移を検出すると、イベント番号とイベントトリガとを出力する。
【００１２】
図２を参照して、エンコーダ回路１１におけるイベント番号及びイベントトリガの生成について説明する。図２は、エンコーダ回路１１の具体例を示すブロック図である。エンコーダ回路１１は、エッジ検出部Ｅ１〜Ｅ５、エンコード部５１、ＯＲゲート５２を備える。エッジ検出部Ｅ１〜Ｅ５には、それぞれイベント信号１〜５が入力される。エッジ検出部Ｅ１〜Ｅ５は、イベント信号１〜５について立上りエッジ、立下りエッジを検出し、検出結果をエンコード部５１、ＯＲゲート５２に出力する。
【００１３】
図３を参照して、エッジ検出部Ｅ１〜Ｅ５におけるエッジの検出について説明する。図３は、エッジ検出部Ｅ１〜Ｅ５の動作例を示すタイミングチャートである。エッジ検出部は、入力されたイベント信号Ａに対して遅延を付加した遅延信号Ｂを生成し、さらに遅延信号Ｂについて論理を反転させた遅延反転信号ＸＢを生成する。そして、エッジ検出部は、イベント信号Ａと遅延反転信号ＸＢとの論理積をとったＡＮＤ信号Ａ（ＸＢ）を、イベント信号Ａの立上りの検出結果とする。また、エッジ検出部は、イベント信号Ａと遅延反転信号ＸＢとの否定論理和をとったＮＯＲ信号Ｘ（Ａ＋ＸＢ）を、イベント信号Ａの立下りの検出結果とする。
【００１４】
再び図２を参照して、エンコーダ回路１１の説明を続ける。エンコード部５１は、エッジ検出部Ｅ１〜Ｅ５から出力される検出結果を、各イベント信号１〜５の立上り、立下りそれぞれに１対１で対応するエンコード値に変換し、イベント番号として出力する。また、ＯＲゲート５２は、エッジ検出部Ｅ１〜Ｅ５から出力される検出結果の論理和を、イベントトリガとして出力する。
【００１５】
図１に戻り、解析システムの全体構成について説明する。エンコーダ回路１１から出力されるイベント番号は、ＦＩＦＯ（First In, First Out）メモリであるメモリ領域１２に格納される。エンコーダ回路１１から出力されるイベントトリガは、マイクロコントローラ１０の外部端子を介して外部計測回路２０に入力される。外部計測回路２０は、マイクロコントローラ１０の内部信号であるイベント信号１〜５の遷移タイミングを把握するために、イベントトリガ入力時の時間を計測し、その時間情報を格納する。外部計測回路２０は、ＣＰＵ１３の動きを解析するためにデバッグユニット１４との間で制御信号をやり取りし、プログラムカウンタ、フラグレジスタ、メモリ領域などをホストＰＣ３０上でモニタ可能にするＩＣＥの機能の一部として構成することができる。
【００１６】
上記の構成を有する解析システムの作用、効果について説明する。図４は、デバッグ時のマイクロコントローラ１０内部の動作例を示すタイミングチャートである。イベント信号１がＬレベルからＨレベルに立ち上がると、前述のように、エンコーダ回路１１のエッジ検出部Ｅ１が立上りを検出する。その検出結果に基づいて、エンコーダ回路１１のエンコード部５１は、イベント信号１の立上りに対応付けられたコードである“０１ｈ”を、イベント番号として出力する。また、エンコーダ回路１１のＯＲゲート５２からイベントトリガが出力される。以降も同様にして、各イベント信号１〜５の遷移に応じて、対応するイベント番号とイベントトリガとが出力される。
【００１７】
イベント番号は、前述のように、ＦＩＦＯメモリであるメモリ領域１２に格納される。また、イベントトリガは外部計測回路２０に入力され、イベント信号１〜５の遷移タイミングを示す時間情報が格納される。図５は、図４の動作例に対応して、イベント検出時の各データ及びその格納状態の一例を示す図である。図５に示されるように、イベント番号は、出力された順に、ＦＩＦＯメモリであるメモリ領域１２に格納される。また、外部計測回路２０は、イベントトリガが入力された時間の計測結果を、イベント信号１〜５の遷移タイミングを示す時間情報として格納する。
【００１８】
デバッグ対象となる一連の動作が終了した後、メモリ領域１２と外部計測回路２０とに格納されている各データがホストＰＣ３０に取り込まれる。ホストＰＣ３０は、取り込んだデータに基づいて信号波形を再現する。図６は、図５のデータを基に、イベント信号１〜５の遷移を再現したホストＰＣ３０の画面表示例を示す図である。ホストＰＣ３０は、ＦＩＦＯメモリであるメモリ領域１２からイベント番号を取り出し、外部計測回路２０の時間情報と順次対応させていく。これにより、ホストＰＣ３０は、ロジックアナライザ等によるモニタと同様に、詳細な信号波形を再現する。また、図６に示されるように、一般的なＩＣＥの既存機能によってアドレスバスやデータバスの情報を再現し、イベント信号１〜５の遷移と並べて表示するようにしてもよい。
【００１９】
以上、詳細に説明したように、前記実施形態によれば、イベント番号によってどの信号が遷移したのかを把握し、イベントトリガに基づく時間情報によっていつ遷移したのかを把握する。これにより、ＬＳＩ内部の信号の遷移を容易に確認することができ、デバッグの効率を向上させることができる。また、前記実施形態では、図５に示されるように、チップ内部に退避するデータとチップ外部に退避するデータとが区別される。データ量（ビット長）の少ないイベント番号は、チップ内部のメモリ領域１２に格納される。これにより、解析対象となる信号の数に応じてチップ外部に出力するための専用端子を設ける必要がなくなる。一方、データ量（ビット長）の多いイベント発生時の時間情報は、チップ外部の外部計測回路２０に格納される。これにより、マイクロコントローラ１０内部に時間情報を格納するためのメモリ領域を設ける必要がなくなる。マイクロコントローラ１０はチップ外部にイベントトリガのみを出力すればよく、外部計測回路２０次第で時間の検出精度を容易に向上させることができる。前記実施形態によれば、デバッグ専用回路の規模を最小限に抑えることができ、コストアップも抑えることができる。
【００２０】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内での種々の改良、変更が可能であることは言うまでもない。
【００２１】
例えば、メモリ領域１２はＦＩＦＯメモリに限定されない。予め格納順を定めておくなどして、メモリ領域１２に格納されるイベント番号と外部計測回路２０に格納される時間情報とが互いに対応付けができるような構成であればよい。また、外部計測回路２０が計測した時間情報を、ホストＰＣ３０に退避するようにしてもよい。
【００２２】
その他、各イベント信号１〜５の間でエッジが重なるような場合については、例えば、どの信号を優先するかを予め定めておくようにすればよい。
【００２３】
尚、マイクロコントローラ１０は、半導体装置の一例である。イベント信号１〜５は、それぞれ内部信号の一例である。イベント番号は、コードの一例である。イベントトリガは、報知信号の一例である。エンコーダ回路１１は、符号化回路の一例である。メモリ領域１２は、内部メモリの一例である。外部計測回路２０は、計時回路及び外部メモリの一例である。エッジ検出部Ｅ１〜Ｅ５は、エッジ検出部の一例である。エンコード部５１は、エンコード部の一例である。ＯＲゲート５２は、論理演算部の一例である。
【符号の説明】
【００２４】
１０ マイクロコントローラ
１１ エンコーダ回路
１２ メモリ領域
１３ ＣＰＵ
１４ デバッグユニット
２０ 外部計測回路
３０ ホストＰＣ
５１ エンコード部
５２ ＯＲゲート
Ｅ１〜Ｅ５ エッジ検出部
Ｆ１〜Ｆ５ 機能ブロック
【特許請求の範囲】
【請求項１】
半導体装置の解析システムであって、
前記半導体装置の内部において、解析対象となる内部信号が入力され、前記内部信号の遷移を検出すると所定のコードに変換して出力するとともに、前記内部信号の遷移を報知する報知信号を出力する符号化回路と、
前記半導体装置の内部において、前記符号化回路から出力される前記コードを格納する内部メモリと、
前記半導体装置の外部において、前記符号化回路から出力される前記報知信号が入力され、前記内部信号の遷移タイミングを計時する計時回路と、
前記半導体装置の外部において、前記計時回路で計時された時間情報を格納する外部メモリと、
を備えることを特徴とする解析システム。
【請求項２】
前記符号化回路は、
前記内部信号の各々について立上り、立下りを検出するエッジ検出部と、
前記内部信号の各々の立上り、立下りそれぞれに対応付けられた前記コードを、前記エッジ検出部の検出結果に基づいて出力するエンコード部と、
を備えることを特徴とする請求項１に記載の解析システム。
【請求項３】
前記符号化回路は、
前記エッジ検出部の検出結果を基に論理演算を行う論理演算部を備え、
前記エッジ検出部の検出結果の論理和を、前記報知信号として出力する
ことを特徴とする請求項２に記載の解析システム。
【請求項４】
前記エッジ検出部は、
前記内部信号に対して遅延と反転した論理とを有する遅延反転信号を生成し、
前記内部信号と前記遅延反転信号との論理積を、前記内部信号の立上りの検出結果とし、
前記内部信号と前記遅延反転信号との否定論理和を、前記内部信号の立下りの検出結果とする
ことを特徴とする請求項２又は３に記載の解析システム。
【請求項５】
前記コードと前記時間情報とは、互いに対応付けができるように前記内部メモリと前記外部メモリとにそれぞれ格納される
ことを特徴とする請求項１乃至４に記載の解析システム。
【請求項６】
前記内部メモリは、前記コードを前記符号化回路から出力された順に格納するＦＩＦＯメモリである
ことを特徴とする請求項５に記載の解析システム。
【請求項７】
解析対象となる内部信号の遷移を検出すると所定のコードに変換して出力する符号化回路と、
前記符号化回路から出力される前記コードを格納する内部メモリと、
を備え、
前記内部信号の遷移の検出に応じて、前記内部信号の遷移を報知する報知信号を外部に出力して前記内部信号の遷移タイミングを外部に伝達する
ことを特徴とする半導体装置。
【請求項１】
半導体装置の解析システムであって、
前記半導体装置の内部において、解析対象となる内部信号が入力され、前記内部信号の遷移を検出すると所定のコードに変換して出力するとともに、前記内部信号の遷移を報知する報知信号を出力する符号化回路と、
前記半導体装置の内部において、前記符号化回路から出力される前記コードを格納する内部メモリと、
前記半導体装置の外部において、前記符号化回路から出力される前記報知信号が入力され、前記内部信号の遷移タイミングを計時する計時回路と、
前記半導体装置の外部において、前記計時回路で計時された時間情報を格納する外部メモリと、
を備えることを特徴とする解析システム。
【請求項２】
前記符号化回路は、
前記内部信号の各々について立上り、立下りを検出するエッジ検出部と、
前記内部信号の各々の立上り、立下りそれぞれに対応付けられた前記コードを、前記エッジ検出部の検出結果に基づいて出力するエンコード部と、
を備えることを特徴とする請求項１に記載の解析システム。
【請求項３】
前記符号化回路は、
前記エッジ検出部の検出結果を基に論理演算を行う論理演算部を備え、
前記エッジ検出部の検出結果の論理和を、前記報知信号として出力する
ことを特徴とする請求項２に記載の解析システム。
【請求項４】
前記エッジ検出部は、
前記内部信号に対して遅延と反転した論理とを有する遅延反転信号を生成し、
前記内部信号と前記遅延反転信号との論理積を、前記内部信号の立上りの検出結果とし、
前記内部信号と前記遅延反転信号との否定論理和を、前記内部信号の立下りの検出結果とする
ことを特徴とする請求項２又は３に記載の解析システム。
【請求項５】
前記コードと前記時間情報とは、互いに対応付けができるように前記内部メモリと前記外部メモリとにそれぞれ格納される
ことを特徴とする請求項１乃至４に記載の解析システム。
【請求項６】
前記内部メモリは、前記コードを前記符号化回路から出力された順に格納するＦＩＦＯメモリである
ことを特徴とする請求項５に記載の解析システム。
【請求項７】
解析対象となる内部信号の遷移を検出すると所定のコードに変換して出力する符号化回路と、
前記符号化回路から出力される前記コードを格納する内部メモリと、
を備え、
前記内部信号の遷移の検出に応じて、前記内部信号の遷移を報知する報知信号を外部に出力して前記内部信号の遷移タイミングを外部に伝達する
ことを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１１−１８００９８（Ｐ２０１１−１８００９８Ａ）
【公開日】平成２３年９月１５日（２０１１．９．１５）
【国際特許分類】
【出願番号】特願２０１０−４７３３９（Ｐ２０１０−４７３３９）
【出願日】平成２２年３月４日（２０１０．３．４）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２３年９月１５日（２０１１．９．１５）
【国際特許分類】
【出願日】平成２２年３月４日（２０１０．３．４）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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