本発明は、上面と下面とを有する基板（Ｓ）上のパターン形成方法において、不透明材料の第一の層（Ｅ１）を基板（Ｓ）の上面に堆積させる工程、感光層（Ｒ）を、前記の感光層（Ｒ）の一部が第一の層（Ｅ１）の少なくとも一部を被覆するように堆積させる工程、前記の感光層（Ｒ）を光ビーム（Ｌ）で露光する工程、前記の光ビーム（Ｌ）は基板（Ｓ）の下面に傾斜角（Φ）の入射角で当たり、露光領域の感光層（Ｒ）を除去する工程、不透明材料の第二の層（Ｅ２）を、前記の第二の層の一部が感光層（Ｒ）の残っている領域を被覆するように堆積させる工程、および感光層（Ｒ）の少なくとも一部の残っている領域を除去する工程を含む方法に関する。本発明の方法の他の態様によれば、感光層（Ｒ）の露光領域を除去した後、異方性プラズマエッチングを基板（Ｓ）の上面の上から適用し、そしてその後、第二の層（Ｅ２）を堆積させる。本発明の方法は、薄膜電界効果型トランジスタのソース電極およびドレイン電極の形成に適用される。本発明はさらには、かかる方法によって製造された電子素子に関する。
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【課題】半導体装置において、今後のさらなる高精細化（画素数の増大）及び小型化に伴う各表示画素ピッチの微細化を進められるように、複数の素子を限られた面積に形成し、素子が占める面積を縮小して集積することを課題とする。
【解決手段】同一基板上に第１のトランジスタと第２のトランジスタを有し、第１のトランジスタは、結晶構造を有する第１の半導体膜と、その上に順に積層して設けられた第１の絶縁膜と、結晶構造を有する第２の半導体膜と、第２の絶縁膜と、第１のゲート電極とを有し、第２のトランジスタは、結晶構造を有する第３の半導体膜と、その上に順に積層して設けられた第１の絶縁膜と、第３の絶縁膜と、第２のゲート電極とを有し、第２の絶縁膜と第３の絶縁膜は同一の材料からなる。 （もっと読む）

【課題】斜め方向からの迷光が、薄膜トランジスタのチャネル部に入ることで光リーク電流を発生させる場合がある。この現象は特に高輝度の光学系を用いる場合に顕著となり、画質の低下を招いている。
【解決手段】光導波路に侵入しうる迷光の侵入深さは、第１絶縁層５の層厚をｔ（ｎｍ）、屈折率をｎ、迷光の侵入角をθとした場合、以下の式で表される。ｔ＜（０．６１×λ）／（ｎ×ｓｉｎθ_c2）。λを可視光波長の下限４００（ｎｍ）とし、遮光層端部とチャネル領域端部との距離Ｌ_c2（ｎｍ）として式変形すると、ｎｔ²＜２４４Ｌ_c2となる。この式を満たすように第１絶縁層５の層厚と遮光層端部とチャネル領域端部との距離を制御することで斜め方向からの迷光の侵入による画質の低下を抑制する。 （もっと読む）

【課題】斜め方向からの迷光が、薄膜トランジスタのチャネル部に入ることで光リーク電流を発生させる場合がある。この現象は特に高輝度の光学系を用いる場合に顕著となり、画質の低下を招いている。
【解決手段】光導波路に侵入しうる光がチャネル部に到達しないようにするためには、第１絶縁体層の層厚ｔ（ｎｍ）、屈折率をｎとした場合、以下の式で表されるｔ＜（０．６１×λ）／（ｎ×ｓｉｎθ）。λを可視光波長の下限４００（ｎｍ）とし、遮光層端部とチャネル領域端部との距離をＬ_c（ｎｍ）として式変形するとｎｔ²／２４４（ｎｍ）＜Ｌ_c（ｎｍ）となる。この式を満たすように第１絶縁体層の層厚と、遮光層端部と、チャネル領域端部との距離と、を制御することで斜め方向の迷光による画質の低下を抑制する。 （もっと読む）

【課題】ＴＦＴ-ＬＣＤにおいて、蓄積容量ラインの相互接続構造を簡素に構成でき、斜めから見たときのグレースケールの影響を低減し、色ずれ現象を改善する。
【解決手段】マトリクス状に配置された複数のピクセルと、第１及び第２の走査線と、蓄積容量ラインを備え、各ピクセルは、第１及び第２の走査線の間に配設された第１のサブピクセルと、第１から第３の薄膜トランジスタと、第１及び第２の領域に分割されたピクセル電極を有する。第１の薄膜トランジスタは、第１の走査線及びピクセル電極の第１の領域に電気的に接続され、第２の薄膜トランジスタは、第１の走査線及びピクセル電極の第２の領域に電気的に接続され、第３の薄膜トランジスタは、第２の走査線及びピクセル電極の第２の領域に電気的に接続されている。蓄積容量ラインは、第３の薄膜トランジスタに電気的に接続され、第１の走査線までの距離は、第２の走査線までの距離よりも長くなっている。 （もっと読む）

【課題】チャネル長の長いトランジスタの高速駆動を実現するとともに、チャネル長の短いトランジスタにおける特性の変動を抑制した半導体装置を提供する。
【解決手段】本発明による半導体装置（１００）は、第１多結晶領域（Ｐ１）を有する第１半導体層（１１２）と、第１ゲート電極（１１４）とを含む第１トランジスタ（１１０）と、第２多結晶領域（Ｐ２）を有する第２半導体層（１２２）と、第２ゲート電極（１２４）とを含む第２トランジスタ（１２０）とを備える。第２チャネル領域（Ｃ２）のチャネル長は第１チャネル領域（Ｃ１）のチャネル長よりも短く、第２多結晶領域（Ｐ２）の平均結晶粒径は第１多結晶領域（Ｐ１）の平均結晶粒径よりも小さい。 （もっと読む）

【課題】 表示領域に多数個のＴＦＴがマトリクス状に配置された表示装置の、各ＴＦＴにおけるゲート絶縁膜の膜厚の違いに起因する画質むらを低減する。
【解決手段】 絶縁基板の表面に、多数個のＴＦＴがマトリクス状に配置されている表示パネルを有する表示装置であって、前記多数個のＴＦＴのうちの、ある１つのＴＦＴにおけるゲート絶縁膜の膜厚と、前記ある１つのＴＦＴとは異なるもう１つのＴＦＴにおけるゲート絶縁膜の膜厚とが異なる場合に、当該２つのＴＦＴのうちの、前記ゲート絶縁膜の膜厚が薄いほうのＴＦＴにおけるチャネル幅をチャネル長で除した値が、前記ゲート絶縁膜の膜厚が厚いほうのＴＦＴにおけるチャネル幅をチャネル長で除した値よりも小さい表示装置。 （もっと読む）

【課題】液晶装置等の電気光学装置の表示性能を高める。
【解決手段】電気光学装置は、画素ピッチＤ１で配列された画素電極９ａと、Ｙ方向に沿った第１部分５１０とＸ方向に沿った第２部分５２０とを有し、開口領域９ａａを互いに隔てる遮光部５００と、チャネル領域１ａ´、データ線側ソースドレイン領域１ｄ、画素電極側ソースドレイン領域１ｅ、データ線側ＬＤＤ領域１ｂ及び画素電極側ＬＤＤ領域１ｃを有するＴＦＴ３０とを備える。更に、第１部分５１０は、Ｙ方向に沿った本線部５１１と、該本線部５１１における画素電極側ＬＤＤ領域１ｃと重なる部分からＸ方向に沿って両側に延在する延在部５１２とを有し、画素ピッチＤ１は３．０〜１２．０ｕｍであり、本線部の幅Ｗ１ａ及び第２部分の幅Ｗ２は０．５〜１．５ｕｍであり、延在部５１２の長さＬ並びに幅Ｗ３は０．８〜３．５ｕｍである。 （もっと読む）

【課題】インクジェット直描を用い、かつソース電極とドレイン電極間のギャップを４μｍ以下の狭小化をプロセスの増加なしに実現する。
【解決手段】薄膜トランジスタのソース電極ＳＤ１およびドレイン電極ＳＤ２を、シリコン半導体層ＳＩの上層にインクジェット直描により第１の間隔で対向配置した導体層ＳＤ１ＡとＳＤ２Ａ、該第１の層の上層と該対向配置された導体層の各対向端のそれぞれを覆って導体層の各対向端の第１の間隔より狭い第２の間隔で対向する透明導電膜ＳＤ１とＳＤ２の積層で構成した。 （もっと読む）

【課題】開口率の高い表示装置又は素子の面積の大きい半導体装置を提供することを課題とする。
【解決手段】隣接する画素電極（又は素子の電極）の間に設けられた配線との下方にマルチゲート構造のＴＦＴのチャネル形成領域を設ける。そして、複数のチャネル形成領域のチャネル幅の方向を前記画素電極の形状における長尺方向と平行な方向とする。また、チャネル幅の長さをチャネル長の長さよりも長くすることでチャネル形成領域の面積を大きくする。 （もっと読む）

【課題】高性能のトップゲート型ＴＦＴを印刷方式で製造することを可能にする薄膜トランジスタを提供する。
【解決手段】半導体薄膜層２を形成するステップと、その上に、ＴＦＴのチャネル領域を画成するギャップ５が形成されたドープトガラスパターン４を印刷するステップと、チャネル領域の上又は上方に、ゲート誘電体膜及びこの上のゲート伝導体３を有するゲート電極を形成するステップと、ドープトガラスパターンから半導体薄膜層にドーパントを拡散させるステップとを含む自己整合トップゲート型薄膜トランジスタ（ＴＦＴ）及びそのような薄膜トランジスタの製造方法。 （もっと読む）

【課題】支持基板上に高速駆動を可能とする高性能なスイッチング素子を形成できる、電気光学装置の製造方法を提供する。
【解決手段】単結晶シリコン基板２００の一方の面に貼着膜２１０を形成し、貼着膜２１０が形成された側を支持基板１０Ａに貼り合わせる。単結晶シリコン基板２００を弗酸とオゾン水との混合液を用いてエッチングしパターニングすることにより単結晶シリコン基板２００からなる半導体層を形成する。そして、半導体層を用いることでスイッチング素子を形成する。 （もっと読む）

【課題】 表示領域内に複数個のTFT素子がマトリクス状に配置された表示装置の画質むらを低減する。
【解決手段】 表示領域内に複数個のTFT素子がマトリクス状に配置された表示パネルを有する表示装置であって、前記TFT素子は、半導体層と、前記半導体層と層間絶縁膜を介して設けられ、かつ、前記半導体層と交差するゲート電極とを有し、前記表示領域内のある箇所に配置された第１のTFT素子は、半導体層の幅が、前記表示領域内の前記ある箇所とは別の箇所に配置された第２のTFT素子の半導体層の幅よりも広く、かつ、前記第１のTFT素子の層間絶縁膜の膜厚が前記第２のTFT素子の層間絶縁膜の膜厚よりも薄く、前記第１のTFT素子のゲート電極の幅は、前記第２のTFT素子のゲート電極の幅よりも狭い表示装置。 （もっと読む）

【課題】ソースドライバに対する負荷の低減を可能にする。
【解決手段】液晶表示パネルは、各々液晶材料が画素電極ＰＥおよび対向電極ＣＥ間に挟持され、これら電極ＰＥ，ＣＥ間のセルギャップが所望の光学特性を得るために赤、緑および青という画素色毎に独立に設定されたマルチギャップ構造を有する複数の液晶画素ＰＸと、複数の液晶画素ＰＸにそれぞれ接続され各々対応液晶画素ＰＸに電荷を保持させるように駆動される複数の薄膜トランジスタＴとを備える。各薄膜トランジスタＴの充電能力は対応液晶画素ＰＸのセルギャップに基いて設定される。 （もっと読む）

【課題】 結晶粒界の影響を相対的に小さくすることで特性のバラツキを抑え、高速での回路動作が可能な薄膜トランジスタを提供する。
【解決手段】 多結晶シリコン層３上にゲート絶縁膜５を介してゲート電極６が形成されてなる薄膜トランジスタである。チャネル領域３Ｃには不純物がイオン注入されており、不純物のイオン注入量が１×１０^１２ｃｍ^−２以上である。また、多結晶シリコン膜において、チャネル領域３Ｃ内の結晶粒界の数が５以上である。さらに、チャネル領域３Ｃのチャネル長は２μｍ以下である。 （もっと読む）

【課題】 フルカラー表示に有効である積層型液晶表示素子において、高精細、高速応答に有効であるトランジスタを用いたときに課題となる、開口率の低下に起因する表示性能の劣化を抑えた液晶素子を提供すること。
【解決手段】 基板上に、少なくとも１つの二色性色素とホスト液晶とを含む液晶層と、少なくとも１個の透明な薄膜トランジスタと、マトリクス状に配置された透明な画素電極と、透明な対向電極と、を有してなる構造単位を複数個積層してなることを特徴とする液晶表示素子。 （もっと読む）

【課題】幅の異なるＬＤＤ領域を自己整合的に形成し、それらの幅を個々の回路に応じて精密に制御する作製方法を提供する。
【解決手段】回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いることによって、ゲート電極の膜厚の薄い領域の幅を自由に設定でき、そのゲート電極をマスクとして自己整合的に形成できる２つのＬＤＤ領域の幅を個々の回路に応じて異ならせることができる。なお、一つのＴＦＴにおいて、幅の異なる２つのＬＤＤ領域は、両方ともゲート電極と重なる構造である。 （もっと読む）

【課題】より高い電子（又は正孔）の移動度を有するＴＦＴを製造することができる薄膜トランジスタ、薄膜トランジスタの製造方法、表示装置を提供すること。
【解決手段】横方向に結晶成長された半導体薄膜４ａにソース領域Ｓ、チャネル領域Ｃ、およびドレイン領域Ｄを有し、前記チャネル領域Ｃ上部にゲート絶縁膜１１およびゲート電極１２を有する薄膜トランジスタ１であって、前記ドレイン領域Ｄの前記チャネル領域Ｃ側のドレイン端１０は前記結晶成長の終了位置８付近に位置するように形成する。 （もっと読む）

【課題】画素部の液晶層厚を小さくして応答速度を速くし、且つ、全ての画素部の液晶層厚を均一にして表示むらの無い良好な表示品質を得るとともに、基板間隔の保持強度を高くし、さらにＴＦＴの電流量を多くして画素へのデータ信号の書込み時間を短くし、しかも、基板間への液晶の充填を能率良く行なうことができるアクティブマトリックス型の液晶表示素子を提供する。
【解決手段】液晶層１を挟んで対向する一対の基板２，３の一方の内面に、複数の画素電極４と、画素電極４の幅と同程度のチャンネル長を有する複数のＴＦＴ５，５Ｒと、複数のゲート配線１４，１４Ｒ及びデータ配線１５，１５Ｒを設け、他方の基板３の内面に、対向電極１９と、複数のＴＦＴ５，５Ｒに対応する部分毎に前記ＴＦＴのチャンネル長方向に間隔をおいて形成され、前記ＴＦＴ５，５Ｒ上に当接して一対の基板２，３の間隔を規定する複数の樹脂膜からなる柱状スペーサ２０を設けた。 （もっと読む）

【課題】 電気的特性の良い半導体装置を得る。
【解決手段】 下地絶縁膜１０２上に対向して形成されたソース／ドレイン領域１０３、ソース／ドレイン領域１０３の間にチャネル部を形成し、一部がソース／ドレイン領域１０３上に重なる半導体膜１０４、半導体膜１０４上にゲート絶縁膜１０５を介して形成されたゲート電極１０６を備える。ゲート電極１０６の幅は半導体膜１０４の幅よりも大きく、半導体膜１０４は、ソース／ドレイン領域１０３に重なる部分の膜厚がソース領域とドレイン領域の間の膜厚よりも薄い。また、ソース／ドレイン領域１０３は、ゲート電極１０６とオーバラップする部分において、チャネル部中央に向かって厚みが漸次薄くなる。 （もっと読む）