液晶表示素子
【課題】画素部の液晶層厚を小さくして応答速度を速くし、且つ、全ての画素部の液晶層厚を均一にして表示むらの無い良好な表示品質を得るとともに、基板間隔の保持強度を高くし、さらにＴＦＴの電流量を多くして画素へのデータ信号の書込み時間を短くし、しかも、基板間への液晶の充填を能率良く行なうことができるアクティブマトリックス型の液晶表示素子を提供する。
【解決手段】液晶層１を挟んで対向する一対の基板２，３の一方の内面に、複数の画素電極４と、画素電極４の幅と同程度のチャンネル長を有する複数のＴＦＴ５，５Ｒと、複数のゲート配線１４，１４Ｒ及びデータ配線１５，１５Ｒを設け、他方の基板３の内面に、対向電極１９と、複数のＴＦＴ５，５Ｒに対応する部分毎に前記ＴＦＴのチャンネル長方向に間隔をおいて形成され、前記ＴＦＴ５，５Ｒ上に当接して一対の基板２，３の間隔を規定する複数の樹脂膜からなる柱状スペーサ２０を設けた。
【解決手段】液晶層１を挟んで対向する一対の基板２，３の一方の内面に、複数の画素電極４と、画素電極４の幅と同程度のチャンネル長を有する複数のＴＦＴ５，５Ｒと、複数のゲート配線１４，１４Ｒ及びデータ配線１５，１５Ｒを設け、他方の基板３の内面に、対向電極１９と、複数のＴＦＴ５，５Ｒに対応する部分毎に前記ＴＦＴのチャンネル長方向に間隔をおいて形成され、前記ＴＦＴ５，５Ｒ上に当接して一対の基板２，３の間隔を規定する複数の樹脂膜からなる柱状スペーサ２０を設けた。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、薄膜トランジスタ（以下、ＴＦＴと記す）を能動素子とするアクティブマトリックス型の液晶表示素子に関する。
【背景技術】
【０００２】
ＴＦＴを能動素子とするアクティブマトリックス型の液晶表示素子は、液晶層を挟んで対向する一対の基板の互いに対向する内面のうち、一方の基板の内面に、マトリックス状に配列する複数の画素電極と、前記複数の画素電極にそれぞれ対応させて形成され、対応する前記画素電極に接続された複数のＴＦＴと、複数のＴＦＴにゲート信号を供給する複数のゲート配線と、前記複数のＴＦＴにデータ信号を供給する複数のデータ配線とを設け、他方の基板の内面に、前記複数の画素電極と対向する対向電極を設けた構成となっている。
【０００３】
ところで、液晶表示素子は、応答速度を速くするために、液晶層厚をできるだけ小さくし、且つ表示むらの無い良好な表示品質を得るために、全ての画素部の液晶層厚を均一にすることが望まれている。
【０００４】
そのため、従来のアクティブマトリックス型の液晶表示素子では、複数の画素電極とＴＦＴ及びゲート配線とデータ配線を形成した一方の基板の内面の各画素電極の側方の部分にそれぞれ、前記ＴＦＴと並べて、前記ゲート配線の一部とゲート絶縁膜と前記ＴＦＴのドレイン電極から延長させた延長膜とオーバーコート絶縁膜との積層膜からなるスペーサ当接部を形成し、対向電極を設けた他方の基板の内面に、前記スペーサ当接部にそれぞれ対応させて、樹脂膜を柱状にパターニングしたスペーサを設け、これらの柱状スペーサを前記スペーサ当接部にそれぞれ当接させて一対の基板の間隔を規定している（特許文献１参照）。
【０００５】
この液晶表示素子は、樹脂膜からなる柱状スペーサにより基板間隔を規定しているため、基板間ギャップを小さくすることができ、したがって、液晶層厚を小さくし、応答速度を速くすることができる。
【０００６】
また、この液晶表示素子は、一方の基板の各画素電極の側方の部分にそれぞれスペーサ当接部を形成し、他方の基板に前記スペーサ当接部にそれぞれ対応させて前記柱状スペーサを設けているため、基板間隔を、画素電極の配列ピッチに対応したピッチで規定し、全ての画素部の液晶層厚を均一にすることができる。
【特許文献１】特開２００３―１０７４９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、上記従来の液晶表示素子は、一方の基板の各画素電極の側方の部分にそれぞれ、ＴＦＴと並べてスペーサ当接部を形成し、これらのスペーサ当接部に他方の基板に設けた柱状スペーサを当接させたものであるため、前記柱状スペーサによる基板間隔規定点の数が十分とはいえず、したがって、基板間隔の保持強度が弱く、そのために、基板が外部からの圧力等によりスペーサ間において撓み、その部分の液晶層厚が変化して表示むらを発生することがある。
【０００８】
しかも、この液晶表示素子は、前記スペーサ当接部をＴＦＴと並べて形成しているため、前記ＴＦＴの大きさ（面積）に制約があり、そのために、前記ＴＦＴのチャンネル長を大きくして電流量を多くし、画素へのデータ信号の書込み時間（ＴＦＴのオン時間）を短くすることが難しい。
【０００９】
この発明は、画素部の液晶層厚を小さくして応答速度を速くし、且つ、全ての画素部の液晶層厚を均一にして表示むらの無い良好な表示品質を得るとともに、基板間隔の保持強度を高くし、さらにＴＦＴの電流量を多くして画素へのデータ信号の書込み時間を短くし、しかも、基板間への液晶の充填を能率良く行なうことができるアクティブマトリックス型の液晶表示素子を提供することを目的としたものである。
【課題を解決するための手段】
【００１０】
この発明の液晶表示素子は、液晶層を挟んで対向する一対の基板の互いに対向する内面のうち、一方の基板の内面に、マトリックス状に配列する複数の画素電極と、前記複数の画素電極にそれぞれ対応させて形成され、前記画素電極の幅と同程度のチャンネル長を有し、対応する前記画素電極に接続された複数のＴＦＴと、複数のＴＦＴにゲート信号を供給する複数のゲート配線と、前記複数のＴＦＴにデータ信号を供給する複数のデータ配線とが設けられ、他方の基板の内面に、前記複数の画素電極と対向する対向電極と、前記複数のＴＦＴに対応する部分毎に前記ＴＦＴのチャンネル長方向に間隔をおいて形成され、前記ＴＦＴ上に当接して前記一対の基板の間隔を規定する複数の樹脂膜からなる柱状スペーサが設けられていることを特徴とする。
【００１１】
この発明の液晶表示素子においては、前記他方の基板の内面に、前記一方の基板に設けられたＴＦＴ上に当接する複数の柱状スペーサの間に対応する部分に開口を有する下地膜を設けられ、その上に前記複数の柱状スペーサを形成するのが望ましい。
【発明の効果】
【００１２】
この発明の液晶表示素子は、一方の基板の内面に、マトリックス状に配列する複数の画素電極にそれぞれ対応させて、前記画素電極の幅と同程度のチャンネル長を有するＴＦＴを設け、他方の基板の内面に、前記ＴＦＴに対応する部分毎に前記ＴＦＴのチャンネル長方向に間隔をおいて形成され、前記ＴＦＴ上に当接して前記一対の基板の間隔を規定する複数の樹脂膜からなる柱状スペーサを設けているため、画素部の液晶層厚を小さくして応答速度を速くし、且つ、全ての画素部の液晶層厚を均一にして表示むらの無い良好な表示品質を得るとともに、基板間隔の保持強度を高くし、さらにＴＦＴの電流量を多くして画素へのデータ信号の書込み時間を短くし、しかも、基板間への液晶の充填を能率良く行なうことができる。
【００１３】
この発明の液晶表示素子においては、前記他方の基板の内面に、前記一方の基板に設けられたＴＦＴ上に当接する複数の柱状スペーサの間に対応する部分に開口を有する下地膜を設けられ、その上に前記複数の柱状スペーサを形成するのが望ましく、このようにすることにより、前記基板間への液晶の充填をさらに能率良く行なうことができる。
【発明を実施するための最良の形態】
【００１４】
（第１の実施形態）
図１〜図３はこの発明の第１の実施例を示しており、図１は液晶表示素子の一部分の平面図、図２は図１のII―II線に沿う拡大断面図、図３は図１のIII―III線に沿う拡大断面図である。
【００１５】
この液晶表示素子は、フィールドシーケンシャル液晶表示装置に用いられるアクティブマトリックス型液晶表示素子であり、基本的には、液晶層１を挟んで対向する一対の透明基板２，３の互いに対向する内面のうち、一方の基板２の内面に、行方向及び列方向にマトリックス状に配列する複数の透明な画素電極４と、前記複数の画素電極４にそれぞれ対応させて形成され、対応する前記画素電極４に接続された複数のＴＦＴ５と、複数のＴＦＴ５にゲート信号を供給する複数のゲート配線１４と、前記複数のＴＦＴ５にデータ信号を供給する複数のデータ配線１５とが設けられ、他方の基板３の内面に、前記複数の画素電極４と対向する一枚膜状の透明な対向電極１９が設けられた構成となっている。
【００１６】
以下、前記画素電極４とＴＦＴ５とゲート配線１４及びデータ配線１５が設けられた一方の基板２をＴＦＴ基板といい、対向電極１９が設けられた他方の基板３を対向基板という。
【００１７】
なお、この実施例の液晶表示素子は、１フィールド毎に、前記複数の画素電極４と対向電極１９とが互いに対向する領域からなる複数の画素の書込み状態を一括してリセットするものであり、前記ＴＦＴ基板２の内面には、前記ＴＦＴ５とゲート配線１４及びデータ配線１５（以下、書込み用ＴＦＴ、書込み用ゲート配線、書込み用データ配線という）の他に、前記複数の画素電極４にそれぞれ対応させて形成され、対応する前記画素電極４に接続された複数のリセット用ＴＦＴ５Ｒと、前記複数のリセット用ＴＦＴ５Ｒにゲート信号を供給する複数のリセット用ゲート配線１４Ｒと、前記複数のリセット用ＴＦＴ５Ｒにリセット信号を供給する複数のリセット用データ配線１５Ｒとが設けられている。
【００１８】
前記書込み用ＴＦＴ５は、前記画素電極４の一端側（図１において下側）に配置され、前記リセット用ＴＦＴ５Ｒは、前記画素電極４の他端縁（図１において上側）に配置されており、隣合う画素電極行の一方の行の画素電極４に対応する書込み用ＴＦＴ５と、他方の行の画素電極４に対応するリセット用ＴＦＴ５Ｒとは互いに隣合っている。
【００１９】
前記書込み用ＴＦＴ５とリセット用ＴＦＴ５Ｒは、平面形状が対称形な同じ積層構造のものであり、前記ＴＦＴ基板２の基板面に形成されたゲート電極６と、このゲート電極６を覆ってＴＦＴ基板２の略全体に形成されたゲート絶縁膜７と、前記ゲート絶縁膜７の上に前記ゲート電極６と対向させて形成されたｉ型半導体膜８と、このｉ型半導体膜８のチャンネル領域となる中央部の上に設けられたブロッキング絶縁膜９と、前記ｉ型半導体膜８の両側部の上にｎ型半導体膜１０を介して形成されたソース電極１１及びドレイン電極１２と、オーバーコート絶縁膜１３とからなっている。
【００２０】
また、前記書込み用ゲート配線１４とリセット用ゲート配線１４Ｒは、前記ＴＦＴ基板２の基板面に、各画素電極行の書込み用ＴＦＴ５の配置側とリセット用ＴＦＴ５Ｒの配置側とにそれぞれ沿わせて設けられており、前記書込み用ＴＦＴ５及びリセット用ＴＦＴ５Ｒのゲート電極６は、前記書込み用ゲート配線１４及びリセット用ゲート配線１４Ｒの前記画素電極４に隣接する部分からなっている。
【００２１】
さらに、前記書込み用ＴＦＴ５及びリセット用ＴＦＴ５Ｒのｉ型半導体膜８とブロッキング絶縁膜９とｎ型半導体膜１０とソース電極１１及びドレイン電極１２は、前記ゲート配線１４，１４Ｒの長さ方向に沿わせて、前記画素電極４の行方向の幅と同程度の長さに形成されている。
【００２２】
すなわち、前記書込み用ＴＦＴ５及びリセット用ＴＦＴ５Ｒはそれぞれ、前記画素電極４の幅と同程度のチャンネル長を有している。
【００２３】
また、前記書込み用データ配線１５とリセット用データ配線１５Ｒは、前記ゲート絶縁膜７の上に、各画素電極列の一側と他側（図１において左側と右側）にそれぞれ沿わせて設けられ、前記リセット用データ配線１５Ｒは、前記各画素電極列の他側（図１において右側）にそれぞれ沿わせて設けられており、前記書込み用ＴＦＴ５のドレイン電極１２は、前記書込み用データ配線１５と一体に形成され、前記リセット用ＴＦＴ５Ｒのドレイン電極１２は、前記リセット用データ配線１５Ｒと一体に形成されている。
【００２４】
そして、前記画素電極４は、前記ゲート絶縁膜７の上に形成されており、この画素電極４の書込み用ＴＦＴ５に隣接する縁部に前記書込み用ＴＦＴ４のソース電極１１が接続され、リセット用ＴＦＴ５Ｒに隣接する縁部に前記リセット用ＴＦＴ５Ｒのソース電極１１が接続されている。
【００２５】
なお、前記書込み用ＴＦＴ５及びリセット用ＴＦＴ５Ｒのオーバーコート絶縁膜１３は、前記複数の画素電極４上の部分を除いてＴＦＴ基板２の略全体に形成されており、前記書込み用データ配線１５とリセット用データ配線１５Ｒは、前記オーバーコート絶縁膜１３により覆われている。
【００２６】
また、前記ＴＦＴ基板２の内面には、前記画素電極４の配列領域の全域にわたって配向膜１６が形成されている。
【００２７】
一方、前記対向基板３の内面には、前記ＴＦＴ基板２の複数の画素電極４にそれぞれ対応する複数の開口が設けられた金属膜（基板面に形成された酸化クロム膜とその上に形成されたクロム膜との積層膜）からなる遮光膜１７が形成されており、その上に前記対向電極１９が設けられている。
【００２８】
さらに、この対向基板３の内面には、前記遮光膜１７と対向電極１９との積層膜の上に、前記ＴＦＴ基板２の隣合う書込み用及びリセット用ＴＦＴ５，５Ｒに対応する部分毎に、前記ＴＦＴ５，５Ｒのチャンネル長方向に間隔をおいて形成され、前記ＴＦＴ５，５Ｒ上に当接して前記ＴＦＴ基板２と対向基板３との間隔を規定する複数の樹脂膜からなる柱状スペーサ２０が設けられており、その上に、前記画素電極４の配列領域の全域にわたって配向膜２１が形成されている。
【００２９】
前記柱状スペーサ２０は、前記遮光膜１７と対向電極１９との積層膜の上に感光性樹脂を一定厚さに塗布し、その樹脂膜を、前記隣合う書込み用とリセット用のＴＦＴ５，５Ｒの両方の頂部にまたがる幅と、前記ＴＦＴ５，５Ｒのチャンネル長を複数分割した長さ、例えば前記チャンネル長の約１／６の長さを有する矩形柱状にパターニングして形成されており、前記隣合う書込み用及びリセット用ＴＦＴ５，５Ｒのチャンネル長方向の両端部と中間部とに対応させて等間隔に設けられている。
【００３０】
そして、前記ＴＦＴ基板２と対向基板３は、前記対向基板３の内面に設けた前記複数の柱状スペーサ２０を、前記ＴＦＴ基板２の各ＴＦＴ５，５Ｒ上（オーバーコート絶縁膜１３の上）に、両基板２，３の内面の配向膜１６，２１を介して当接させることにより、両基板２，３の間隔を規定され、前記画素電極４の配列領域を囲む図示しない枠状シール材を介して接合されており、これらの基板２，３間の前記枠状シール材により囲まれた領域に液晶層１が設けられている。
【００３１】
なお、この液晶表示素子は、例えば非ツイストのホモジニアス配向型液晶表示素子であり、前記液晶層１の液晶分子は、一方向に分子長軸を揃えて基板２，３面と実質的に平行に配向している。
【００３２】
この液晶表示素子は、前記ＴＦＴ基板２の内面に、マトリックス状に配列する複数の画素電極４にそれぞれ対応させて書込み用及びリセット用ＴＦＴ５，５Ｒを設け、対向基板３の内面に、前記ＴＦＴ５，５Ｒ上に当接して前記一対の基板２，３の間隔を規定する複数の樹脂膜からなる柱状スペーサ２０を設けているため、画素部の液晶層厚を小さくして応答速度を速くすることができる。
【００３３】
すなわち、この液晶表示素子は、樹脂膜からなる柱状スペーサ２０により基板間隔を規定しているため、画素部の基板間ギャップを小さくすることができ、したがって、前記画素部の液晶層厚を小さくし、応答速度を速くすることができる。
【００３４】
なお、前記ＴＦＴ基板２の内面に設けられた書込み用及びリセット用ＴＦＴ５，５Ｒのゲート電極６の膜厚は０．２３μｍ、ゲート絶縁膜７の膜厚は０．２５μｍ、ｉ型半導体膜８の膜厚は０．０５μｍ、ブロッキング絶縁膜９の膜厚は０．１０μｍ、ｎ型半導体膜１０の膜厚は０．０２５μｍ、ソース電極１１及びドレイン電極１２の膜厚は０．４２５μｍ、オーバーコート絶縁膜１３の膜厚は０．２０μｍであり、したがって前記ＴＦＴ５，５Ｒの厚さは、１．２８μｍである。
【００３５】
また、前記ゲート絶縁膜７上に形成された画素電極４の膜厚は０．０５μｍ、対向基板３の内面に設けられた遮光膜１７の膜厚は０．１７μｍ、対向電極１９の膜厚は０．１４μｍ、両基板２，３の内面に設けられた配向膜１６，２１の膜厚はそれぞれ０．０５μｍである。
【００３６】
そして、この実施例では、前記柱状スペーサ２０を０．４０μｍの厚さに形成しており、したがって、前記柱状スペーサ２０を前記ＴＦＴ５，５Ｒ上に前記配向膜１６，２１を介して当接させることにより規定された両基板２，３の基板面間の間隔ｄ０は２．０７μｍ、各画素部の基板間ギャップ（配向膜１６，２１間の間隙）ｄは１．５５μｍである。
【００３７】
また、この液晶表示素子は、ＴＦＴ基板２の内面に、前記複数の画素電極４にそれぞれ対応させて、前記画素電極４の幅と同程度のチャンネル長を有する書込み用及びリセット用ＴＦＴ５，５Ｒを設け、対向基板３の内面に、前記ＴＦＴ５，５Ｒに対応する部分毎に前記ＴＦＴ５，５Ｒのチャンネル長方向に間隔をおいて複数の柱状スペーサ２０を設けているため、前記柱状スペーサ２０による基板間隔規定点の数を十分に多くし、全ての画素部の液晶層厚を均一にして表示むらの無い良好な表示品質を得るとともに、基板間隔の保持強度を高くし、基板２，３が外部からの圧力等によりスペーサ２０間で撓んで表示むらを発生するのを防ぐことができる。
【００３８】
さらに、この液晶表示素子は、前記書込み用及びリセット用ＴＦＴ５，５Ｒのチャンネル長を前記画素電極４の幅と同程度に長くしているため、これらのＴＦＴ５，５Ｒの電流量を多くし、画素へのデータ信号の書込み時間（書込み用ＴＦＴ５のオン時間）及び書込み状態のリセット時間（リセット用ＴＦＴ５Ｒのオン時間）を短くすることができ、したがって、フィールドシーケンシャル液晶表示装置の書込み周期（１フィールドの長さ）を短くし、ちらつきの無い高品質の画像を表示することができる。
【００３９】
しかも、この液晶表示素子は、前記画素電極４の幅と同程度のチャンネル長を有する書込み用及びリセット用ＴＦＴ５，５Ｒに、そのチャンネル長方向に間隔をおいて形成された複数の柱状スペーサ２０を当接させているため、一対の基板２，３間の前記枠状シール材により囲まれた領域に液晶を充填する際に、前記枠状シール材の一辺を部分的に欠落させて形成した液晶注入口（図示せず）から注入された液晶を、前記書込み用及びリセット用データ配線１５，１５Ｒに対応する部分の基板２，３間の間隙部と、前記書込み用及びリセット用ＴＦＴ５，５Ｒ上の柱状スペーサ２０間の部分の基板２，３間の間隙部との両方を通して液晶充填領域の全体に流入させることができ、したがって、前記基板２，３間への液晶の充填を能率良く行なうことができる。
【００４０】
なお、前記書込み用及びリセット用データ配線１５，１５Ｒに対応する部分の基板間ギャップ（配向膜１６，２１間の間隙）は、０．５７５μｍ、前記書込み用及びリセット用ＴＦＴ５，５Ｒ上の柱状スペーサ２０間の部分の基板間ギャップ（配向膜１６，２１間の間隙）は、前記柱状スペーサ２０の厚さと同じ０．４０μｍであり、いずれの部分も、液晶をスムーズに流通させる。
【００４１】
（第２の実施形態）
図４〜図６はこの発明の第２の実施例を示しており、図４は液晶表示素子の一部分の平面図、図５は図４のV―V線に沿う拡大断面図、図６は図４のVI―VI線に沿う拡大断面図である。なお、この実施例において、上述した第１の実施例に対応するものについては図に同符号を付してその説明を省略する。
【００４２】
この実施例の液晶表示素子は、対向基板３の内面に、ＴＦＴ基板２に設けられた書込み用及びリセット用ＴＦＴ５，５Ｒ上に当接する複数の柱状スペーサ２０の間に対応する部分に開口１８ａを有する透明な下地膜（絶縁膜）１８を設け、その上に前記複数の柱状スペーサ２０を形成したものであり、他の構成は上述した第１の実施例の液晶表示素子と同じである。
【００４３】
この実施例の液晶表示素子は、前記対向基板２の内面に前記下地膜１８を設け、その上に前記複数の柱状スペーサ２０を形成しているため、前記書込み用及びリセット用ＴＦＴ５，５Ｒ上の柱状スペーサ２０間の部分の基板間ギャップ（配向膜１６，２１間の間隙）を大きくし、前記基板２，３間への液晶の充填をさらに能率良く行なうことができる。
【００４４】
この実施例の液晶表示素子において、前記下地膜１８は、前記柱状スペーサ２０の厚さ（この実施例では０．４０μｍ）以上、より好ましくは前記柱状スペーサ２０の厚さの２〜４倍の膜厚に形成するのが望ましく、このようにすることにより、液晶をほとんど抵抗無く流通させることができる。
【００４５】
この実施例では、前記下地膜１８を、１．３０μｍ、つまり前記柱状スペーサ２０の厚さの３．２５倍の膜厚に形成し、前記ＴＦＴ５，５Ｒ上の柱状スペーサ２０間の部分の基板間ギャップを１．７０μｍとしている。
【００４６】
（他の実施形態）
また、上記第１及び第２の実施例の液晶表示素子は、書込み用とリセット用のＴＦＴ５，５Ｒを備えたものであるが、この発明は、リセット用ＴＦＴを備えないアクティブマトリックス型液晶表示素子にも適用することができ、また、非ツイストのホモジニアス配向型液晶表示素子に限らず、例えばＴＮまたはＳＴＮ型液晶表示素子、強誘電性または反強誘電性液晶表示素子等のアクティブマトリックス液晶表示素子にも適用することができる。
【図面の簡単な説明】
【００４７】
【図１】この発明の第１の実施例を示す液晶表示素子の一部分の平面図。
【図２】図１のII―II線に沿う拡大断面図。
【図３】図１のIII―III線に沿う拡大断面図。
【図４】この発明の第２の実施例を示す液晶表示素子の一部分の平面図。
【図５】図４のV―V線に沿う拡大断面図。
【図６】図４のVI―VI線に沿う拡大断面図。
【符号の説明】
【００４８】
１…液晶層、２，３…基板、４…画素電極、５…書込み用ＴＦＴ、５Ｒ…リセット用ＴＦＴ、１４…書込み用ゲート配線、１４Ｒ…リセット用ゲート配線、１５…書込み用データ配線、１５Ｒ…リセット用ゲート配線、１７…遮光膜、１８…下地膜、１８ａ…開口、１９…対向電極、２０…柱状スペーサ。
【技術分野】
【０００１】
この発明は、薄膜トランジスタ（以下、ＴＦＴと記す）を能動素子とするアクティブマトリックス型の液晶表示素子に関する。
【背景技術】
【０００２】
ＴＦＴを能動素子とするアクティブマトリックス型の液晶表示素子は、液晶層を挟んで対向する一対の基板の互いに対向する内面のうち、一方の基板の内面に、マトリックス状に配列する複数の画素電極と、前記複数の画素電極にそれぞれ対応させて形成され、対応する前記画素電極に接続された複数のＴＦＴと、複数のＴＦＴにゲート信号を供給する複数のゲート配線と、前記複数のＴＦＴにデータ信号を供給する複数のデータ配線とを設け、他方の基板の内面に、前記複数の画素電極と対向する対向電極を設けた構成となっている。
【０００３】
ところで、液晶表示素子は、応答速度を速くするために、液晶層厚をできるだけ小さくし、且つ表示むらの無い良好な表示品質を得るために、全ての画素部の液晶層厚を均一にすることが望まれている。
【０００４】
そのため、従来のアクティブマトリックス型の液晶表示素子では、複数の画素電極とＴＦＴ及びゲート配線とデータ配線を形成した一方の基板の内面の各画素電極の側方の部分にそれぞれ、前記ＴＦＴと並べて、前記ゲート配線の一部とゲート絶縁膜と前記ＴＦＴのドレイン電極から延長させた延長膜とオーバーコート絶縁膜との積層膜からなるスペーサ当接部を形成し、対向電極を設けた他方の基板の内面に、前記スペーサ当接部にそれぞれ対応させて、樹脂膜を柱状にパターニングしたスペーサを設け、これらの柱状スペーサを前記スペーサ当接部にそれぞれ当接させて一対の基板の間隔を規定している（特許文献１参照）。
【０００５】
この液晶表示素子は、樹脂膜からなる柱状スペーサにより基板間隔を規定しているため、基板間ギャップを小さくすることができ、したがって、液晶層厚を小さくし、応答速度を速くすることができる。
【０００６】
また、この液晶表示素子は、一方の基板の各画素電極の側方の部分にそれぞれスペーサ当接部を形成し、他方の基板に前記スペーサ当接部にそれぞれ対応させて前記柱状スペーサを設けているため、基板間隔を、画素電極の配列ピッチに対応したピッチで規定し、全ての画素部の液晶層厚を均一にすることができる。
【特許文献１】特開２００３―１０７４９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、上記従来の液晶表示素子は、一方の基板の各画素電極の側方の部分にそれぞれ、ＴＦＴと並べてスペーサ当接部を形成し、これらのスペーサ当接部に他方の基板に設けた柱状スペーサを当接させたものであるため、前記柱状スペーサによる基板間隔規定点の数が十分とはいえず、したがって、基板間隔の保持強度が弱く、そのために、基板が外部からの圧力等によりスペーサ間において撓み、その部分の液晶層厚が変化して表示むらを発生することがある。
【０００８】
しかも、この液晶表示素子は、前記スペーサ当接部をＴＦＴと並べて形成しているため、前記ＴＦＴの大きさ（面積）に制約があり、そのために、前記ＴＦＴのチャンネル長を大きくして電流量を多くし、画素へのデータ信号の書込み時間（ＴＦＴのオン時間）を短くすることが難しい。
【０００９】
この発明は、画素部の液晶層厚を小さくして応答速度を速くし、且つ、全ての画素部の液晶層厚を均一にして表示むらの無い良好な表示品質を得るとともに、基板間隔の保持強度を高くし、さらにＴＦＴの電流量を多くして画素へのデータ信号の書込み時間を短くし、しかも、基板間への液晶の充填を能率良く行なうことができるアクティブマトリックス型の液晶表示素子を提供することを目的としたものである。
【課題を解決するための手段】
【００１０】
この発明の液晶表示素子は、液晶層を挟んで対向する一対の基板の互いに対向する内面のうち、一方の基板の内面に、マトリックス状に配列する複数の画素電極と、前記複数の画素電極にそれぞれ対応させて形成され、前記画素電極の幅と同程度のチャンネル長を有し、対応する前記画素電極に接続された複数のＴＦＴと、複数のＴＦＴにゲート信号を供給する複数のゲート配線と、前記複数のＴＦＴにデータ信号を供給する複数のデータ配線とが設けられ、他方の基板の内面に、前記複数の画素電極と対向する対向電極と、前記複数のＴＦＴに対応する部分毎に前記ＴＦＴのチャンネル長方向に間隔をおいて形成され、前記ＴＦＴ上に当接して前記一対の基板の間隔を規定する複数の樹脂膜からなる柱状スペーサが設けられていることを特徴とする。
【００１１】
この発明の液晶表示素子においては、前記他方の基板の内面に、前記一方の基板に設けられたＴＦＴ上に当接する複数の柱状スペーサの間に対応する部分に開口を有する下地膜を設けられ、その上に前記複数の柱状スペーサを形成するのが望ましい。
【発明の効果】
【００１２】
この発明の液晶表示素子は、一方の基板の内面に、マトリックス状に配列する複数の画素電極にそれぞれ対応させて、前記画素電極の幅と同程度のチャンネル長を有するＴＦＴを設け、他方の基板の内面に、前記ＴＦＴに対応する部分毎に前記ＴＦＴのチャンネル長方向に間隔をおいて形成され、前記ＴＦＴ上に当接して前記一対の基板の間隔を規定する複数の樹脂膜からなる柱状スペーサを設けているため、画素部の液晶層厚を小さくして応答速度を速くし、且つ、全ての画素部の液晶層厚を均一にして表示むらの無い良好な表示品質を得るとともに、基板間隔の保持強度を高くし、さらにＴＦＴの電流量を多くして画素へのデータ信号の書込み時間を短くし、しかも、基板間への液晶の充填を能率良く行なうことができる。
【００１３】
この発明の液晶表示素子においては、前記他方の基板の内面に、前記一方の基板に設けられたＴＦＴ上に当接する複数の柱状スペーサの間に対応する部分に開口を有する下地膜を設けられ、その上に前記複数の柱状スペーサを形成するのが望ましく、このようにすることにより、前記基板間への液晶の充填をさらに能率良く行なうことができる。
【発明を実施するための最良の形態】
【００１４】
（第１の実施形態）
図１〜図３はこの発明の第１の実施例を示しており、図１は液晶表示素子の一部分の平面図、図２は図１のII―II線に沿う拡大断面図、図３は図１のIII―III線に沿う拡大断面図である。
【００１５】
この液晶表示素子は、フィールドシーケンシャル液晶表示装置に用いられるアクティブマトリックス型液晶表示素子であり、基本的には、液晶層１を挟んで対向する一対の透明基板２，３の互いに対向する内面のうち、一方の基板２の内面に、行方向及び列方向にマトリックス状に配列する複数の透明な画素電極４と、前記複数の画素電極４にそれぞれ対応させて形成され、対応する前記画素電極４に接続された複数のＴＦＴ５と、複数のＴＦＴ５にゲート信号を供給する複数のゲート配線１４と、前記複数のＴＦＴ５にデータ信号を供給する複数のデータ配線１５とが設けられ、他方の基板３の内面に、前記複数の画素電極４と対向する一枚膜状の透明な対向電極１９が設けられた構成となっている。
【００１６】
以下、前記画素電極４とＴＦＴ５とゲート配線１４及びデータ配線１５が設けられた一方の基板２をＴＦＴ基板といい、対向電極１９が設けられた他方の基板３を対向基板という。
【００１７】
なお、この実施例の液晶表示素子は、１フィールド毎に、前記複数の画素電極４と対向電極１９とが互いに対向する領域からなる複数の画素の書込み状態を一括してリセットするものであり、前記ＴＦＴ基板２の内面には、前記ＴＦＴ５とゲート配線１４及びデータ配線１５（以下、書込み用ＴＦＴ、書込み用ゲート配線、書込み用データ配線という）の他に、前記複数の画素電極４にそれぞれ対応させて形成され、対応する前記画素電極４に接続された複数のリセット用ＴＦＴ５Ｒと、前記複数のリセット用ＴＦＴ５Ｒにゲート信号を供給する複数のリセット用ゲート配線１４Ｒと、前記複数のリセット用ＴＦＴ５Ｒにリセット信号を供給する複数のリセット用データ配線１５Ｒとが設けられている。
【００１８】
前記書込み用ＴＦＴ５は、前記画素電極４の一端側（図１において下側）に配置され、前記リセット用ＴＦＴ５Ｒは、前記画素電極４の他端縁（図１において上側）に配置されており、隣合う画素電極行の一方の行の画素電極４に対応する書込み用ＴＦＴ５と、他方の行の画素電極４に対応するリセット用ＴＦＴ５Ｒとは互いに隣合っている。
【００１９】
前記書込み用ＴＦＴ５とリセット用ＴＦＴ５Ｒは、平面形状が対称形な同じ積層構造のものであり、前記ＴＦＴ基板２の基板面に形成されたゲート電極６と、このゲート電極６を覆ってＴＦＴ基板２の略全体に形成されたゲート絶縁膜７と、前記ゲート絶縁膜７の上に前記ゲート電極６と対向させて形成されたｉ型半導体膜８と、このｉ型半導体膜８のチャンネル領域となる中央部の上に設けられたブロッキング絶縁膜９と、前記ｉ型半導体膜８の両側部の上にｎ型半導体膜１０を介して形成されたソース電極１１及びドレイン電極１２と、オーバーコート絶縁膜１３とからなっている。
【００２０】
また、前記書込み用ゲート配線１４とリセット用ゲート配線１４Ｒは、前記ＴＦＴ基板２の基板面に、各画素電極行の書込み用ＴＦＴ５の配置側とリセット用ＴＦＴ５Ｒの配置側とにそれぞれ沿わせて設けられており、前記書込み用ＴＦＴ５及びリセット用ＴＦＴ５Ｒのゲート電極６は、前記書込み用ゲート配線１４及びリセット用ゲート配線１４Ｒの前記画素電極４に隣接する部分からなっている。
【００２１】
さらに、前記書込み用ＴＦＴ５及びリセット用ＴＦＴ５Ｒのｉ型半導体膜８とブロッキング絶縁膜９とｎ型半導体膜１０とソース電極１１及びドレイン電極１２は、前記ゲート配線１４，１４Ｒの長さ方向に沿わせて、前記画素電極４の行方向の幅と同程度の長さに形成されている。
【００２２】
すなわち、前記書込み用ＴＦＴ５及びリセット用ＴＦＴ５Ｒはそれぞれ、前記画素電極４の幅と同程度のチャンネル長を有している。
【００２３】
また、前記書込み用データ配線１５とリセット用データ配線１５Ｒは、前記ゲート絶縁膜７の上に、各画素電極列の一側と他側（図１において左側と右側）にそれぞれ沿わせて設けられ、前記リセット用データ配線１５Ｒは、前記各画素電極列の他側（図１において右側）にそれぞれ沿わせて設けられており、前記書込み用ＴＦＴ５のドレイン電極１２は、前記書込み用データ配線１５と一体に形成され、前記リセット用ＴＦＴ５Ｒのドレイン電極１２は、前記リセット用データ配線１５Ｒと一体に形成されている。
【００２４】
そして、前記画素電極４は、前記ゲート絶縁膜７の上に形成されており、この画素電極４の書込み用ＴＦＴ５に隣接する縁部に前記書込み用ＴＦＴ４のソース電極１１が接続され、リセット用ＴＦＴ５Ｒに隣接する縁部に前記リセット用ＴＦＴ５Ｒのソース電極１１が接続されている。
【００２５】
なお、前記書込み用ＴＦＴ５及びリセット用ＴＦＴ５Ｒのオーバーコート絶縁膜１３は、前記複数の画素電極４上の部分を除いてＴＦＴ基板２の略全体に形成されており、前記書込み用データ配線１５とリセット用データ配線１５Ｒは、前記オーバーコート絶縁膜１３により覆われている。
【００２６】
また、前記ＴＦＴ基板２の内面には、前記画素電極４の配列領域の全域にわたって配向膜１６が形成されている。
【００２７】
一方、前記対向基板３の内面には、前記ＴＦＴ基板２の複数の画素電極４にそれぞれ対応する複数の開口が設けられた金属膜（基板面に形成された酸化クロム膜とその上に形成されたクロム膜との積層膜）からなる遮光膜１７が形成されており、その上に前記対向電極１９が設けられている。
【００２８】
さらに、この対向基板３の内面には、前記遮光膜１７と対向電極１９との積層膜の上に、前記ＴＦＴ基板２の隣合う書込み用及びリセット用ＴＦＴ５，５Ｒに対応する部分毎に、前記ＴＦＴ５，５Ｒのチャンネル長方向に間隔をおいて形成され、前記ＴＦＴ５，５Ｒ上に当接して前記ＴＦＴ基板２と対向基板３との間隔を規定する複数の樹脂膜からなる柱状スペーサ２０が設けられており、その上に、前記画素電極４の配列領域の全域にわたって配向膜２１が形成されている。
【００２９】
前記柱状スペーサ２０は、前記遮光膜１７と対向電極１９との積層膜の上に感光性樹脂を一定厚さに塗布し、その樹脂膜を、前記隣合う書込み用とリセット用のＴＦＴ５，５Ｒの両方の頂部にまたがる幅と、前記ＴＦＴ５，５Ｒのチャンネル長を複数分割した長さ、例えば前記チャンネル長の約１／６の長さを有する矩形柱状にパターニングして形成されており、前記隣合う書込み用及びリセット用ＴＦＴ５，５Ｒのチャンネル長方向の両端部と中間部とに対応させて等間隔に設けられている。
【００３０】
そして、前記ＴＦＴ基板２と対向基板３は、前記対向基板３の内面に設けた前記複数の柱状スペーサ２０を、前記ＴＦＴ基板２の各ＴＦＴ５，５Ｒ上（オーバーコート絶縁膜１３の上）に、両基板２，３の内面の配向膜１６，２１を介して当接させることにより、両基板２，３の間隔を規定され、前記画素電極４の配列領域を囲む図示しない枠状シール材を介して接合されており、これらの基板２，３間の前記枠状シール材により囲まれた領域に液晶層１が設けられている。
【００３１】
なお、この液晶表示素子は、例えば非ツイストのホモジニアス配向型液晶表示素子であり、前記液晶層１の液晶分子は、一方向に分子長軸を揃えて基板２，３面と実質的に平行に配向している。
【００３２】
この液晶表示素子は、前記ＴＦＴ基板２の内面に、マトリックス状に配列する複数の画素電極４にそれぞれ対応させて書込み用及びリセット用ＴＦＴ５，５Ｒを設け、対向基板３の内面に、前記ＴＦＴ５，５Ｒ上に当接して前記一対の基板２，３の間隔を規定する複数の樹脂膜からなる柱状スペーサ２０を設けているため、画素部の液晶層厚を小さくして応答速度を速くすることができる。
【００３３】
すなわち、この液晶表示素子は、樹脂膜からなる柱状スペーサ２０により基板間隔を規定しているため、画素部の基板間ギャップを小さくすることができ、したがって、前記画素部の液晶層厚を小さくし、応答速度を速くすることができる。
【００３４】
なお、前記ＴＦＴ基板２の内面に設けられた書込み用及びリセット用ＴＦＴ５，５Ｒのゲート電極６の膜厚は０．２３μｍ、ゲート絶縁膜７の膜厚は０．２５μｍ、ｉ型半導体膜８の膜厚は０．０５μｍ、ブロッキング絶縁膜９の膜厚は０．１０μｍ、ｎ型半導体膜１０の膜厚は０．０２５μｍ、ソース電極１１及びドレイン電極１２の膜厚は０．４２５μｍ、オーバーコート絶縁膜１３の膜厚は０．２０μｍであり、したがって前記ＴＦＴ５，５Ｒの厚さは、１．２８μｍである。
【００３５】
また、前記ゲート絶縁膜７上に形成された画素電極４の膜厚は０．０５μｍ、対向基板３の内面に設けられた遮光膜１７の膜厚は０．１７μｍ、対向電極１９の膜厚は０．１４μｍ、両基板２，３の内面に設けられた配向膜１６，２１の膜厚はそれぞれ０．０５μｍである。
【００３６】
そして、この実施例では、前記柱状スペーサ２０を０．４０μｍの厚さに形成しており、したがって、前記柱状スペーサ２０を前記ＴＦＴ５，５Ｒ上に前記配向膜１６，２１を介して当接させることにより規定された両基板２，３の基板面間の間隔ｄ０は２．０７μｍ、各画素部の基板間ギャップ（配向膜１６，２１間の間隙）ｄは１．５５μｍである。
【００３７】
また、この液晶表示素子は、ＴＦＴ基板２の内面に、前記複数の画素電極４にそれぞれ対応させて、前記画素電極４の幅と同程度のチャンネル長を有する書込み用及びリセット用ＴＦＴ５，５Ｒを設け、対向基板３の内面に、前記ＴＦＴ５，５Ｒに対応する部分毎に前記ＴＦＴ５，５Ｒのチャンネル長方向に間隔をおいて複数の柱状スペーサ２０を設けているため、前記柱状スペーサ２０による基板間隔規定点の数を十分に多くし、全ての画素部の液晶層厚を均一にして表示むらの無い良好な表示品質を得るとともに、基板間隔の保持強度を高くし、基板２，３が外部からの圧力等によりスペーサ２０間で撓んで表示むらを発生するのを防ぐことができる。
【００３８】
さらに、この液晶表示素子は、前記書込み用及びリセット用ＴＦＴ５，５Ｒのチャンネル長を前記画素電極４の幅と同程度に長くしているため、これらのＴＦＴ５，５Ｒの電流量を多くし、画素へのデータ信号の書込み時間（書込み用ＴＦＴ５のオン時間）及び書込み状態のリセット時間（リセット用ＴＦＴ５Ｒのオン時間）を短くすることができ、したがって、フィールドシーケンシャル液晶表示装置の書込み周期（１フィールドの長さ）を短くし、ちらつきの無い高品質の画像を表示することができる。
【００３９】
しかも、この液晶表示素子は、前記画素電極４の幅と同程度のチャンネル長を有する書込み用及びリセット用ＴＦＴ５，５Ｒに、そのチャンネル長方向に間隔をおいて形成された複数の柱状スペーサ２０を当接させているため、一対の基板２，３間の前記枠状シール材により囲まれた領域に液晶を充填する際に、前記枠状シール材の一辺を部分的に欠落させて形成した液晶注入口（図示せず）から注入された液晶を、前記書込み用及びリセット用データ配線１５，１５Ｒに対応する部分の基板２，３間の間隙部と、前記書込み用及びリセット用ＴＦＴ５，５Ｒ上の柱状スペーサ２０間の部分の基板２，３間の間隙部との両方を通して液晶充填領域の全体に流入させることができ、したがって、前記基板２，３間への液晶の充填を能率良く行なうことができる。
【００４０】
なお、前記書込み用及びリセット用データ配線１５，１５Ｒに対応する部分の基板間ギャップ（配向膜１６，２１間の間隙）は、０．５７５μｍ、前記書込み用及びリセット用ＴＦＴ５，５Ｒ上の柱状スペーサ２０間の部分の基板間ギャップ（配向膜１６，２１間の間隙）は、前記柱状スペーサ２０の厚さと同じ０．４０μｍであり、いずれの部分も、液晶をスムーズに流通させる。
【００４１】
（第２の実施形態）
図４〜図６はこの発明の第２の実施例を示しており、図４は液晶表示素子の一部分の平面図、図５は図４のV―V線に沿う拡大断面図、図６は図４のVI―VI線に沿う拡大断面図である。なお、この実施例において、上述した第１の実施例に対応するものについては図に同符号を付してその説明を省略する。
【００４２】
この実施例の液晶表示素子は、対向基板３の内面に、ＴＦＴ基板２に設けられた書込み用及びリセット用ＴＦＴ５，５Ｒ上に当接する複数の柱状スペーサ２０の間に対応する部分に開口１８ａを有する透明な下地膜（絶縁膜）１８を設け、その上に前記複数の柱状スペーサ２０を形成したものであり、他の構成は上述した第１の実施例の液晶表示素子と同じである。
【００４３】
この実施例の液晶表示素子は、前記対向基板２の内面に前記下地膜１８を設け、その上に前記複数の柱状スペーサ２０を形成しているため、前記書込み用及びリセット用ＴＦＴ５，５Ｒ上の柱状スペーサ２０間の部分の基板間ギャップ（配向膜１６，２１間の間隙）を大きくし、前記基板２，３間への液晶の充填をさらに能率良く行なうことができる。
【００４４】
この実施例の液晶表示素子において、前記下地膜１８は、前記柱状スペーサ２０の厚さ（この実施例では０．４０μｍ）以上、より好ましくは前記柱状スペーサ２０の厚さの２〜４倍の膜厚に形成するのが望ましく、このようにすることにより、液晶をほとんど抵抗無く流通させることができる。
【００４５】
この実施例では、前記下地膜１８を、１．３０μｍ、つまり前記柱状スペーサ２０の厚さの３．２５倍の膜厚に形成し、前記ＴＦＴ５，５Ｒ上の柱状スペーサ２０間の部分の基板間ギャップを１．７０μｍとしている。
【００４６】
（他の実施形態）
また、上記第１及び第２の実施例の液晶表示素子は、書込み用とリセット用のＴＦＴ５，５Ｒを備えたものであるが、この発明は、リセット用ＴＦＴを備えないアクティブマトリックス型液晶表示素子にも適用することができ、また、非ツイストのホモジニアス配向型液晶表示素子に限らず、例えばＴＮまたはＳＴＮ型液晶表示素子、強誘電性または反強誘電性液晶表示素子等のアクティブマトリックス液晶表示素子にも適用することができる。
【図面の簡単な説明】
【００４７】
【図１】この発明の第１の実施例を示す液晶表示素子の一部分の平面図。
【図２】図１のII―II線に沿う拡大断面図。
【図３】図１のIII―III線に沿う拡大断面図。
【図４】この発明の第２の実施例を示す液晶表示素子の一部分の平面図。
【図５】図４のV―V線に沿う拡大断面図。
【図６】図４のVI―VI線に沿う拡大断面図。
【符号の説明】
【００４８】
１…液晶層、２，３…基板、４…画素電極、５…書込み用ＴＦＴ、５Ｒ…リセット用ＴＦＴ、１４…書込み用ゲート配線、１４Ｒ…リセット用ゲート配線、１５…書込み用データ配線、１５Ｒ…リセット用ゲート配線、１７…遮光膜、１８…下地膜、１８ａ…開口、１９…対向電極、２０…柱状スペーサ。
【特許請求の範囲】
【請求項１】
液晶層を挟んで対向する一対の基板の互いに対向する内面のうち、一方の基板の内面に、マトリックス状に配列する複数の画素電極と、前記複数の画素電極にそれぞれ対応させて形成され、前記画素電極の幅と同程度のチャンネル長を有し、対応する前記画素電極に接続された複数の薄膜トランジスタと、複数の薄膜トランジスタにゲート信号を供給する複数のゲート配線と、前記複数の薄膜トランジスタにデータ信号を供給する複数のデータ配線とが設けられ、他方の基板の内面に、前記複数の画素電極と対向する対向電極と、前記複数の薄膜トランジスタに対応する部分毎に前記薄膜トランジスタのチャンネル長方向に間隔をおいて形成され、前記薄膜トランジスタ上に当接して前記一対の基板の間隔を規定する複数の樹脂膜からなる柱状スペーサが設けられていることを特徴とする液晶表示素子。
【請求項２】
他方の基板の内面に、一方の基板に設けられた薄膜トランジスタ上に当接する複数の柱状スペーサの間に対応する部分に開口を有する下地膜が設けられ、その上に前記複数の柱状スペーサが形成されていることを特徴とする液晶表示素子。
【請求項１】
液晶層を挟んで対向する一対の基板の互いに対向する内面のうち、一方の基板の内面に、マトリックス状に配列する複数の画素電極と、前記複数の画素電極にそれぞれ対応させて形成され、前記画素電極の幅と同程度のチャンネル長を有し、対応する前記画素電極に接続された複数の薄膜トランジスタと、複数の薄膜トランジスタにゲート信号を供給する複数のゲート配線と、前記複数の薄膜トランジスタにデータ信号を供給する複数のデータ配線とが設けられ、他方の基板の内面に、前記複数の画素電極と対向する対向電極と、前記複数の薄膜トランジスタに対応する部分毎に前記薄膜トランジスタのチャンネル長方向に間隔をおいて形成され、前記薄膜トランジスタ上に当接して前記一対の基板の間隔を規定する複数の樹脂膜からなる柱状スペーサが設けられていることを特徴とする液晶表示素子。
【請求項２】
他方の基板の内面に、一方の基板に設けられた薄膜トランジスタ上に当接する複数の柱状スペーサの間に対応する部分に開口を有する下地膜が設けられ、その上に前記複数の柱状スペーサが形成されていることを特徴とする液晶表示素子。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２００７−２５２６２（Ｐ２００７−２５２６２Ａ）
【公開日】平成１９年２月１日（２００７．２．１）
【国際特許分類】
【出願番号】特願２００５−２０７２６７（Ｐ２００５−２０７２６７）
【出願日】平成１７年７月１５日（２００５．７．１５）
【出願人】（０００００１４４３）カシオ計算機株式会社 (8,748)
【Ｆターム（参考）】
【公開日】平成１９年２月１日（２００７．２．１）
【国際特許分類】
【出願日】平成１７年７月１５日（２００５．７．１５）
【出願人】（０００００１４４３）カシオ計算機株式会社 (8,748)
【Ｆターム（参考）】
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