【課題】スループット良くＳＯＩ基板を製造できる方法を提供する。
【解決手段】支持基板に半導体基板から分離させた半導体層を転置して、ＳＯＩ基板を製造する。まず、半導体層の基となる半導体基板を準備する。該半導体基板には所定の深さの領域に脆化層を形成し、且つ、一表面上に絶縁層を形成する。半導体基板と支持基板とを、絶縁層を間に挟んで重ね合わせて接合した後、半導体基板にレーザビームを選択的に照射して脆化層の脆化を進行させる。そして、物理的手段又は加熱処理により、脆化層の脆化を進行させた領域を始点として、半導体基板を分離する。 （もっと読む）

【課題】ＴＦＴ不良（例えば、ソース電極とドレイン電極との短絡）の修正、また高速表示への対応および消費電力の抑制の実現を図る。
【解決手段】トランジスタと、該トランジスタの一方の導通電極に接続する画素電極１７と、保持容量配線１８とを備えたアクティブマトリクス基板１０であって、上記トランジスタの一方の導通電極から引き出された引き出し配線７と、上記保持容量配線から引き出された修正用配線１９とを備え、該修正用配線は、絶縁層を介して上記引き出し配線の一部と重なった構成とする。 （もっと読む）

【課題】点欠陥の低減および透過率の向上を図った液晶表示装置を提供する。
【解決手段】１画素領域の一方の基板に透明材料で構成した平面パターンが矩形の対向電極と櫛歯状の透明の画素電極が絶縁膜を介して重なる構造において、薄膜トランジスタから透明の画素電極に電位を伝える不透明材料のソース電極が対向電極と重ならないように、対向電極に切り欠きあるいはスリットをいれる。 （もっと読む）

【課題】画素の開口率を低下させることなく、かつ製造コストを上昇させることなく、フリッカやクロストークの発生を抑えて画質を向上できる画素マトリクス等を提供する。
【解決手段】スイッチ手段２１は、直列に接続されたトランジスタＴｒ１，Ｔｒ２を有するとともに、ゲート線Ｇｎによって選択されたときにトランジスタＴｒ１，Ｔｒ２が同時にオンとなって、データ線Ｄｍから供給された電圧を画素電極２３に印加する。スイッチ手段２２は、トランジスタＴｒ３と制御容量Ｃａとを有するとともに、ゲート線Ｇｎ＋１によって選択されたときにトランジスタＴｒ３がオンとなってトランジスタＴｒ１，Ｔｒ２相互間の接続点２４に所定の電位を供給するとともに制御容量Ｃａによりこの所定の電位を記憶させ、ゲート線Ｇｎ及びゲート線Ｇｎ＋１によって選択されていないときに接続点２４の電位を制御容量Ｃａに記憶させた電位に保持する。 （もっと読む）

【課題】半導体装置において、トランジスタの移動度を向上するために半導体層に歪を与える際、引っ張り歪を与えるのが好ましいトランジスタと、圧縮歪を与えるのが好ましいトランジスタとを同一基板上で効率良く形成するための構成および作製方法を提供する。
【解決手段】同一基板上に単結晶半導体基板より分離し、絶縁表面を有する基板に接合層を介して接合された単結晶半導体層を含む複数種のトランジスタを形成する。一のトランジスタは、引っ張り歪が与えられた単結晶半導体層を活性層として用い、他のトランジスタは、接合後に支持基板の加熱処理によって生ずる熱収縮の一部を利用した圧縮歪が与えられた単結晶半導体層を活性層として用いる。 （もっと読む）

【課題】ナノワイヤーのオープンにより生じるトランジスタの不良やリークにより生じる不良を低減させることのできる半導体装置を実現する。
【解決手段】基板１０上の半導体素子の形成領域において、Ｓｉナノワイヤー１３の配置不良があった箇所には、配置不良となっているＳｉナノワイヤー１２を基板１０上からアーム２０を用いて除去し、新たなＳｉナノワイヤー１３をアーム２０を用いて再配置する。 （もっと読む）

【課題】イオンの照射に起因する問題を解決した、良好な特性が得られる半導体基板を提供することを課題とする。
【解決手段】単結晶半導体基板の表面から所定の深さに損傷領域を形成し、単結晶半導体基板の表面をプラズマ処理し、プラズマ処理された単結晶半導体基板の表面に、絶縁層を形成し、絶縁層を介して、単結晶半導体基板を、絶縁表面を有する基板に貼り合わせ、単結晶半導体基板を、損傷領域で分離して、絶縁表面を有する基板上に単結晶半導体層を形成する。これにより、単結晶半導体層と絶縁層との界面における欠陥を低減した半導体基板を提供することができる。 （もっと読む）

【課題】簡単な回路構成でフリッカの発生を防止しつつ精細なグレースケールを表示する。
【解決手段】ディスプレイ又はライトバルブのような画像出力装置はセルを有し、各セルは電気光学素子とスイッチング素子を持つ。走査線における走査信号が選択期間の間、電気光学素子はスイッチング素子によりデータ線に電気的に接続され、データ線からデータ信号を受ける。走査駆動回路は、電気光学素子の最大応答周波数 と、通常の観察者の最大知覚可能周波数のいずれか小さい方の少なくともＫ倍の走査周波数を持つ走査信号を供給する。Ｋは、８以上である。データ駆動回路はデジタル入力信号を受け、これに応じて走査信号の各選択期間に、最大又は最小電圧値のいずれかの信号セグメントを供給する。電気光学素子は、各選択期間中 にほぼ最大又は最小の電圧値のいずれかを受け、時間平均をとり、任意のＫでフリッカの無い連続するグレーレベルの表示を実現する。 （もっと読む）

電子素子、特にＴＦＴ、蓄積コンデンサまたはスタック装置の導電層間の交差部等を備えるものが開示されている。電子素子は、電極を形成する第１の導電層を基板上に備える。第２の導電層により形成された第２の電極は第１の電極から少なくとも誘電体層により隔てられている。この誘電体層は電気絶縁材料の中間層、好ましくは絶縁破壊に対して高い耐性を有する中間層と、光パターニング可能な電気絶縁材料のさらなる層とを包含する。 （もっと読む）

【課題】ＳＯＩ基板の作製において、貼り合わせる面に段差がある場合には、貼り合わせた際に、その段差により反対側の基板が撓み、接触面積が小さくなってしまい、所望の形状のＳＯＩ層が得られない場合がある。ＳＯＩ基板の貼り合わせる面に段差がある場合でも所望の形状のＳＯＩ基板を得ることを目的とする。
【解決手段】貼り合わせる面の段差の間に、所定の間隔でダミーパターン３０２を形成することにより、貼り合わせる基板の撓みが少なくなり、基板同士の密着性が確保され、所望のＳＯＩ層が得られるものである。 （もっと読む）

【課題】アクティブマトリクス型液晶表示装置およびその製造方法に関し、欠陥を容易に修復することのできる液晶表示装置を提供する。
【解決手段】絶縁表面を有する第１の基板と、前記第１の基板の中央部上に配置され、行列状に配置された複数の画素と、行方向に並んだ画素を活性化する複数の走査線と、列方向に並んだ画素のうち活性化された画素に画像情報を伝達する複数の信号線とを含む表示部と、前記第１の基板の表示部外側の領域である周辺部の第１の行方向端部上に形成され、前記走査線を駆動する信号を発生する走査線駆動回路と、前記第１の基板の周辺部の第１の列方向端部上に形成され、前記信号線を駆動する信号を発生する信号線駆動回路と、前記第１の基板の周辺部の一部上に形成され、前記走査線駆動回路および前記信号線駆動回路の少なくとも一部と実質的に同じ構成を有するリペア回路とを有する。 （もっと読む）

【課題】比較的低温にて不純物イオンの活性化を図ることによって製造される液晶表示装置を提供する。
【解決手段】シリコン酸化膜１２の形成されたガラス基板２が、ガラス基板２の裏側の面を下にしてステージ５５ａ上に直接載置される。載置されたガラス基板２に対して、光学系により表側の面からレーザ光としてＮｄ：ＹＡＧレーザの第２高調波がガラス基板２の面に対して斜めに照射される。照射されたレーザ光の一部は、ポリシリコン膜６ａを透過してガラス基板２の裏面にて反射され、その一部はポリシリコン膜６ａに照射される。一方、レーザ光の残りの成分は、ガラス基板２を透過してステージ５５ａの鏡面にて反射され、その一部はポリシリコン膜６ａに照射される。 （もっと読む）

【課題】表示画面が非矩形形状をした表示装置において、駆動回路を高密度に配置して、基板および装置形状も非矩形で、狭額縁な表示装置を提供する。
【課題を解決するための手段】基板上に互いにマトリクス状に配列された信号線３および走査線２と、前記信号線および走査線の交差部に配置された画素および能動素子からなるアクティブマトリクス表示部１と、前記走査線を駆動する走査線駆動回路８と、前記信号線を駆動する信号線駆動回路９から構成される表示装置において、前記表示部の外形が非矩形であり、前記走査線駆動回路８および／または前記信号線駆動回路９を構成する能動素子が、前記アクティブマトリクスを構成する前記能動素子と同様の工程で製造される能動素子であり、前記走査線駆動回路８および／または前記信号線駆動回路９がそれぞれ同じ機能を持つ回路ユニットの集合体であり、前記回路ユニットが前記非矩形の表示部の外周に沿って配置されている。 （もっと読む）

【課題】接合の際に高温の熱処理を行うことなく、密着性のよいＳＯＩ基板を作製する方法を提案する。また、ＳＯＩ基板を用いた半導体装置およびその作製方法を提案する。
【解決手段】内部に脆化層が形成され、かつ表面に第１の絶縁膜が形成された単結晶シリコン基板でなる第１の基板を用意し、第２の基板表面に第２の絶縁膜を形成し、第１の絶縁膜または第２の絶縁膜の少なくとも一方の表面をプラズマ雰囲気もしくはイオン雰囲気にさらして第１の絶縁膜または第２の絶縁膜の表面を活性化し、第１の基板と第２の基板とを、第１の絶縁膜および第２の絶縁膜を介して貼り合わせ、第１の基板の脆化層の界面において、単結晶シリコン膜を分断して、第２の基板上に第１の絶縁膜および第２の絶縁膜を介して薄膜の単結晶シリコン膜を形成する。 （もっと読む）

【課題】画素表示領域の構造を簡易化しつつ、センサでの受光量を精度よく検出できる表示装置を提供する。
【解決手段】本発明に係る表示装置は、信号線及び走査線が列設される画素アレイ部１と、信号線を駆動する信号線駆動回路２と、走査線を駆動する走査線駆動回路３と、画像を取り込んで出力する検出回路４１＆出力回路４と、画像取込み用のセンサを制御するセンサ制御回路５とを備えている。各画素ごとに複数のセンサ１２ａ，１２ｂを設けて画像取込みを行うため、高解像度で画像取込みを行うことができる。また、センサ１２ａ，１２ｂで取り込んだ画像データをバッファ１３に格納するため、フォトダイオードＤ１，Ｄ２で受光した光量を正確に検出できる。さらに、アレイ基板２１、対向基板２４及びバックライト２３の順に配置するため、紙面２２からの反射光の強弱をフォトダイオードＤ１，Ｄ２にて精度よく検出できる。 （もっと読む）

【課題】回路面積を小さくすることが可能な薄膜トランジスタアレイ基板、その製造方法、及び表示装置を提供すること
【解決手段】本発明にかかる薄膜トランジスタアレイ基板は、基板１上に形成された第１導電型の半導体層３１及び第２導電型の半導体層３２と、半導体層３１のドレイン領域３１１と半導体層３２のドレイン領域３２２とを接続する導電性の接続パターン４と、半導体層３１、３２、及び接続パターン４を覆うように形成されたゲート絶縁膜５と、ゲート絶縁膜５を介してチャネル領域３１３、３２３の対面に配置されるゲート電極６１、６２と、ゲート電極６１、６２を覆うように形成された層間絶縁膜７と、層間絶縁膜７及びゲート絶縁膜５を貫通するコンタクトホール８ａを介して接続パターン４と接続する信号配線９ａと、を備えるものである。 （もっと読む）

【課題】下地絶縁層の下層側に支持基板と別の材料からなる層を形成する場合でも、支持基板と半導体基板との貼り合わせ技術を好適に適用することのできる半導体装置、電気光学装置、および半導体装置の製造方法を提供する。
【解決手段】液晶装置などといった電気光学装置の素子基板などとして用いられる半導体層１０ｘでは、支持基板１０ｄの上に下地絶縁層１２が形成されているとともに、下地絶縁層１２の表面に電界効果型トランジスタ１０ｙが形成されている。支持基板１０ｅにおいて、電界効果型トランジスタ１０ｙのチャネル領域１ｘに対向する位置には凹部１０ｅが形成され、この凹部１０ｅには埋め込みゲート電極４ｘが形成されている。 （もっと読む）

【課題】 本発明は、半導体層あるいは画素電極との密着性が高い酸化被膜を形成して、配線材料等の酸化を防止できると共に、導電率が高いソース電極あるいはドレイン電極を備えた液晶表示装置及びその製造方法を提供することにある。
【解決手段】 本発明では、液晶表示装置を構成するＴＦＴ基板上のＴＦＴ電極において、ソース電極あるいはドレイン電極が、銅を主体とした層と、該銅を主体とした層を被覆する酸化物からなることを特徴とする。さらに、本発明は、前記ＴＦＴ電極において、半導体層あるいは画素電極と、前記ソース電極あるいはドレイン電極とが、オーミック接合していることを特徴とする。 （もっと読む）

【課題】ボディフローティング構造の薄膜トランジスタ（ＴＦＴ）の特性を向上させる。
【解決手段】絶縁体上の半導体膜に形成されたｐチャネル型の薄膜トランジスタを、半導体膜(103)上にゲート絶縁膜を介して配置されたゲート電極(109)と、ゲート電極の両側の半導体膜に配置されたソース領域(S)と、ドレイン領域(D)と、その間に位置するチャネル領域とを有し、チャネル領域は、フローティング状態で、ドレイン電圧はｎＶ、但し２≦ｎ≦２０で、ゲート長は、ｎ×０．１μｍ以上であり、上記半導体膜は、結晶方位｛１１０｝の単結晶シリコン膜又は｛１１０｝に配向した多結晶シリコン膜となるよう構成する。このように絶縁体上に形成された薄膜トランジスタをｐチャネル型とすることで、寄生バイポーラ動作を抑制できる。また、ｐチャネル型の薄膜トランジスタの結晶方位を制御することでキャリア（正孔）の移動度を高くでき、電流駆動能力を向上できる。 （もっと読む）

【課題】基板と素子との接続特性を向上させた半導体装置の製法もしくは構成を提供する。
【解決手段】第１基板（Ｓ２）上の一部に樹脂膜（２１）を形成する工程と、樹脂膜（２１）上に導電膜（２２ｂ）を形成する工程と、第１基板（Ｓ２）上に接着剤（３１）を介して薄膜チップ（ＣＨ）を配置する工程と、を有し、薄膜チップ（ＣＨ）は、第２基板（Ｓ１）上に配置され、素子（ＴＦＴ）と、素子と電気的に接続する接続端子（Ｐ）とを有し、薄膜チップ（ＣＨ）を配置する工程において、接続端子（Ｐ）と導電膜（２２ｂ）とが接するように薄膜チップ（ＣＨ）を配置する。このように、接続端子（Ｐ）と樹脂膜（２１）上の導電性膜（２２ｂ）が接するよう薄膜チップ（ＣＨ）を配置することで、薄膜チップ（ＣＨ）に加わる応力を低減することができる。また、微細化にも対応することができる。 （もっと読む）