液晶表示装置
【課題】画素の開口率を低下させることなく、かつ製造コストを上昇させることなく、フリッカやクロストークの発生を抑えて画質を向上できる画素マトリクス等を提供する。
【解決手段】スイッチ手段21は、直列に接続されたトランジスタTr1,Tr2を有するとともに、ゲート線Gnによって選択されたときにトランジスタTr1,Tr2が同時にオンとなって、データ線Dmから供給された電圧を画素電極23に印加する。スイッチ手段22は、トランジスタTr3と制御容量Caとを有するとともに、ゲート線Gn+1によって選択されたときにトランジスタTr3がオンとなってトランジスタTr1,Tr2相互間の接続点24に所定の電位を供給するとともに制御容量Caによりこの所定の電位を記憶させ、ゲート線Gn及びゲート線Gn+1によって選択されていないときに接続点24の電位を制御容量Caに記憶させた電位に保持する。
【解決手段】スイッチ手段21は、直列に接続されたトランジスタTr1,Tr2を有するとともに、ゲート線Gnによって選択されたときにトランジスタTr1,Tr2が同時にオンとなって、データ線Dmから供給された電圧を画素電極23に印加する。スイッチ手段22は、トランジスタTr3と制御容量Caとを有するとともに、ゲート線Gn+1によって選択されたときにトランジスタTr3がオンとなってトランジスタTr1,Tr2相互間の接続点24に所定の電位を供給するとともに制御容量Caによりこの所定の電位を記憶させ、ゲート線Gn及びゲート線Gn+1によって選択されていないときに接続点24の電位を制御容量Caに記憶させた電位に保持する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、液晶表示装置に関する。
【背景技術】
【0002】
各画素にアクティブ素子であるトランジスタを設けたアクティブマトリクス型液晶表示装置は、高精細かつ高画質の表示が可能なことから、液晶テレビ、携帯機器の表示装置などに多く用いられている。そのアクティブマトリクス型液晶表示装置の中でも、トランジスタに多結晶シリコン薄膜トランジスタ(以下「poly−Si TFT」という。)を用いたものは、トランジスタの電流駆動能力が高いため、各画素に配置するトランジスタのサイズを小型化できること、各画素に供給する信号を生成する回路を各画素と同一基板上に作製できることなどの理由により、特に画素サイズの小さい液晶表示装置に多く用いられている。
【0003】
図22は、poly−Si TFTを用いた液晶表示装置の一画素分の等価回路を示す回路図である。以下、この図面に基づき説明する。
【0004】
図中、各画素にはトランジスタTr1が設けられる。トランジスタTr1のソース電極に接続された画素キャパシタCpixは、画素電極と対向電極とこれらに挟まれた液晶層とで形成される。また、トランジスタTr1のソース電極には、保持キャパシタCstが接続されている。トランジスタTr1のゲート電極はゲート線Gnに接続され、トランジスタTr1のドレイン電極はデータ線Dmに接続されている。
【0005】
液晶表示装置に一画面分の画像を表示する期間において、トランジスタTr1は、そのほとんどの期間、画素キャパシタCpix及び保持キャパシタCstに書き込んだ映像信号を保持するように動作する。この保持期間中に画素キャパシタCpix及び保持キャパシタCstの電圧が変動しなければ、フリッカ及びクロストークの少ない良好な画質が得られる。
【0006】
近年、表示装置に対して高精細かつ高輝度という性能が市場から強く求められるようになり、それに伴い液晶表示装置の画素ピッチが小さくなるとともに、光源であるバックライトの輝度が高くなってきている。液晶表示装置の輝度はバックライトの輝度と液晶表示装置の画素の透過率とでほぼ決まり、画素の透過率は開口率によって大きく変わる。高精細化により画素ピッチが小さくなると必然的に開口率も小さくなり、更に画素キャパシタ及び保持キャパシタの値も小さくなる。また、トランジスタのリーク電流は、トランジスタに照射される光量に依存して大きくなる。そのため、高精細かつ高輝度の液晶表示装置では、保持期間中に画素キャパシタ及び保持キャパシタの電圧が変動してしまい、フリッカやクロストークが発生するという問題が生じていた。
【0007】
特にトップゲート型のpoly−Si TFTを用いた液晶表示装置の場合、トランジスタのチャネル部に直接バックライトの光が照射されるため、ボトムゲート型が一般的なアモルファスシリコン薄膜トランジスタ(以下「a−Si TFT」という。)を用いた液晶表示装置に比べ、光リーク電流が大きくなり、より深刻な問題となる。
【0008】
また、クロストークは、トランジスタのリーク電流の大きさだけでなく、「ソース−ドレイン間の電圧Vdsに対するリーク電流の依存性」にも大きな影響を受ける。また、データ線Dmの電位をVdata、画素キャパシタCpixの電圧をVpixとすると、VdsはVdataとVpixの関数となる。そのため、共通のデータ線に接続された各画素にどのような輝度の信号を書き込むかによって、各画素のトランジスタのソース−ドレイン間電圧が大きく変動するので、そのトランジスタのリーク電流が変化することになる。したがって、特定のパターンを表示させると、そのパターンを表示させていない画素にその影響が及んでクロストークが発生する。
【0009】
このような問題に対処する関連技術の一例が、特許文献1に開示されている。図23[1]は、特許文献1に開示された液晶表示装置の一画素分の等価回路を示す回路図である。以下、この図面に基づき説明する。
【0010】
この技術では、画素に映像信号を書き込むトランジスタを、直列に接続された二つのトランジスタTr1,Tr2としている。そして、画素への映像信号の書き込みが終了した後に、二つのトランジスタTr1,Tr2を非導通状態とすると同時に、その二つのトランジスタTr1,Tr2の接続点である中間ノードを、第三のトランジスタTr3pを介して対向電極と等しい電圧の共通配線STに接続させている。これらの動作により、直列に接続された二つのトランジスタTr1,Tr2の内、画素に接続された側のトランジスタTr2のソース−ドレイン間の電圧Vdsが、データ線Dmの電位に無関係となるので、クロストークを低減できるとしている。
【0011】
上記関連技術の他の例が、特許文献2に開示されている。図23[2]は、特許文献2に開示された液晶表示装置の一画素分の等価回路を示す回路図である。以下、この図面に基づき説明する。
【0012】
この技術も特許文献1の技術と同様に、画素に映像信号を書き込むトランジスタを、直列に接続された二つのトランジスタTr1,Tr2としている。そして、二つのトランジスタTr1,Tr2を非導通状態とした後に、第三のトランジスタTr3により、二つのトランジスタTr1,Tr2の接続点である中間ノードを、対向電極の電位に近い電圧の共通配線STに接続させるという方法である。これにより、直列に接続された二つのトランジスタTr1,Tr2の内、画素に接続された側のトランジスタTr2のソース−ドレイン間の電圧Vdsが、データ線Dmの電位に無関係となるので、クロストークを低減できるとしている。
【0013】
なお、特許文献1,2に開示された液晶表示装置については、本発明との相違点を明確にするために、その一部を簡略化して説明した。
【0014】
【特許文献1】特開2000−010072号公報(図1等)
【特許文献2】特開2006−189473号公報(図2等)
【発明の開示】
【発明が解決しようとする課題】
【0015】
しかしながら、これらの関連技術には次のような問題点があった。
【0016】
第一の問題点は、製造コストが上昇するという点である。特許文献1に記載の技術では、画素へ映像信号を書き込む直列に接続された二つのトランジスタTr1,Tr2と、二つのトランジスタTr1,Tr2の接続点である中間ノードに電位を与える第三のトランジスタTr3pとの、伝導形が異なる必要が生ずる。特許文献1では、トランジスタTr1,Tr2をnチャネルとし、トランジスタTr3pをpチャネルとした例を図示している。このように伝導形の異なるトランジスタを用いることで、トランジスタTr1,Tr2のゲート電極に接続される制御線(ゲート線Gn)とトランジスタTr3pのゲート電極に接続される制御線(ゲート線Gn)とを共通にして、一方のトランジスタを導通状態にすると同時に、他方のトランジスタを非導通にする制御が可能となる。これにより、両方のトランジスタに、それぞれ別の制御線を用いる必要がなくなる。このことは、画素の開口率を向上させる上で有利であるが、pチャネルとnチャネルのトランジスタを作製するプロセスが必要となるため、製造コストが上昇するという問題が生ずる。
【0017】
第二の問題点は、開口率が低下するという問題点である。特許文献2に記載の技術では、画素に用いるトランジスタTr1〜Tr3を全て同じ伝導形とすることが可能である。そのため、製造コストの上昇は生じないが、直列に接続された二つのトランジスタTr1,Tr2のゲート電極と、第三のトランジスタTr3のゲート電極とを、別々の制御線で制御する必要がある。つまり、各画素行ごとに第三のトランジスタTr3を制御するための新たな制御線Conを設ける必要があるので、画素の開口率を低下させるという問題が生ずる。
【0018】
そこで、本発明の目的は、上記問題点を鑑み、画素の開口率を低下させることなく、かつ製造コストを上昇させることなく、フリッカやクロストークの発生を抑えて画質を向上できる液晶表示装置を提供することにある。
【課題を解決するための手段】
【0019】
本発明に係る液晶表示装置は、複数のゲート線と複数のデータ線との交点近傍に、画素電極を有する画素がマトリクス状に配置されて成る画素表示装置において、前記各画素は、直列に接続された複数のトランジスタAを有するとともに、前記複数のゲート線の一つである第一のゲート線によって選択されたときに当該複数のトランジスタAが同時にオンとなって、前記複数のデータ線の一つから供給された電圧を前記画素電極に印加する第一のスイッチ手段と、トランジスタBとキャパシタとを有するとともに、前記第一のゲート線とは異なる前記複数のゲート線の一つである第二のゲート線によって選択されたときに当該トランジスタBがオンとなって前記複数のトランジスタA相互間の接続点の少なくとも一つに所定の電位を供給するとともに前記キャパシタによりこの所定の電位を記憶させ、前記第一のゲート線及び前記第二のゲート線によって選択されていないときに前記複数のトランジスタA相互間の接続点の少なくとも一つの電位を前記キャパシタに記憶させた電位に保持する第二のスイッチ手段とを備えた、ことを特徴とする。
【0020】
本発明に係る液晶表示装置は、複数のゲート線と複数のデータ線との交点近傍に、画素電極を有する画素がマトリクス状に配置されて成る画素マトリクスを有する液晶表示装置において、前記各画素は、直列に接続された複数のトランジスタAを有するとともに、前記複数のゲート線の一つである第一のゲート線によって選択されたときに当該複数のトランジスタAが同時にオンとなって、前記複数のデータ線の一つから供給された電圧を前記画素電極に印加する第一のスイッチ手段を備え、一画素の前記複数のトランジスタA相互間の接続点の少なくとも一つと別の一つ又は複数の画素の前記複数のトランジスタA相互間の接続点の少なくとも一つとの間にソース電極及びドレイン電極が接続され、前記第一のゲート線とは異なる前記複数のゲート線の一つである第二のゲート線にゲート電極が接続された少なくとも一つのトランジスタBと、このトランジスタBを接続した前記各画素の前記複数のトランジスタA相互間の接続点の各々と一端を接続し、他端を共通電極に接続した複数のキャパシタと、を備えたことを特徴とする。
【発明の効果】
【0021】
本発明によれば、第一のゲート線によって選択されたときに、複数のトランジスタAを同時にオンにして、データ線から供給された電圧を画素電極に印加し、第二のゲート線によって選択されたときに、トランジスタBをオンにして前記複数のトランジスタA相互間の接続点の少なくとも一つに所定の電位を供給するとともに前記キャパシタによりこの所定の電位を記憶させ、前記第一のゲート線及び前記第二のゲート線によって選択されていないときに前記トランジスタA及びトランジスタBをオフとし、前記複数のトランジスタA相互間の接続点の少なくとも一つの電位を前記キャパシタに記憶させた電位に保持することにより、第一のゲート線によって選択されていないとき、複数のトランジスタA相互間の接続点の電圧が安定化するので、複数のトランジスタAのリーク電流を低減でき、これにより画素電極の電圧が安定化するので、フリッカやクロストークが抑えられる。このとき、第一及び第二のゲート線の選択信号によってトランジスタA,Bがオンするということは、これらのトランジスタA,Bがともに同じ伝導形であることを意味する。したがって、異なる伝導形のトランジスタを製造する場合に比べて、製造工程を簡略化できるので、製造コストを抑えることができる。また、トランジスタBを駆動する第二のゲート線は、他の画素のトランジスタAを駆動するための配線である。したがって、トランジスタBを駆動するための特別な配線が不要であるので、特別な配線を必要とする場合に比べて、画素の開口率を向上できる。すなわち、画素の開口率を低下させることなく、しかも製造コストを上昇させることなく、フリッカやクロストークの発生を抑えて画質を向上させた画素マトリクス等を得ることができる。
【発明を実施するための最良の形態】
【0022】
以下、本発明の実施形態を図に基づいて詳細に説明する。
<第一実施形態>
図1及び図2は本発明に係る画素マトリクスを有する液晶表示装置の第一実施形態を示す回路図であり、図1は一画素分の等価回路であり、図2は全体の等価回路である。以下、これらの図面に基づき説明する。
【0023】
図1の画素20は、図2の画素マトリクス11の任意の一画素分を抜き出したものである。そのため、図1においてゲート線及びデータ線の符号は一般化してn,mを使用する。本実施形態の画素マトリクス11は、ゲート線G1〜G4とデータ線D1〜D4との交点近傍に、画素電極23を有する画素20がマトリクス状に配置されて成る。各画素20は、第一のスイッチ手段としてのスイッチ手段21と、第二のスイッチ手段としてのスイッチ手段22とを備えている。スイッチ手段21は、直列に接続された複数のトランジスタAとしてトランジスタTr1,Tr2を有するとともに、ゲート線G1〜G4の一つであるゲート線Gnによって選択されたときにトランジスタTr1,Tr2が同時にオンとなって、データ線D1〜D4の一つであるデータ線Dmから供給された電圧を画素電極23に印加する。スイッチ手段22は、トランジスタBとしてのトランジスタTr3とキャパシタとしての制御容量Caとを有するとともに、ゲート線Gnとは異なるゲート線G1〜G4の一つであるゲート線Gn+1によって選択されたときにトランジスタTr3がオンとなってトランジスタTr1,Tr2相互間の接続点24に所定の電位を供給するとともに制御容量Caによりこの所定の電位を記憶させ、ゲート線Gn及びゲート線Gn+1によって選択されていないときに接続点24の電位を制御容量Caに記憶させた電位に保持する。
【0024】
また、各画素20は、所定の電位が印加された共通電極としての共通配線STを有する。トランジスタTr3は、ゲート線Gn+1によって選択されたときにオンとなって、制御容量Caに共通配線STを接続することにより制御容量Caに所定の電位を供給する。
更に、スイッチ手段21において、トランジスタTr1,Tr2のゲート電極がゲート線Gnに共通に接続され、トランジスタTr1のソース電極とトランジスタTr2のドレイン電極とが接続され、トランジスタTr1のドレイン電極がデータ線Dmに接続され、トランジスタTr2のソース電極が画素電極23に接続されている。スイッチ手段22において、トランジスタTr1,Tr2相互間の接続点24と共通配線STとの間に制御容量Caが接続され、トランジスタTr3のゲート電極がゲート線Gn+1に接続され、トランジスタTr3のソース電極が接続点24に接続され、トランジスタTr3のドレイン電極が共通配線STに接続されている。
【0025】
本実施形態の液晶表示装置10は、画素マトリクス11が配置されたトランジスタ基板と、液晶層13を挟んでトランジスタ基板と対向配置される対向基板とを有する。トランジスタ基板は、TFT基板ともいい、例えばガラス基板上に、画素マトリクス11、ゲートドライバ回路14、データドライバ回路15等が形成されたものである。対向基板は、例えばガラス基板上に対向電極12等が形成されたものである。
【0026】
なお、ここでは、液晶表示装置10から対向電極12、液晶層13、ゲートドライバ回路14及びデータドライバ回路15を除いた構成を、画素マトリックス11と呼ぶことにする。また、一画素分の液晶層13は画素容量Cpixを構成し、保持容量CstはトランジスタTr2のソース電極と共通配線STとの間に接続されている。保持容量Cstは、場合によっては省略することができる。
【0027】
次に、本実施形態の作用及び効果について説明する。本実施形態の画素マトリクス11及び液晶表示装置10によれば、ゲート線Gnによって選択されたときに、トランジスタTr1,Tr2を同時にオンにして、データ線Dmから供給された電圧を画素電極23に印加し、ゲート線Gn+1によって選択されたときに、トランジスタTr3をオンにしてトランジスタTr1,Tr2相互間の接続点24に所定の電位を供給するとともに制御容量Caによりこの所定の電位を記憶させ、ゲート線Gn,Gn+1によって選択されていないときにトランジスタTr1〜Tr3をオフとし、接続点24の電位を制御容量Caに記憶させた電位に保持することにより、ゲート線Gnによって選択されていないとき、接続点24の電圧が安定化するので、トランジスタTr2のリーク電流を低減でき、これにより画素電極23の電圧が安定化するので、フリッカやクロストークが抑えられる。このとき、ゲート線Gn,Gn+1の選択信号によってトランジスタTr1〜Tr3がオンするということは、これらのトランジスタTr1〜Tr3がともに同じ伝導形であることを意味する。したがって、異なる伝導形のトランジスタを製造する場合に比べて、製造工程を簡略化できるので、製造コストを抑えることができる。また、トランジスタTr3を駆動するゲート線Gn+1は、他の画素のトランジスタTr1,Tr2を駆動するための配線である。したがって、トランジスタTr3を駆動するための特別な配線が不要であるので、特別な配線を必要とする場合に比べて、画素20の開口率を向上できる。すなわち、画素20の開口率を低下させることなく、しかも製造コストを上昇させることなく、フリッカやクロストークの発生を抑えて画質を向上させた画素マトリクス11等を得ることができる。
【0028】
なお、各トランジスタTr〜T3のソースとドレインとは同じ構造であるので、これらを逆に呼んでもよい。ここでいう「接続」とは、言うまでもなく電気的な接続を意味する。「所定の電位」は、共通電極の電圧に限定するものではなく、データ線に依存しない電圧、例えば一定の直流電圧や、データ線の電圧よりも変動の少ない(すなわち安定な)電圧などでもよい。これらのことは、以下の実施形態でも同様である。
【0029】
以下、本実施形態の画素マトリクス11及び液晶表示装置10について、更に詳しく説明する。
【0030】
図2は本実施形態の液晶表示装置10の構成を示し、図1はその中の任意の一つの画素20を示したものである。縦横に配置されたデータ線(D1〜D4)とゲート線(G1〜G4)の各交点付近に、一端がデータ線に接続され、もう一端が画素容量Cpixおよび保持容量Cstに接続され、直列配置された2つの画素トランジスタTr1、Tr2と、Tr2に接続された画素容量Cpix、保持容量Cst、Tr1とTr2の接続点に接続された制御容量Ca、Caと並行に配置されたトランジスタTr3からなる画素がマトリクス状に配置された画素マトリクス11と、データ線を駆動するデータドライバ回路15、ゲート線を駆動するゲートドライバ回路14で構成されている。保持容量Cstと制御容量Caのもう一端は全画素に共通の配線STに接続されており、各画素容量Cpixはトランジスタが表面に形成されるTFT基板上の画素電極と、図示されていないが、TFT基板と液晶層13を挟んで対峙する対向基板の対向電極12とで構成される容量である。また、ゲートドライバ回路14の出力端子の数は、画素マトリクス11の表示に寄与する有効画素の画素行の数よりも少なくとも1つ多く、その端子は画素マトリクス11の有効画素の端部に沿って配置されているゲート線G5に接続されている。Tr1、Tr2のゲート端子は共通のゲート線に接続され、Tr3のゲート端子は、隣接する2本のゲート線でTr1およびTr2に接続されたゲート線とは異なるゲート線に接続されている。
【0031】
なお、図2ではデータ線の数を4本、有効画素に接続されたゲート線の数を4本としているが、これら数値に限定されるものではない。またデータドライバ回路15およびゲートドライバ回路14は画素トランジスタが形成される基板上に、同一のプロセスで形成しても良く、どちらか一方あるいはその両方を他の基板上で作製された回路を電気的に接続した構成でも良い。
【0032】
次に図3のタイミングチャートを用いて動作について説明する。これは本実施形態の液晶表示装置の複数の画素行に映像信号を書き込む期間における、制御信号線、画素電圧等の変化を示したものであり、期間TH1〜TH4はそれぞれ1画素行分の画素に映像信号を書き込む1水平期間を示している。G1〜G5はそれぞれゲート線G1〜G5の電圧波形を示したものであり、D1はデータ線D1の電圧波形を示したものである。Vpix(1,1)はゲート線G1とデータ線D1に接続された画素の画素電極電位(画素容量電位)を示したものであり、Vaはその画素の制御容量Caの電圧を示したものである。同様にVpix(2,1)はゲート線G2とデータ線D1に接続された画素の画素電極電位を示しており、Va(2,1)はその画素の制御容量Caの電圧を示している。
【0033】
期間TH1において、ゲート線G1の電位が画素トランジスタTr1、Tr2を導通にする電圧に変化することで、Tr1、Tr2がON状態となり、データ線D1の電位Vsig1が画素容量Cpixおよび保持容量Cstに書き込まれる。ここでVsig1は画素に表示すべき映像信号に対応した電圧である。これと同時に制御容量Caにも同じ電圧Vsig1が書き込まれる。この際Tr3のゲート端子はゲート線G2に接続されているため、off状態である。そしてG1の電位が画素トランジスタTr1、Tr2を非道通状態にする電位に変化することで、Tr1、Tr2、Tr3の全てのトランジスタがoff状態となる。データ線D2〜D4とゲート線G1に接続された各画素でも同様の動作が行われ、1画素行分の映像信号が画素容量Cpixと保持容量Cstに書き込まれる。
【0034】
次に期間TH2においてゲート線G2が画素トランジスタを導通状態にする電位に変化する為、ゲート線G1に接続された各画素のTr3がオン状態となり、制御容量Caに配線STの電位であるVstが書き込まれ、ゲート線G2がトランジスタをオフ状態とする電位に変化した後、Vstを保持する。これと同時にゲート線G2に接続された各画素の画素容量Cpixおよび保持容量Cstに先述と同様の動作により映像信号が書き込まれる。
【0035】
期間TH4は、有効画素の中で最後に映像信号が書き込まれるゲート線G4に接続された各画素に、映像信号が書き込まれる期間である。ゲート線G4に接続された各画素の画素容量Cpixおよび保持容量Cst、に映像信号が書き込まれる動作は先述の動作と同様であり、期間TH4の終わりの時点でゲート線G4に接続された各画素の画素容量Cpix、保持容量Cst、制御容量Caには各画素に表示させる映像信号がそれぞれ書き込まれた状態となっている。
【0036】
次に期間TH5においてゲート線G5が画素トランジスタを導通状態とする電位に変わるため、ゲート線G4に接続された各画素のTr3がオン状態となる。これによりゲート線G4に接続された各画素の制御容量Caに配線STの電位であるVstが書き込まれる。
【0037】
これら一連の動作により、有効画素の全ての画素容量Cpixおよび保持容量Cstのそれぞれに映像信号が書き込まれ、各画素が映像信号の保持動作(各画素の画素トランジスタTr1、Tr2がオフ状態の動作)期間において、制御容量Caには配線STの電圧Vstが書き込まれ保持されることになる。ここで、Vstは対向電極の電圧とほぼ等しい値としている。
【0038】
ここまでの説明で示した例では、画素トランジスタTr1、Tr2およびTr3をn型としていたが、p型のトランジスタを用いても良い。その際は各ゲート線の電位をp型が導通、非道通となる状態へ変えるだけで良い。また、Tr1、Tr2、Tr3のチャネル幅W1〜W3(図11)に関して、Tr3のチャネル幅W3をTr1、Tr2のチャネル幅W1,W2よりも小さくしても良い。Tr3は制御容量Caを書き込むのに十分な特性であれば良く、Caの値は、画素容量Cpixと保持容量Cstの合計よりも小さい値で良いからである。さらに、ここでは液晶表示装置が1画面分の映像信号を表示する1フレーム期間において、同一のデータ線に接続された上下に隣接する2つの画素に書き込まれる映像信号の対向電極に対する極性が異なるドット反転、あるいはゲートライン反転の例を示したが、極性が同一となるデータライン反転、フレーム反転であっても良い。さらに、1水平期間の中で同一のゲート線に接続された画素を複数のブロックに分割し、そのブロック単位に時分割で映像信号を書き込む動作であっても良い。
【0039】
本発明の液晶表示装置では、画素容量Cpix、保持容量Cstの保持期間における電圧変動を小さくすることができ、フリッカやクロストークを大幅に低減することが可能となる。また、本発明の構成をプロセスコストの低い方法で実現することが可能である。さらに、本発明の構成では開口率が大幅に低下することが無い。その理由を以下に説明する。
【0040】
液晶をAC駆動する方式の中でドット反転、ゲートライン反転を用いた場合、各画素において画素容量Cpixおよび保持容量Cstに映像信号が書き込まれてから次の映像信号が書き込まれるまでの間のほぼ半分の期間において、その画素に接続されたデータ線には、その画素に書き込まれた映像信号の対向電極に対する極性とは異なる極性の映像信号が書き込まれる。しかしながら本発明の液晶表示装置では画素トランジスタTr1とTr2の接続点に制御容量Caが設けられ、そのCaにはTr1、Tr2が保持動作を行うほとんどの期間においてデータ線電位とは無関係の配線STの電位であるVstが書き込まれている。したがって画素容量Cpixおよび保持容量Cstに接続されたトランジスタTr2のソース−ドレイン電圧Vdsは画素容量Cpixおよび保持容量Cstに書き込まれた電圧とVstの電位差となる。ここで、Vstは対向電極電位とほぼ等しい電圧であるため、Tr2のVdsは最大でもデータ線に供給される電圧の半分程度となる。トランジスタのリーク電流はVdsに依存し、Vdsが大きいほどリーク電流も大きくなる為、Vdsを小さくすることはリーク電流を小さくする事と等価である。したがってフリッカやクロストークを低減することが可能となる。また、クロストークの原因は、画素が保持動作を行っている期間において、データ線に書き込まれる電圧に依存してトランジスタのリーク電流が変動するために生じるため、本発明のように保持期間においてTr2のソース−ドレイン間電圧Vdsにデータ線電位が無関係となればクロストークは発生しない。
【0041】
データ線反転およびフレーム反転を用いた場合、液晶表示装置の各画素の中で1フレーム期間中の初期に映像信号が書き込まれる画素と、終期に映像信号が書き込まれる画素とでその影響が異なる。初期に映像信号が書き込まれる画素の場合、画素に書き込まれた映像信号の対向電極に対する極性と、データ線に印加された信号の対向電極に対する極性とが、フレーム期間のほとんどで同じである。一方、終期に映像信号が書き込まれる画素の場合、画素に書き込まれた映像信号の対向電極に対する極性が、データ線に印加される信号の対向電極に対する極性とが、フレーム期間のほとんどで異なっている。そのため従来の液晶表示装置では、初期に映像信号が書き込まれる画素では画素トランジスタのソース−ドレイン間電圧が小さくリーク電流も小さくなり、終期に映像信号が書き込まれる画素では画素トランジスタのソース−ドレイン間電圧が大きくリーク電流が大きくなっていた。そのため、終期に映像信号が書き込まれる画素ではフリッカもクロストークも大きくなり、フリッカを液晶表示装置の面内で均一にすることが困難であった。一方本発明の液晶表示装置では、各画素の画素容量および保持容量に接続されたトランジスタTr2のソース−ドレイン間電圧Vdsがデータ線電位と無関係となる為、初期に映像信号が書き込まれる画素と、終期に映像信号が書き込まれる画素とでリーク電流に差が無くなり、フリッカおよびクロストークを大幅に低減することが可能となる。
【0042】
さらに、画素に用いられるトランジスタを全て同じ型のトランジスタで構成できるため、p型、n型の両方を用いて構成する場合と比較して、プロセスコストを低減することが可能となる。また、各画素において3つのトランジスタTr1〜Tr3を制御する為に、ゲート線、データ線以外の専用の制御線を必要としない為、開口率の低下を最小限に抑えることが可能となる。
【0043】
次に、図1乃至図3に基づき、画素マトリクス11の駆動方法について説明する。この駆動方法は、本発明に係る画素マトリクスの駆動方法の一実施形態であり、前述した画素マトリクス11の動作を駆動方法として説明するものである。
【0044】
本実施形態の駆動方法は、ゲート線G1〜G4とデータ線D1〜D4との交点近傍に、画素電極23を有する画素20がマトリクス状に配置されて成る画素マトリクス11を駆動する方法である。まず、直列に接続されたトランジスタTr1〜Tr3と、制御容量Caとを有する各画素20に対して、ゲート線G1〜G4の一つであるゲート線Gnによって選択されたときに、トランジスタTr1,Tr2を同時にオンにして、データ線D1〜D4の一つであるデータ線Dmから供給された電圧を画素電極23に印加する。続いて、ゲート線Gn+1によって選択されたときに、トランジスタTr3をオンにしてトランジスタTr1,Tr2相互間の接続点24に所定の電位を供給するとともに制御容量Caによりこの所定の電位を記憶させる。続いて、ゲート線G1,G2によって選択されていないときにトランジスタTr1〜Tr3をオフとし、トランジスタTr1,Tr2相互間の接続点24の電位を制御容量Caに記憶させた電位に保持する。本実施形態の駆動方法によれば、前述の画素マトリクス11と同様の作用及び効果を奏する。
【0045】
<第二実施形態>
図4[1]は本発明に係る画素マトリクス及び液晶表示装置の第二実施形態を示す回路図であり、一画素分の等価回路である。以下、この図面に基づき説明する。ただし、図1と同じ部分は同じ符号を付すことにより説明を省略する。
【0046】
本実施形態の液晶表示装置全体の構成は、画素内を除き図2で示した構成と同じである。本実施形態では、画素30のスイッチ手段31が第一実施形態と異なる。この例では各画素30に画素トランジスタを4つ設け、その中のTr1、Tr2、Tr4は直列に接続され、その一端であるTr1がデータ線Dmに、もう一端であるTr4が画素容量Cpixおよび保持容量Cstに接続されている。またTr1、Tr2、Tr4のゲート電極は共通のゲート線Gnに接続されている。またTr1とTr2の接続点には制御容量CaとトランジスタTr3が接続されている。CstおよびCaのもう一端は、全ての画素に共通の配線STに接続されている。また、Tr3のもう一端も配線STに接続され、ゲート端子はGnに隣接するゲート線Gn+1に接続されている。
【0047】
つまりこの構成は、図1で示した構成の画素トランジスタTr2をダブルゲート化した構成である。もちろん図1で示した構成の画素トランジスタTr1に相当するデータ線に接続されたトランジスタもダブルゲート化しても良く、さらにダブルゲートだけでなくトリプルゲートのようにさらにマルチゲート化しても良い。しかしながら、トランジスタをマルチゲート化するとトランジスタを配置する為の面積が大きくなり開口率が低下するため、図1で示した構成の画素トランジスタTr2に相当する画素容量に接続されたトランジスタのみをマルチゲート化することが望ましい。また、ここでは画素トランジスタをn型で構成する例を示しているが、p型で構成しても良い。
【0048】
本実施形態の液晶表示装置の動作は図2で示した液晶表示装置の動作と同じである。本実施形態の液晶表示装置では、画素容量Cpix、保持容量Cstの保持期間における電圧変動を小さくすることができ、フリッカやクロストークを大幅に低減することが可能となる。また、本実施形態の構成をプロセスコストの低い方法で実現することが可能である。さらに、本実施形態の構成を、開口率の低下を低く抑えながら、実現することが可能となる。その理由は、第一実施形態で説明した事と同じ理由で画素容量に接続されたトランジスタTr2、Tr4のリーク電流を低減できるためである。さらに、図1で示したと比較して、画素容量に書き込まれた電圧を保持するトランジスタが、Tr2、Tr4を2つ直列に接続した構成となることから、Tr2、Tr4個々のトランジスタのソース−ドレイン間電圧が分圧されることでさらに小さくなり、よりリーク電流を低減できる。
【0049】
<第三実施形態>
図4[2]は本発明に係る画素マトリクス及び液晶表示装置の第三実施形態を示す回路図であり、一画素分の等価回路である。以下、この図面に基づき説明する。ただし、図1と同じ部分は同じ符号を付すことにより説明を省略する。
【0050】
本実施形態の液晶表示装置全体の構成は、画素内を除き図2で示した構成と同じである。本実施形態では、画素40のスイッチ手段42が第一実施形態と異なる。スイッチ手段42では、制御容量Caに信号を書き込むトランジスタTr3が、配線STとは別の配線STAに接続されている。ここで、配線STAの電圧は、配線STと同様に対向電極12の電位とほぼ等しい電圧とする。つまり、配線STと配線STAとは、例えばバッファ回路を介して接続されることにより、相互に電気的な影響を及ぼさないようになっている。ここでは、画素トランジスタをn型で構成する例を示しているが、p型で構成しても良い。
【0051】
本実施形態の液晶表示装置の動作は図2で示した液晶表示装置の動作と同じである。本実施形態の液晶表示装置では、画素容量Cpix、保持容量Cstの保持期間における電圧変動を小さくすることができ、フリッカやクロストークを大幅に低減することが可能となる。また、本実施形態の構成をプロセスコストの低い方法で実現することが可能である。さらに、本実施形態の構成を、開口率の低下を低く抑えながら、実現することが可能となる。その理由は、第一実施形態で説明した事と同じ理由である。さらに本実施形態の構成では、補助容量Caに対向電極電位とほぼ等しい電圧を書き込むトランジスタTr3が配線STとは別の配線STAに接続されている為、Tr3がオン状態となった際に流れる電流により、全ての画素の保持容量に接続されている配線STの電位が変動することもなく、フリッカをより低減することが可能となる。
【0052】
<第四実施形態>
図5及び図6は、本発明に係る画素マトリクス及び液晶表示装置の第四実施形態を示す回路図であり、図5は二画素分の等価回路であり、図6は全体の等価回路である。以下、これらの図面に基づき説明する。ただし、図1及び図2と同じ部分は、同じ符号を付すことにより説明を省略する。
【0053】
本実施形態の画素マトリクス51では、第一実施形態の画素マトリクス11に対して、画素60A,60B内のスイッチ手段62A,62Bが異なる。すなわち、画素マトリクス51は、ゲート線G1〜G4とデータ線D1〜D4との交点近傍に、画素電極23を有する画素60A,60Bがマトリクス状に配置されて成る。各画素60A,60Bは、第一のスイッチ手段としてのスイッチ手段21をそれぞれ備えている。スイッチ手段21は、直列に接続された複数のトランジスタAとしてのトランジスタTr1,Tr2を有するとともに、ゲート線G1〜G4の一つであるゲート線Gnによって選択されたときにTr1,Tr2が同時にオンとなって、データ線D1〜D4の一つであるデータ線Dm又はデータ線Dm+1から供給された電圧を画素電極23に印加する。また、画素マトリクス51は、画素60Aに設けられたトランジスタBとしてのトランジスタTr3と、画素60A,60Bにそれぞれ設けられた複数のキャパシタとしての制御容量Caを備えている。トランジスタTr3は、画素60AのトランジスタTr1,Tr2相互間の接続点24と画素60BのトランジスタTr1,Tr2相互間の接続点24との間にソース電極及びドレイン電極が接続され、ゲート線Gnとは異なるゲート線Gn+1にゲート電極が接続されている。制御容量Caは、一端が接続点24に接続され、他端が所定の電位の配線STに接続されている。
【0054】
また、各画素60A,60Bは、画素電極23が配置された基板と同一の基板又は別の基板に配置された対向電極12を有している。各画素60A,60Bの液晶は、画素電極23と対向電極12との間の電界により制御される。トランジスタTr3により、トランジスタTr1,Tr2相互間の接続点24が互いに接続された二つの画素60A,60Bにおいて、対向電極12は同一の電位であり、画素60A,60Bの各々の画素電極23に印加される信号は、対向電極12に対する極性が異なる。
【0055】
更に、各画素60A,60Bは、共通電極としての配線STを有する。トランジスタTr1,Tr2のゲート電極がゲート線Gnに共通に接続され、トランジスタTr1のソース電極とトランジスタTr2のドレイン電極とが接続され、画素60AのトランジスタTr1のドレイン電極がデータ線Dmに接続され、画素60BのトランジスタTr1のドレイン電極がデータ線Dm+1に接続され、トランジスタTr2のソース電極が画素電極23に接続されている。トランジスタTr1,Tr2相互間の接続点24と配線STとの間に制御容量Caが接続され、トランジスタTr3のゲート電極がゲート線Gn+1に接続され、トランジスタTr3のドレイン電極が画素60Aの接続点24に接続され、トランジスタTr3のソース電極が画素素60Bの接続点24に接続されている。
【0056】
以下、本実施形態の画素マトリクス51及び液晶表示装置50について、更に詳しく説明する。
【0057】
図6は本実施形態の液晶表示装置50の構成を示し、図5はその中の任意の隣接する二画素60A,60Bを示したものである。縦横に配置されたデータ線(D1〜D4)とゲート線(G1〜G4)の各交点付近に、一端がデータ線に接続され、もう一端が画素容量Cpixおよび保持容量Cstに接続され、直列配置された2つの画素トランジスタTr1、Tr2と、Tr2に接続された画素容量Cpix、保持容量Cst、Tr1とTr2の接続点に接続された制御容量Caを少なくとも有する画素がマトリクス状に配置された画素マトリクス51と、データ線を駆動するデータドライバ回路15、ゲート線を駆動するゲートドライバ回路14で構成されている。そして、隣接する2本のデータ線に接続され、かつ同一のゲート線に接続される2つの画素のうち少なくとも一つは、第3の画素トランジスタTr3を有しており、Tr3のゲート端子はその画素の画素トランジスタTr1、Tr2が接続されたゲート線とは異なるゲート線に接続され、ソース、ドレイン端子はそれぞれ、隣接する2つの画素の画素トランジスタTr1とTr2の接続点に接続される。各画素の保持容量Cstと制御容量Caのもう一端は全画素に共通の配線STに接続されており、各画素容量Cpixはトランジスタが表面に形成されるTFT基板上の画素電極23と、図示されていないが、TFT基板と液晶層13を挟んで対峙する対向基板の対向電極12とで構成される容量である。また、ゲートドライバ回路14の出力端子の数は、画素マトリクス51の表示に寄与する有効画素の画素行の数よりも少なくとも1つ多く、その端子は画素マトリクス51の有効画素の端部に沿って配置されているゲート線G5に接続されている。
【0058】
次に、ゲート線Gn及びデータ線Dmを具体的に特定して説明する。具体的にはゲート線G1に接続され、隣接する2本のデータ線D1とD2に接続され、左右に隣接する2の画素60A,60Bにおいては、D1に接続される画素60AではTr1、Tr2のゲート端子はG1に接続され、この画素60AにTr3が配置され、Tr3のゲート端子はG2に接続されており、D2に接続される画素60BにはTr3が無く、Tr1、Tr2のゲート端子はG1に接続されている。D1に接続される画素60AのTr3のソース、ドレイン端子はそれぞれ、D1に接続された画素60AのTr1とTr2の接続点24と、D2に接続された画素60BのTr1とTr2の接続点24とに接続される。同様に隣接するデータ線D3とD4に接続される左右に隣接した2つの画素60A,60Bでも、D3に接続される画素60AにTr3が配置され、そのTr3のソース、ドレイン端子は、D3に接続された画素60AのTr1とTr2の接続点24と、D4に接続された画素60BのTr1とTr2の接続点24とに接続される。
【0059】
しかしながら、隣接するデータ線D2とD3に接続され左右に隣接する画素では、トランジスタを介してTr1とTr2の中間点が接続されることは無い。つまり左右に隣接する2つの画素の内、そのどちらか一方とペアを組み、そのどちらかの画素に配置された第3のトランジスタTr3により、それぞれの画素のTr1とTr2の接続点が接続されていることになる。
【0060】
図6で示した例では、データ線の数を4本、有効画素に接続されたゲート線の数を4本としているが、これら数値に限定されるものではない。またデータドライバ回路15およびゲートドライバ回路14は画素トランジスタが形成される基板上に、同一のプロセスで形成しても良く、どちらか一方あるいはその両方を他の基板上で作製された回路を電気的に接続した構成でも良い。
【0061】
次に図7のタイミングチャートを用いて動作について説明する。これは本実施形態の液晶表示装置の複数の画素行に映像信号を書き込む期間における、制御信号線、画素電圧等の変化を示したものであり、期間TH1〜TH4はそれぞれ1画素行分の画素に映像信号を書き込む1水平期間を示している。G1〜G5はそれぞれゲート線G1〜G5の電圧波形を示したものであり、D1、D2はそれぞれ、データ線D1とデータ線D2の電圧波形を示したものである。Vpix(1,1)はゲート線G1とデータ線D1に接続された画素の画素電極電位(画素容量電位)を示したものであり、Vaはその画素の制御容量Caの電圧を示したものである。同様にVpix(1,2)はゲート線G1とデータ線D2に接続された画素の画素電極電位を示しており、Va(1,2)はその画素の制御容量Caの電圧を示している。
【0062】
期間TH1においてゲート線G1とデータ線D1に接続された画素では、ゲート線G1の電位が画素トランジスタTr1、Tr2を導通にする電圧に変化することで、Tr1、Tr2がON状態となり、データ線D1の電位Vsig1Aが画素容量Cpixおよび保持容量Cstに書き込まれる。ここでVsig1Aはこの画素に表示すべき映像信号に対応した電圧である。これと同時に制御容量Caにも同じ電圧Vsig1Aが書き込まれる。この際Tr3のゲート端子はゲート線G2に接続されているため、off状態である。同時にゲート線G1とデータ線D2に接続された画素でも、データ線D2の電圧Vsig1Bが、画素容量Cpix、保持容量Cst、制御容量Caに書き込まれる。そしてG1の電位が画素トランジスタTr1、Tr2を非道通状態にする電位に変化することで、G1に接続された各画素のTr1、Tr2、Tr3の全てのトランジスタがoff状態となる。データ線D3、D4とゲート線G1に接続された各画素でも同様の動作が行われ、1画素行分の映像信号が画素容量Cpixと保持容量Cstに書き込まれる。
【0063】
次に期間TH2においてゲート線G2が画素トランジスタを導通状態にする電位に変化する為、ゲート線G1に接続された画素の各Tr3がオン状態となり、制御容量Caの電位が隣接する2つの画素の電位の平均電圧に変化する。具体的にはゲート線G1とデータ線D1に接続された画素と、ゲート線G1とデータ線D2に接続された画素では、両方の画素の制御容量Caの電位が、図7に示したように、(Vsig1A+Vsig1B)/2の電圧に変化する。これと同時にゲート線G2に接続された各画素の画素容量Cpixおよび保持容量Cstに先述と同様の動作により映像信号が書き込まれる。
【0064】
期間TH4は、有効画素の中で最後に映像信号が書き込まれるゲート線G4に接続された各画素に、映像信号が書き込まれる期間である。ゲート線G4に接続された各画素の画素容量Cpixおよび保持容量Cst、に映像信号が書き込まれる動作は先述の動作と同様であり、期間TH4の終わりの時点でゲート線G4に接続された各画素の画素容量Cpix、保持容量Cst、制御容量Caには各画素に表示させる映像信号がそれぞれ書き込まれた状態となっている。
【0065】
次に期間TH5においてゲート線G5が画素トランジスタを導通状態とする電位に変わるため、ゲート線G4に接続された画素の各Tr3がオン状態となる。これによりゲート線G4に接続された各画素の制御容量Caの電位が隣接する2つの画素の電位の平均電圧に変化する。これら一連の動作により、有効画素の全ての画素容量Cpixおよび保持容量Cstのそれぞれに映像信号が書き込まれ、各画素が映像信号の保持動作(各画素の画素トランジスタTr1、Tr2がオフ状態の動作)期間において、制御容量Caには隣接する2つの画素の電位の平均電圧となる。ここで、この液晶表示装置では任意の水平期間において隣接するデータ線の電位の対向電極に対する極性が異なるAC駆動方式(ドット反転あるいはデータライン反転)とすると、各画素の制御容量Caの電位は、平均的に対向電極電位に近い値となる。
【0066】
ここまでの説明で示した例では、画素トランジスタTr1、Tr2およびTr3をn型としていたが、p型のトランジスタを用いても良い。その際は各ゲート線の電位をp型が導通、非道通となる状態へ変えるだけで良い。Tr1、Tr2、Tr3のチャネル幅W1〜W3(図17)に関して、Tr3のチャネル幅W3をTr1、Tr2のチャネル幅W1,W2よりも小さくしても良い。Tr3は制御容量Caを書き込むのに十分な特性であれば良く、Caの値は、画素容量Cpixと保持容量Cstの合計よりも小さい値で良いからである。
【0067】
本発明の液晶表示装置では、画素容量Cpix、保持容量Cstの保持期間における電圧変動を小さくすることができ、フリッカやクロストークを大幅に低減することが可能となる。また、本発明の構成をプロセスコストの低い方法で実現することが可能である。さらに、本発明の構成では開口率が大幅に低下することがない。その理由を以下に説明する。
【0068】
液晶をAC駆動する方式の中でドット反転、ゲートライン反転を用いた場合、各画素において画素容量Cpixおよび保持容量Cstに映像信号が書き込まれてから、次の映像信号が書き込まれるまでの間のほぼ半分の期間において、その画素に接続されたデータ線には、その画素に書き込まれた映像信号の対向電極に対する極性とは異なる極性の映像信号が書き込まれる。しかしながら本発明の液晶表示装置では画素トランジスタTr1とTr2の接続点に制御容量Caが設けられ、そのCaにはTr1、Tr2が保持動作を行うほとんどの期間において対向電極電位に近い電圧が書き込まれている。したがって画素容量Cpixおよび保持容量Cstに接続されたトランジスタTr2のソース−ドレイン電圧Vdsはデータ線電位とは無関係になる。さらに、制御容量Caの電位が平均的に見ると対向電極電位に近くなる為、Vdsの大きさも平均的には小さくすることが可能となる。したがってフリッカやクロストークを低減することが可能となる。
【0069】
データ線反転駆動を用いた場合、液晶表示装置に各画素の中で1フレーム期間中の初期に映像信号が書き込まれる画素と、終期に映像信号が書き込まれる画素とでその影響が異なる。初期に映像信号が書き込まれる画素の場合、画素に書き込まれた映像信号の対向電極に対する極性と、データ線に印加された信号の対向電極に対する極性とが、フレーム期間のほとんどで同じである。一方、終期に映像信号が書き込まれる画素の場合、画素に書き込まれた映像信号の対向電極に対する極性が、データ線に印加される信号の対向電極に対する極性とが、フレーム期間のほとんどで異なっている。そのため従来の液晶表示装置では、初期に映像信号が書き込まれる画素では画素トランジスタのソース−ドレイン間電圧が小さくリーク電流も小さくなり、終期に映像信号が書き込まれる画素では画素トランジスタのソース−ドレイン間電圧が大きくリーク電流が大きくなっていた。そのため、終期に映像信号が書き込まれる画素ではフリッカもクロストークも大きくなり、フリッカを液晶表示装置の面内で均一にすることが困難であった。
【0070】
一方本発明の液晶表示装置では、各画素の画素容量および保持容量に接続されたトランジスタTr2のソース−ドレイン間電圧Vdsがデータ線電位と無関係となり、制御容量Caの電位が平均的に見ると対向電極電位に近くなる為Vdsの大きさも平均的には小さくすることが可能となる。よって初期に映像信号が書き込まれる画素と、終期に映像信号が書き込まれる画素とでリーク電流に差が無くなり、フリッカおよびクロストークを低減することが可能となる。
【0071】
さらに、画素で用いられるトランジスタを全て同じ型のトランジスタで構成できるため、p型、n型を構成する場合と比較して、プロセスコストを低減することが可能となる。
また、各画素において3つのトランジスタTr1〜Tr3を制御する為に、ゲート線、データ線以外の専用の制御線を必要としない為、開口率の低下を最小限に抑えることが可能となる。
【0072】
<第五実施形態>
図8は、本発明に係る画素マトリクス及び液晶表示装置の第五実施形態を示す回路図であり、全体の等価回路である。以下、この図面に基づき説明する。ただし、図5及び図6と同じ部分は、同じ符号を付すことにより説明を省略する。
【0073】
本実施形態の画素マトリクス71及び液晶表示装置70は、図5及び図6の画素マトリクス51及び液晶表示装置50にして対して、画素60A,60Bの配置が異なる。すなわち、すなわち、隣接する2つの画素60A,60Bで、トランジスタTr3を介して制御容量Caが接続されるペアの組み方が異なっている。図6で示した例では、画素の中でTr3が配置された画素が、隣接する2本のデータ線のどちらか一方に偏って配置されていていたが、この例では、交互に配置するようになっている。それ以外については、図6で示した例と同じであり、動作方法も同じである。また、画素トランジスタTr1、Tr2およびTr3をp型で構成しても良い。
【0074】
本実施形態の液晶表示装置では、図6で示した液晶表示装置と同様の効果が得られる。さらに、Tr3が配置される画素が入れ子状になっているため、Tr3を配置することによって開口率が低下する画素も入れ子状になる。そのため、開口率の差による輝度の差が平均化されるという効果が得られる。
【0075】
<第六実施形態>
図9[1]は本発明に係る画素マトリクス及び液晶表示装置の第六実施形態を示す回路図であり、二画素分の等価回路である。以下、この図面に基づき説明する。ただし、図5と同じ部分は同じ符号を付すことにより説明を省略する。
【0076】
本実施形態における画素80A,80Bは、図5の画素60A,60Bの構成に対して、スイッチ手段82A,82Bが異なる。すなわち、異なるのは全ての画素80A,80BにTr3を設けた点である。図5で示した例では、隣接する2つの画素60A,60Bで、制御容量Caが一つのトランジスタTr3で接続されていたが、この例では個々の画素80A,80Bに配置された2つのTr3によって接続されている点が異なる。それ以外については、図5で示した例と同じであり、動作方法も同じである。また、画素トランジスタTr1、Tr2およびTr3をp型で構成しても良い。
【0077】
本実施形態の液晶表示装置では、図6で示した液晶表示装置と同様の効果が得られる。さらに、Tr3が全ての画素に配置されているため、全ての画素の開口率の平均値は小さくなるが、個々の画素の開口率を同じにすることが可能となる。
【0078】
<第七実施形態>
図9[2]は本発明に係る画素マトリクス及び液晶表示装置の第七実施形態を示す回路図であり、二画素分の等価回路である。以下、この図面に基づき説明する。ただし、図5と同じ部分は同じ符号を付すことにより説明を省略する。
【0079】
本実施形態における画素90A,90Bは、図5の画素60A,60Bの構成に対して、スイッチ手段91A,91Bが異なる。すなわち、図5で示した構成との違いは、左右に隣接する2つの画素素90A,90Bにおいてデータ線と液晶容量を接続するトランジスタの内、液晶容量に接続される側のトランジスタがダブルゲート(Tr2、Tr4)になっている点である。ここでは、画素トランジスタをn型で構成する例を示しているが、p型で構成しても良い。
【0080】
本実施形態の液晶表示装置の動作は図6で示した液晶表示装置の動作と同じである。本実施形態の液晶表示装置では、図6で示した液晶表示装置と同様の効果が得られる。さらに、画素容量に接続されるトランジスタがTr2とTr4によるダブルゲートとなっている為、個々のトランジスタのソース−ドレイン間電圧が分圧により小さくなり、よりリーク電流を低減することが可能となる。
【0081】
<第八実施形態>
図10乃至図15は、第一実施形態の画素マトリクス及び液晶表示装置を製造する方法の一例を示す平面図である。以下、これらの図面に基づき説明する。
【0082】
図10乃至図15では、主なプロセスステップ単位での画素レイアウトを示している。まず、ガラスや石英、プラスチックなどの透明基板上にSiO2やSiNなどの絶縁膜を成膜して、その上にTFTとなる半導体層101を成膜、パターニングする。図10は、半導体層101のパターニングまで終了した段階の画素レイアウトを示している。この半導体層101には、必要に応じて、アニール、不純物ドープ、水素化、活性化などの処理が、個々に最適なプロセスステップの中でなされる。
【0083】
半導体層101の上には、SiO2などによる薄い絶縁膜を挟んで、ゲート金属層102が成膜、パターニングされる。図11は、ゲート金属層102のパターニング終了後の画素レイアウトを示している。図中Tr1〜Tr3で示した二点鎖線で囲まれる部分が、図1及び図2の画素マトリクス11及び液晶表示装置10の各画素20におけるトランジスタTr1〜Tr3となる部分であり、Cst、Caで示した二点鎖線で囲まれる部分が同じく保持容量Cst、制御容量Caとなる部分である。これらの容量は、ゲート金属層102と半導体層101とで挟まれた薄いゲート絶縁膜で構成され、その部分の半導体層101はあらかじめ高濃度の不純物ドープがなされている。ゲートに用いる金属は、プロセスの最高温度により使用できる材料が異なるが、WSi、Mo、Cr、Alなどを用いることができる。
【0084】
その後、SiO2などの絶縁膜を成膜し、必要箇所にデータ線金属層(後述)と半導体層101又はゲート金属層102との電気的な接続をとるコンタクトホール103を形成する。その状態を示したのが図12である。
【0085】
その後、データ線金属層104を成膜、パターニングする。図13は、データ線金属層104のパターニング終了後の画素レイアウトを示している。データ線金属層104には、Alなどの低抵抗金属を用いることが望ましい。データ線金属層104の上には、SiO2、SiNなどの絶縁膜が成膜され、必要に応じて更に有機又は無機の平坦化膜が成膜される。
【0086】
図14は、データ線金属層104と画素電極金属層(後述)との電気的接続のためのコンタクトホール105を形成した後のレイアウトを示している。
【0087】
図15は、画素電極金属層106のパターニング後の画素レイアウトを示している。画素電極金属層106には透明電極膜が用いられ、その材料の一例としてITOが挙げられる。
【0088】
画素電極金属層106は、TFTを形成する半導体層101と電気的に接続する必要がある。図15では、データ線金属層104を介して画素電極金属層106と半導体層101とを接続する例を示したが、画素電極金属層106と半導体層101とを直接接続しても良い。
【0089】
また、例示した絶縁膜や金属膜の材料は、本発明の本質とは関係が無いので、別の材料を用いても良い。これらステップにより、第一実施形態で示したTFT基板を作製することができる。このTFT基板と対向電極が形成された対向基板とを張り合わせ、その隙間に液晶を注入することで、液晶表示装置を作製することが可能となる。ここでは、本発明と本質的に関連の無い液晶を配向させるプロセス、基板を張り合わせるプロセス、その他偏光板等の光学フィルムを貼り付けるプロセス等については説明を省略しているが、液晶表示装置の用途に適したプロセスを選択することができる。また、同様の方法で、他の実施形態の画素マトリクス及び液晶表示装置も作製することができる。
【0090】
<第九実施形態>
図16乃至図21は、第四実施形態の画素マトリクス及び液晶表示装置を製造する方法の一例を示す平面図である。以下、これらの図面に基づき説明する。
【0091】
図16乃至図21では、主なプロセスステップ単位での画素レイアウトを示している。まず、図16は、半導体層201のパターニングまで終了した段階の画素レイアウトを示している。
【0092】
図17は、ゲート金属層202のパターニング終了後の画素レイアウトを示している。図中Tr1〜Tr3で示した二点鎖線で囲まれる部分が、図8の画素マトリクス71及び液晶表示装置70の各画素60A,60Bにおける画素トランジスタTr1〜Tr3となる部分であり、Cst、Caで示した二点鎖線で囲まれる部分が保持容量Cst、制御容量Caとなる部分である。
【0093】
図18は、データ線金属層(後述)と半導体層201又はゲート金属層202との電気的な接続をとるコンタクトホール203を形成した後のレイアウトを示している。
【0094】
図19は、データ線金属層204のパターニング終了後の画素レイアウトを示している。
【0095】
図20は、データ線金属層204と画素電極金属層(後述)との電気的接続のためのコンタクトホール205を形成した後のレイアウトを示している。
【0096】
図21は、画素電極金属層206のパターニング後の画素レイアウトを示している。
【0097】
これらステップにより第四実施形態で示した構成のTFT基板を作製することができる。このTFT基板及び対向電極が形成された対向基板とを張り合わせ、その隙間に液晶を注入することで、液晶表示装置を作製することが可能となる。絶縁膜や金属膜の材料は、例えば前述したものを使用する。
【0098】
ここでは、本発明と本質的に関連の無い液晶を配向させるプロセス、基板を張り合わせるプロセス、その他偏光板等の光学フィルムを貼り付けるプロセス等については説明を省略しているが、液晶表示装置の用途に適したプロセスを選択することができる。また、同様の方法で、他の実施形態の画素マトリクス及び液晶表示装置も作製することができる。
【図面の簡単な説明】
【0099】
【図1】本発明に係る画素マトリクス及び液晶表示装置の第一実施形態を示す回路図であり、一画素分の等価回路である。
【図2】本発明に係る画素マトリクス及び液晶表示装置の第一実施形態を示す回路図であり、全体の等価回路である。
【図3】図1及び図2の画素マトリクス及び液晶表示装置の動作を示すタイミングチャートである。
【図4】図4[1]は本発明に係る画素マトリクス及び液晶表示装置の第二実施形態を示す回路図であり、一画素分の等価回路である。図4[2]は本発明に係る画素マトリクス及び液晶表示装置の第三実施形態を示す回路図であり、一画素分の等価回路である。
【図5】本発明に係る画素マトリクス及び液晶表示装置の第四実施形態を示す回路図であり、二画素分の等価回路である。
【図6】本発明に係る画素マトリクス及び液晶表示装置の第四実施形態を示す回路図であり、全体の等価回路である。
【図7】図5及び図6の画素マトリクス及び液晶表示装置の動作を示すタイミングチャートである。
【図8】本発明に係る画素マトリクス及び液晶表示装置の第五実施形態を示す回路図であり、全体の等価回路である。
【図9】図9[1]は本発明に係る画素マトリクス及び液晶表示装置の第六実施形態を示す回路図であり、二画素分の等価回路である。図9[2]は本発明に係る画素マトリクス及び液晶表示装置の第七実施形態を示す回路図であり、二画素分の等価回路である。
【図10】第一実施形態の画素マトリクス及び液晶表示装置を製造する方法の一例(a)を示す平面図である。
【図11】第一実施形態の画素マトリクス及び液晶表示装置を製造する方法の一例(b)を示す平面図である。
【図12】第一実施形態の画素マトリクス及び液晶表示装置を製造する方法の一例(c)を示す平面図である。
【図13】第一実施形態の画素マトリクス及び液晶表示装置を製造する方法の一例(d)を示す平面図である。
【図14】第一実施形態の画素マトリクス及び液晶表示装置を製造する方法の一例(e)を示す平面図である。
【図15】第一実施形態の画素マトリクス及び液晶表示装置を製造する方法の一例(f)を示す平面図である。
【図16】第四実施形態の画素マトリクス及び液晶表示装置を製造する方法の一例(a)を示す平面図である。
【図17】第四実施形態の画素マトリクス及び液晶表示装置を製造する方法の一例(b)を示す平面図である。
【図18】第四実施形態の画素マトリクス及び液晶表示装置を製造する方法の一例(c)を示す平面図である。
【図19】第四実施形態の画素マトリクス及び液晶表示装置を製造する方法の一例(d)を示す平面図である。
【図20】第四実施形態の画素マトリクス及び液晶表示装置を製造する方法の一例(e)を示す平面図である。
【図21】第四実施形態の画素マトリクス及び液晶表示装置を製造する方法の一例(f)を示す平面図である。
【図22】poly−Si TFTを用いた液晶表示装置の一画素分の等価回路を示す回路図である。
【図23】図23[1]は特許文献1に開示された液晶表示装置の一画素分の等価回路を示す回路図である。図23[2]は特許文献2に開示された液晶表示装置の一画素分の等価回路を示す回路図である。
【符号の説明】
【0100】
10,50,70 液晶表示装置
11,51,71 画素マトリクス
12 対向電極(一画素分)
13 液晶層(一画素分)
20,30,40,60A,60B,80A,80B,90A,90B 画素、
21,31,91A,91B, スイッチ手段(第一のスイッチ手段)
22,42,62A,62B,82A,82B, スイッチ手段(第二のスイッチ手段)
23 画素電極
24 接続点
G1〜G5,Gn,Gn+1 ゲート線
D1〜D4,Dm,Dm+1 データ線
ST,STA 共通配線(共通電極)
Tr1,Tr2,Tr4 トランジスタ(トランジスタA)
Tr3 トランジスタ(トランジスタB)
Cpix 画素容量
Cst 保持容量
Ca 制御容量(キャパシタ)
【技術分野】
【0001】
本発明は、液晶表示装置に関する。
【背景技術】
【0002】
各画素にアクティブ素子であるトランジスタを設けたアクティブマトリクス型液晶表示装置は、高精細かつ高画質の表示が可能なことから、液晶テレビ、携帯機器の表示装置などに多く用いられている。そのアクティブマトリクス型液晶表示装置の中でも、トランジスタに多結晶シリコン薄膜トランジスタ(以下「poly−Si TFT」という。)を用いたものは、トランジスタの電流駆動能力が高いため、各画素に配置するトランジスタのサイズを小型化できること、各画素に供給する信号を生成する回路を各画素と同一基板上に作製できることなどの理由により、特に画素サイズの小さい液晶表示装置に多く用いられている。
【0003】
図22は、poly−Si TFTを用いた液晶表示装置の一画素分の等価回路を示す回路図である。以下、この図面に基づき説明する。
【0004】
図中、各画素にはトランジスタTr1が設けられる。トランジスタTr1のソース電極に接続された画素キャパシタCpixは、画素電極と対向電極とこれらに挟まれた液晶層とで形成される。また、トランジスタTr1のソース電極には、保持キャパシタCstが接続されている。トランジスタTr1のゲート電極はゲート線Gnに接続され、トランジスタTr1のドレイン電極はデータ線Dmに接続されている。
【0005】
液晶表示装置に一画面分の画像を表示する期間において、トランジスタTr1は、そのほとんどの期間、画素キャパシタCpix及び保持キャパシタCstに書き込んだ映像信号を保持するように動作する。この保持期間中に画素キャパシタCpix及び保持キャパシタCstの電圧が変動しなければ、フリッカ及びクロストークの少ない良好な画質が得られる。
【0006】
近年、表示装置に対して高精細かつ高輝度という性能が市場から強く求められるようになり、それに伴い液晶表示装置の画素ピッチが小さくなるとともに、光源であるバックライトの輝度が高くなってきている。液晶表示装置の輝度はバックライトの輝度と液晶表示装置の画素の透過率とでほぼ決まり、画素の透過率は開口率によって大きく変わる。高精細化により画素ピッチが小さくなると必然的に開口率も小さくなり、更に画素キャパシタ及び保持キャパシタの値も小さくなる。また、トランジスタのリーク電流は、トランジスタに照射される光量に依存して大きくなる。そのため、高精細かつ高輝度の液晶表示装置では、保持期間中に画素キャパシタ及び保持キャパシタの電圧が変動してしまい、フリッカやクロストークが発生するという問題が生じていた。
【0007】
特にトップゲート型のpoly−Si TFTを用いた液晶表示装置の場合、トランジスタのチャネル部に直接バックライトの光が照射されるため、ボトムゲート型が一般的なアモルファスシリコン薄膜トランジスタ(以下「a−Si TFT」という。)を用いた液晶表示装置に比べ、光リーク電流が大きくなり、より深刻な問題となる。
【0008】
また、クロストークは、トランジスタのリーク電流の大きさだけでなく、「ソース−ドレイン間の電圧Vdsに対するリーク電流の依存性」にも大きな影響を受ける。また、データ線Dmの電位をVdata、画素キャパシタCpixの電圧をVpixとすると、VdsはVdataとVpixの関数となる。そのため、共通のデータ線に接続された各画素にどのような輝度の信号を書き込むかによって、各画素のトランジスタのソース−ドレイン間電圧が大きく変動するので、そのトランジスタのリーク電流が変化することになる。したがって、特定のパターンを表示させると、そのパターンを表示させていない画素にその影響が及んでクロストークが発生する。
【0009】
このような問題に対処する関連技術の一例が、特許文献1に開示されている。図23[1]は、特許文献1に開示された液晶表示装置の一画素分の等価回路を示す回路図である。以下、この図面に基づき説明する。
【0010】
この技術では、画素に映像信号を書き込むトランジスタを、直列に接続された二つのトランジスタTr1,Tr2としている。そして、画素への映像信号の書き込みが終了した後に、二つのトランジスタTr1,Tr2を非導通状態とすると同時に、その二つのトランジスタTr1,Tr2の接続点である中間ノードを、第三のトランジスタTr3pを介して対向電極と等しい電圧の共通配線STに接続させている。これらの動作により、直列に接続された二つのトランジスタTr1,Tr2の内、画素に接続された側のトランジスタTr2のソース−ドレイン間の電圧Vdsが、データ線Dmの電位に無関係となるので、クロストークを低減できるとしている。
【0011】
上記関連技術の他の例が、特許文献2に開示されている。図23[2]は、特許文献2に開示された液晶表示装置の一画素分の等価回路を示す回路図である。以下、この図面に基づき説明する。
【0012】
この技術も特許文献1の技術と同様に、画素に映像信号を書き込むトランジスタを、直列に接続された二つのトランジスタTr1,Tr2としている。そして、二つのトランジスタTr1,Tr2を非導通状態とした後に、第三のトランジスタTr3により、二つのトランジスタTr1,Tr2の接続点である中間ノードを、対向電極の電位に近い電圧の共通配線STに接続させるという方法である。これにより、直列に接続された二つのトランジスタTr1,Tr2の内、画素に接続された側のトランジスタTr2のソース−ドレイン間の電圧Vdsが、データ線Dmの電位に無関係となるので、クロストークを低減できるとしている。
【0013】
なお、特許文献1,2に開示された液晶表示装置については、本発明との相違点を明確にするために、その一部を簡略化して説明した。
【0014】
【特許文献1】特開2000−010072号公報(図1等)
【特許文献2】特開2006−189473号公報(図2等)
【発明の開示】
【発明が解決しようとする課題】
【0015】
しかしながら、これらの関連技術には次のような問題点があった。
【0016】
第一の問題点は、製造コストが上昇するという点である。特許文献1に記載の技術では、画素へ映像信号を書き込む直列に接続された二つのトランジスタTr1,Tr2と、二つのトランジスタTr1,Tr2の接続点である中間ノードに電位を与える第三のトランジスタTr3pとの、伝導形が異なる必要が生ずる。特許文献1では、トランジスタTr1,Tr2をnチャネルとし、トランジスタTr3pをpチャネルとした例を図示している。このように伝導形の異なるトランジスタを用いることで、トランジスタTr1,Tr2のゲート電極に接続される制御線(ゲート線Gn)とトランジスタTr3pのゲート電極に接続される制御線(ゲート線Gn)とを共通にして、一方のトランジスタを導通状態にすると同時に、他方のトランジスタを非導通にする制御が可能となる。これにより、両方のトランジスタに、それぞれ別の制御線を用いる必要がなくなる。このことは、画素の開口率を向上させる上で有利であるが、pチャネルとnチャネルのトランジスタを作製するプロセスが必要となるため、製造コストが上昇するという問題が生ずる。
【0017】
第二の問題点は、開口率が低下するという問題点である。特許文献2に記載の技術では、画素に用いるトランジスタTr1〜Tr3を全て同じ伝導形とすることが可能である。そのため、製造コストの上昇は生じないが、直列に接続された二つのトランジスタTr1,Tr2のゲート電極と、第三のトランジスタTr3のゲート電極とを、別々の制御線で制御する必要がある。つまり、各画素行ごとに第三のトランジスタTr3を制御するための新たな制御線Conを設ける必要があるので、画素の開口率を低下させるという問題が生ずる。
【0018】
そこで、本発明の目的は、上記問題点を鑑み、画素の開口率を低下させることなく、かつ製造コストを上昇させることなく、フリッカやクロストークの発生を抑えて画質を向上できる液晶表示装置を提供することにある。
【課題を解決するための手段】
【0019】
本発明に係る液晶表示装置は、複数のゲート線と複数のデータ線との交点近傍に、画素電極を有する画素がマトリクス状に配置されて成る画素表示装置において、前記各画素は、直列に接続された複数のトランジスタAを有するとともに、前記複数のゲート線の一つである第一のゲート線によって選択されたときに当該複数のトランジスタAが同時にオンとなって、前記複数のデータ線の一つから供給された電圧を前記画素電極に印加する第一のスイッチ手段と、トランジスタBとキャパシタとを有するとともに、前記第一のゲート線とは異なる前記複数のゲート線の一つである第二のゲート線によって選択されたときに当該トランジスタBがオンとなって前記複数のトランジスタA相互間の接続点の少なくとも一つに所定の電位を供給するとともに前記キャパシタによりこの所定の電位を記憶させ、前記第一のゲート線及び前記第二のゲート線によって選択されていないときに前記複数のトランジスタA相互間の接続点の少なくとも一つの電位を前記キャパシタに記憶させた電位に保持する第二のスイッチ手段とを備えた、ことを特徴とする。
【0020】
本発明に係る液晶表示装置は、複数のゲート線と複数のデータ線との交点近傍に、画素電極を有する画素がマトリクス状に配置されて成る画素マトリクスを有する液晶表示装置において、前記各画素は、直列に接続された複数のトランジスタAを有するとともに、前記複数のゲート線の一つである第一のゲート線によって選択されたときに当該複数のトランジスタAが同時にオンとなって、前記複数のデータ線の一つから供給された電圧を前記画素電極に印加する第一のスイッチ手段を備え、一画素の前記複数のトランジスタA相互間の接続点の少なくとも一つと別の一つ又は複数の画素の前記複数のトランジスタA相互間の接続点の少なくとも一つとの間にソース電極及びドレイン電極が接続され、前記第一のゲート線とは異なる前記複数のゲート線の一つである第二のゲート線にゲート電極が接続された少なくとも一つのトランジスタBと、このトランジスタBを接続した前記各画素の前記複数のトランジスタA相互間の接続点の各々と一端を接続し、他端を共通電極に接続した複数のキャパシタと、を備えたことを特徴とする。
【発明の効果】
【0021】
本発明によれば、第一のゲート線によって選択されたときに、複数のトランジスタAを同時にオンにして、データ線から供給された電圧を画素電極に印加し、第二のゲート線によって選択されたときに、トランジスタBをオンにして前記複数のトランジスタA相互間の接続点の少なくとも一つに所定の電位を供給するとともに前記キャパシタによりこの所定の電位を記憶させ、前記第一のゲート線及び前記第二のゲート線によって選択されていないときに前記トランジスタA及びトランジスタBをオフとし、前記複数のトランジスタA相互間の接続点の少なくとも一つの電位を前記キャパシタに記憶させた電位に保持することにより、第一のゲート線によって選択されていないとき、複数のトランジスタA相互間の接続点の電圧が安定化するので、複数のトランジスタAのリーク電流を低減でき、これにより画素電極の電圧が安定化するので、フリッカやクロストークが抑えられる。このとき、第一及び第二のゲート線の選択信号によってトランジスタA,Bがオンするということは、これらのトランジスタA,Bがともに同じ伝導形であることを意味する。したがって、異なる伝導形のトランジスタを製造する場合に比べて、製造工程を簡略化できるので、製造コストを抑えることができる。また、トランジスタBを駆動する第二のゲート線は、他の画素のトランジスタAを駆動するための配線である。したがって、トランジスタBを駆動するための特別な配線が不要であるので、特別な配線を必要とする場合に比べて、画素の開口率を向上できる。すなわち、画素の開口率を低下させることなく、しかも製造コストを上昇させることなく、フリッカやクロストークの発生を抑えて画質を向上させた画素マトリクス等を得ることができる。
【発明を実施するための最良の形態】
【0022】
以下、本発明の実施形態を図に基づいて詳細に説明する。
<第一実施形態>
図1及び図2は本発明に係る画素マトリクスを有する液晶表示装置の第一実施形態を示す回路図であり、図1は一画素分の等価回路であり、図2は全体の等価回路である。以下、これらの図面に基づき説明する。
【0023】
図1の画素20は、図2の画素マトリクス11の任意の一画素分を抜き出したものである。そのため、図1においてゲート線及びデータ線の符号は一般化してn,mを使用する。本実施形態の画素マトリクス11は、ゲート線G1〜G4とデータ線D1〜D4との交点近傍に、画素電極23を有する画素20がマトリクス状に配置されて成る。各画素20は、第一のスイッチ手段としてのスイッチ手段21と、第二のスイッチ手段としてのスイッチ手段22とを備えている。スイッチ手段21は、直列に接続された複数のトランジスタAとしてトランジスタTr1,Tr2を有するとともに、ゲート線G1〜G4の一つであるゲート線Gnによって選択されたときにトランジスタTr1,Tr2が同時にオンとなって、データ線D1〜D4の一つであるデータ線Dmから供給された電圧を画素電極23に印加する。スイッチ手段22は、トランジスタBとしてのトランジスタTr3とキャパシタとしての制御容量Caとを有するとともに、ゲート線Gnとは異なるゲート線G1〜G4の一つであるゲート線Gn+1によって選択されたときにトランジスタTr3がオンとなってトランジスタTr1,Tr2相互間の接続点24に所定の電位を供給するとともに制御容量Caによりこの所定の電位を記憶させ、ゲート線Gn及びゲート線Gn+1によって選択されていないときに接続点24の電位を制御容量Caに記憶させた電位に保持する。
【0024】
また、各画素20は、所定の電位が印加された共通電極としての共通配線STを有する。トランジスタTr3は、ゲート線Gn+1によって選択されたときにオンとなって、制御容量Caに共通配線STを接続することにより制御容量Caに所定の電位を供給する。
更に、スイッチ手段21において、トランジスタTr1,Tr2のゲート電極がゲート線Gnに共通に接続され、トランジスタTr1のソース電極とトランジスタTr2のドレイン電極とが接続され、トランジスタTr1のドレイン電極がデータ線Dmに接続され、トランジスタTr2のソース電極が画素電極23に接続されている。スイッチ手段22において、トランジスタTr1,Tr2相互間の接続点24と共通配線STとの間に制御容量Caが接続され、トランジスタTr3のゲート電極がゲート線Gn+1に接続され、トランジスタTr3のソース電極が接続点24に接続され、トランジスタTr3のドレイン電極が共通配線STに接続されている。
【0025】
本実施形態の液晶表示装置10は、画素マトリクス11が配置されたトランジスタ基板と、液晶層13を挟んでトランジスタ基板と対向配置される対向基板とを有する。トランジスタ基板は、TFT基板ともいい、例えばガラス基板上に、画素マトリクス11、ゲートドライバ回路14、データドライバ回路15等が形成されたものである。対向基板は、例えばガラス基板上に対向電極12等が形成されたものである。
【0026】
なお、ここでは、液晶表示装置10から対向電極12、液晶層13、ゲートドライバ回路14及びデータドライバ回路15を除いた構成を、画素マトリックス11と呼ぶことにする。また、一画素分の液晶層13は画素容量Cpixを構成し、保持容量CstはトランジスタTr2のソース電極と共通配線STとの間に接続されている。保持容量Cstは、場合によっては省略することができる。
【0027】
次に、本実施形態の作用及び効果について説明する。本実施形態の画素マトリクス11及び液晶表示装置10によれば、ゲート線Gnによって選択されたときに、トランジスタTr1,Tr2を同時にオンにして、データ線Dmから供給された電圧を画素電極23に印加し、ゲート線Gn+1によって選択されたときに、トランジスタTr3をオンにしてトランジスタTr1,Tr2相互間の接続点24に所定の電位を供給するとともに制御容量Caによりこの所定の電位を記憶させ、ゲート線Gn,Gn+1によって選択されていないときにトランジスタTr1〜Tr3をオフとし、接続点24の電位を制御容量Caに記憶させた電位に保持することにより、ゲート線Gnによって選択されていないとき、接続点24の電圧が安定化するので、トランジスタTr2のリーク電流を低減でき、これにより画素電極23の電圧が安定化するので、フリッカやクロストークが抑えられる。このとき、ゲート線Gn,Gn+1の選択信号によってトランジスタTr1〜Tr3がオンするということは、これらのトランジスタTr1〜Tr3がともに同じ伝導形であることを意味する。したがって、異なる伝導形のトランジスタを製造する場合に比べて、製造工程を簡略化できるので、製造コストを抑えることができる。また、トランジスタTr3を駆動するゲート線Gn+1は、他の画素のトランジスタTr1,Tr2を駆動するための配線である。したがって、トランジスタTr3を駆動するための特別な配線が不要であるので、特別な配線を必要とする場合に比べて、画素20の開口率を向上できる。すなわち、画素20の開口率を低下させることなく、しかも製造コストを上昇させることなく、フリッカやクロストークの発生を抑えて画質を向上させた画素マトリクス11等を得ることができる。
【0028】
なお、各トランジスタTr〜T3のソースとドレインとは同じ構造であるので、これらを逆に呼んでもよい。ここでいう「接続」とは、言うまでもなく電気的な接続を意味する。「所定の電位」は、共通電極の電圧に限定するものではなく、データ線に依存しない電圧、例えば一定の直流電圧や、データ線の電圧よりも変動の少ない(すなわち安定な)電圧などでもよい。これらのことは、以下の実施形態でも同様である。
【0029】
以下、本実施形態の画素マトリクス11及び液晶表示装置10について、更に詳しく説明する。
【0030】
図2は本実施形態の液晶表示装置10の構成を示し、図1はその中の任意の一つの画素20を示したものである。縦横に配置されたデータ線(D1〜D4)とゲート線(G1〜G4)の各交点付近に、一端がデータ線に接続され、もう一端が画素容量Cpixおよび保持容量Cstに接続され、直列配置された2つの画素トランジスタTr1、Tr2と、Tr2に接続された画素容量Cpix、保持容量Cst、Tr1とTr2の接続点に接続された制御容量Ca、Caと並行に配置されたトランジスタTr3からなる画素がマトリクス状に配置された画素マトリクス11と、データ線を駆動するデータドライバ回路15、ゲート線を駆動するゲートドライバ回路14で構成されている。保持容量Cstと制御容量Caのもう一端は全画素に共通の配線STに接続されており、各画素容量Cpixはトランジスタが表面に形成されるTFT基板上の画素電極と、図示されていないが、TFT基板と液晶層13を挟んで対峙する対向基板の対向電極12とで構成される容量である。また、ゲートドライバ回路14の出力端子の数は、画素マトリクス11の表示に寄与する有効画素の画素行の数よりも少なくとも1つ多く、その端子は画素マトリクス11の有効画素の端部に沿って配置されているゲート線G5に接続されている。Tr1、Tr2のゲート端子は共通のゲート線に接続され、Tr3のゲート端子は、隣接する2本のゲート線でTr1およびTr2に接続されたゲート線とは異なるゲート線に接続されている。
【0031】
なお、図2ではデータ線の数を4本、有効画素に接続されたゲート線の数を4本としているが、これら数値に限定されるものではない。またデータドライバ回路15およびゲートドライバ回路14は画素トランジスタが形成される基板上に、同一のプロセスで形成しても良く、どちらか一方あるいはその両方を他の基板上で作製された回路を電気的に接続した構成でも良い。
【0032】
次に図3のタイミングチャートを用いて動作について説明する。これは本実施形態の液晶表示装置の複数の画素行に映像信号を書き込む期間における、制御信号線、画素電圧等の変化を示したものであり、期間TH1〜TH4はそれぞれ1画素行分の画素に映像信号を書き込む1水平期間を示している。G1〜G5はそれぞれゲート線G1〜G5の電圧波形を示したものであり、D1はデータ線D1の電圧波形を示したものである。Vpix(1,1)はゲート線G1とデータ線D1に接続された画素の画素電極電位(画素容量電位)を示したものであり、Vaはその画素の制御容量Caの電圧を示したものである。同様にVpix(2,1)はゲート線G2とデータ線D1に接続された画素の画素電極電位を示しており、Va(2,1)はその画素の制御容量Caの電圧を示している。
【0033】
期間TH1において、ゲート線G1の電位が画素トランジスタTr1、Tr2を導通にする電圧に変化することで、Tr1、Tr2がON状態となり、データ線D1の電位Vsig1が画素容量Cpixおよび保持容量Cstに書き込まれる。ここでVsig1は画素に表示すべき映像信号に対応した電圧である。これと同時に制御容量Caにも同じ電圧Vsig1が書き込まれる。この際Tr3のゲート端子はゲート線G2に接続されているため、off状態である。そしてG1の電位が画素トランジスタTr1、Tr2を非道通状態にする電位に変化することで、Tr1、Tr2、Tr3の全てのトランジスタがoff状態となる。データ線D2〜D4とゲート線G1に接続された各画素でも同様の動作が行われ、1画素行分の映像信号が画素容量Cpixと保持容量Cstに書き込まれる。
【0034】
次に期間TH2においてゲート線G2が画素トランジスタを導通状態にする電位に変化する為、ゲート線G1に接続された各画素のTr3がオン状態となり、制御容量Caに配線STの電位であるVstが書き込まれ、ゲート線G2がトランジスタをオフ状態とする電位に変化した後、Vstを保持する。これと同時にゲート線G2に接続された各画素の画素容量Cpixおよび保持容量Cstに先述と同様の動作により映像信号が書き込まれる。
【0035】
期間TH4は、有効画素の中で最後に映像信号が書き込まれるゲート線G4に接続された各画素に、映像信号が書き込まれる期間である。ゲート線G4に接続された各画素の画素容量Cpixおよび保持容量Cst、に映像信号が書き込まれる動作は先述の動作と同様であり、期間TH4の終わりの時点でゲート線G4に接続された各画素の画素容量Cpix、保持容量Cst、制御容量Caには各画素に表示させる映像信号がそれぞれ書き込まれた状態となっている。
【0036】
次に期間TH5においてゲート線G5が画素トランジスタを導通状態とする電位に変わるため、ゲート線G4に接続された各画素のTr3がオン状態となる。これによりゲート線G4に接続された各画素の制御容量Caに配線STの電位であるVstが書き込まれる。
【0037】
これら一連の動作により、有効画素の全ての画素容量Cpixおよび保持容量Cstのそれぞれに映像信号が書き込まれ、各画素が映像信号の保持動作(各画素の画素トランジスタTr1、Tr2がオフ状態の動作)期間において、制御容量Caには配線STの電圧Vstが書き込まれ保持されることになる。ここで、Vstは対向電極の電圧とほぼ等しい値としている。
【0038】
ここまでの説明で示した例では、画素トランジスタTr1、Tr2およびTr3をn型としていたが、p型のトランジスタを用いても良い。その際は各ゲート線の電位をp型が導通、非道通となる状態へ変えるだけで良い。また、Tr1、Tr2、Tr3のチャネル幅W1〜W3(図11)に関して、Tr3のチャネル幅W3をTr1、Tr2のチャネル幅W1,W2よりも小さくしても良い。Tr3は制御容量Caを書き込むのに十分な特性であれば良く、Caの値は、画素容量Cpixと保持容量Cstの合計よりも小さい値で良いからである。さらに、ここでは液晶表示装置が1画面分の映像信号を表示する1フレーム期間において、同一のデータ線に接続された上下に隣接する2つの画素に書き込まれる映像信号の対向電極に対する極性が異なるドット反転、あるいはゲートライン反転の例を示したが、極性が同一となるデータライン反転、フレーム反転であっても良い。さらに、1水平期間の中で同一のゲート線に接続された画素を複数のブロックに分割し、そのブロック単位に時分割で映像信号を書き込む動作であっても良い。
【0039】
本発明の液晶表示装置では、画素容量Cpix、保持容量Cstの保持期間における電圧変動を小さくすることができ、フリッカやクロストークを大幅に低減することが可能となる。また、本発明の構成をプロセスコストの低い方法で実現することが可能である。さらに、本発明の構成では開口率が大幅に低下することが無い。その理由を以下に説明する。
【0040】
液晶をAC駆動する方式の中でドット反転、ゲートライン反転を用いた場合、各画素において画素容量Cpixおよび保持容量Cstに映像信号が書き込まれてから次の映像信号が書き込まれるまでの間のほぼ半分の期間において、その画素に接続されたデータ線には、その画素に書き込まれた映像信号の対向電極に対する極性とは異なる極性の映像信号が書き込まれる。しかしながら本発明の液晶表示装置では画素トランジスタTr1とTr2の接続点に制御容量Caが設けられ、そのCaにはTr1、Tr2が保持動作を行うほとんどの期間においてデータ線電位とは無関係の配線STの電位であるVstが書き込まれている。したがって画素容量Cpixおよび保持容量Cstに接続されたトランジスタTr2のソース−ドレイン電圧Vdsは画素容量Cpixおよび保持容量Cstに書き込まれた電圧とVstの電位差となる。ここで、Vstは対向電極電位とほぼ等しい電圧であるため、Tr2のVdsは最大でもデータ線に供給される電圧の半分程度となる。トランジスタのリーク電流はVdsに依存し、Vdsが大きいほどリーク電流も大きくなる為、Vdsを小さくすることはリーク電流を小さくする事と等価である。したがってフリッカやクロストークを低減することが可能となる。また、クロストークの原因は、画素が保持動作を行っている期間において、データ線に書き込まれる電圧に依存してトランジスタのリーク電流が変動するために生じるため、本発明のように保持期間においてTr2のソース−ドレイン間電圧Vdsにデータ線電位が無関係となればクロストークは発生しない。
【0041】
データ線反転およびフレーム反転を用いた場合、液晶表示装置の各画素の中で1フレーム期間中の初期に映像信号が書き込まれる画素と、終期に映像信号が書き込まれる画素とでその影響が異なる。初期に映像信号が書き込まれる画素の場合、画素に書き込まれた映像信号の対向電極に対する極性と、データ線に印加された信号の対向電極に対する極性とが、フレーム期間のほとんどで同じである。一方、終期に映像信号が書き込まれる画素の場合、画素に書き込まれた映像信号の対向電極に対する極性が、データ線に印加される信号の対向電極に対する極性とが、フレーム期間のほとんどで異なっている。そのため従来の液晶表示装置では、初期に映像信号が書き込まれる画素では画素トランジスタのソース−ドレイン間電圧が小さくリーク電流も小さくなり、終期に映像信号が書き込まれる画素では画素トランジスタのソース−ドレイン間電圧が大きくリーク電流が大きくなっていた。そのため、終期に映像信号が書き込まれる画素ではフリッカもクロストークも大きくなり、フリッカを液晶表示装置の面内で均一にすることが困難であった。一方本発明の液晶表示装置では、各画素の画素容量および保持容量に接続されたトランジスタTr2のソース−ドレイン間電圧Vdsがデータ線電位と無関係となる為、初期に映像信号が書き込まれる画素と、終期に映像信号が書き込まれる画素とでリーク電流に差が無くなり、フリッカおよびクロストークを大幅に低減することが可能となる。
【0042】
さらに、画素に用いられるトランジスタを全て同じ型のトランジスタで構成できるため、p型、n型の両方を用いて構成する場合と比較して、プロセスコストを低減することが可能となる。また、各画素において3つのトランジスタTr1〜Tr3を制御する為に、ゲート線、データ線以外の専用の制御線を必要としない為、開口率の低下を最小限に抑えることが可能となる。
【0043】
次に、図1乃至図3に基づき、画素マトリクス11の駆動方法について説明する。この駆動方法は、本発明に係る画素マトリクスの駆動方法の一実施形態であり、前述した画素マトリクス11の動作を駆動方法として説明するものである。
【0044】
本実施形態の駆動方法は、ゲート線G1〜G4とデータ線D1〜D4との交点近傍に、画素電極23を有する画素20がマトリクス状に配置されて成る画素マトリクス11を駆動する方法である。まず、直列に接続されたトランジスタTr1〜Tr3と、制御容量Caとを有する各画素20に対して、ゲート線G1〜G4の一つであるゲート線Gnによって選択されたときに、トランジスタTr1,Tr2を同時にオンにして、データ線D1〜D4の一つであるデータ線Dmから供給された電圧を画素電極23に印加する。続いて、ゲート線Gn+1によって選択されたときに、トランジスタTr3をオンにしてトランジスタTr1,Tr2相互間の接続点24に所定の電位を供給するとともに制御容量Caによりこの所定の電位を記憶させる。続いて、ゲート線G1,G2によって選択されていないときにトランジスタTr1〜Tr3をオフとし、トランジスタTr1,Tr2相互間の接続点24の電位を制御容量Caに記憶させた電位に保持する。本実施形態の駆動方法によれば、前述の画素マトリクス11と同様の作用及び効果を奏する。
【0045】
<第二実施形態>
図4[1]は本発明に係る画素マトリクス及び液晶表示装置の第二実施形態を示す回路図であり、一画素分の等価回路である。以下、この図面に基づき説明する。ただし、図1と同じ部分は同じ符号を付すことにより説明を省略する。
【0046】
本実施形態の液晶表示装置全体の構成は、画素内を除き図2で示した構成と同じである。本実施形態では、画素30のスイッチ手段31が第一実施形態と異なる。この例では各画素30に画素トランジスタを4つ設け、その中のTr1、Tr2、Tr4は直列に接続され、その一端であるTr1がデータ線Dmに、もう一端であるTr4が画素容量Cpixおよび保持容量Cstに接続されている。またTr1、Tr2、Tr4のゲート電極は共通のゲート線Gnに接続されている。またTr1とTr2の接続点には制御容量CaとトランジスタTr3が接続されている。CstおよびCaのもう一端は、全ての画素に共通の配線STに接続されている。また、Tr3のもう一端も配線STに接続され、ゲート端子はGnに隣接するゲート線Gn+1に接続されている。
【0047】
つまりこの構成は、図1で示した構成の画素トランジスタTr2をダブルゲート化した構成である。もちろん図1で示した構成の画素トランジスタTr1に相当するデータ線に接続されたトランジスタもダブルゲート化しても良く、さらにダブルゲートだけでなくトリプルゲートのようにさらにマルチゲート化しても良い。しかしながら、トランジスタをマルチゲート化するとトランジスタを配置する為の面積が大きくなり開口率が低下するため、図1で示した構成の画素トランジスタTr2に相当する画素容量に接続されたトランジスタのみをマルチゲート化することが望ましい。また、ここでは画素トランジスタをn型で構成する例を示しているが、p型で構成しても良い。
【0048】
本実施形態の液晶表示装置の動作は図2で示した液晶表示装置の動作と同じである。本実施形態の液晶表示装置では、画素容量Cpix、保持容量Cstの保持期間における電圧変動を小さくすることができ、フリッカやクロストークを大幅に低減することが可能となる。また、本実施形態の構成をプロセスコストの低い方法で実現することが可能である。さらに、本実施形態の構成を、開口率の低下を低く抑えながら、実現することが可能となる。その理由は、第一実施形態で説明した事と同じ理由で画素容量に接続されたトランジスタTr2、Tr4のリーク電流を低減できるためである。さらに、図1で示したと比較して、画素容量に書き込まれた電圧を保持するトランジスタが、Tr2、Tr4を2つ直列に接続した構成となることから、Tr2、Tr4個々のトランジスタのソース−ドレイン間電圧が分圧されることでさらに小さくなり、よりリーク電流を低減できる。
【0049】
<第三実施形態>
図4[2]は本発明に係る画素マトリクス及び液晶表示装置の第三実施形態を示す回路図であり、一画素分の等価回路である。以下、この図面に基づき説明する。ただし、図1と同じ部分は同じ符号を付すことにより説明を省略する。
【0050】
本実施形態の液晶表示装置全体の構成は、画素内を除き図2で示した構成と同じである。本実施形態では、画素40のスイッチ手段42が第一実施形態と異なる。スイッチ手段42では、制御容量Caに信号を書き込むトランジスタTr3が、配線STとは別の配線STAに接続されている。ここで、配線STAの電圧は、配線STと同様に対向電極12の電位とほぼ等しい電圧とする。つまり、配線STと配線STAとは、例えばバッファ回路を介して接続されることにより、相互に電気的な影響を及ぼさないようになっている。ここでは、画素トランジスタをn型で構成する例を示しているが、p型で構成しても良い。
【0051】
本実施形態の液晶表示装置の動作は図2で示した液晶表示装置の動作と同じである。本実施形態の液晶表示装置では、画素容量Cpix、保持容量Cstの保持期間における電圧変動を小さくすることができ、フリッカやクロストークを大幅に低減することが可能となる。また、本実施形態の構成をプロセスコストの低い方法で実現することが可能である。さらに、本実施形態の構成を、開口率の低下を低く抑えながら、実現することが可能となる。その理由は、第一実施形態で説明した事と同じ理由である。さらに本実施形態の構成では、補助容量Caに対向電極電位とほぼ等しい電圧を書き込むトランジスタTr3が配線STとは別の配線STAに接続されている為、Tr3がオン状態となった際に流れる電流により、全ての画素の保持容量に接続されている配線STの電位が変動することもなく、フリッカをより低減することが可能となる。
【0052】
<第四実施形態>
図5及び図6は、本発明に係る画素マトリクス及び液晶表示装置の第四実施形態を示す回路図であり、図5は二画素分の等価回路であり、図6は全体の等価回路である。以下、これらの図面に基づき説明する。ただし、図1及び図2と同じ部分は、同じ符号を付すことにより説明を省略する。
【0053】
本実施形態の画素マトリクス51では、第一実施形態の画素マトリクス11に対して、画素60A,60B内のスイッチ手段62A,62Bが異なる。すなわち、画素マトリクス51は、ゲート線G1〜G4とデータ線D1〜D4との交点近傍に、画素電極23を有する画素60A,60Bがマトリクス状に配置されて成る。各画素60A,60Bは、第一のスイッチ手段としてのスイッチ手段21をそれぞれ備えている。スイッチ手段21は、直列に接続された複数のトランジスタAとしてのトランジスタTr1,Tr2を有するとともに、ゲート線G1〜G4の一つであるゲート線Gnによって選択されたときにTr1,Tr2が同時にオンとなって、データ線D1〜D4の一つであるデータ線Dm又はデータ線Dm+1から供給された電圧を画素電極23に印加する。また、画素マトリクス51は、画素60Aに設けられたトランジスタBとしてのトランジスタTr3と、画素60A,60Bにそれぞれ設けられた複数のキャパシタとしての制御容量Caを備えている。トランジスタTr3は、画素60AのトランジスタTr1,Tr2相互間の接続点24と画素60BのトランジスタTr1,Tr2相互間の接続点24との間にソース電極及びドレイン電極が接続され、ゲート線Gnとは異なるゲート線Gn+1にゲート電極が接続されている。制御容量Caは、一端が接続点24に接続され、他端が所定の電位の配線STに接続されている。
【0054】
また、各画素60A,60Bは、画素電極23が配置された基板と同一の基板又は別の基板に配置された対向電極12を有している。各画素60A,60Bの液晶は、画素電極23と対向電極12との間の電界により制御される。トランジスタTr3により、トランジスタTr1,Tr2相互間の接続点24が互いに接続された二つの画素60A,60Bにおいて、対向電極12は同一の電位であり、画素60A,60Bの各々の画素電極23に印加される信号は、対向電極12に対する極性が異なる。
【0055】
更に、各画素60A,60Bは、共通電極としての配線STを有する。トランジスタTr1,Tr2のゲート電極がゲート線Gnに共通に接続され、トランジスタTr1のソース電極とトランジスタTr2のドレイン電極とが接続され、画素60AのトランジスタTr1のドレイン電極がデータ線Dmに接続され、画素60BのトランジスタTr1のドレイン電極がデータ線Dm+1に接続され、トランジスタTr2のソース電極が画素電極23に接続されている。トランジスタTr1,Tr2相互間の接続点24と配線STとの間に制御容量Caが接続され、トランジスタTr3のゲート電極がゲート線Gn+1に接続され、トランジスタTr3のドレイン電極が画素60Aの接続点24に接続され、トランジスタTr3のソース電極が画素素60Bの接続点24に接続されている。
【0056】
以下、本実施形態の画素マトリクス51及び液晶表示装置50について、更に詳しく説明する。
【0057】
図6は本実施形態の液晶表示装置50の構成を示し、図5はその中の任意の隣接する二画素60A,60Bを示したものである。縦横に配置されたデータ線(D1〜D4)とゲート線(G1〜G4)の各交点付近に、一端がデータ線に接続され、もう一端が画素容量Cpixおよび保持容量Cstに接続され、直列配置された2つの画素トランジスタTr1、Tr2と、Tr2に接続された画素容量Cpix、保持容量Cst、Tr1とTr2の接続点に接続された制御容量Caを少なくとも有する画素がマトリクス状に配置された画素マトリクス51と、データ線を駆動するデータドライバ回路15、ゲート線を駆動するゲートドライバ回路14で構成されている。そして、隣接する2本のデータ線に接続され、かつ同一のゲート線に接続される2つの画素のうち少なくとも一つは、第3の画素トランジスタTr3を有しており、Tr3のゲート端子はその画素の画素トランジスタTr1、Tr2が接続されたゲート線とは異なるゲート線に接続され、ソース、ドレイン端子はそれぞれ、隣接する2つの画素の画素トランジスタTr1とTr2の接続点に接続される。各画素の保持容量Cstと制御容量Caのもう一端は全画素に共通の配線STに接続されており、各画素容量Cpixはトランジスタが表面に形成されるTFT基板上の画素電極23と、図示されていないが、TFT基板と液晶層13を挟んで対峙する対向基板の対向電極12とで構成される容量である。また、ゲートドライバ回路14の出力端子の数は、画素マトリクス51の表示に寄与する有効画素の画素行の数よりも少なくとも1つ多く、その端子は画素マトリクス51の有効画素の端部に沿って配置されているゲート線G5に接続されている。
【0058】
次に、ゲート線Gn及びデータ線Dmを具体的に特定して説明する。具体的にはゲート線G1に接続され、隣接する2本のデータ線D1とD2に接続され、左右に隣接する2の画素60A,60Bにおいては、D1に接続される画素60AではTr1、Tr2のゲート端子はG1に接続され、この画素60AにTr3が配置され、Tr3のゲート端子はG2に接続されており、D2に接続される画素60BにはTr3が無く、Tr1、Tr2のゲート端子はG1に接続されている。D1に接続される画素60AのTr3のソース、ドレイン端子はそれぞれ、D1に接続された画素60AのTr1とTr2の接続点24と、D2に接続された画素60BのTr1とTr2の接続点24とに接続される。同様に隣接するデータ線D3とD4に接続される左右に隣接した2つの画素60A,60Bでも、D3に接続される画素60AにTr3が配置され、そのTr3のソース、ドレイン端子は、D3に接続された画素60AのTr1とTr2の接続点24と、D4に接続された画素60BのTr1とTr2の接続点24とに接続される。
【0059】
しかしながら、隣接するデータ線D2とD3に接続され左右に隣接する画素では、トランジスタを介してTr1とTr2の中間点が接続されることは無い。つまり左右に隣接する2つの画素の内、そのどちらか一方とペアを組み、そのどちらかの画素に配置された第3のトランジスタTr3により、それぞれの画素のTr1とTr2の接続点が接続されていることになる。
【0060】
図6で示した例では、データ線の数を4本、有効画素に接続されたゲート線の数を4本としているが、これら数値に限定されるものではない。またデータドライバ回路15およびゲートドライバ回路14は画素トランジスタが形成される基板上に、同一のプロセスで形成しても良く、どちらか一方あるいはその両方を他の基板上で作製された回路を電気的に接続した構成でも良い。
【0061】
次に図7のタイミングチャートを用いて動作について説明する。これは本実施形態の液晶表示装置の複数の画素行に映像信号を書き込む期間における、制御信号線、画素電圧等の変化を示したものであり、期間TH1〜TH4はそれぞれ1画素行分の画素に映像信号を書き込む1水平期間を示している。G1〜G5はそれぞれゲート線G1〜G5の電圧波形を示したものであり、D1、D2はそれぞれ、データ線D1とデータ線D2の電圧波形を示したものである。Vpix(1,1)はゲート線G1とデータ線D1に接続された画素の画素電極電位(画素容量電位)を示したものであり、Vaはその画素の制御容量Caの電圧を示したものである。同様にVpix(1,2)はゲート線G1とデータ線D2に接続された画素の画素電極電位を示しており、Va(1,2)はその画素の制御容量Caの電圧を示している。
【0062】
期間TH1においてゲート線G1とデータ線D1に接続された画素では、ゲート線G1の電位が画素トランジスタTr1、Tr2を導通にする電圧に変化することで、Tr1、Tr2がON状態となり、データ線D1の電位Vsig1Aが画素容量Cpixおよび保持容量Cstに書き込まれる。ここでVsig1Aはこの画素に表示すべき映像信号に対応した電圧である。これと同時に制御容量Caにも同じ電圧Vsig1Aが書き込まれる。この際Tr3のゲート端子はゲート線G2に接続されているため、off状態である。同時にゲート線G1とデータ線D2に接続された画素でも、データ線D2の電圧Vsig1Bが、画素容量Cpix、保持容量Cst、制御容量Caに書き込まれる。そしてG1の電位が画素トランジスタTr1、Tr2を非道通状態にする電位に変化することで、G1に接続された各画素のTr1、Tr2、Tr3の全てのトランジスタがoff状態となる。データ線D3、D4とゲート線G1に接続された各画素でも同様の動作が行われ、1画素行分の映像信号が画素容量Cpixと保持容量Cstに書き込まれる。
【0063】
次に期間TH2においてゲート線G2が画素トランジスタを導通状態にする電位に変化する為、ゲート線G1に接続された画素の各Tr3がオン状態となり、制御容量Caの電位が隣接する2つの画素の電位の平均電圧に変化する。具体的にはゲート線G1とデータ線D1に接続された画素と、ゲート線G1とデータ線D2に接続された画素では、両方の画素の制御容量Caの電位が、図7に示したように、(Vsig1A+Vsig1B)/2の電圧に変化する。これと同時にゲート線G2に接続された各画素の画素容量Cpixおよび保持容量Cstに先述と同様の動作により映像信号が書き込まれる。
【0064】
期間TH4は、有効画素の中で最後に映像信号が書き込まれるゲート線G4に接続された各画素に、映像信号が書き込まれる期間である。ゲート線G4に接続された各画素の画素容量Cpixおよび保持容量Cst、に映像信号が書き込まれる動作は先述の動作と同様であり、期間TH4の終わりの時点でゲート線G4に接続された各画素の画素容量Cpix、保持容量Cst、制御容量Caには各画素に表示させる映像信号がそれぞれ書き込まれた状態となっている。
【0065】
次に期間TH5においてゲート線G5が画素トランジスタを導通状態とする電位に変わるため、ゲート線G4に接続された画素の各Tr3がオン状態となる。これによりゲート線G4に接続された各画素の制御容量Caの電位が隣接する2つの画素の電位の平均電圧に変化する。これら一連の動作により、有効画素の全ての画素容量Cpixおよび保持容量Cstのそれぞれに映像信号が書き込まれ、各画素が映像信号の保持動作(各画素の画素トランジスタTr1、Tr2がオフ状態の動作)期間において、制御容量Caには隣接する2つの画素の電位の平均電圧となる。ここで、この液晶表示装置では任意の水平期間において隣接するデータ線の電位の対向電極に対する極性が異なるAC駆動方式(ドット反転あるいはデータライン反転)とすると、各画素の制御容量Caの電位は、平均的に対向電極電位に近い値となる。
【0066】
ここまでの説明で示した例では、画素トランジスタTr1、Tr2およびTr3をn型としていたが、p型のトランジスタを用いても良い。その際は各ゲート線の電位をp型が導通、非道通となる状態へ変えるだけで良い。Tr1、Tr2、Tr3のチャネル幅W1〜W3(図17)に関して、Tr3のチャネル幅W3をTr1、Tr2のチャネル幅W1,W2よりも小さくしても良い。Tr3は制御容量Caを書き込むのに十分な特性であれば良く、Caの値は、画素容量Cpixと保持容量Cstの合計よりも小さい値で良いからである。
【0067】
本発明の液晶表示装置では、画素容量Cpix、保持容量Cstの保持期間における電圧変動を小さくすることができ、フリッカやクロストークを大幅に低減することが可能となる。また、本発明の構成をプロセスコストの低い方法で実現することが可能である。さらに、本発明の構成では開口率が大幅に低下することがない。その理由を以下に説明する。
【0068】
液晶をAC駆動する方式の中でドット反転、ゲートライン反転を用いた場合、各画素において画素容量Cpixおよび保持容量Cstに映像信号が書き込まれてから、次の映像信号が書き込まれるまでの間のほぼ半分の期間において、その画素に接続されたデータ線には、その画素に書き込まれた映像信号の対向電極に対する極性とは異なる極性の映像信号が書き込まれる。しかしながら本発明の液晶表示装置では画素トランジスタTr1とTr2の接続点に制御容量Caが設けられ、そのCaにはTr1、Tr2が保持動作を行うほとんどの期間において対向電極電位に近い電圧が書き込まれている。したがって画素容量Cpixおよび保持容量Cstに接続されたトランジスタTr2のソース−ドレイン電圧Vdsはデータ線電位とは無関係になる。さらに、制御容量Caの電位が平均的に見ると対向電極電位に近くなる為、Vdsの大きさも平均的には小さくすることが可能となる。したがってフリッカやクロストークを低減することが可能となる。
【0069】
データ線反転駆動を用いた場合、液晶表示装置に各画素の中で1フレーム期間中の初期に映像信号が書き込まれる画素と、終期に映像信号が書き込まれる画素とでその影響が異なる。初期に映像信号が書き込まれる画素の場合、画素に書き込まれた映像信号の対向電極に対する極性と、データ線に印加された信号の対向電極に対する極性とが、フレーム期間のほとんどで同じである。一方、終期に映像信号が書き込まれる画素の場合、画素に書き込まれた映像信号の対向電極に対する極性が、データ線に印加される信号の対向電極に対する極性とが、フレーム期間のほとんどで異なっている。そのため従来の液晶表示装置では、初期に映像信号が書き込まれる画素では画素トランジスタのソース−ドレイン間電圧が小さくリーク電流も小さくなり、終期に映像信号が書き込まれる画素では画素トランジスタのソース−ドレイン間電圧が大きくリーク電流が大きくなっていた。そのため、終期に映像信号が書き込まれる画素ではフリッカもクロストークも大きくなり、フリッカを液晶表示装置の面内で均一にすることが困難であった。
【0070】
一方本発明の液晶表示装置では、各画素の画素容量および保持容量に接続されたトランジスタTr2のソース−ドレイン間電圧Vdsがデータ線電位と無関係となり、制御容量Caの電位が平均的に見ると対向電極電位に近くなる為Vdsの大きさも平均的には小さくすることが可能となる。よって初期に映像信号が書き込まれる画素と、終期に映像信号が書き込まれる画素とでリーク電流に差が無くなり、フリッカおよびクロストークを低減することが可能となる。
【0071】
さらに、画素で用いられるトランジスタを全て同じ型のトランジスタで構成できるため、p型、n型を構成する場合と比較して、プロセスコストを低減することが可能となる。
また、各画素において3つのトランジスタTr1〜Tr3を制御する為に、ゲート線、データ線以外の専用の制御線を必要としない為、開口率の低下を最小限に抑えることが可能となる。
【0072】
<第五実施形態>
図8は、本発明に係る画素マトリクス及び液晶表示装置の第五実施形態を示す回路図であり、全体の等価回路である。以下、この図面に基づき説明する。ただし、図5及び図6と同じ部分は、同じ符号を付すことにより説明を省略する。
【0073】
本実施形態の画素マトリクス71及び液晶表示装置70は、図5及び図6の画素マトリクス51及び液晶表示装置50にして対して、画素60A,60Bの配置が異なる。すなわち、すなわち、隣接する2つの画素60A,60Bで、トランジスタTr3を介して制御容量Caが接続されるペアの組み方が異なっている。図6で示した例では、画素の中でTr3が配置された画素が、隣接する2本のデータ線のどちらか一方に偏って配置されていていたが、この例では、交互に配置するようになっている。それ以外については、図6で示した例と同じであり、動作方法も同じである。また、画素トランジスタTr1、Tr2およびTr3をp型で構成しても良い。
【0074】
本実施形態の液晶表示装置では、図6で示した液晶表示装置と同様の効果が得られる。さらに、Tr3が配置される画素が入れ子状になっているため、Tr3を配置することによって開口率が低下する画素も入れ子状になる。そのため、開口率の差による輝度の差が平均化されるという効果が得られる。
【0075】
<第六実施形態>
図9[1]は本発明に係る画素マトリクス及び液晶表示装置の第六実施形態を示す回路図であり、二画素分の等価回路である。以下、この図面に基づき説明する。ただし、図5と同じ部分は同じ符号を付すことにより説明を省略する。
【0076】
本実施形態における画素80A,80Bは、図5の画素60A,60Bの構成に対して、スイッチ手段82A,82Bが異なる。すなわち、異なるのは全ての画素80A,80BにTr3を設けた点である。図5で示した例では、隣接する2つの画素60A,60Bで、制御容量Caが一つのトランジスタTr3で接続されていたが、この例では個々の画素80A,80Bに配置された2つのTr3によって接続されている点が異なる。それ以外については、図5で示した例と同じであり、動作方法も同じである。また、画素トランジスタTr1、Tr2およびTr3をp型で構成しても良い。
【0077】
本実施形態の液晶表示装置では、図6で示した液晶表示装置と同様の効果が得られる。さらに、Tr3が全ての画素に配置されているため、全ての画素の開口率の平均値は小さくなるが、個々の画素の開口率を同じにすることが可能となる。
【0078】
<第七実施形態>
図9[2]は本発明に係る画素マトリクス及び液晶表示装置の第七実施形態を示す回路図であり、二画素分の等価回路である。以下、この図面に基づき説明する。ただし、図5と同じ部分は同じ符号を付すことにより説明を省略する。
【0079】
本実施形態における画素90A,90Bは、図5の画素60A,60Bの構成に対して、スイッチ手段91A,91Bが異なる。すなわち、図5で示した構成との違いは、左右に隣接する2つの画素素90A,90Bにおいてデータ線と液晶容量を接続するトランジスタの内、液晶容量に接続される側のトランジスタがダブルゲート(Tr2、Tr4)になっている点である。ここでは、画素トランジスタをn型で構成する例を示しているが、p型で構成しても良い。
【0080】
本実施形態の液晶表示装置の動作は図6で示した液晶表示装置の動作と同じである。本実施形態の液晶表示装置では、図6で示した液晶表示装置と同様の効果が得られる。さらに、画素容量に接続されるトランジスタがTr2とTr4によるダブルゲートとなっている為、個々のトランジスタのソース−ドレイン間電圧が分圧により小さくなり、よりリーク電流を低減することが可能となる。
【0081】
<第八実施形態>
図10乃至図15は、第一実施形態の画素マトリクス及び液晶表示装置を製造する方法の一例を示す平面図である。以下、これらの図面に基づき説明する。
【0082】
図10乃至図15では、主なプロセスステップ単位での画素レイアウトを示している。まず、ガラスや石英、プラスチックなどの透明基板上にSiO2やSiNなどの絶縁膜を成膜して、その上にTFTとなる半導体層101を成膜、パターニングする。図10は、半導体層101のパターニングまで終了した段階の画素レイアウトを示している。この半導体層101には、必要に応じて、アニール、不純物ドープ、水素化、活性化などの処理が、個々に最適なプロセスステップの中でなされる。
【0083】
半導体層101の上には、SiO2などによる薄い絶縁膜を挟んで、ゲート金属層102が成膜、パターニングされる。図11は、ゲート金属層102のパターニング終了後の画素レイアウトを示している。図中Tr1〜Tr3で示した二点鎖線で囲まれる部分が、図1及び図2の画素マトリクス11及び液晶表示装置10の各画素20におけるトランジスタTr1〜Tr3となる部分であり、Cst、Caで示した二点鎖線で囲まれる部分が同じく保持容量Cst、制御容量Caとなる部分である。これらの容量は、ゲート金属層102と半導体層101とで挟まれた薄いゲート絶縁膜で構成され、その部分の半導体層101はあらかじめ高濃度の不純物ドープがなされている。ゲートに用いる金属は、プロセスの最高温度により使用できる材料が異なるが、WSi、Mo、Cr、Alなどを用いることができる。
【0084】
その後、SiO2などの絶縁膜を成膜し、必要箇所にデータ線金属層(後述)と半導体層101又はゲート金属層102との電気的な接続をとるコンタクトホール103を形成する。その状態を示したのが図12である。
【0085】
その後、データ線金属層104を成膜、パターニングする。図13は、データ線金属層104のパターニング終了後の画素レイアウトを示している。データ線金属層104には、Alなどの低抵抗金属を用いることが望ましい。データ線金属層104の上には、SiO2、SiNなどの絶縁膜が成膜され、必要に応じて更に有機又は無機の平坦化膜が成膜される。
【0086】
図14は、データ線金属層104と画素電極金属層(後述)との電気的接続のためのコンタクトホール105を形成した後のレイアウトを示している。
【0087】
図15は、画素電極金属層106のパターニング後の画素レイアウトを示している。画素電極金属層106には透明電極膜が用いられ、その材料の一例としてITOが挙げられる。
【0088】
画素電極金属層106は、TFTを形成する半導体層101と電気的に接続する必要がある。図15では、データ線金属層104を介して画素電極金属層106と半導体層101とを接続する例を示したが、画素電極金属層106と半導体層101とを直接接続しても良い。
【0089】
また、例示した絶縁膜や金属膜の材料は、本発明の本質とは関係が無いので、別の材料を用いても良い。これらステップにより、第一実施形態で示したTFT基板を作製することができる。このTFT基板と対向電極が形成された対向基板とを張り合わせ、その隙間に液晶を注入することで、液晶表示装置を作製することが可能となる。ここでは、本発明と本質的に関連の無い液晶を配向させるプロセス、基板を張り合わせるプロセス、その他偏光板等の光学フィルムを貼り付けるプロセス等については説明を省略しているが、液晶表示装置の用途に適したプロセスを選択することができる。また、同様の方法で、他の実施形態の画素マトリクス及び液晶表示装置も作製することができる。
【0090】
<第九実施形態>
図16乃至図21は、第四実施形態の画素マトリクス及び液晶表示装置を製造する方法の一例を示す平面図である。以下、これらの図面に基づき説明する。
【0091】
図16乃至図21では、主なプロセスステップ単位での画素レイアウトを示している。まず、図16は、半導体層201のパターニングまで終了した段階の画素レイアウトを示している。
【0092】
図17は、ゲート金属層202のパターニング終了後の画素レイアウトを示している。図中Tr1〜Tr3で示した二点鎖線で囲まれる部分が、図8の画素マトリクス71及び液晶表示装置70の各画素60A,60Bにおける画素トランジスタTr1〜Tr3となる部分であり、Cst、Caで示した二点鎖線で囲まれる部分が保持容量Cst、制御容量Caとなる部分である。
【0093】
図18は、データ線金属層(後述)と半導体層201又はゲート金属層202との電気的な接続をとるコンタクトホール203を形成した後のレイアウトを示している。
【0094】
図19は、データ線金属層204のパターニング終了後の画素レイアウトを示している。
【0095】
図20は、データ線金属層204と画素電極金属層(後述)との電気的接続のためのコンタクトホール205を形成した後のレイアウトを示している。
【0096】
図21は、画素電極金属層206のパターニング後の画素レイアウトを示している。
【0097】
これらステップにより第四実施形態で示した構成のTFT基板を作製することができる。このTFT基板及び対向電極が形成された対向基板とを張り合わせ、その隙間に液晶を注入することで、液晶表示装置を作製することが可能となる。絶縁膜や金属膜の材料は、例えば前述したものを使用する。
【0098】
ここでは、本発明と本質的に関連の無い液晶を配向させるプロセス、基板を張り合わせるプロセス、その他偏光板等の光学フィルムを貼り付けるプロセス等については説明を省略しているが、液晶表示装置の用途に適したプロセスを選択することができる。また、同様の方法で、他の実施形態の画素マトリクス及び液晶表示装置も作製することができる。
【図面の簡単な説明】
【0099】
【図1】本発明に係る画素マトリクス及び液晶表示装置の第一実施形態を示す回路図であり、一画素分の等価回路である。
【図2】本発明に係る画素マトリクス及び液晶表示装置の第一実施形態を示す回路図であり、全体の等価回路である。
【図3】図1及び図2の画素マトリクス及び液晶表示装置の動作を示すタイミングチャートである。
【図4】図4[1]は本発明に係る画素マトリクス及び液晶表示装置の第二実施形態を示す回路図であり、一画素分の等価回路である。図4[2]は本発明に係る画素マトリクス及び液晶表示装置の第三実施形態を示す回路図であり、一画素分の等価回路である。
【図5】本発明に係る画素マトリクス及び液晶表示装置の第四実施形態を示す回路図であり、二画素分の等価回路である。
【図6】本発明に係る画素マトリクス及び液晶表示装置の第四実施形態を示す回路図であり、全体の等価回路である。
【図7】図5及び図6の画素マトリクス及び液晶表示装置の動作を示すタイミングチャートである。
【図8】本発明に係る画素マトリクス及び液晶表示装置の第五実施形態を示す回路図であり、全体の等価回路である。
【図9】図9[1]は本発明に係る画素マトリクス及び液晶表示装置の第六実施形態を示す回路図であり、二画素分の等価回路である。図9[2]は本発明に係る画素マトリクス及び液晶表示装置の第七実施形態を示す回路図であり、二画素分の等価回路である。
【図10】第一実施形態の画素マトリクス及び液晶表示装置を製造する方法の一例(a)を示す平面図である。
【図11】第一実施形態の画素マトリクス及び液晶表示装置を製造する方法の一例(b)を示す平面図である。
【図12】第一実施形態の画素マトリクス及び液晶表示装置を製造する方法の一例(c)を示す平面図である。
【図13】第一実施形態の画素マトリクス及び液晶表示装置を製造する方法の一例(d)を示す平面図である。
【図14】第一実施形態の画素マトリクス及び液晶表示装置を製造する方法の一例(e)を示す平面図である。
【図15】第一実施形態の画素マトリクス及び液晶表示装置を製造する方法の一例(f)を示す平面図である。
【図16】第四実施形態の画素マトリクス及び液晶表示装置を製造する方法の一例(a)を示す平面図である。
【図17】第四実施形態の画素マトリクス及び液晶表示装置を製造する方法の一例(b)を示す平面図である。
【図18】第四実施形態の画素マトリクス及び液晶表示装置を製造する方法の一例(c)を示す平面図である。
【図19】第四実施形態の画素マトリクス及び液晶表示装置を製造する方法の一例(d)を示す平面図である。
【図20】第四実施形態の画素マトリクス及び液晶表示装置を製造する方法の一例(e)を示す平面図である。
【図21】第四実施形態の画素マトリクス及び液晶表示装置を製造する方法の一例(f)を示す平面図である。
【図22】poly−Si TFTを用いた液晶表示装置の一画素分の等価回路を示す回路図である。
【図23】図23[1]は特許文献1に開示された液晶表示装置の一画素分の等価回路を示す回路図である。図23[2]は特許文献2に開示された液晶表示装置の一画素分の等価回路を示す回路図である。
【符号の説明】
【0100】
10,50,70 液晶表示装置
11,51,71 画素マトリクス
12 対向電極(一画素分)
13 液晶層(一画素分)
20,30,40,60A,60B,80A,80B,90A,90B 画素、
21,31,91A,91B, スイッチ手段(第一のスイッチ手段)
22,42,62A,62B,82A,82B, スイッチ手段(第二のスイッチ手段)
23 画素電極
24 接続点
G1〜G5,Gn,Gn+1 ゲート線
D1〜D4,Dm,Dm+1 データ線
ST,STA 共通配線(共通電極)
Tr1,Tr2,Tr4 トランジスタ(トランジスタA)
Tr3 トランジスタ(トランジスタB)
Cpix 画素容量
Cst 保持容量
Ca 制御容量(キャパシタ)
【特許請求の範囲】
【請求項1】
複数のゲート線と複数のデータ線との交点近傍に、画素電極を有する画素がマトリクス状に配置されて成る画素マトリクスを有する液晶表示装置において、
前記各画素は、
直列に接続された複数のトランジスタAを有するとともに、前記複数のゲート線の一つである第一のゲート線によって選択されたときに当該複数のトランジスタAが同時にオンとなって、前記複数のデータ線の一つから供給された電圧を前記画素電極に印加する第一のスイッチ手段と、
トランジスタBとキャパシタとを有するとともに、前記第一のゲート線とは異なる前記複数のゲート線の一つである第二のゲート線によって選択されたときに当該トランジスタBがオンとなって前記複数のトランジスタA相互間の接続点の少なくとも一つに所定の電位を供給するとともに前記キャパシタによりこの所定の電位を記憶させ、前記第一のゲート線及び前記第二のゲート線によって選択されていないときに前記複数のトランジスタA相互間の接続点の少なくとも一つの電位を前記キャパシタに記憶させた電位に保持する第二のスイッチ手段とを備えた、
ことを特徴とする液晶表示装置。
【請求項2】
前記各画素は、前記所定の電位が印加された共通電極を有し、
前記トランジスタBは、前記第二のゲート線によって選択されたときにオンとなって、前記キャパシタに前記共通電極を接続することにより当該キャパシタに前記所定の電位を供給する、
ことを特徴とする請求項1記載の液晶表示装置。
【請求項3】
前記第一のスイッチ手段は、前記複数のトランジスタAとして第一及び第二のトランジスタを有し、前記第一及び第二のトランジスタのゲート電極が前記第一のゲート線に共通に接続され、前記第一のトランジスタのソース電極及びドレイン電極の一方と前記第二のトランジスタのソース電極及びドレイン電極の一方とが接続され、前記第一のトランジスタのソース電極及びドレイン電極の他方が前記データ線の一つに接続され、前記第二のトランジスタのソース電極及びドレイン電極の他方が前記画素電極に接続され、
前記第二のスイッチ手段は、前記トランジスタBとして第三のトランジスタを有し、前記第一及び第二のトランジスタ相互間の接続点と前記共通電極との間に前記キャパシタが接続され、前記第三のトランジスタのゲート電極が前記第二のゲート線に接続され、前記第三のトランジスタのソース電極及びドレイン電極の一方が前記接続点に接続され、前記第三のトランジスタのソース電極及びドレイン電極の他方が前記共通電極に接続された、
ことを特徴とする請求項2記載の液晶表示装置。
【請求項4】
複数のゲート線と複数のデータ線との交点近傍に、画素電極を有する画素がマトリクス状に配置されて成る画素マトリクスを有する液晶表示装置において、
前記各画素は、
直列に接続された複数のトランジスタAを有するとともに、前記複数のゲート線の一つである第一のゲート線によって選択されたときに当該複数のトランジスタAが同時にオンとなって、前記複数のデータ線の一つから供給された電圧を前記画素電極に印加する第一のスイッチ手段を備え、
一画素の前記複数のトランジスタA相互間の接続点の少なくとも一つと別の一つ又は複数の画素の前記複数のトランジスタA相互間の接続点の少なくとも一つとの間にソース電極及びドレイン電極が接続され、前記第一のゲート線とは異なる前記複数のゲート線の一つである第二のゲート線にゲート電極が接続された少なくとも一つのトランジスタBと、このトランジスタBを接続した前記各画素の前記複数のトランジスタA相互間の接続点の各々と一端を接続し、他端を共通電極に接続した複数のキャパシタと、
を備えたことを特徴とする液晶表示装置。
【請求項5】
前記各画素は、前記画素電極が配置された基板と同一の基板又は別の基板に配置された対向電極を有しており、
前記各画素の液晶は、前記画素電極と前記対向電極との間の電界により制御され、
前記トランジスタBにより、前記トランジスタA相互間の接続点の少なくとも一つが互いに接続された二つの前記画素において、
前記対向電極は同一の電位であり、前記二つの画素の各々の画素電極に印加される信号の、前記対向電極に対する極性が異なる、
ことを特徴とする請求項4記載の液晶表示装置。
【請求項6】
前記第一のスイッチ手段は、前記複数のトランジスタAとして第一及び第二のトランジスタを有し、前記第一及び第二のトランジスタのゲート電極が前記第一のゲート線に共通に接続され、前記第一のトランジスタのソース電極及びドレイン電極の一方と前記第二のトランジスタのソース電極及びドレイン電極の一方とが接続され、前記第一のトランジスタのソース電極及びドレイン電極の他方が前記データ線の一つに接続され、前記第二のトランジスタのソース電極及びドレイン電極の他方が前記画素電極に接続され、
前記トランジスタBとして第三のトランジスタを有し、前記第一及び第二のトランジスタ相互間の接続点と前記共通電極との間に前記キャパシタが接続され、前記第三のトランジスタのゲート電極が前記第二のゲート線に接続され、前記第三のトランジスタのソース電極及びドレイン電極の一方が一画素の前記第一及び第二のトランジスタ相互間の接続点に接続され、前記第三のトランジスタのソース電極及びドレイン電極の他方が他の画素の前記第一及び第二のトランジスタ相互間の接続点に接続されたことを特徴とする請求項4記載の液晶表示装置。
【請求項7】
前記第一及び第二のトランジスタの少なくとも一方がマルチゲート化されたことを特徴とする請求項3記載の液晶表示装置。
【請求項8】
前記第一及び第二のトランジスタの少なくとも一方がマルチゲート化されたことを特徴とする請求項6記載の液晶表示装置。
【請求項9】
前記第一、第二及び第三のトランジスタが同一の伝導形であることを特徴とする請求項3記載の液晶表示装置。
【請求項10】
前記第一、第二及び第三のトランジスタが同一の伝導形であることを特徴とする請求項6記載の液晶表示装置。
【請求項11】
前記共通電極は相互に電気的な影響を及ぼさない第一及び第二の共通電極に分けられ、前記キャパシタが前記接続点と前記第一の共通電極との間に接続され、前記第三のトランジスタのソース電極及びドレイン電極の他方が前記第二の共通電極に接続されたことを特徴とする請求項3記載の液晶表示装置。
【請求項12】
前記第三のトランジスタのチャネル幅が、前記第一及び第二のトランジスタのチャネル幅よりも小さいことを特徴とする請求項3記載の液晶表示装置。
【請求項13】
前記第三のトランジスタのチャネル幅が、前記第一及び第二のトランジスタのチャネル幅よりも小さいことを特徴とする請求項6記載の液晶表示装置。
【請求項1】
複数のゲート線と複数のデータ線との交点近傍に、画素電極を有する画素がマトリクス状に配置されて成る画素マトリクスを有する液晶表示装置において、
前記各画素は、
直列に接続された複数のトランジスタAを有するとともに、前記複数のゲート線の一つである第一のゲート線によって選択されたときに当該複数のトランジスタAが同時にオンとなって、前記複数のデータ線の一つから供給された電圧を前記画素電極に印加する第一のスイッチ手段と、
トランジスタBとキャパシタとを有するとともに、前記第一のゲート線とは異なる前記複数のゲート線の一つである第二のゲート線によって選択されたときに当該トランジスタBがオンとなって前記複数のトランジスタA相互間の接続点の少なくとも一つに所定の電位を供給するとともに前記キャパシタによりこの所定の電位を記憶させ、前記第一のゲート線及び前記第二のゲート線によって選択されていないときに前記複数のトランジスタA相互間の接続点の少なくとも一つの電位を前記キャパシタに記憶させた電位に保持する第二のスイッチ手段とを備えた、
ことを特徴とする液晶表示装置。
【請求項2】
前記各画素は、前記所定の電位が印加された共通電極を有し、
前記トランジスタBは、前記第二のゲート線によって選択されたときにオンとなって、前記キャパシタに前記共通電極を接続することにより当該キャパシタに前記所定の電位を供給する、
ことを特徴とする請求項1記載の液晶表示装置。
【請求項3】
前記第一のスイッチ手段は、前記複数のトランジスタAとして第一及び第二のトランジスタを有し、前記第一及び第二のトランジスタのゲート電極が前記第一のゲート線に共通に接続され、前記第一のトランジスタのソース電極及びドレイン電極の一方と前記第二のトランジスタのソース電極及びドレイン電極の一方とが接続され、前記第一のトランジスタのソース電極及びドレイン電極の他方が前記データ線の一つに接続され、前記第二のトランジスタのソース電極及びドレイン電極の他方が前記画素電極に接続され、
前記第二のスイッチ手段は、前記トランジスタBとして第三のトランジスタを有し、前記第一及び第二のトランジスタ相互間の接続点と前記共通電極との間に前記キャパシタが接続され、前記第三のトランジスタのゲート電極が前記第二のゲート線に接続され、前記第三のトランジスタのソース電極及びドレイン電極の一方が前記接続点に接続され、前記第三のトランジスタのソース電極及びドレイン電極の他方が前記共通電極に接続された、
ことを特徴とする請求項2記載の液晶表示装置。
【請求項4】
複数のゲート線と複数のデータ線との交点近傍に、画素電極を有する画素がマトリクス状に配置されて成る画素マトリクスを有する液晶表示装置において、
前記各画素は、
直列に接続された複数のトランジスタAを有するとともに、前記複数のゲート線の一つである第一のゲート線によって選択されたときに当該複数のトランジスタAが同時にオンとなって、前記複数のデータ線の一つから供給された電圧を前記画素電極に印加する第一のスイッチ手段を備え、
一画素の前記複数のトランジスタA相互間の接続点の少なくとも一つと別の一つ又は複数の画素の前記複数のトランジスタA相互間の接続点の少なくとも一つとの間にソース電極及びドレイン電極が接続され、前記第一のゲート線とは異なる前記複数のゲート線の一つである第二のゲート線にゲート電極が接続された少なくとも一つのトランジスタBと、このトランジスタBを接続した前記各画素の前記複数のトランジスタA相互間の接続点の各々と一端を接続し、他端を共通電極に接続した複数のキャパシタと、
を備えたことを特徴とする液晶表示装置。
【請求項5】
前記各画素は、前記画素電極が配置された基板と同一の基板又は別の基板に配置された対向電極を有しており、
前記各画素の液晶は、前記画素電極と前記対向電極との間の電界により制御され、
前記トランジスタBにより、前記トランジスタA相互間の接続点の少なくとも一つが互いに接続された二つの前記画素において、
前記対向電極は同一の電位であり、前記二つの画素の各々の画素電極に印加される信号の、前記対向電極に対する極性が異なる、
ことを特徴とする請求項4記載の液晶表示装置。
【請求項6】
前記第一のスイッチ手段は、前記複数のトランジスタAとして第一及び第二のトランジスタを有し、前記第一及び第二のトランジスタのゲート電極が前記第一のゲート線に共通に接続され、前記第一のトランジスタのソース電極及びドレイン電極の一方と前記第二のトランジスタのソース電極及びドレイン電極の一方とが接続され、前記第一のトランジスタのソース電極及びドレイン電極の他方が前記データ線の一つに接続され、前記第二のトランジスタのソース電極及びドレイン電極の他方が前記画素電極に接続され、
前記トランジスタBとして第三のトランジスタを有し、前記第一及び第二のトランジスタ相互間の接続点と前記共通電極との間に前記キャパシタが接続され、前記第三のトランジスタのゲート電極が前記第二のゲート線に接続され、前記第三のトランジスタのソース電極及びドレイン電極の一方が一画素の前記第一及び第二のトランジスタ相互間の接続点に接続され、前記第三のトランジスタのソース電極及びドレイン電極の他方が他の画素の前記第一及び第二のトランジスタ相互間の接続点に接続されたことを特徴とする請求項4記載の液晶表示装置。
【請求項7】
前記第一及び第二のトランジスタの少なくとも一方がマルチゲート化されたことを特徴とする請求項3記載の液晶表示装置。
【請求項8】
前記第一及び第二のトランジスタの少なくとも一方がマルチゲート化されたことを特徴とする請求項6記載の液晶表示装置。
【請求項9】
前記第一、第二及び第三のトランジスタが同一の伝導形であることを特徴とする請求項3記載の液晶表示装置。
【請求項10】
前記第一、第二及び第三のトランジスタが同一の伝導形であることを特徴とする請求項6記載の液晶表示装置。
【請求項11】
前記共通電極は相互に電気的な影響を及ぼさない第一及び第二の共通電極に分けられ、前記キャパシタが前記接続点と前記第一の共通電極との間に接続され、前記第三のトランジスタのソース電極及びドレイン電極の他方が前記第二の共通電極に接続されたことを特徴とする請求項3記載の液晶表示装置。
【請求項12】
前記第三のトランジスタのチャネル幅が、前記第一及び第二のトランジスタのチャネル幅よりも小さいことを特徴とする請求項3記載の液晶表示装置。
【請求項13】
前記第三のトランジスタのチャネル幅が、前記第一及び第二のトランジスタのチャネル幅よりも小さいことを特徴とする請求項6記載の液晶表示装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【公開番号】特開2009−37220(P2009−37220A)
【公開日】平成21年2月19日(2009.2.19)
【国際特許分類】
【出願番号】特願2008−156741(P2008−156741)
【出願日】平成20年6月16日(2008.6.16)
【出願人】(303018827)NEC液晶テクノロジー株式会社 (547)
【Fターム(参考)】
【公開日】平成21年2月19日(2009.2.19)
【国際特許分類】
【出願日】平成20年6月16日(2008.6.16)
【出願人】(303018827)NEC液晶テクノロジー株式会社 (547)
【Fターム(参考)】
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