薄膜トランジスタ、薄膜トランジスタの駆動方法および表示装置
【課題】ボディフローティング構造の薄膜トランジスタ（ＴＦＴ）の特性を向上させる。
【解決手段】絶縁体上の半導体膜に形成されたｐチャネル型の薄膜トランジスタを、半導体膜(103)上にゲート絶縁膜を介して配置されたゲート電極(109)と、ゲート電極の両側の半導体膜に配置されたソース領域(S)と、ドレイン領域(D)と、その間に位置するチャネル領域とを有し、チャネル領域は、フローティング状態で、ドレイン電圧はｎＶ、但し２≦ｎ≦２０で、ゲート長は、ｎ×０．１μｍ以上であり、上記半導体膜は、結晶方位｛１１０｝の単結晶シリコン膜又は｛１１０｝に配向した多結晶シリコン膜となるよう構成する。このように絶縁体上に形成された薄膜トランジスタをｐチャネル型とすることで、寄生バイポーラ動作を抑制できる。また、ｐチャネル型の薄膜トランジスタの結晶方位を制御することでキャリア（正孔）の移動度を高くでき、電流駆動能力を向上できる。
【解決手段】絶縁体上の半導体膜に形成されたｐチャネル型の薄膜トランジスタを、半導体膜(103)上にゲート絶縁膜を介して配置されたゲート電極(109)と、ゲート電極の両側の半導体膜に配置されたソース領域(S)と、ドレイン領域(D)と、その間に位置するチャネル領域とを有し、チャネル領域は、フローティング状態で、ドレイン電圧はｎＶ、但し２≦ｎ≦２０で、ゲート長は、ｎ×０．１μｍ以上であり、上記半導体膜は、結晶方位｛１１０｝の単結晶シリコン膜又は｛１１０｝に配向した多結晶シリコン膜となるよう構成する。このように絶縁体上に形成された薄膜トランジスタをｐチャネル型とすることで、寄生バイポーラ動作を抑制できる。また、ｐチャネル型の薄膜トランジスタの結晶方位を制御することでキャリア（正孔）の移動度を高くでき、電流駆動能力を向上できる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）、薄膜トランジスタの駆動方法および表示装置に関するものである。
【背景技術】
【０００２】
ボディ電位を固定しないいわゆるボディフローティング構造のＭＯＳ（Metal Oxide Semiconductor)トランジスタを用い、高いドレイン電圧で駆動する場合、基板浮遊効果に起因する寄生バイポーラの動作によってパンチスルー現象が生じ、動作不能となる。
そこで、ボディコンタクトを取ることにより耐圧不良を防止することが検討されている。即ち、ボディコンタクト部により過剰に生じたキャリアを引き抜くことにより耐圧を改善（パンチスルー現象を回避）する。かかる技術は、例えば、下記特許文献１および２に開示されている。
一方、液晶装置のアクティブマトリクス構造のパネルに用いられるスイッチング素子は、薄膜トランジスタと呼ばれ、上記ボディフローティング構造を有する。
【特許文献１】特開平５−１１４７３４号公報
【特許文献２】特開平９−２４６５６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明者は、液晶等を用いた表示装置およびそれに用いられる薄膜トランジスタの特性向上に関する研究・開発を行っている。
上述した通り、アクティブマトリクス構造のパネルに用いられるスイッチング素子（ＴＦＴ）はボディフローティング構造を有しているため、特に、ｎチャネル型ＴＦＴを用いた場合には、基板浮遊効果に起因する寄生バイポーラ動作によるパンチスルー現象により、耐圧が劣化することがある。
一方、かかる問題を解消すべく、上記特許文献１および２に記載のように、ボディコンタクト構造を採用することも可能であるが、この場合、薄膜トランジスタ面積が増大し、画素の開口率が低下するという問題が生じる。
さらに、上記耐圧の劣化は、薄膜トランジスタの微細化やドレイン電圧の上昇により、益々顕著となり、その有効な対策が望まれる。
【０００４】
そこで、本発明は、ボディフローティング構造の薄膜トランジスタおよびこれを用いた表示装置の特性を向上させることを目的とする。特に、小面積で、高電位のドレイン電圧で駆動が可能な薄膜トランジスタ等を提供することを目的とする。
【課題を解決するための手段】
【０００５】
（１）本発明に係る薄膜トランジスタは、絶縁体上の半導体膜に形成されたｐチャネル型の薄膜トランジスタであって、上記半導体膜上にゲート絶縁膜を介して配置されたゲート電極と、上記半導体膜に配置されたソース領域と、ドレイン領域と、上記ソース領域と上記ドレイン領域との間に位置するチャネル領域とを有し、上記チャネル領域は、フローティング状態で、ドレイン電圧はｎＶ、但し２≦ｎ≦２０で、ゲート長は、ｎ×０．１μｍ以上であり、上記半導体膜は、結晶方位｛１１０｝の単結晶シリコン膜又は｛１１０｝に配向した多結晶シリコン膜である。
かかる構成によれば、例えば、チャネルが微細で、高電位をドレインに印加する場合でも、トランジスタ特性を正常に維持することができる。即ち、薄膜トランジスタをｐチャネル型とすることで、寄生バイポーラ動作を抑制できる。また、ｐチャネル型の薄膜トランジスタを｛１１０｝方位の結晶上に設けることでキャリア（正孔）の移動度を高くでき、電流駆動能力を向上させることができる。また、ボディコンタクトが不要となることから、トランジスタの占有面積を縮小することができる。
【０００６】
より好ましくは、上記チャネル領域が、上記ソース領域からドレイン領域に向かう方向において、＜０１−１＞に略平行に配置されている。かかる構成によれば、キャリア（正孔）の走行方向が＜０１−１＞となるため、キャリア（正孔）の移動度をさらに向上させることができる。
【０００７】
例えば、上記ドレイン電圧は、３Ｖ以上５Ｖ以下である。このように、高電位のドレイン電圧においても高特性を有する。
例えば、上記ゲート長は、０．３μｍ以上１μｍ以下である。このように、ゲート長が微細な場合においても正常な駆動特性を有する。
例えば、上記絶縁体は、絶縁性基板または支持基板上に形成された絶縁膜である。このように、ガラス基板などの絶縁性基板や支持基板上に形成された絶縁膜として、例えばシリコン基板上に形成された酸化シリコン膜などを用いることができる。
例えば、上記絶縁体または上記支持基板は、透光性基板である。このように、ガラス基板などの透光性基板を用いることができる。
例えば、上記薄膜トランジスタは、完全空乏型である。このように、ボディコンタクト構成による耐圧の向上が期待できない完全空乏型のトランジスタであっても、その特性を向上させることができる。
【０００８】
（２）本発明に係る薄膜トランジスタの駆動方法は、絶縁体上の半導体膜に形成されたｐチャネル型の薄膜トランジスタの駆動方法であって、上記半導体膜は、結晶方位｛１１０｝の単結晶シリコン膜又は｛１１０｝に配向した多結晶シリコン膜であり、上記ｐチャネル型の薄膜トランジスタは、上記半導体膜上にゲート絶縁膜を介して配置されたゲート電極と、上記半導体膜に配置されたソース領域と、ドレイン領域と、上記ソース領域と上記ドレイン領域との間に位置するチャネル領域とを有し、上記チャネル領域は、フローティング状態で、ゲート長は、ｎ×０．１μｍ以上である上記薄膜トランジスタを、ｎＶのドレイン電圧、但し２≦ｎ≦２０で駆動する。
かかる方法によれば、チャネルが微細なトランジスタでも、高電位をドレインに印加する駆動が可能となる。即ち、薄膜トランジスタをｐチャネル型とすることで、寄生バイポーラ動作を抑制でき、高電位駆動が可能となる。また、ｐチャネル型の薄膜トランジスタを｛１１０｝方位の結晶上に設けることでキャリア（正孔）の移動度を高くでき、電流駆動能力を向上させることができる。
【０００９】
（３）本発明に係る表示装置は、絶縁体上の半導体膜に形成されたｐチャネル型の薄膜トランジスタと、ゲート線と、ソース線と、画素電極と、を含み、上記半導体膜は、結晶方位｛１１０｝の単結晶シリコン膜又は｛１１０｝に配向した多結晶シリコン膜であり、上記薄膜トランジスタは、上記半導体膜上にゲート絶縁膜を介して配置されたゲート電極と、上記半導体膜に配置されたソース領域と、ドレイン領域と、上記ソース領域と上記ドレイン領域との間に位置するチャネル領域とを有し、上記チャネル領域は、フローティング状態で、ドレイン電圧はｎＶ、但し２≦ｎ≦２０で、ゲート長は、ｎ×０．１μｍ以上であり、上記ゲート線が上記ゲート電極と電気的に接続し、上記ソース線が上記ソース領域と電気的に接続し、上記画素電極が上記ドレイン領域と電気的に接続するものである。
かかる構成によれば、例えば、チャネルが微細で、高電位をドレインに印加する場合でも、トランジスタ特性を維持することができる。即ち、薄膜トランジスタをｐチャネル型とすることで、寄生バイポーラ動作を抑制できる。また、ｐチャネル型の薄膜トランジスタを｛１１０｝方位の結晶上に設けることでキャリア（正孔）の移動度を高くでき、電流駆動能力を向上させることができる。また、ボディコンタクトが不要となることから、トランジスタの占有面積を縮小し、画素の開口率を向上させることができる。
【００１０】
上記表示装置は、さらに、対向電極を有し、上記画素電極と上記対向電極との間に、電気光学材料を有する。このように、電気光学装置に適用できる。
上記電気光学材料は、液晶である。このように、液晶装置に適用できる。
上記電気光学材料は、有機ＥＬ材料である。このように、有機ＥＬ装置に適用できる。
上記電気光学材料は、エレクトロクロミック材料である。このように、エレクトロクロミック材料を用いた装置に適用できる。
【００１１】
（４）本発明に係る表示装置は、画素領域と、上記画素領域の周囲に形成され、論理回路を有する周辺回路領域とを有する表示装置であって、上記画素領域には、絶縁体上の半導体膜に形成されたｐチャネル型の第１薄膜トランジスタと、ゲート線と、ソース線と、画素電極と、を有し、上記周辺回路領域には、上記半導体膜に形成されたｐチャネル型の第２薄膜トランジスタを有し、上記半導体膜は、結晶方位｛１１０｝の単結晶シリコン膜又は｛１１０｝に配向した多結晶シリコン膜であり、上記第１および第２薄膜トランジスタは、上記半導体膜上にゲート絶縁膜を介して配置されたゲート電極と、上記半導体膜に配置されたソース領域と、ドレイン領域と、上記ソース領域と上記ドレイン領域との間に位置するチャネル領域とを有し、上記チャネル領域は、フローティング状態で、ドレイン電圧はｎＶ、但し２≦ｎ≦２０で、ゲート長は、ｎ×０．１μｍ以上である。
かかる構成によれば、画素領域および周辺回路領域の薄膜トランジスタを、チャネルが微細で、高電位をドレインに印加する構成としても、トランジスタ特性を維持することができる。即ち、薄膜トランジスタをｐチャネル型とすることで、寄生バイポーラ動作を抑制できる。また、ｐチャネル型の薄膜トランジスタを｛１１０｝方位の結晶上に設けることでキャリア（正孔）の移動度を高くでき、ｎチャネル型と同等以上の電流駆動能力を実現することができる。
上記論理回路は、上記ｐチャネル型の第２薄膜トランジスタのみで形成されている。かかる構成によれば、ｎチャネル型の薄膜トランジスタによる耐圧劣化を考慮する必要がなく、回路設計が容易となる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態を図面を参照しながら詳細に説明する。なお、同一の機能を有するものには同一もしくは関連の符号を付し、その繰り返しの説明を省略する。
【００１３】
＜実施の形態１＞
図１〜図３は、本実施の形態のｐチャネル型薄膜トランジスタ（ＴＦＴ）の構成を示す平面図もしくは断面図である。なお、断面図は、平面図のＡ−Ａ断面に対応する。
図１および図２に示すように、本実施の形態のｐチャネル型ＴＦＴは、ガラス基板のような絶縁性、透光性を有する基板１０１上に形成された半導体膜１０３上に形成されている。即ち、ボディフローティング構造を有する。ここでは、半導体膜１０３として単結晶シリコン膜を用いる。
この単結晶シリコン膜は、図１（Ｂ）に示すように、その表面の結晶方位（面方位）が｛１１０｝に配向した単結晶シリコン膜である。この単結晶シリコン膜の膜厚は、例えば５０ｎｍ程度である。絶縁体上に単結晶シリコン膜を有する基板は、いわゆるＳＯＩ(Silicon On Insulator)基板であるが、絶縁体が石英ガラスのものを特にＳＯＱ（Silicon on quartz）基板と呼ぶ。かかる基板は、例えば、ガラス基板上に単結晶シリコン膜を貼り合わせて形成することができる。この場合、結晶方位が｛１１０｝の単結晶シリコン膜を基板に貼り合わせる。なお、｛ｈｋｌ｝は、面（ｈｋｌ）およびこれと等価な面の全体を表す。
【００１４】
また、半導体膜１０３は、その平面形状（パターン）が略矩形状の島状の領域である。ｘ方向に延在する領域の両端にソース領域Ｓ、ドレイン領域Ｄが配置される（図１（Ａ）参照）。また、ソース領域Ｓ、ドレイン領域Ｄ間に位置する半導体膜１０３は、チャネル領域ＣＨと呼ばれる（図２参照）。
ここで、この半導体膜１０３の略矩形のパターンを、＜０１−１＞と平行に配置することで、ソース領域Ｓからドレイン領域Ｄへのキャリア（正孔）の伝道方向（図１（Ｂ）中の破線矢印）を、＜０１−１＞と平行とすることができる。言い換えれば、チャネル領域ＣＨを、ソース領域Ｓからドレイン領域Ｄに向かう方向において、＜０１−１＞に略平行に配置することで、キャリア（正孔）の伝道方向（図１（Ｂ）中の破線矢印）を、＜０１−１＞と平行とすることができる。
例えば、オリフラＯＦ側面を、＜０１−１＞方向とし、オリフラＯＦと略平行に半導体膜１０３のパターンを配置することで、キャリア（正孔）の伝道方向を＜０１−１＞と平行とすることができる。
【００１５】
このように、チャネル領域ＣＨの表面の結晶方位を｛１１０｝とすることでキャリア（正孔）の移動度を向上させることができる。さらに、キャリア（正孔）の伝道方向を＜０１−１＞と平行とすると、Ｓｉ（シリコン）原子の結晶配置により、キャリア（正孔）の移動度を最も高くすることができ、ｎチャネル型ＴＦＴと同等の駆動力とすることができる。また、ｐチャネル型ＴＦＴにおいては、キャリア（正孔）のインパクトイオン化率が低いため、ｎチャネル型ＴＦＴのような基板浮遊効果が生じ難い。よって、寄生バイポーラ動作を抑え、耐圧を向上させつつ、電流駆動能力を確保することができる。
従って、ドレイン電圧ｎＶが、２Ｖ以上２０Ｖ以下の範囲にある高電位駆動にも耐え得る。また、ゲート長Ｌが１μｍ以下となるような素子の微細化にも対応し得る。
【００１６】
なお、図２においては、メサ分離法を用いているが、分離絶縁膜により周囲の素子との電気的絶縁を図ってもよい。分離絶縁膜として、例えば、ＬＯＣＯＳ（Loｃal Oxidation of Silicon）膜やトレンチ分離膜が用いられる。
また、上記半導体膜１０３上には、ゲート絶縁膜１０７を介してゲート電極１０９が配置されている。ゲート絶縁膜１０７として、例えば、膜厚２０ｎｍ程度の酸化シリコン膜が用いられる。また、ゲート電極１０９として、例えば、燐がドープされたポリシリコン膜を用いる。なお、ゲート電極１０９として、例えば、窒化タンタル膜（ＴａＮ）、タンタル（Ｔａ）および窒化タンタル膜の積層膜を用いてもよい。ここでは、ゲート電極１０９は、ｙ方向に延在している。
【００１７】
ゲート電極１０９の両側の半導体膜１０３中には、不純物イオンが注入され、不純物領域が形成されている。ｐチャネル型ＴＦＴの場合には、ｐ型の不純物領域（例えば、ホウ素など）が注入される。この不純物領域は、トランジスタのソース領域Ｓ、ドレイン領域Ｄとなる。
【００１８】
本実施の形態のｐチャネル型ＴＦＴは、完全空乏型である。完全空乏型とは、ＴＦＴの動作時に半導体膜１０３のチャネル領域ＣＨがすべて空乏化するものをいう。これに対し、チャネル領域ＣＨに中性領域が残存するものを部分空乏型という。ここでは、チャネル領域ＣＨは、およそ５０ｎｍ厚さのｐ型半導体層であり、不純物濃度は、８×１０14／ｃｍ3程度と非常に低濃度である。すなわち、空乏化領域は半導体層全体に広がるため、完全空乏化条件を満たすこととなる。
さらに、ゲート電極１０９のゲート長Ｌは、例えば、１μｍ以下（例えば、０．６μｍ）の微細なものである。チャネルにかかる電界を等価に維持するスケーリング側に従うと、ゲート長Ｌの下限は、ドレイン電圧によって規定される。例えば、ドレイン電圧がｎＶの場合、ｎ×０．１μｍ以上のゲート長Ｌが必要であるとされている。このドレイン電圧とゲート長とが比例関係にあることは、例えば、ＩＴＲＳ（International Technology Roadmap for Semiconductors）１９９８年アップデート版の１３ページに記載されている。
従って、本実施の形態のｐチャネル型ＦＥＴのドレイン電圧ｎＶは、２Ｖ以上２０Ｖ以下で、より好ましくは、ゲート長Ｌは、ｎ×０．１μｍ以上１μｍ以下である。
【００１９】
このゲート電極１０９上には、図３に示すように、層間絶縁膜１１５が配置される。この層間絶縁膜１１５は、例えば、酸化シリコン膜よりなり、層間絶縁膜１１５中には、接続部Ｃ１ａ〜Ｃ１ｃが設けられている。ソース領域Ｓおよびドレイン領域Ｄ上には、それぞれ接続部Ｃ１ａ、Ｃ１ｂが、また、ゲート電極１０９上には、接続部Ｃ１ｃが配置されている。この接続部Ｃ１ａ〜Ｃ１ｃは、例えば、タングステン等の導電性材料よりなる。なお、接続部の底部に、バリア膜として、例えば、チタン（Ｔｉ）および窒化チタン（ＴｉＮ）の積層膜を配置してもよい。
さらに、これらの接続部Ｃ１ａ〜Ｃ１ｃ上には、それぞれ第１層配線Ｍ１ａ〜Ｍ１ｃが形成されている。第１層配線Ｍ１ａ、Ｍ１ｂは、ソース、ドレイン引き出し配線であり、ｘ方向に延在している。Ｍ１ｃは、ゲート配線であり、ｙ方向に延在している。この第１層配線Ｍ１ａ〜Ｍ１ｃは、金属などの導電性材料よりなる。
【００２０】
このように、本実施の形態においては、ｐチャネル型ＴＦＴを、結晶方位｛１１０｝の半導体膜上に形成し、さらに、キャリア（正孔）の伝道方向が＜０１−１＞と平行となるよう配置したので、耐圧を向上させつつ、駆動能力を確保することができる。また、素子の微細化や、高電位駆動にも対応し得る。
なお、上記実施の形態においては、完全空乏型のＴＦＴを例に説明したが、本実施の形態のｐチャネル型ＴＦＴを部分空乏型としてもよい。この場合も、上記効果を奏し、さらに、ボディコンタクトを取る必要がなくなるため、トランジスタの小面積化を図ることができる。
但し、完全空乏型のＴＦＴにおいては、ボディコンタクト構成を採用しても基板浮遊効果の低減が効果的ではないとされている。よって、本発明は、基板浮遊効果に対する対策が困難である完全空乏型のＴＦＴに適用して有用である。
【００２１】
また、上記実施の形態においては、結晶方位｛１１０｝の単結晶シリコン膜を例に説明したが、｛１１０｝に配向した多結晶シリコン膜を用いてもよい。｛１１０｝に配向した多結晶シリコン膜とは、｛１１０｝に配向した単結晶粒（グレイン）を複数有する膜をいう。
また、上記実施の形態においては、ガラス基板上に結晶方位｛１１０｝の単結晶シリコン膜を貼り合わせたＳＯＱ基板を例に説明したが、いわゆるマイクロＣＺ法を用いてガラス基板上に半導体膜を成長させてもよい。
【００２２】
図４は、本実施の形態に用いられる他の基板を示す断面図である。図４（Ｃ）に示すように、基板１０１上に、｛１１０｝に配向した半導体膜（単結晶シリコン膜２０３Ａ）を形成し、上記ｐチャネル型ＴＦＴを配置する。この半導体膜をマイクロＣＺ法により形成する。以下に、その成膜方法について説明する。
ガラス基板のような絶縁性、透光性を有する基板１０１上に、例えば、酸化シリコン膜等の絶縁膜よりなる薄膜２０１を形成し、薄膜２０１中に微細孔ｈを形成する（図４（Ａ））。孔径は、例えば４５ｎｍ以上１９０ｎｍ以下である。次いで、ＣＶＤ（化学気相成長、chemical vapor deposition）法を用いてアモルファスシリコン膜２０３を形成する（図４（Ｂ））。次いで、アモルファスシリコン膜２０３に対してレーザ照射による熱処理を加えて溶融結晶化させ、微細孔ｈを起点として単結晶シリコン膜２０３Ａを形成する（図４（Ｃ））。
即ち、レーザ照射の条件を適宜に選択することにより、微細孔ｈ内においては、アモルファスシリコン膜２０３の非溶融状態の部分が残り、他の部分については略完全溶融状態となるようにする。これにより、レーザ照射後の微細孔ｈ内の非溶融部分を核として結晶成長が進む。このとき、微細孔ｈの底部ではいくつかの結晶粒が発生するが、微細孔ｈの直径を１個の結晶粒と同程度か少し小さい程度にしておくことにより、微細孔ｈ上部には１個の結晶粒のみが到達し、さらに、この到達した１個の結晶粒を核として結晶成長が進行する。よって、微細孔ｈを略中心とした領域に略単結晶シリコン膜（略単結晶のシリコン塊）２０３Ａを形成することができる。
【００２３】
ここで、例えば、薄膜２０１上、微細孔の側壁および底部に、｛１１０｝に配向した結晶性薄膜を形成しておけば、結晶成長が｛１１０｝となるよう単結晶シリコン膜（略単結晶のシリコン塊）２０３Ａが成長する。
この単結晶シリコン膜２０３Ａ上に、図１〜３を参照しながら説明した上記ｐチャネル型ＴＦＴを配置する。
【００２４】
＜実施の形態２＞
本実施の形態においては、実施の形態１で説明したＴＦＴのアクティブマトリックス型の表示装置への適用について説明する。
図５は、アクティブマトリックス型の表示装置を模式的に示す回路図である。図示するように、画素領域Ａ１には、ソース線ＳＬとゲート線ＧＬとで区画された単位画素領域が、アレイ状に配置されている。この単位画素領域には、ＴＦＴと画素電極ＰＥとが配置されている。ＴＦＴの一端（ソース領域）はソース線ＳＬに他端（ドレイン領域）は画素電極ＰＥに接続されている。また、ＴＦＴのゲート電極はゲート線ＧＬに接続されている。なお、ゲート電極自身をゲート線ＧＬとしてもよい。
このアレイ状に並ぶＴＦＴに実施の形態１で詳細に説明したｐチャネル型ＴＦＴを適用する。即ち、結晶方位｛１１０｝のＳＯＱ基板にｐチャネル型ＴＦＴを、キャリア（正孔）の伝道方向が＜０１−１＞と平行となるよう配置する。
【００２５】
このように、本実施の形態によれば、実施の形態１で詳細に説明したように、ｐチャネル型ＴＦＴのキャリア（正孔）の移動度を向上することができる。また、ｐチャネル型ＴＦＴにおいては、キャリア（正孔）のインパクトイオン化率が低いため、ｎチャネル型ＴＦＴのような基板浮遊効果が生じ難い。よって、寄生バイポーラ動作を抑え、耐圧を向上させつつ、電流駆動能力を確保することができる。また、高電位のドレイン電圧にも耐え、素子の微細化にも対応し得る。
【００２６】
特に、上記画素電極と対向電極との間の電気光学材料によっては、高電位を印加しなければ駆動できないものも多い。よって、画素の駆動トランジスタのドレインには、前述した２Ｖ以上２０Ｖ以下といった高電位が印加され得るが、本実施の形態においては、かかる高電位がドレインに印加されても、基板浮遊効果を低減しつつ、所望の電流駆動能力を確保することができる。
【００２７】
例えば、電気光学材料として液晶を用いた場合、ドレイン電位は、例えば、２Ｖ以上２０Ｖ以下となる。一方、液晶を高速に駆動するためには高い電流駆動能力が必要となり、ゲート長を０．３μｍ以上１μｍ以下に微細化することが有効な対策となる。液晶の駆動特性を合わせて勘案すれば、３Ｖ以上５Ｖ以下が、より好ましい。
また、例えば、電気光学材料として有機ＥＬ（エレクトロルミネッセンス）材料を用いた場合、ドレイン電位は、例えば、２Ｖ以上２０Ｖ以下となる。有機ＥＬ材料の駆動特性等を勘案すれば、３Ｖ以上１０Ｖ以下が、より好ましい。
また、例えば、電気光学材料としてエレクトロクロミック材料を用いた場合、ドレイン電位は、例えば、２Ｖ以上２０Ｖ以下となる。エレクトロクロミック材料の駆動特性等を勘案すれば、２Ｖ以上５Ｖ以下が、より好ましい。
【００２８】
エレクトロクロミック材料（エレクトロクロミック化合物、エレクトロクロミック素子）とは、電圧の印加により可逆的に着色または消色する材料である。この着色または消色現象（エレクトロクロミズム）は、電圧の印加により材料の酸化反応または還元反応が起こることに起因する。
黒色と透明（無色、消色）間を可逆的に変化し得るエレクトロクロミック材料（ＥＣ材料）としては、酸化タングステンＷＯ3、酸化イリジウムＩＬＯｘ、酸化ニッケルＮｉＯｘなどがある。また、エレクトロクロミック材料として、グラフト導電性高分子膜を用いてもよい。このグラフト導電性高分子膜は、導電性高分子である主鎖に、共役系分子ペンダントを金属（イオン）を介して結合した材料である。
【００２９】
このように、本実施の形態によれば、高電位を印加しなければ駆動できない上記電気光学材料を用いた表示装置の特性を向上させることができる。即ち、高電位がドレインに印加されても、基板浮遊効果を低減しつつ、所望の電流駆動能力を確保することができる。
【００３０】
さらに、図５に示すように、画素領域Ａ１の周囲には、周辺回路領域Ａ２が設けられる。かかる領域には、例えば、ゲートドライバＧＤやソースドライバＳＤのような、画素の駆動に必要な回路（周辺回路）が形成される。このような回路は、例えば、論理回路で構成され、ｎチャネル型ＴＦＴやｐチャネル型ＴＦＴなどの素子を適宜接続することで構成される。
このような周辺回路を構成するＴＦＴのうち、ｐチャネル型ＴＦＴを、上記ＳＯＱ基板にキャリア（正孔）の伝道方向が＜０１−１＞と平行となるよう配置すれば、耐圧を向上させつつ、電流駆動能力を確保することができる。また、従来のｐチャネル型ＴＦＴにおいては、キャリア（正孔）の移動度が低いことから、ｎチャネル型ＴＦＴより大きく形成されていた。これに対し、本実施の形態によれば、キャリア（正孔）の移動度を向上することができるため、従来よりトランジスタを小さくすることができる。
【００３１】
また、周辺回路を構成するトランジスタを上記ｐチャネル型ＴＦＴのみで形成すれば、ｎチャネル型ＴＦＴによる耐圧劣化を考慮する必要がなく、回路設計が容易となる。例えば、ｎチャネル型ＴＦＴの耐圧を確保するためには、ｎチャネル型ＴＦＴのみゲート長を大きくする、又は、ボディコンタクトを取るなどの対策を要する。しかしながら、周辺回路を構成するトランジスタを上記ｐチャネル型ＴＦＴのみで形成すれば、上記対策が不要となる。
【００３２】
なお、本実施の形態においては、アクティブマトリックス型の表示装置を例に説明したが、この他、ＴＦＴを有する表示装置に広く適用可能である。また、表示装置に限らず、上記周辺回路に形成される論理回路を有するＬＳＩ（Large Scale Integration）などにも広く適用可能である。
【００３３】
＜電気光学装置および電子機器の説明＞
次に、前述のＴＦＴや表示装置が使用される電気光学装置について説明する。
本発明のＴＦＴや表示装置は、例えば、電気光学装置や電子機器の表示部（パネル）に用いられる。図６に、電気光学装置を用いた電子機器の例を示す。
図６（Ａ）は携帯電話への適用例であり、図６（Ｂ）は、ビデオカメラへの適用例である。また、図６（Ｃ）は、テレビジョンへ（ＴＶ）の適用例であり、図６（Ｄ）は、ロールアップ式テレビジョンへの適用例である。
図６（Ａ）に示すように、携帯電話５３０には、アンテナ部５３１、音声出力部５３２、音声入力部５３３、操作部５３４および電気光学装置（表示部）５００を備えている。この電気光学装置に、実施の形態１又は２で詳細に説明したｐチャネル型ＴＦＴや表示装置を使用することができる。
図６（Ｂ）に示すように、ビデオカメラ５４０には、受像部５４１、操作部５４２、音声入力部５４３および電気光学装置（表示部）５００を備えている。この電気光学装置に、実施の形態１又は２で詳細に説明したｐチャネル型ＴＦＴや表示装置を使用することができる。
【００３４】
図６（Ｃ）に示すように、テレビジョン５５０は、電気光学装置（表示部）５００を備えている。この電気光学装置に、実施の形態１又は２で詳細に説明したｐチャネル型ＴＦＴや表示装置を使用することができる。なお、パーソナルコンピュータ等に用いられるモニタ装置（電気光学装置）にも実施の形態１又は２で詳細に説明したｐチャネル型ＴＦＴや表示装置を使用することができる。
図６（Ｄ）に示すように、ロールアップ式テレビジョン５６０は、電気光学装置（表示部）５００を備えている。この電気光学装置に、実施の形態１又は２で詳細に説明したｐチャネル型ＴＦＴや表示装置を使用することができる。
なお、電気光学装置を有する電子機器としては、上記の他、表示機能付きファックス装置、デジタルカメラのファインダ、携帯型ＴＶ、電子手帳、電光掲示板、宣伝広告用ディスプレイなどがある。
【００３５】
また、上記実施の形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施の形態の記載に限定されるものではない。そのような組み合わせ又は変更若しくは改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【００３６】
【図１】実施の形態１のｐチャネル型薄膜トランジスタ（ＴＦＴ）の構成を示す平面図である。
【図２】実施の形態１のｐチャネル型薄膜トランジスタ（ＴＦＴ）の構成を示す断面図である。
【図３】実施の形態１のｐチャネル型薄膜トランジスタ（ＴＦＴ）の構成を示す平面図および断面図である。
【図４】実施の形態１に用いられる他の基板を示す断面図である。
【図５】アクティブマトリックス型の表示装置を模式的に示す回路図である。
【図６】電気光学装置を用いた電子機器の例を示す図である。
【符号の説明】
【００３７】
１０１…絶縁性基板、１０３…半導体膜、１０７…ゲート絶縁膜、１０９…ゲート電極、１１５…層間絶縁膜、２０１…薄膜、２０３…アモルファスシリコン膜、２０３Ａ…単結晶シリコン膜、５００…電気光学装置、５３０…携帯電話、５３１…アンテナ部、５３２…音声出力部、５３３…音声入力部、５３４…操作部、５４０…ビデオカメラ、５４１…受像部、５４２…操作部、５４３…音声入力部、５５０…テレビジョン、５６０…ロールアップ式テレビジョン、Ｃ１ａ〜Ｃ１ｃ…接続部、ＣＨ…チャネル領域、Ｄ…ドレイン領域、ＧＤ…ゲートドライバ、ＧＬ…ゲート線、ｈ…微細孔、Ｍ１ａ〜Ｍ１ｃ…第１層配線、ＰＥ…画素電極、Ｓ…ソース領域、ＳＬ…ソース線、ＳＤ…ソースドライバ
【技術分野】
【０００１】
本発明は、薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）、薄膜トランジスタの駆動方法および表示装置に関するものである。
【背景技術】
【０００２】
ボディ電位を固定しないいわゆるボディフローティング構造のＭＯＳ（Metal Oxide Semiconductor)トランジスタを用い、高いドレイン電圧で駆動する場合、基板浮遊効果に起因する寄生バイポーラの動作によってパンチスルー現象が生じ、動作不能となる。
そこで、ボディコンタクトを取ることにより耐圧不良を防止することが検討されている。即ち、ボディコンタクト部により過剰に生じたキャリアを引き抜くことにより耐圧を改善（パンチスルー現象を回避）する。かかる技術は、例えば、下記特許文献１および２に開示されている。
一方、液晶装置のアクティブマトリクス構造のパネルに用いられるスイッチング素子は、薄膜トランジスタと呼ばれ、上記ボディフローティング構造を有する。
【特許文献１】特開平５−１１４７３４号公報
【特許文献２】特開平９−２４６５６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明者は、液晶等を用いた表示装置およびそれに用いられる薄膜トランジスタの特性向上に関する研究・開発を行っている。
上述した通り、アクティブマトリクス構造のパネルに用いられるスイッチング素子（ＴＦＴ）はボディフローティング構造を有しているため、特に、ｎチャネル型ＴＦＴを用いた場合には、基板浮遊効果に起因する寄生バイポーラ動作によるパンチスルー現象により、耐圧が劣化することがある。
一方、かかる問題を解消すべく、上記特許文献１および２に記載のように、ボディコンタクト構造を採用することも可能であるが、この場合、薄膜トランジスタ面積が増大し、画素の開口率が低下するという問題が生じる。
さらに、上記耐圧の劣化は、薄膜トランジスタの微細化やドレイン電圧の上昇により、益々顕著となり、その有効な対策が望まれる。
【０００４】
そこで、本発明は、ボディフローティング構造の薄膜トランジスタおよびこれを用いた表示装置の特性を向上させることを目的とする。特に、小面積で、高電位のドレイン電圧で駆動が可能な薄膜トランジスタ等を提供することを目的とする。
【課題を解決するための手段】
【０００５】
（１）本発明に係る薄膜トランジスタは、絶縁体上の半導体膜に形成されたｐチャネル型の薄膜トランジスタであって、上記半導体膜上にゲート絶縁膜を介して配置されたゲート電極と、上記半導体膜に配置されたソース領域と、ドレイン領域と、上記ソース領域と上記ドレイン領域との間に位置するチャネル領域とを有し、上記チャネル領域は、フローティング状態で、ドレイン電圧はｎＶ、但し２≦ｎ≦２０で、ゲート長は、ｎ×０．１μｍ以上であり、上記半導体膜は、結晶方位｛１１０｝の単結晶シリコン膜又は｛１１０｝に配向した多結晶シリコン膜である。
かかる構成によれば、例えば、チャネルが微細で、高電位をドレインに印加する場合でも、トランジスタ特性を正常に維持することができる。即ち、薄膜トランジスタをｐチャネル型とすることで、寄生バイポーラ動作を抑制できる。また、ｐチャネル型の薄膜トランジスタを｛１１０｝方位の結晶上に設けることでキャリア（正孔）の移動度を高くでき、電流駆動能力を向上させることができる。また、ボディコンタクトが不要となることから、トランジスタの占有面積を縮小することができる。
【０００６】
より好ましくは、上記チャネル領域が、上記ソース領域からドレイン領域に向かう方向において、＜０１−１＞に略平行に配置されている。かかる構成によれば、キャリア（正孔）の走行方向が＜０１−１＞となるため、キャリア（正孔）の移動度をさらに向上させることができる。
【０００７】
例えば、上記ドレイン電圧は、３Ｖ以上５Ｖ以下である。このように、高電位のドレイン電圧においても高特性を有する。
例えば、上記ゲート長は、０．３μｍ以上１μｍ以下である。このように、ゲート長が微細な場合においても正常な駆動特性を有する。
例えば、上記絶縁体は、絶縁性基板または支持基板上に形成された絶縁膜である。このように、ガラス基板などの絶縁性基板や支持基板上に形成された絶縁膜として、例えばシリコン基板上に形成された酸化シリコン膜などを用いることができる。
例えば、上記絶縁体または上記支持基板は、透光性基板である。このように、ガラス基板などの透光性基板を用いることができる。
例えば、上記薄膜トランジスタは、完全空乏型である。このように、ボディコンタクト構成による耐圧の向上が期待できない完全空乏型のトランジスタであっても、その特性を向上させることができる。
【０００８】
（２）本発明に係る薄膜トランジスタの駆動方法は、絶縁体上の半導体膜に形成されたｐチャネル型の薄膜トランジスタの駆動方法であって、上記半導体膜は、結晶方位｛１１０｝の単結晶シリコン膜又は｛１１０｝に配向した多結晶シリコン膜であり、上記ｐチャネル型の薄膜トランジスタは、上記半導体膜上にゲート絶縁膜を介して配置されたゲート電極と、上記半導体膜に配置されたソース領域と、ドレイン領域と、上記ソース領域と上記ドレイン領域との間に位置するチャネル領域とを有し、上記チャネル領域は、フローティング状態で、ゲート長は、ｎ×０．１μｍ以上である上記薄膜トランジスタを、ｎＶのドレイン電圧、但し２≦ｎ≦２０で駆動する。
かかる方法によれば、チャネルが微細なトランジスタでも、高電位をドレインに印加する駆動が可能となる。即ち、薄膜トランジスタをｐチャネル型とすることで、寄生バイポーラ動作を抑制でき、高電位駆動が可能となる。また、ｐチャネル型の薄膜トランジスタを｛１１０｝方位の結晶上に設けることでキャリア（正孔）の移動度を高くでき、電流駆動能力を向上させることができる。
【０００９】
（３）本発明に係る表示装置は、絶縁体上の半導体膜に形成されたｐチャネル型の薄膜トランジスタと、ゲート線と、ソース線と、画素電極と、を含み、上記半導体膜は、結晶方位｛１１０｝の単結晶シリコン膜又は｛１１０｝に配向した多結晶シリコン膜であり、上記薄膜トランジスタは、上記半導体膜上にゲート絶縁膜を介して配置されたゲート電極と、上記半導体膜に配置されたソース領域と、ドレイン領域と、上記ソース領域と上記ドレイン領域との間に位置するチャネル領域とを有し、上記チャネル領域は、フローティング状態で、ドレイン電圧はｎＶ、但し２≦ｎ≦２０で、ゲート長は、ｎ×０．１μｍ以上であり、上記ゲート線が上記ゲート電極と電気的に接続し、上記ソース線が上記ソース領域と電気的に接続し、上記画素電極が上記ドレイン領域と電気的に接続するものである。
かかる構成によれば、例えば、チャネルが微細で、高電位をドレインに印加する場合でも、トランジスタ特性を維持することができる。即ち、薄膜トランジスタをｐチャネル型とすることで、寄生バイポーラ動作を抑制できる。また、ｐチャネル型の薄膜トランジスタを｛１１０｝方位の結晶上に設けることでキャリア（正孔）の移動度を高くでき、電流駆動能力を向上させることができる。また、ボディコンタクトが不要となることから、トランジスタの占有面積を縮小し、画素の開口率を向上させることができる。
【００１０】
上記表示装置は、さらに、対向電極を有し、上記画素電極と上記対向電極との間に、電気光学材料を有する。このように、電気光学装置に適用できる。
上記電気光学材料は、液晶である。このように、液晶装置に適用できる。
上記電気光学材料は、有機ＥＬ材料である。このように、有機ＥＬ装置に適用できる。
上記電気光学材料は、エレクトロクロミック材料である。このように、エレクトロクロミック材料を用いた装置に適用できる。
【００１１】
（４）本発明に係る表示装置は、画素領域と、上記画素領域の周囲に形成され、論理回路を有する周辺回路領域とを有する表示装置であって、上記画素領域には、絶縁体上の半導体膜に形成されたｐチャネル型の第１薄膜トランジスタと、ゲート線と、ソース線と、画素電極と、を有し、上記周辺回路領域には、上記半導体膜に形成されたｐチャネル型の第２薄膜トランジスタを有し、上記半導体膜は、結晶方位｛１１０｝の単結晶シリコン膜又は｛１１０｝に配向した多結晶シリコン膜であり、上記第１および第２薄膜トランジスタは、上記半導体膜上にゲート絶縁膜を介して配置されたゲート電極と、上記半導体膜に配置されたソース領域と、ドレイン領域と、上記ソース領域と上記ドレイン領域との間に位置するチャネル領域とを有し、上記チャネル領域は、フローティング状態で、ドレイン電圧はｎＶ、但し２≦ｎ≦２０で、ゲート長は、ｎ×０．１μｍ以上である。
かかる構成によれば、画素領域および周辺回路領域の薄膜トランジスタを、チャネルが微細で、高電位をドレインに印加する構成としても、トランジスタ特性を維持することができる。即ち、薄膜トランジスタをｐチャネル型とすることで、寄生バイポーラ動作を抑制できる。また、ｐチャネル型の薄膜トランジスタを｛１１０｝方位の結晶上に設けることでキャリア（正孔）の移動度を高くでき、ｎチャネル型と同等以上の電流駆動能力を実現することができる。
上記論理回路は、上記ｐチャネル型の第２薄膜トランジスタのみで形成されている。かかる構成によれば、ｎチャネル型の薄膜トランジスタによる耐圧劣化を考慮する必要がなく、回路設計が容易となる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態を図面を参照しながら詳細に説明する。なお、同一の機能を有するものには同一もしくは関連の符号を付し、その繰り返しの説明を省略する。
【００１３】
＜実施の形態１＞
図１〜図３は、本実施の形態のｐチャネル型薄膜トランジスタ（ＴＦＴ）の構成を示す平面図もしくは断面図である。なお、断面図は、平面図のＡ−Ａ断面に対応する。
図１および図２に示すように、本実施の形態のｐチャネル型ＴＦＴは、ガラス基板のような絶縁性、透光性を有する基板１０１上に形成された半導体膜１０３上に形成されている。即ち、ボディフローティング構造を有する。ここでは、半導体膜１０３として単結晶シリコン膜を用いる。
この単結晶シリコン膜は、図１（Ｂ）に示すように、その表面の結晶方位（面方位）が｛１１０｝に配向した単結晶シリコン膜である。この単結晶シリコン膜の膜厚は、例えば５０ｎｍ程度である。絶縁体上に単結晶シリコン膜を有する基板は、いわゆるＳＯＩ(Silicon On Insulator)基板であるが、絶縁体が石英ガラスのものを特にＳＯＱ（Silicon on quartz）基板と呼ぶ。かかる基板は、例えば、ガラス基板上に単結晶シリコン膜を貼り合わせて形成することができる。この場合、結晶方位が｛１１０｝の単結晶シリコン膜を基板に貼り合わせる。なお、｛ｈｋｌ｝は、面（ｈｋｌ）およびこれと等価な面の全体を表す。
【００１４】
また、半導体膜１０３は、その平面形状（パターン）が略矩形状の島状の領域である。ｘ方向に延在する領域の両端にソース領域Ｓ、ドレイン領域Ｄが配置される（図１（Ａ）参照）。また、ソース領域Ｓ、ドレイン領域Ｄ間に位置する半導体膜１０３は、チャネル領域ＣＨと呼ばれる（図２参照）。
ここで、この半導体膜１０３の略矩形のパターンを、＜０１−１＞と平行に配置することで、ソース領域Ｓからドレイン領域Ｄへのキャリア（正孔）の伝道方向（図１（Ｂ）中の破線矢印）を、＜０１−１＞と平行とすることができる。言い換えれば、チャネル領域ＣＨを、ソース領域Ｓからドレイン領域Ｄに向かう方向において、＜０１−１＞に略平行に配置することで、キャリア（正孔）の伝道方向（図１（Ｂ）中の破線矢印）を、＜０１−１＞と平行とすることができる。
例えば、オリフラＯＦ側面を、＜０１−１＞方向とし、オリフラＯＦと略平行に半導体膜１０３のパターンを配置することで、キャリア（正孔）の伝道方向を＜０１−１＞と平行とすることができる。
【００１５】
このように、チャネル領域ＣＨの表面の結晶方位を｛１１０｝とすることでキャリア（正孔）の移動度を向上させることができる。さらに、キャリア（正孔）の伝道方向を＜０１−１＞と平行とすると、Ｓｉ（シリコン）原子の結晶配置により、キャリア（正孔）の移動度を最も高くすることができ、ｎチャネル型ＴＦＴと同等の駆動力とすることができる。また、ｐチャネル型ＴＦＴにおいては、キャリア（正孔）のインパクトイオン化率が低いため、ｎチャネル型ＴＦＴのような基板浮遊効果が生じ難い。よって、寄生バイポーラ動作を抑え、耐圧を向上させつつ、電流駆動能力を確保することができる。
従って、ドレイン電圧ｎＶが、２Ｖ以上２０Ｖ以下の範囲にある高電位駆動にも耐え得る。また、ゲート長Ｌが１μｍ以下となるような素子の微細化にも対応し得る。
【００１６】
なお、図２においては、メサ分離法を用いているが、分離絶縁膜により周囲の素子との電気的絶縁を図ってもよい。分離絶縁膜として、例えば、ＬＯＣＯＳ（Loｃal Oxidation of Silicon）膜やトレンチ分離膜が用いられる。
また、上記半導体膜１０３上には、ゲート絶縁膜１０７を介してゲート電極１０９が配置されている。ゲート絶縁膜１０７として、例えば、膜厚２０ｎｍ程度の酸化シリコン膜が用いられる。また、ゲート電極１０９として、例えば、燐がドープされたポリシリコン膜を用いる。なお、ゲート電極１０９として、例えば、窒化タンタル膜（ＴａＮ）、タンタル（Ｔａ）および窒化タンタル膜の積層膜を用いてもよい。ここでは、ゲート電極１０９は、ｙ方向に延在している。
【００１７】
ゲート電極１０９の両側の半導体膜１０３中には、不純物イオンが注入され、不純物領域が形成されている。ｐチャネル型ＴＦＴの場合には、ｐ型の不純物領域（例えば、ホウ素など）が注入される。この不純物領域は、トランジスタのソース領域Ｓ、ドレイン領域Ｄとなる。
【００１８】
本実施の形態のｐチャネル型ＴＦＴは、完全空乏型である。完全空乏型とは、ＴＦＴの動作時に半導体膜１０３のチャネル領域ＣＨがすべて空乏化するものをいう。これに対し、チャネル領域ＣＨに中性領域が残存するものを部分空乏型という。ここでは、チャネル領域ＣＨは、およそ５０ｎｍ厚さのｐ型半導体層であり、不純物濃度は、８×１０14／ｃｍ3程度と非常に低濃度である。すなわち、空乏化領域は半導体層全体に広がるため、完全空乏化条件を満たすこととなる。
さらに、ゲート電極１０９のゲート長Ｌは、例えば、１μｍ以下（例えば、０．６μｍ）の微細なものである。チャネルにかかる電界を等価に維持するスケーリング側に従うと、ゲート長Ｌの下限は、ドレイン電圧によって規定される。例えば、ドレイン電圧がｎＶの場合、ｎ×０．１μｍ以上のゲート長Ｌが必要であるとされている。このドレイン電圧とゲート長とが比例関係にあることは、例えば、ＩＴＲＳ（International Technology Roadmap for Semiconductors）１９９８年アップデート版の１３ページに記載されている。
従って、本実施の形態のｐチャネル型ＦＥＴのドレイン電圧ｎＶは、２Ｖ以上２０Ｖ以下で、より好ましくは、ゲート長Ｌは、ｎ×０．１μｍ以上１μｍ以下である。
【００１９】
このゲート電極１０９上には、図３に示すように、層間絶縁膜１１５が配置される。この層間絶縁膜１１５は、例えば、酸化シリコン膜よりなり、層間絶縁膜１１５中には、接続部Ｃ１ａ〜Ｃ１ｃが設けられている。ソース領域Ｓおよびドレイン領域Ｄ上には、それぞれ接続部Ｃ１ａ、Ｃ１ｂが、また、ゲート電極１０９上には、接続部Ｃ１ｃが配置されている。この接続部Ｃ１ａ〜Ｃ１ｃは、例えば、タングステン等の導電性材料よりなる。なお、接続部の底部に、バリア膜として、例えば、チタン（Ｔｉ）および窒化チタン（ＴｉＮ）の積層膜を配置してもよい。
さらに、これらの接続部Ｃ１ａ〜Ｃ１ｃ上には、それぞれ第１層配線Ｍ１ａ〜Ｍ１ｃが形成されている。第１層配線Ｍ１ａ、Ｍ１ｂは、ソース、ドレイン引き出し配線であり、ｘ方向に延在している。Ｍ１ｃは、ゲート配線であり、ｙ方向に延在している。この第１層配線Ｍ１ａ〜Ｍ１ｃは、金属などの導電性材料よりなる。
【００２０】
このように、本実施の形態においては、ｐチャネル型ＴＦＴを、結晶方位｛１１０｝の半導体膜上に形成し、さらに、キャリア（正孔）の伝道方向が＜０１−１＞と平行となるよう配置したので、耐圧を向上させつつ、駆動能力を確保することができる。また、素子の微細化や、高電位駆動にも対応し得る。
なお、上記実施の形態においては、完全空乏型のＴＦＴを例に説明したが、本実施の形態のｐチャネル型ＴＦＴを部分空乏型としてもよい。この場合も、上記効果を奏し、さらに、ボディコンタクトを取る必要がなくなるため、トランジスタの小面積化を図ることができる。
但し、完全空乏型のＴＦＴにおいては、ボディコンタクト構成を採用しても基板浮遊効果の低減が効果的ではないとされている。よって、本発明は、基板浮遊効果に対する対策が困難である完全空乏型のＴＦＴに適用して有用である。
【００２１】
また、上記実施の形態においては、結晶方位｛１１０｝の単結晶シリコン膜を例に説明したが、｛１１０｝に配向した多結晶シリコン膜を用いてもよい。｛１１０｝に配向した多結晶シリコン膜とは、｛１１０｝に配向した単結晶粒（グレイン）を複数有する膜をいう。
また、上記実施の形態においては、ガラス基板上に結晶方位｛１１０｝の単結晶シリコン膜を貼り合わせたＳＯＱ基板を例に説明したが、いわゆるマイクロＣＺ法を用いてガラス基板上に半導体膜を成長させてもよい。
【００２２】
図４は、本実施の形態に用いられる他の基板を示す断面図である。図４（Ｃ）に示すように、基板１０１上に、｛１１０｝に配向した半導体膜（単結晶シリコン膜２０３Ａ）を形成し、上記ｐチャネル型ＴＦＴを配置する。この半導体膜をマイクロＣＺ法により形成する。以下に、その成膜方法について説明する。
ガラス基板のような絶縁性、透光性を有する基板１０１上に、例えば、酸化シリコン膜等の絶縁膜よりなる薄膜２０１を形成し、薄膜２０１中に微細孔ｈを形成する（図４（Ａ））。孔径は、例えば４５ｎｍ以上１９０ｎｍ以下である。次いで、ＣＶＤ（化学気相成長、chemical vapor deposition）法を用いてアモルファスシリコン膜２０３を形成する（図４（Ｂ））。次いで、アモルファスシリコン膜２０３に対してレーザ照射による熱処理を加えて溶融結晶化させ、微細孔ｈを起点として単結晶シリコン膜２０３Ａを形成する（図４（Ｃ））。
即ち、レーザ照射の条件を適宜に選択することにより、微細孔ｈ内においては、アモルファスシリコン膜２０３の非溶融状態の部分が残り、他の部分については略完全溶融状態となるようにする。これにより、レーザ照射後の微細孔ｈ内の非溶融部分を核として結晶成長が進む。このとき、微細孔ｈの底部ではいくつかの結晶粒が発生するが、微細孔ｈの直径を１個の結晶粒と同程度か少し小さい程度にしておくことにより、微細孔ｈ上部には１個の結晶粒のみが到達し、さらに、この到達した１個の結晶粒を核として結晶成長が進行する。よって、微細孔ｈを略中心とした領域に略単結晶シリコン膜（略単結晶のシリコン塊）２０３Ａを形成することができる。
【００２３】
ここで、例えば、薄膜２０１上、微細孔の側壁および底部に、｛１１０｝に配向した結晶性薄膜を形成しておけば、結晶成長が｛１１０｝となるよう単結晶シリコン膜（略単結晶のシリコン塊）２０３Ａが成長する。
この単結晶シリコン膜２０３Ａ上に、図１〜３を参照しながら説明した上記ｐチャネル型ＴＦＴを配置する。
【００２４】
＜実施の形態２＞
本実施の形態においては、実施の形態１で説明したＴＦＴのアクティブマトリックス型の表示装置への適用について説明する。
図５は、アクティブマトリックス型の表示装置を模式的に示す回路図である。図示するように、画素領域Ａ１には、ソース線ＳＬとゲート線ＧＬとで区画された単位画素領域が、アレイ状に配置されている。この単位画素領域には、ＴＦＴと画素電極ＰＥとが配置されている。ＴＦＴの一端（ソース領域）はソース線ＳＬに他端（ドレイン領域）は画素電極ＰＥに接続されている。また、ＴＦＴのゲート電極はゲート線ＧＬに接続されている。なお、ゲート電極自身をゲート線ＧＬとしてもよい。
このアレイ状に並ぶＴＦＴに実施の形態１で詳細に説明したｐチャネル型ＴＦＴを適用する。即ち、結晶方位｛１１０｝のＳＯＱ基板にｐチャネル型ＴＦＴを、キャリア（正孔）の伝道方向が＜０１−１＞と平行となるよう配置する。
【００２５】
このように、本実施の形態によれば、実施の形態１で詳細に説明したように、ｐチャネル型ＴＦＴのキャリア（正孔）の移動度を向上することができる。また、ｐチャネル型ＴＦＴにおいては、キャリア（正孔）のインパクトイオン化率が低いため、ｎチャネル型ＴＦＴのような基板浮遊効果が生じ難い。よって、寄生バイポーラ動作を抑え、耐圧を向上させつつ、電流駆動能力を確保することができる。また、高電位のドレイン電圧にも耐え、素子の微細化にも対応し得る。
【００２６】
特に、上記画素電極と対向電極との間の電気光学材料によっては、高電位を印加しなければ駆動できないものも多い。よって、画素の駆動トランジスタのドレインには、前述した２Ｖ以上２０Ｖ以下といった高電位が印加され得るが、本実施の形態においては、かかる高電位がドレインに印加されても、基板浮遊効果を低減しつつ、所望の電流駆動能力を確保することができる。
【００２７】
例えば、電気光学材料として液晶を用いた場合、ドレイン電位は、例えば、２Ｖ以上２０Ｖ以下となる。一方、液晶を高速に駆動するためには高い電流駆動能力が必要となり、ゲート長を０．３μｍ以上１μｍ以下に微細化することが有効な対策となる。液晶の駆動特性を合わせて勘案すれば、３Ｖ以上５Ｖ以下が、より好ましい。
また、例えば、電気光学材料として有機ＥＬ（エレクトロルミネッセンス）材料を用いた場合、ドレイン電位は、例えば、２Ｖ以上２０Ｖ以下となる。有機ＥＬ材料の駆動特性等を勘案すれば、３Ｖ以上１０Ｖ以下が、より好ましい。
また、例えば、電気光学材料としてエレクトロクロミック材料を用いた場合、ドレイン電位は、例えば、２Ｖ以上２０Ｖ以下となる。エレクトロクロミック材料の駆動特性等を勘案すれば、２Ｖ以上５Ｖ以下が、より好ましい。
【００２８】
エレクトロクロミック材料（エレクトロクロミック化合物、エレクトロクロミック素子）とは、電圧の印加により可逆的に着色または消色する材料である。この着色または消色現象（エレクトロクロミズム）は、電圧の印加により材料の酸化反応または還元反応が起こることに起因する。
黒色と透明（無色、消色）間を可逆的に変化し得るエレクトロクロミック材料（ＥＣ材料）としては、酸化タングステンＷＯ3、酸化イリジウムＩＬＯｘ、酸化ニッケルＮｉＯｘなどがある。また、エレクトロクロミック材料として、グラフト導電性高分子膜を用いてもよい。このグラフト導電性高分子膜は、導電性高分子である主鎖に、共役系分子ペンダントを金属（イオン）を介して結合した材料である。
【００２９】
このように、本実施の形態によれば、高電位を印加しなければ駆動できない上記電気光学材料を用いた表示装置の特性を向上させることができる。即ち、高電位がドレインに印加されても、基板浮遊効果を低減しつつ、所望の電流駆動能力を確保することができる。
【００３０】
さらに、図５に示すように、画素領域Ａ１の周囲には、周辺回路領域Ａ２が設けられる。かかる領域には、例えば、ゲートドライバＧＤやソースドライバＳＤのような、画素の駆動に必要な回路（周辺回路）が形成される。このような回路は、例えば、論理回路で構成され、ｎチャネル型ＴＦＴやｐチャネル型ＴＦＴなどの素子を適宜接続することで構成される。
このような周辺回路を構成するＴＦＴのうち、ｐチャネル型ＴＦＴを、上記ＳＯＱ基板にキャリア（正孔）の伝道方向が＜０１−１＞と平行となるよう配置すれば、耐圧を向上させつつ、電流駆動能力を確保することができる。また、従来のｐチャネル型ＴＦＴにおいては、キャリア（正孔）の移動度が低いことから、ｎチャネル型ＴＦＴより大きく形成されていた。これに対し、本実施の形態によれば、キャリア（正孔）の移動度を向上することができるため、従来よりトランジスタを小さくすることができる。
【００３１】
また、周辺回路を構成するトランジスタを上記ｐチャネル型ＴＦＴのみで形成すれば、ｎチャネル型ＴＦＴによる耐圧劣化を考慮する必要がなく、回路設計が容易となる。例えば、ｎチャネル型ＴＦＴの耐圧を確保するためには、ｎチャネル型ＴＦＴのみゲート長を大きくする、又は、ボディコンタクトを取るなどの対策を要する。しかしながら、周辺回路を構成するトランジスタを上記ｐチャネル型ＴＦＴのみで形成すれば、上記対策が不要となる。
【００３２】
なお、本実施の形態においては、アクティブマトリックス型の表示装置を例に説明したが、この他、ＴＦＴを有する表示装置に広く適用可能である。また、表示装置に限らず、上記周辺回路に形成される論理回路を有するＬＳＩ（Large Scale Integration）などにも広く適用可能である。
【００３３】
＜電気光学装置および電子機器の説明＞
次に、前述のＴＦＴや表示装置が使用される電気光学装置について説明する。
本発明のＴＦＴや表示装置は、例えば、電気光学装置や電子機器の表示部（パネル）に用いられる。図６に、電気光学装置を用いた電子機器の例を示す。
図６（Ａ）は携帯電話への適用例であり、図６（Ｂ）は、ビデオカメラへの適用例である。また、図６（Ｃ）は、テレビジョンへ（ＴＶ）の適用例であり、図６（Ｄ）は、ロールアップ式テレビジョンへの適用例である。
図６（Ａ）に示すように、携帯電話５３０には、アンテナ部５３１、音声出力部５３２、音声入力部５３３、操作部５３４および電気光学装置（表示部）５００を備えている。この電気光学装置に、実施の形態１又は２で詳細に説明したｐチャネル型ＴＦＴや表示装置を使用することができる。
図６（Ｂ）に示すように、ビデオカメラ５４０には、受像部５４１、操作部５４２、音声入力部５４３および電気光学装置（表示部）５００を備えている。この電気光学装置に、実施の形態１又は２で詳細に説明したｐチャネル型ＴＦＴや表示装置を使用することができる。
【００３４】
図６（Ｃ）に示すように、テレビジョン５５０は、電気光学装置（表示部）５００を備えている。この電気光学装置に、実施の形態１又は２で詳細に説明したｐチャネル型ＴＦＴや表示装置を使用することができる。なお、パーソナルコンピュータ等に用いられるモニタ装置（電気光学装置）にも実施の形態１又は２で詳細に説明したｐチャネル型ＴＦＴや表示装置を使用することができる。
図６（Ｄ）に示すように、ロールアップ式テレビジョン５６０は、電気光学装置（表示部）５００を備えている。この電気光学装置に、実施の形態１又は２で詳細に説明したｐチャネル型ＴＦＴや表示装置を使用することができる。
なお、電気光学装置を有する電子機器としては、上記の他、表示機能付きファックス装置、デジタルカメラのファインダ、携帯型ＴＶ、電子手帳、電光掲示板、宣伝広告用ディスプレイなどがある。
【００３５】
また、上記実施の形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施の形態の記載に限定されるものではない。そのような組み合わせ又は変更若しくは改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【００３６】
【図１】実施の形態１のｐチャネル型薄膜トランジスタ（ＴＦＴ）の構成を示す平面図である。
【図２】実施の形態１のｐチャネル型薄膜トランジスタ（ＴＦＴ）の構成を示す断面図である。
【図３】実施の形態１のｐチャネル型薄膜トランジスタ（ＴＦＴ）の構成を示す平面図および断面図である。
【図４】実施の形態１に用いられる他の基板を示す断面図である。
【図５】アクティブマトリックス型の表示装置を模式的に示す回路図である。
【図６】電気光学装置を用いた電子機器の例を示す図である。
【符号の説明】
【００３７】
１０１…絶縁性基板、１０３…半導体膜、１０７…ゲート絶縁膜、１０９…ゲート電極、１１５…層間絶縁膜、２０１…薄膜、２０３…アモルファスシリコン膜、２０３Ａ…単結晶シリコン膜、５００…電気光学装置、５３０…携帯電話、５３１…アンテナ部、５３２…音声出力部、５３３…音声入力部、５３４…操作部、５４０…ビデオカメラ、５４１…受像部、５４２…操作部、５４３…音声入力部、５５０…テレビジョン、５６０…ロールアップ式テレビジョン、Ｃ１ａ〜Ｃ１ｃ…接続部、ＣＨ…チャネル領域、Ｄ…ドレイン領域、ＧＤ…ゲートドライバ、ＧＬ…ゲート線、ｈ…微細孔、Ｍ１ａ〜Ｍ１ｃ…第１層配線、ＰＥ…画素電極、Ｓ…ソース領域、ＳＬ…ソース線、ＳＤ…ソースドライバ
【特許請求の範囲】
【請求項１】
絶縁体上の半導体膜に形成されたｐチャネル型の薄膜トランジスタであって、
前記半導体膜上にゲート絶縁膜を介して配置されたゲート電極と、
前記半導体膜に配置されたソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間に位置するチャネル領域とを有し、
前記チャネル領域は、フローティング状態で、ドレイン電圧はｎＶ、但し２≦ｎ≦２０で、ゲート長は、ｎ×０．１μｍ以上であり、
前記半導体膜は、結晶方位｛１１０｝の単結晶シリコン膜又は｛１１０｝に配向した多結晶シリコン膜であることを特徴とする薄膜トランジスタ。
【請求項２】
前記チャネル領域が、前記ソース領域からドレイン領域に向かう方向において、＜０１−１＞に略平行に配置されていることを特徴とする請求項１記載の薄膜トランジスタ。
【請求項３】
前記ドレイン電圧は、３Ｖ以上５Ｖ以下であることを特徴とする請求項１又は２記載の薄膜トランジスタ。
【請求項４】
前記ゲート長は、０．３μｍ以上１μｍ以下であることを特徴とする請求項１乃至３のいずれか一項記載の薄膜トランジスタ。
【請求項５】
前記絶縁体は、絶縁性基板または支持基板上に形成された絶縁膜であることを特徴とする請求項１乃至４のいずれか一項記載の薄膜トランジスタ。
【請求項６】
前記絶縁体または前記支持基板は、透光性基板であることを特徴とする請求項５記載の薄膜トランジスタ。
【請求項７】
前記薄膜トランジスタは、完全空乏型であることを特徴とする請求項１乃至６のいずれか一項記載の薄膜トランジスタ。
【請求項８】
絶縁体上の半導体膜に形成されたｐチャネル型の薄膜トランジスタの駆動方法であって、
前記半導体膜は、結晶方位｛１１０｝の単結晶シリコン膜又は｛１１０｝に配向した多結晶シリコン膜であり、
前記ｐチャネル型の薄膜トランジスタは、
前記半導体膜上にゲート絶縁膜を介して配置されたゲート電極と、
前記半導体膜に配置されたソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間に位置するチャネル領域とを有し、
前記チャネル領域は、フローティング状態で、ゲート長は、ｎ×０．１μｍ以上である前記薄膜トランジスタを、
ｎＶのドレイン電圧、但し２≦ｎ≦２０で駆動することを特徴とする薄膜トランジスタの駆動方法。
【請求項９】
絶縁体上の半導体膜に形成されたｐチャネル型の薄膜トランジスタと、
ゲート線と、
ソース線と、
画素電極と、を含み、
前記半導体膜は、結晶方位｛１１０｝の単結晶シリコン膜又は｛１１０｝に配向した多結晶シリコン膜であり、
前記薄膜トランジスタは、
前記半導体膜上にゲート絶縁膜を介して配置されたゲート電極と、
前記半導体膜に配置されたソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間に位置するチャネル領域とを有し、
前記チャネル領域は、フローティング状態で、ドレイン電圧はｎＶ、但し２≦ｎ≦２０で、ゲート長は、ｎ×０．１μｍ以上であり、
前記ゲート線が前記ゲート電極と電気的に接続し、
前記ソース線が前記ソース領域と電気的に接続し、
前記画素電極が前記ドレイン領域と電気的に接続するものであることを特徴とする表示装置。
【請求項１０】
前記表示装置は、さらに、対向電極を有し、
前記画素電極と前記対向電極との間に、電気光学材料を有することを特徴とする請求項９記載の表示装置。
【請求項１１】
前記電気光学材料は、液晶であることを特徴とする請求項１０記載の表示装置。
【請求項１２】
前記電気光学材料は、有機ＥＬ材料であることを特徴とする請求項１０記載の表示装置。
【請求項１３】
前記電気光学材料は、エレクトロクロミック材料であることを特徴とする請求項１０記載の表示装置。
【請求項１４】
画素領域と、前記画素領域の周囲に形成され、論理回路を有する周辺回路領域とを有する表示装置であって、
前記画素領域には、
絶縁体上の半導体膜に形成されたｐチャネル型の第１薄膜トランジスタと、
ゲート線と、
ソース線と、
画素電極と、を有し、
前記周辺回路領域には、
前記半導体膜に形成されたｐチャネル型の第２薄膜トランジスタを有し、
前記半導体膜は、結晶方位｛１１０｝の単結晶シリコン膜又は｛１１０｝に配向した多結晶シリコン膜であり、
前記第１および第２薄膜トランジスタは、
前記半導体膜上にゲート絶縁膜を介して配置されたゲート電極と、
前記半導体膜に配置されたソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間に位置するチャネル領域とを有し、
前記チャネル領域は、フローティング状態で、ドレイン電圧はｎＶ、但し２≦ｎ≦２０で、ゲート長は、ｎ×０．１μｍ以上であることを特徴とする表示装置。
【請求項１５】
前記論理回路は、前記ｐチャネル型の第２薄膜トランジスタのみで形成されていることを特徴とする請求項１４記載の表示装置。
【請求項１】
絶縁体上の半導体膜に形成されたｐチャネル型の薄膜トランジスタであって、
前記半導体膜上にゲート絶縁膜を介して配置されたゲート電極と、
前記半導体膜に配置されたソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間に位置するチャネル領域とを有し、
前記チャネル領域は、フローティング状態で、ドレイン電圧はｎＶ、但し２≦ｎ≦２０で、ゲート長は、ｎ×０．１μｍ以上であり、
前記半導体膜は、結晶方位｛１１０｝の単結晶シリコン膜又は｛１１０｝に配向した多結晶シリコン膜であることを特徴とする薄膜トランジスタ。
【請求項２】
前記チャネル領域が、前記ソース領域からドレイン領域に向かう方向において、＜０１−１＞に略平行に配置されていることを特徴とする請求項１記載の薄膜トランジスタ。
【請求項３】
前記ドレイン電圧は、３Ｖ以上５Ｖ以下であることを特徴とする請求項１又は２記載の薄膜トランジスタ。
【請求項４】
前記ゲート長は、０．３μｍ以上１μｍ以下であることを特徴とする請求項１乃至３のいずれか一項記載の薄膜トランジスタ。
【請求項５】
前記絶縁体は、絶縁性基板または支持基板上に形成された絶縁膜であることを特徴とする請求項１乃至４のいずれか一項記載の薄膜トランジスタ。
【請求項６】
前記絶縁体または前記支持基板は、透光性基板であることを特徴とする請求項５記載の薄膜トランジスタ。
【請求項７】
前記薄膜トランジスタは、完全空乏型であることを特徴とする請求項１乃至６のいずれか一項記載の薄膜トランジスタ。
【請求項８】
絶縁体上の半導体膜に形成されたｐチャネル型の薄膜トランジスタの駆動方法であって、
前記半導体膜は、結晶方位｛１１０｝の単結晶シリコン膜又は｛１１０｝に配向した多結晶シリコン膜であり、
前記ｐチャネル型の薄膜トランジスタは、
前記半導体膜上にゲート絶縁膜を介して配置されたゲート電極と、
前記半導体膜に配置されたソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間に位置するチャネル領域とを有し、
前記チャネル領域は、フローティング状態で、ゲート長は、ｎ×０．１μｍ以上である前記薄膜トランジスタを、
ｎＶのドレイン電圧、但し２≦ｎ≦２０で駆動することを特徴とする薄膜トランジスタの駆動方法。
【請求項９】
絶縁体上の半導体膜に形成されたｐチャネル型の薄膜トランジスタと、
ゲート線と、
ソース線と、
画素電極と、を含み、
前記半導体膜は、結晶方位｛１１０｝の単結晶シリコン膜又は｛１１０｝に配向した多結晶シリコン膜であり、
前記薄膜トランジスタは、
前記半導体膜上にゲート絶縁膜を介して配置されたゲート電極と、
前記半導体膜に配置されたソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間に位置するチャネル領域とを有し、
前記チャネル領域は、フローティング状態で、ドレイン電圧はｎＶ、但し２≦ｎ≦２０で、ゲート長は、ｎ×０．１μｍ以上であり、
前記ゲート線が前記ゲート電極と電気的に接続し、
前記ソース線が前記ソース領域と電気的に接続し、
前記画素電極が前記ドレイン領域と電気的に接続するものであることを特徴とする表示装置。
【請求項１０】
前記表示装置は、さらに、対向電極を有し、
前記画素電極と前記対向電極との間に、電気光学材料を有することを特徴とする請求項９記載の表示装置。
【請求項１１】
前記電気光学材料は、液晶であることを特徴とする請求項１０記載の表示装置。
【請求項１２】
前記電気光学材料は、有機ＥＬ材料であることを特徴とする請求項１０記載の表示装置。
【請求項１３】
前記電気光学材料は、エレクトロクロミック材料であることを特徴とする請求項１０記載の表示装置。
【請求項１４】
画素領域と、前記画素領域の周囲に形成され、論理回路を有する周辺回路領域とを有する表示装置であって、
前記画素領域には、
絶縁体上の半導体膜に形成されたｐチャネル型の第１薄膜トランジスタと、
ゲート線と、
ソース線と、
画素電極と、を有し、
前記周辺回路領域には、
前記半導体膜に形成されたｐチャネル型の第２薄膜トランジスタを有し、
前記半導体膜は、結晶方位｛１１０｝の単結晶シリコン膜又は｛１１０｝に配向した多結晶シリコン膜であり、
前記第１および第２薄膜トランジスタは、
前記半導体膜上にゲート絶縁膜を介して配置されたゲート電極と、
前記半導体膜に配置されたソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間に位置するチャネル領域とを有し、
前記チャネル領域は、フローティング状態で、ドレイン電圧はｎＶ、但し２≦ｎ≦２０で、ゲート長は、ｎ×０．１μｍ以上であることを特徴とする表示装置。
【請求項１５】
前記論理回路は、前記ｐチャネル型の第２薄膜トランジスタのみで形成されていることを特徴とする請求項１４記載の表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２００８−２７７６５６（Ｐ２００８−２７７６５６Ａ）
【公開日】平成２０年１１月１３日（２００８．１１．１３）
【国際特許分類】
【出願番号】特願２００７−１２１６０４（Ｐ２００７−１２１６０４）
【出願日】平成１９年５月２日（２００７．５．２）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２０年１１月１３日（２００８．１１．１３）
【国際特許分類】
【出願日】平成１９年５月２日（２００７．５．２）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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