【課題】 基板浮遊効果を抑制することのできる半導体装置およびその製造方法を提供する。
【解決手段】 絶縁層と、前記絶縁層の上方に形成された半導体層と、前記半導体層の上方に形成されたゲート絶縁層と、前記ゲート絶縁層の上方に形成されたゲート電極と、前記半導体層に形成されたソース領域およびドレイン領域と、前記ゲート絶縁層の下方に形成されたボディ領域と、前記半導体層において、前記ボディ領域に対して前記ソース領域側に形成され、かつ、前記ボディ領域とショットキー接合する複数のショットキー接合領域と、を含む。 （もっと読む）

【課題】従来と同等の駆動力を確保しつつ、ヘテロ界面で生じる漏れ電流を低減することが可能な高耐圧電界効果トランジスタを容易に製造する。
【解決手段】基板１とドレイン領域２からなる半導体基体の一主面側に第二のヘテロ半導体領域形成用半導体層４００を積層する工程と、所定の開口１４を有するマスク層９をマスクとして用いて、第二のヘテロ半導体領域形成用半導体層４００を選択的にエッチングして第二のヘテロ半導体領域４を形成する工程と、マスク層９を有した状態で、第一のヘテロ半導体領域形成用半導体層３００を積層する工程と、第一のヘテロ半導体領域形成用半導体層３００を選択的にエッチングして第一のヘテロ半導体領域３を形成する工程と、第一のヘテロ半導体領域３並びに半導体基体に接するようにゲート絶縁膜５を形成する工程を有する。 （もっと読む）

【課題】 製造工程を単純化し、製造費用を最少化でき、かつ安定した特性を確保できる薄膜トランジスタ表示板及びその製造方法を提供する。
【解決手段】 本発明の薄膜トランジスタ表示板は、画素部と駆動部を有する絶縁基板、絶縁基板上に形成され、ソース領域及びドレイン領域、チャンネル領域及び低濃度ドーピング領域を有する多結晶シリコン層、多結晶シリコン層を覆うゲート絶縁膜、ゲート絶縁膜を介在してチャンネル領域と重畳し、不純物がドーピングされているケイ素を有する不純物層、不純物層上部に形成されているゲート電極、ゲート電極を覆い、各々ソース領域及びドレイン領域を露出させる第１及び第２コンタクトホールを有する層間絶縁膜、層間絶縁膜上に形成され、第１コンタクトホールを介してソース領域と接続されるソース電極、層間絶縁膜上に形成され、第２コンタクトホールを介してドレイン領域と接続されるドレイン電極を有する。 （もっと読む）

【課題】簡単な工程で絶縁膜、半導体膜、導電膜等の膜パターンを有する基板を作製する方法、さらには、低コストで、スループットや歩留まりの高い半導体装置の作製方法を提供する。
【解決手段】基板１０１上に第１の膜１０２を形成する工程と、前記第１の膜１０２上にマスク材料を含有する溶液を吐出して前記第１の膜１０２上にマスク１０３を形成する工程と、前記マスク１０３を用いて前記第１の膜１０２をパターニングして前記基板１０１上に塗れ性の低い領域１０４と塗れ性の高い領域１０５を形成する工程と、前記マスク１０３を除去する工程と、前記塗れ性の低い領域１０４に挟まれた前記塗れ性の高い領域１０５に、絶縁膜、半導体膜又は導電膜材料を含有する溶液１０６を吐出して絶縁膜、半導体膜又は導電膜のパターンを形成する工程とを有する。 （もっと読む）

【課題】 ソースおよびドレインにおける接合リークを抑制し、膜厚が互いに異なるシリサイドをゲート電極に含むトランジスタを同一半導体基板上に備えた半導体装置を提供する。
【解決手段】 半導体基板１０の表面に形成された第１のソース層１３ａおよび第１のドレイン層２３ａとこの上に形成された第１のシリサイド層１４ａと、半導体基板表面に設けられた第１のゲート絶縁膜５ａ上に形成され、第２のシリサイド層２０ａを有する第１のゲート電極６ａと、前記第１のゲート電極の側壁に設けられたシリコン窒化膜９ａとを含む第１のトランジスタ１０１および、半導体基板１０の表面に形成された第２のソース層１３ｂおよび第２のドレイン層２３ｂと、この上に形成され、第１のシリサイド層１４ａと膜厚が同じである第３のシリサイド層１４ｂと、半導体基板表面に設けられたゲート絶縁膜５ｂ上に形成され、第２のシリサイド層２０ａと膜厚が異なる第４のシリサイド層２０ｂを有する第２のゲート電極６ｂとを含む第２のトランジスタ１０２、を備えている。 （もっと読む）

【課題】本発明は、無線チップのコストを下げることを課題とする。また、無線チップの大量生産を可能として、無線チップのコストを下げることを課題とする。さらに、小型・軽量な無線チップを提供することを課題とする。
【解決手段】本発明は、ガラス基板や石英基板から剥離された薄膜集積回路が第１の基体と第２の基体に設けられた無線チップを提供する。本発明の無線チップは、シリコン基板からなる無線チップと比較して、小型、薄型、軽量を実現する。本発明の無線チップが含む薄膜集積回路は、少なくとも、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ ｄｒａｉｎ）構造のＮ型の薄膜トランジスタと、シングルドレイン構造のＰ型の薄膜トランジスタと、アンテナとして機能する導電層とを有することを特徴とする。 （もっと読む）

【課題】 半導体装置がオフのときに、ドリフト層内の電界強度を高くし、半導体装置の耐圧を向上させる。
【解決手段】 ＩＧＢＴにおいて、ドリフト層２８内を伸びてバッファ層２６に達するとともに、バッファ層２６とドリフト層２８の界面に沿って分散配置されている絶縁領域６２が形成されている。この絶縁領域６２は、バッファ層２６とドリフト層２８の界面の電界強度を高くすることができる。これにより、ドリフト層２８内の電界強度を膜厚方向に積分した値が増大するので、ＩＧＢＴの耐圧が向上される。 （もっと読む）

リンが注入されたポリシリコンのシート抵抗を減少するプロセスが存在する。一実施の形態において、ＭＯＳトランジスタ構造（３００）が存在する。構造は、ゲート領域、ドレイン領域及びソース領域を有する。ゲート領域のシート抵抗を減少する方法（２２０）は、予め決定された温度で真性アモルファスシリコンをゲート領域に堆積する（２２１）。アモルファス化の種が、真性アモルファスシリコンに注入される（２２２）。その後、リンの種が、ＭＯＳトランジスタ構造のゲート領域に注入される（２２３）。この実施の形態の特徴は、アモルファス化の種としてのＡｒ＋の使用を含む。
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【課題】シリコン窒化膜を堆積してもシート抵抗が上昇しない配線構造を提供する。
【解決手段】半導体基板上に第一の高融点金属膜５を形成する工程と、前記第一の高融点金属膜上に高融点金属窒化物の反応物７を持つ第二の高融点金属膜６Ａを形成する工程と、前記第二の高融点金属膜上にシリコン窒化膜８を形成する工程とからなる。これにより、シリコン窒化膜の膜質を変化させることなく、また成膜時のパーティクルの発生を従来方法と同等としたまま、シリコン窒化膜下の高融点金属のシート抵抗の上昇を最小限に抑えることができる。 （もっと読む）

従来のＣＭＯＳゲートスタックと比べて反転キャパシタンスを増大させるＣＭＯＳゲートスタックが記載される。ゲート誘電体層に近い従来のポリＳｉゲートの代わりに、ポリＳｉＧｅゲートを用いて、活性化され得る埋込まれたドーパント量を増加させる。この増加は、従来のＣＭＯＳゲートスタックにおける反転キャパシタンスを制限するポリシリコンの枯渇を克服する。ポリＳｉＧｅ層をゲートスタックに組込むために、ゲート誘電体層とポリＳｉＧｅ層との間にＳｉ薄層を堆積させる。適切なサリサイド形成を確実にするために、ポリＳｉＧｅ層の上にポリＳｉ層のキャップを被せる。ポリＳｉＧｅの上に微粒子のポリＳｉを得るために、ポリＳｉ層とポリＳｉＧｅ層の間に第２のＳｉ層を堆積させる （もっと読む）

【課題】抵抗値を低減してＲＣ遅延を低減でき、高速化に有利な半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、素子分離領域１０と、この素子分離領域に囲まれた素子領域ＡＡとを有する半導体基板１１と、前記素子領域の前記半導体基板上に形成された第１ポリシリコン層１３と、前記素子分離領域の前記半導体基板表面に形成された素子分離絶縁膜２２と、この素子分離絶縁膜上に形成された第２ポリシリコン層２５と、前記第１ポリシリコン層上に形成された第１シリサイド層１３Ｓと、この第１シリサイド層の膜厚より厚く、前記第２ポリシリコン層上に形成された第２シリサイド層２５Ｓとを備える。 （もっと読む）

【課題】 基板バイアス電圧を印加することなく、正確且つ確実な低温動作を実現する構成を有する電界効果トランジスタを提供する。
【解決手段】 本発明の実施の一形態に係る電界効果トランジスタは、３００Ｋ以下の温度条件で動作することが想定された電界効果トランジスタであって、４．０５未満の仕事関数ＷＦｎを有するゲート電極材により形成されたゲート電極を備えているｎチャネル電界効果トランジスタを含むものである。また、本発明の実施の一形態に係る電界効果トランジスタは、５．１７を超える仕事関数ＷＦｐを有するゲート電極材により形成されたゲート電極を備えているｐチャネル電界効果トランジスタを含み得るものである。 （もっと読む）

【課題】 黒鉛の発生を充分に回避しながら、ｎ型ＳｉＣ基板に対して良好なオーミック接触を得ることができるＳｉＣ半導体装置およびＳｉＣ半導体装置の製造方法を提供する。
【解決手段】 ｎ型ＳｉＣ基板１の電極形成領域上に、第１層２ａ_１を形成し、第１層２ａ_１上に第２層２ｂ_１を形成し、第１層２ａ_１及び第２層２ｂ_１に対してアニールを施すことにより、前記電極形成領域上に電極を形成するＳｉＣ半導体装置１０Ａの製造方法であって、前記第１層２ａ_１は、Ｎｉ、Ｃｕ、Ｗ、Ｃｏ、Ｍｏ、Ｔａ、Ｐｄ、Ｔｉのいずれかと、Ｎｉ、Ｃｕ、Ｗ、Ｃｏ、Ｍｏ、Ｔａ、Ｐｄ、Ｔｉのうちの２つ以上からなる合金と、のうちの一つで形成し、前記第２層２ｂ_１は、Ｓｉで形成することを特徴とする。 （もっと読む）

ＭＯＳＦＥＴの製造において、ＭＯＳＦＥＴに関する幾つかの構造的目的を果たす再酸化段階を提供することが知られている。しかしながら、より小型の集積回路用のドライブを収容するＭＯＳＦＥＴのゲート絶縁層用の高誘電率材料を提供する必要性によって、ゲート絶縁層と基板との間のＳｉＯ_２界面層の過剰な成長をもたらした。ＳｉＯ_２層の過剰成長は、ＭＯＳＦＥＴ内の漏れ電流の増大につながる酸化膜換算膜厚（ＥＯＴ）を生じる。更に電極としてポリシリコンを金属と置き換えることは、処理中の酸素曝露を妨げる。結果として、本発明は、ＭＯＳＦＥＴのゲート電極（３２）の少なくとも側壁（３４）を覆う酸素障壁層（４０）の堆積段階と再酸化段階とを置き換え又は先行して行うことで、誘電界面及び金属ゲート電極への酸素拡散のための障壁を形成し、ＥＯＴの増大を防ぎ金属ゲート電極の完全性を保持する。 （もっと読む）

【課題】 高誘電率膜により構成されたゲート絶縁膜と、Ｐ型不純物を含む多結晶シリコン膜により構成されたゲート電極とを含む半導体装置において、閾値電圧の増加を抑制する。
【解決手段】 Ｐ型ＭＯＳＦＥＴ１２０は、半導体基板（Ｎウェル１０２ｂ）と、半導体基板上に形成され、Ｈｆ、Ｚｒ、およびランタノイド元素のいずれかからなる群から選択される第一の元素と、ならびにＮとを含むシリケート化合物を含む高誘電率膜１０８により構成されたゲート絶縁膜と、ゲート絶縁膜上に形成されるとともに、Ｐ型不純物を含む多結晶シリコン膜１１４により構成されたゲート電極と、ゲート絶縁膜とゲート電極との間に形成され、第一の元素と多結晶シリコン膜１１４との反応を阻止するとともに、比誘電率が８以上の阻止酸化膜１１０と、を含む。 （もっと読む）

半導体基板（１２）上に形成された金属酸化物（１４）上に金属層（２４）を形成する。金属層の所定の限界寸法を決定する。第１エッチングにより金属層を下方へと金属酸化物に至るまでエッチングし、金属層の側壁にフーティング（２６）を形成する。金属酸化物に対し選択的である第２エッチングにより、所定の限界寸法を狙ってフーティングを除去する。一実施形態において、金属層上に導電層（２２）を形成する。金属層と接触している部分を残存させつつ、導電層の大部分をエッチングする。次に、金属層と接触している残余部分を、金属層に対して選択的な化学物質を用いてエッチングする。
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【課題】 本発明の目的は、ゲート長が高精度に制御され、かつ、ショートチャネル効果を抑制する半導体装置及びその製造方法を提供することである。
【解決手段】 第１のゲート電極膜１７ａと、第１のゲート電極膜１７ａのゲート長よりも長いゲート長を具備する第２のゲート電極膜２０とを有する２段型ゲート電極２０ａを形成することにより、ゲート長が高精度に制御される。また、エクステンション領域２１は第２のゲート電極膜２０をマスクにして不純物導入がされるため、ショートチャネル効果を抑制することができる。 （もっと読む）

【課題】 異方性ドライエッチングによって所望の適正な加工形状を得ることが可能な半導体装置の製造方法を提供する。
【解決手段】 半導体基板１１と、半導体基板上に形成されたゲート絶縁膜１２と、ゲート絶縁膜上に形成されたゲート電極膜１３とを含む被処理体１０をチャンバーに導入する工程と、チャンバー内で、異方性ドライエッチングによりゲート電極膜をゲート絶縁膜に対して選択的にエッチングしてゲート電極を形成する工程と、を備えた半導体装置の製造方法であって、ゲート電極を形成する工程は、少なくともゲート絶縁膜の一部が露出した後に、チャンバー内におけるエッチングガスのレジデンスタイムが１００ミリ秒以下となる条件でゲート電極膜をエッチングする工程を含む。 （もっと読む）

イオン注入で形成されたＰ型、Ｎ型の不純物半導体領域を有する炭化珪素半導体基板を用いた半導体装置において炭化珪素半導体基板表面の凹凸を小さくすることにより、最終的に半導体装置の電気特性を向上できるようにする。この発明の半導体装置は、（０００−１）面あるいは（０００−１）面からある角度傾いた面を最表層面として有する炭化珪素半導体領域１，２に、Ｐ型半導体領域３およびＮ型半導体領域の少なくとも一方がイオン注入により選択的に形成され、その最表層面に金属電極が形成され、その金属電極に電圧を印加することにより最表層面に垂直な方向に流れる電流の方向を制御するショットキー・バリア・ダイオード、若しくはＰＮ型ダイオードである。
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【課題】 多結晶Ｓｉ膜と高誘電率絶縁膜との界面特性を簡単な手段を適用することで改善し、高誘電率ゲート絶縁膜を用いたＭＯＳ−ＦＥＴに於ける閾値電圧Ｖ_thがシフトする問題を解消しようとする。
【解決手段】 ＳｉＯ₂ に比較して高い誘電率の材料、例えばＨｆＯ₂ からなるゲート絶縁膜３ＧをもつＭＯＳ−ＦＥＴを製造する工程に於いて、ゲート電極用の多結晶Ｓｉ膜３を成膜後のゲート加工前の状態で高誘電率絶縁膜２と多結晶Ｓｉ膜３との界面特性を改善する為に酸化雰囲気中で熱処理を行う工程が含まれてなることを特徴とする。 （もっと読む）