半導体装置
【課題】 高誘電率膜により構成されたゲート絶縁膜と、Ｐ型不純物を含む多結晶シリコン膜により構成されたゲート電極とを含む半導体装置において、閾値電圧の増加を抑制する。
【解決手段】 Ｐ型ＭＯＳＦＥＴ１２０は、半導体基板（Ｎウェル１０２ｂ）と、半導体基板上に形成され、Ｈｆ、Ｚｒ、およびランタノイド元素のいずれかからなる群から選択される第一の元素と、ならびにＮとを含むシリケート化合物を含む高誘電率膜１０８により構成されたゲート絶縁膜と、ゲート絶縁膜上に形成されるとともに、Ｐ型不純物を含む多結晶シリコン膜１１４により構成されたゲート電極と、ゲート絶縁膜とゲート電極との間に形成され、第一の元素と多結晶シリコン膜１１４との反応を阻止するとともに、比誘電率が８以上の阻止酸化膜１１０と、を含む。
【解決手段】 Ｐ型ＭＯＳＦＥＴ１２０は、半導体基板（Ｎウェル１０２ｂ）と、半導体基板上に形成され、Ｈｆ、Ｚｒ、およびランタノイド元素のいずれかからなる群から選択される第一の元素と、ならびにＮとを含むシリケート化合物を含む高誘電率膜１０８により構成されたゲート絶縁膜と、ゲート絶縁膜上に形成されるとともに、Ｐ型不純物を含む多結晶シリコン膜１１４により構成されたゲート電極と、ゲート絶縁膜とゲート電極との間に形成され、第一の元素と多結晶シリコン膜１１４との反応を阻止するとともに、比誘電率が８以上の阻止酸化膜１１０と、を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高誘電率膜により構成されたゲート絶縁膜と、Ｐ型不純物を含む多結晶シリコン膜により構成されたゲート電極とを含む半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置の構成材料として、ｈｉｇｈ−ｋ膜とよばれる高誘電率膜の利用が検討され始めている。ＭＯＳＦＥＴのゲート絶縁膜として高誘電率膜を用いることにより、ゲート絶縁膜の物理的な厚みをある程度厚くしても電気的なシリコン酸化膜換算膜厚は薄くなり、物理的・構造的に安定なゲート絶縁膜を実現することができる。このため、ＭＯＳＦＥＴ特性の向上のためにＭＯＳ容量を増大させたり、ゲートリーク電流を従来のシリコン酸化膜を用いた場合に比べて低減することができる。
【０００３】
特許文献１には、Ｓｉ上に誘電体膜を介してＳｉまたはＳｉＧｅからなる電極が形成されてなる構造を少なくとも一部に有する半導体装置において、誘導体膜が、Ｓｉ側から、第１の非晶質酸化膜と結晶性酸化膜と第２の非晶質酸化膜とで構成されたことを特徴とする半導体装置が記載されている。ここで、結晶性酸化膜を、ＺｒＯ２、ＨｆＯ２、ＴｉＯ２、Ｔａ２Ｏ５、ＢＳＴ、ＳＴＯ、ＰＺＴのいずれか一又は二以上の積層により形成することが記載されている。また、第１の非晶質酸化物がＳｉＯ２又はＡｌ２Ｏ３を含む金属酸化物であり、第２の非晶質酸化物がＡｌ２Ｏ３を含む金属酸化物であることが記載されている。
【０００４】
特許文献１において、ゲート電極としてＳｉ又はＳｉＧｅを用いる場合、ＺｒＯ２等の結晶性酸化膜上に直接Ｓｉ又はＳｉＧｅを形成すると、成膜時の還元雰囲気がＺｒＯ２の粒界に作用してＺｒＯ２が部分的に還元されてしまい、その結果リーク電流が増大するという問題が生じていた。特許文献１では、この問題を解決するために、ＺｒＯ２の上にＡｌ２Ｏ３等の非晶質金属酸化物膜を形成し、Ｓｉ又はＳｉＧｅ電極形成時の還元雰囲気にＺｒＯ２が直に接することを防止し、上記問題を解決している。
【０００５】
非特許文献４には、Ｈｆシリケート上にＡｌ２Ｏ３キャップ層を成膜した構造が開示されている。
【０００６】
ところで、ＨｆシリケートやＺｒシリケート等窒素を添加することにより、これらの材料により構成された高誘電率膜が非晶質化されることが報告されている（たとえば非特許文献１）。高誘電率膜として非晶質のものを用いた場合、上述したような粒界が存在しないため、上層にＳｉ又はＳｉＧｅを形成しても、成膜時の還元雰囲気により高誘電率膜を構成する材料が還元されるという現象を防ぐことができる。高誘電率膜としてこのような材料により構成されたものを用いる場合、高誘電率膜自体が非晶質であるので、その上に上記のような非晶質金属酸化物膜をさらに形成する必要はなくなる。
【特許文献１】特開２００２−３１４０７２号公報
【特許文献２】特表２００３−５１４３８２号公報
【非特許文献１】Masahiro Koike et al, “Effect on Hf-N Bond on Properties of Thermally Stable Amorphous HfSiON and Applicability of this Material to Sub-50nm Technology Node LSIs”, 2003 IEEE, 0-7803-7873-3/03
【非特許文献２】C.Hobbs et al，“Fermi Level Pinning at the PolySi/Metal Oxide Interface”，2003 Symposium on VLSI Technology Digest of Technical Papers，4-89114-035-6/03
【非特許文献３】G.D. Wilk et al, “High-k gate dielectrics: Current status and materials properties considerations”, Journal of Applied Physics Volume 89, Number 10, pp5243-5275, 2001
【非特許文献４】E. Cartier et al, “Systematic study of pFET Vt with Hf-based gate stacks with poly-Si and FUSI gates”, 2004 Symposium on VLSI Technology Digest o Technical Papers, pp44-45, 2004
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、近年、ゲート絶縁膜として、高誘電率材料であるたとえばＨｆＳｉＯＮ膜を用いた場合、ゲート絶縁膜としてＳｉＯ２を用いた場合に比べて、Ｐ型ＭＯＳＦＥＴの閾値電圧Ｖｔｈが非常に高くなり、オン電流が小さくなるという課題が新たに生じることがわかってきた。最近の研究により、ゲート絶縁膜を高誘電率膜で構成し、ゲート電極を多結晶シリコンで構成した場合、フェルミレベルピニング（Fermi Level Pinning）といわれる現象が起こるとの知見が得られている（非特許文献２）。フェルミレベルピニングは、ゲート電極中のゲート絶縁膜側界面近傍において、高誘電率膜を構成する金属がゲート電極を構成する多結晶シリコン中に拡散し、シリコンと上記金属との結合に基づく準位が形成されることにより生じると考えられている。
【０００８】
ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のゲート電極の多結晶シリコン中に高誘電率膜を構成する金属が拡散すると、ゲート絶縁膜との界面近傍において多結晶シリコン中に空乏層が発生する。このような空乏層の影響で、ゲート電圧を印加してもゲート絶縁膜に充分な電界が印加されず、チャネル領域においてキャリアを誘起することが困難となる。この結果、閾値電圧が上昇するとともに、閾値電圧のばらつきが大きくなるという課題が生じていた。
【０００９】
このようなフェルミレベルピニングは、とくに、Ｚｒ、Ｈｆを高誘電率膜に用いるとともに、Ｐ型不純物を含む多結晶シリコンにより構成されたゲート電極を用いた場合に生じやすい。
【００１０】
本発明は、こうした事情に鑑みてなされたものであり、高誘電率膜により構成されたゲート絶縁膜と、Ｐ型不純物を含む多結晶シリコン膜により構成されたゲート電極とを含む半導体装置において、閾値電圧の増加を抑制する技術を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明者は、上述したような問題への対策を検討する過程において、高誘電率膜と多結晶シリコン膜により構成されたゲート電極との間に、高誘電率膜を構成する金属が多結晶シリコン中に拡散するのを阻止する膜を形成することにより、多結晶シリコン中の空乏層の発生を抑制できると考え、阻止膜として適切な材料を種々検討した。
【００１２】
その結果、本発明者は、阻止膜として、ある程度の阻止機能を有するとともに、比誘電率が大きい酸化膜を用いることにより、ＥＯＴ（酸化膜換算膜厚）の低下の効果を損なうことなく、高誘電率膜を構成する金属が多結晶シリコン中に拡散するのを阻止することができることを見いだし、以下の本発明に想到した。
【００１３】
本発明によれば、半導体基板と、半導体基板上に形成され、Ｈｆ、Ｚｒ、およびランタノイド元素のいずれかからなる群から選択される第一の元素と、ならびにＮとを含むシリケート化合物を含む高誘電率膜により構成されたゲート絶縁膜と、ゲート絶縁膜上に形成されるとともに、Ｐ型不純物を含む多結晶シリコン膜により構成されたゲート電極と、ゲート絶縁膜とゲート電極との間に形成され、第一の元素と多結晶シリコン膜との反応を阻止するとともに、比誘電率が８以上の阻止酸化膜と、を含むことを特徴とする半導体装置が提供される。
【００１４】
ここで、半導体装置は、Ｐ型ＭＯＳＦＥＴとすることができる。また、半導体装置は、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴとを含むＣＭＯＳ（Complementary Metal Oxide Semiconductor）デバイスとすることもできる。ランタノイド元素は、Ｌａ（ランタン）、Ｃｅ（セリウム）、Ｐｒ（プラセオジム）、Ｎｄ（ネオジム）、Ｐｍ（プロメチウム）、Ｓｍ（サマリウム）、Ｅｕ（ユウロピウム）、Ｇｄ（ガドリニウム）、Ｔｂ（テルビウム）、Ｄｙ（ジスプロシウム）、Ｈｏ（ホルミウム）、Ｅｒ（エルビウム）、Ｔｍ（ツリウム）、Ｙｂ（イッテルビウム）、Ｌｕ（ルテチウム）を含む。
【００１５】
本発明の半導体装置において、高誘電率膜は、非晶質とすることができる。上述したように、高誘電率膜Ｈｆシリケート、Ｚｒシリケート等に窒素を添加することにより、これらの材料により構成された高誘電率膜を非晶質とすることができる。これにより、高誘電率膜の耐熱性を向上させることができるとともに、リーク電流を抑えることができる。
【００１６】
上記非特許文献２には、多結晶シリコンに接してＨｆＯ２等の高誘電率膜を設けるとフェルミレベルピニングが生じることが報告されている。とくに、Ｐ型ＭＯＳＦＥＴにおいて、このようなフェルミレベルピニングの影響による閾値電圧の影響が大きくなる。
【００１７】
しかし、本発明において、高誘電率膜と多結晶シリコン膜との間に阻止酸化膜が形成されているので、高誘電率膜を構成する金属が多結晶シリコン中に拡散する量が減り、多結晶シリコン中の空乏層の発生を抑制できる。これにより、フェルミレベルピニング発生を低減することができ、半導体装置の閾値電圧の上昇を抑制することができるとともに、閾値電圧のばらつきを小さくすることができる。
【００１８】
また、阻止酸化膜として、比誘電率が８以上の酸化膜を用いているので、ゲート絶縁膜として高誘電率膜を用いたことによるＥＯＴの低下の効果を損なうことなく、また阻止酸化膜が酸化されることにより、比誘電率が低下することもない。
【００１９】
本発明の半導体装置において、阻止酸化膜は、ＡｌおよびＹからなる群から選択される第二の元素の酸化物を含むことができる。
【００２０】
このような第二の元素は、多結晶シリコン膜と接しても、多結晶シリコン膜と反応して悪影響を与えるようなことがないため、阻止酸化膜の材料として良好に用いることができる。阻止酸化膜は、たとえばＡｌ２Ｏ３（比誘電率約８〜１０）、またはＹ２Ｏ３（比誘電率約１５）、あるいはこれらの窒化物とすることができる。これらの材料は、非晶質であるので、高誘電率膜として上述したような非晶質の材料を用いた場合に、リーク電流を抑える効果をより高めることができる。
また、高誘電率膜を非晶質とするとともに阻止酸化膜を非晶質とすることにより、高誘電率膜が多結晶の場合に生じやすい、粒界を通して高誘電率膜中の金属原子が阻止酸化膜に拡散するという現象を抑制することができるため、金属原子の阻止能力をより高めることができる。
【００２１】
本発明の半導体装置において、阻止酸化膜は、負の固定電荷を有する材料により構成することができる。
【００２２】
本発明によれば、半導体基板と、半導体基板上に形成され、Ｈｆ、Ｚｒ、およびランタノイド元素のいずれかからなる群から選択される第一の元素と、ならびにＮとを含むシリケート化合物を含む高誘電率膜により構成されたゲート絶縁膜と、ゲート絶縁膜上に形成されるとともに、Ｐ型不純物を含む多結晶シリコン膜により構成されたゲート電極と、ゲート絶縁膜とゲート電極との間に形成され、負の固定電荷を有する材料により構成されるとともに、比誘電率が８以上の阻止酸化膜と、を含むことを特徴とする半導体装置が提供される。
【００２３】
図４は、高誘電率膜としてＨｆＳｉＯＮを用い、高誘電率膜に接してＰ型不純物を含む多結晶シリコン膜が形成された場合の界面の状態を示す模式図である。図４（ｂ）は、図４（ａ）の拡大図である。ここでは、高誘電率膜により構成されたゲート絶縁膜中のＨｆが多結晶シリコン膜により構成されたゲート電極中のＳｉと反応してＨｆ−Ｓｉ結合が形成され、この結合が界面トラップを発生している。Ｐ型不純物を含む多結晶シリコン膜の正孔がこの界面トラップに捕獲され、正の界面トラップ電荷が生じ、Ｖｆｂ（フラットバンド電圧）およびＶｔｈ（閾値電圧）が負方向にシフトしてしまう。
【００２４】
上述したように、高誘電率膜と多結晶シリコン膜との間に阻止酸化膜を設けることにより、第一の元素と多結晶シリコン膜との反応を阻止することができ、界面電荷の量を低減することができる。これにより、空乏層の発生を抑制でき、フェルミレベルピニングの発生を低減することができる。また、高誘電率膜を負の固定電荷を有する材料により構成することにより、正の界面トラップ電荷を打ち消すことができる。これにより、半導体装置の閾値電圧の上昇をより効果的に抑制することができるとともに、ばらつきを小さくすることができる。
【００２５】
上述したＡｌ２Ｏ３は、負の固定電荷を有することも知られており（たとえば非特許文献３、特許文献２等）、阻止酸化膜をＡｌ２Ｏ３により構成することにより、さらに効果的にフェルミレベルピニングの影響を低減することができる。
【００２６】
本発明の半導体装置において、ゲート絶縁膜における第一の元素に対する阻止酸化膜における第二の元素の比は、０．１５以上（モル比）とすることができる。これにより、阻止酸化膜のバリア性を確保することができる。
【００２７】
また、本発明の半導体装置において、ゲート絶縁膜における第一の元素に対する阻止酸化膜における第二の元素の比は、２以下（モル比）とすることができる。これにより、ゲート絶縁膜として高誘電率膜を用いたことによるＥＯＴの低下の効果を確保することができる。また、Ｐ型不純物を含む多結晶シリコン膜により構成されたゲート電極を含むＰ型ＭＯＳＦＥＴと同時にＰ型不純物を含む多結晶シリコン膜により構成されたゲート電極を含むＮ型ＭＯＳＦＥＴを形成した場合でも、Ｎ型ＭＯＳＦＥＴの特性を損なうことなく、Ｐ型ＭＯＳＦＥＴの閾値電圧の上昇を抑制することができる。
【００２８】
本発明の半導体装置において、高誘電率膜は、ＨｆＳｉＯＮにより構成することができる。高誘電率膜がＨｆを含む場合に、上述したようなフェルミレベルピニングの影響が大きくなる。しかし、本発明によれば、高誘電率膜と多結晶シリコン膜との間に阻止酸化膜が設けられているので、高誘電率膜の材料としてＨｆを用いた場合でも、フェニルレベルピニングの影響を低減することができる。また、高誘電率膜は、ＺｒＳｉＯＮや窒化ランタノイドシリケートとすることもできる。
【００２９】
本発明の半導体装置は、半導体基板とゲート絶縁膜との間に設けられたシリコン酸化膜をさらに含むことができる。このシリコン酸化膜は、窒素を含むこともできる。
【００３０】
半導体基板と高誘電率膜との間にシリコン酸化膜を設けることにより、高誘電率膜中の金属が半導体基板に拡散等するのを防ぐことができる。
【００３１】
本発明の半導体装置は、半導体基板上に形成され、Ｈｆ、Ｚｒ、およびランタノイド元素のいずれかからなる群から選択される第一の元素と、ならびにＮとを含むシリケート化合物を含む高誘電率膜により構成された第二のゲート絶縁膜と、第二のゲート絶縁膜の高誘電率膜に接して形成されるとともに、Ｎ型不純物を含む多結晶シリコン膜により構成された第二のゲート電極と、をさらに含むことができる。
【００３２】
本発明の半導体装置は、Ｎ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴとを含むＣＭＯＳデバイスとすることができる。ここで、Ｐ型ＭＯＳＦＥＴにおいては、高誘電率膜と多結晶シリコン膜との間に阻止酸化膜を設けた構成とすることができ、Ｎ型ＭＯＳＦＥＴにおいては、阻止酸化膜を設けることなく、高誘電率膜上に多結晶シリコン膜を直接配置した構成とすることができる。これにより、Ｐ型ＭＯＳＦＥＴにおいて閾値電圧の上昇を抑制することができるとともに、Ｎ型ＭＯＳＦＥＴ１１８の特性を良好に保つことができる。
【発明の効果】
【００３３】
本発明によれば、高誘電率膜により構成されたゲート絶縁膜と、Ｐ型不純物を含む多結晶シリコン膜により構成されたゲート電極とを含む半導体装置において、閾値電圧の増加を抑制することができる。
【発明を実施するための最良の形態】
【００３４】
以下、本発明の実施の形態について、図面を用いて説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００３５】
図１は、本実施の形態における半導体装置１００の構成を示す断面図である。本実施の形態において、半導体装置１００は、Ｐ型ＭＯＳＦＥＴ１２０を含む。
【００３６】
半導体装置１００は、Ｎ型の導電型を有するＮウェル１０２ｂが設けられたシリコン基板１０２と、Ｎウェル１０２ｂに形成された一対の不純物拡散領域１２２と、これらの間に設けられたチャネル領域（不図示）と、チャネル領域上に形成されたシリコン酸化膜１０６と、シリコン酸化膜１０６上に形成された高誘電率膜１０８と、高誘電率膜１０８上に形成された阻止酸化膜１１０と、阻止酸化膜１１０上に形成された多結晶シリコン膜１１４と、側壁絶縁膜１１６とを有する。シリコン酸化膜１０６および高誘電率膜１０８によりゲート絶縁膜が構成され、多結晶シリコン膜１１４によりゲート電極が形成される。多結晶シリコン膜１１４には、Ｂ（ホウ素）等のＰ型不純物がドープされている。以上の要素により、Ｐ型ＭＯＳＦＥＴ１２０が構成される。
【００３７】
高誘電率膜１０８は、酸化シリコンよりも比誘電率の高い膜であり、いわゆるｈｉｇｈ−ｋ膜を用いることができる。高誘電率膜１０８は、比誘電率１０以上の材料により構成することができる。具体的には、高誘電率膜１０８は、Ｈｆ、Ｚｒ、およびランタノイド元素からなる群から選択される一または二以上の元素、ならびにＮ（窒素）を含むシリケート膜とすることができる。このような材料を用いることにより、高誘電率膜１０８の比誘電率を高くすることができるとともに、良好な耐熱性を付与することができる。そのため、ＭＯＳＦＥＴのサイズ縮小化、信頼性向上に寄与することができる。
【００３８】
ここで、高誘電率膜１０８を構成する全元素に対する高誘電率膜１０８中の窒素の含有率は、５原子％以上とすることができる。これにより、高誘電率膜１０８を非晶質にすることができ、リーク電流を抑えることができる。また、高誘電率膜１０８を構成する全元素に対する高誘電率膜１０８中の窒素の含有率は、２０原子％以下とすることができる。これにより、界面特性を良好に保つことができる。
【００３９】
阻止酸化膜１１０は、高誘電率膜１０８に含まれる金属元素が多結晶シリコン膜１１４に拡散するのを阻止する機能を有する。また、阻止酸化膜１１０は、比誘電率８以上の材料により構成された酸化膜とすることができる。具体的には、阻止酸化膜１１０は、ＡｌおよびＹからなる群から選択される元素の酸化物、または酸窒化物を含むことができる。阻止酸化膜１１０は、たとえばＡｌ２Ｏ３膜またはＹ２Ｏ３膜とすることができる。これらの材料により構成された膜は、比誘電率が高く、酸化されているため、酸化により膜質が変化して比誘電率が低下するということもない。そのため、ゲート絶縁膜として上述したような高誘電率膜１０８を用いたことによるＥＯＴの低下の効果を損なうことなく、高誘電率膜１０８に含まれる金属元素が多結晶シリコン膜１１４に拡散するのを阻止することができる。また、これらの材料は非晶質であるため、高誘電率膜１０８として非晶質の材料を用いた場合に、リーク電流を抑える効果をより高めることができる。また、阻止酸化膜１１０としては、窒素を含む膜を用いることができる。阻止酸化膜１１０として窒素を含む膜を用いた場合、金属原子の拡散を阻止する能力をより高めることができる。この場合、阻止酸化膜１１０における阻止酸化膜１１０を構成する全元素に対する当該阻止酸化膜１１０中の窒素の含有率が、５原子％以上となるようにすることができる。
【００４０】
阻止酸化膜１１０の膜厚は、たとえば０．２ｎｍ以上とすることができる。これにより、高誘電率膜１０８に含まれる金属元素が多結晶シリコン膜１１４に拡散するのを阻止する機能を充分にすることができる。また、阻止酸化膜１１０の膜厚は、たとえば１ｎｍ以下とすることができる。これにより、ゲート絶縁膜として上述したような高誘電率膜１０８を用いたことによるＥＯＴの低下の効果を損なうことなく、高誘電率膜１０８に含まれる金属元素が多結晶シリコン膜１１４に拡散するのを阻止する機能を確保することができる。ここで、単に膜厚というときは、積層方向の膜厚を示す。
【００４１】
また、阻止酸化膜１１０は、負の固定電荷を有する材料により構成することができる。図４を参照して上述したように、高誘電率膜１０８中の金属元素が多結晶シリコン膜１１４に拡散すると、金属元素と多結晶シリコン膜１１４中のＳｉとの結合が形成される。この結合が界面トラップを発生し、Ｐ型不純物を含む多結晶シリコン膜の正孔がこの界面トラップに捕獲され、正の界面電荷が生じる。阻止酸化膜１１０が負の固定電荷を有していると、当該負の固定電荷が正の界面電荷を打ち消すことができ、Ｐ型ＭＯＳＦＥＴ１２０の閾値電圧の上昇をより効果的に抑制することができる。
【００４２】
Ａｌ２Ｏ３は、負の固定電荷を有することが知られており、阻止酸化膜１１０としてＡｌ２Ｏ３を用いることにより、上述した高誘電率膜１０８に含まれる金属元素が多結晶シリコン膜１１４に拡散するのを阻止する機能とともに、正の界面電荷を打ち消すこともでき、Ｐ型ＭＯＳＦＥＴ１２０の閾値電圧の上昇をより効果的に抑制することができる。
【００４３】
高誘電率膜１０８を構成する材料として、上述したような元素を含むものを用いた場合、Ｐ型ＭＯＳＦＥＴ１２０において、フェルミレベルピニングの影響により、閾値電圧が上昇してしまうという課題が生じ得るが、本実施の形態における半導体装置１００の構成によれば、Ｐ型ＭＯＳＦＥＴ１２０の高誘電率膜１０８と多結晶シリコン膜１１４との間に阻止酸化膜１１０が設けられるので、フェルミレベルピニングの影響を低減することができる。
【００４４】
図２および図３は、図１に示した構成の半導体装置１００の製造手順の一例を示す工程断面図である。ここでは、Ｐ型ＭＯＳＦＥＴ１２０とともに、Ｎ型ＭＯＳＦＥＴ１１８も同時に形成してＣＭＯＳデバイスを製造する手順を示す。
【００４５】
まず、公知の技術により、シリコン基板１０２に、ＳＴＩ（Shallow Trench Isolation）による素子分離領域（ＳＴＩ）１０４を形成した後、Ｐ型不純物をイオン注入してＰウェル１０２ａ、Ｎ型不純物をイオン注入してＮウェル１０２ｂを、それぞれ形成する（図２（ａ））。素子分離領域１０４は、たとえばＬＯＣＯＳ法等の公知の他の方法で形成してもよい。素子分離領域１０４により、Ｐウェル１０２ａとＮウェル１０２ｂとが分離される。
【００４６】
つづいて、公知の技術により、Ｐウェル１０２ａおよびＮウェル１０２ｂにチャネル領域をそれぞれ形成する。なお、Ｐウェル１０２ａおよびＮウェル１０２ｂのチャネル領域の下方に、Ｎ型不純物およびＰ型不純物をそれぞれイオン注入することにより、パンチスルーストッパー領域を形成することもできる。このようなパンチスルーストッパー領域を形成することにより、短チャネル効果を抑制することができる。
【００４７】
つづいて、シリコン基板１０２の表面にシリコン酸化膜１０６（たとえば膜厚約１ｎｍ〜２ｎｍ）を形成する（図２（ｂ））。シリコン酸化膜１０６は、たとえばシリコン基板１０２の表面を熱酸化することにより形成することができる。熱酸化の条件としては、たとえば、処理温度９００℃、処理時間４０秒〜５０秒程度とすることができる。
【００４８】
つづいて、シリコン酸化膜１０６上に、高誘電率膜１０８（たとえば膜厚約２ｎｍ）を形成する（図２（ｃ））。高誘電率膜１０８は、ＣＶＤ法、ＡＬＤ法（原子層堆積法）、スパッタ法等により成膜することができる。本実施の形態では、高誘電率膜１０８としてＨｆＳｉＯＮを採用する。この成膜は、まず、有機ハフニウム原料ガス、酸化性ガスおよびシリコン含有ガスを用いて行う。ここで、たとえば、酸化性ガスとして酸素、シリコン含有ガスとしてモノシラン（ＳｉＨ４）を用いることができる。これにより、ハフニウムシリケート（ＨｆＳｉＯ）が形成される。
【００４９】
この後、たとえばアンモニア等の窒素含有ガスを用いてアニールを行う。この条件としては、処理温度９００〜１０００℃、処理時間４０秒等とする。アニールを行うことにより、ハフニウムシリケート中に窒素が導入され、高誘電率膜１０８が非晶質化される。窒素の導入は、窒素プラズマ処理により行うこともできる。また、スパッタ時等、高誘電率膜１０８成膜時に窒素を導入して、ＨｆＳｉＯＮを製造することもできる。さらに、反応スパッタにより、ＨｆＳｉＮを成膜後、酸化処理を行うことにより、ＨｆＳｉＯＮを製造することもできる。
【００５０】
つづいて、高誘電率膜１０８上に、阻止酸化膜１１０（たとえば膜厚約０．７ｎｍ）を形成する（図２（ｄ））。阻止酸化膜１１０は、ＣＶＤ法、ＡＬＤ法、スパッタ法により成膜することができる。本実施の形態では、阻止酸化膜１１０としてＡｌ２Ｏ３を採用する。この成膜は、Ａｌ（ＣＨ３）３とＯ３やＨ２Ｏ等の酸化性ガスとを原料として、ＡＬＤ法により行う。
【００５１】
ここで、阻止酸化膜１１０は、高誘電率膜１０８中に含まれるＨｆ、Ｚｒ、およびランタノイド元素に対する阻止酸化膜１１０中に含まれるＡｌやＹの比は、０．１５以上、より好ましくは０．５以上（モル比）となるように構成することができる。これにより、阻止酸化膜１１０のバリア性を確保することができる。また、阻止酸化膜１１０は、高誘電率膜１０８中に含まれるＨｆ、Ｚｒ、およびランタノイド元素に対する阻止酸化膜１１０中に含まれるＡｌやＹの比は、２以下（モル比）となるようにすることができる。これにより、Ｎ型ＭＯＳＦＥＴ１１８の特性も良好に保つことができる。
【００５２】
また、阻止酸化膜１１０としてＡｌ２Ｏ３を用いた場合、Ａｌ２Ｏ３は窒化してもよい。Ａｌ２Ｏ３を窒化した窒化酸化膜を用いることによりＥＯＴの増加や閾値電圧の増加なしにさらに信頼性の向上を行うことができる。
【００５３】
その後、阻止酸化膜１１０上に、多結晶シリコン膜１１４を成膜する（図３（ｅ））。次いで、Ｐウェル１０２ａ上に成膜された多結晶シリコン膜１１４にはＮ型不純物をイオン注入し、Ｎウェル１０２ｂ上に成膜された多結晶シリコン膜１１４にはＰ型不純物をイオン注入する。
【００５４】
つづいて、シリコン酸化膜１０６、高誘電率膜１０８、阻止酸化膜１１０、および多結晶シリコン膜１１４を選択的にドライエッチングし、ゲート電極の形状に加工する（図３（ｆ））。次いで、Ｐウェル１０２ａ上において、シリコン酸化膜１０６、高誘電率膜１０８、阻止酸化膜１１０、および多結晶シリコン膜１１４の側壁に側壁絶縁膜１１５を形成する。また、Ｎウェル１０２ｂ上において、シリコン酸化膜１０６、高誘電率膜１０８、阻止酸化膜１１０、および多結晶シリコン膜１１４の側壁に側壁絶縁膜１１６を形成する。側壁絶縁膜１１５および側壁絶縁膜１１６は、たとえば、フルオロカーボンガスなどを用いた異方性エッチングにより形成することができる。
【００５５】
つづいて、Ｐウェル１０２ａおよびＮウェル１０２ｂ表面に、それぞれ、チャネル領域と後述する不純物拡散領域との電気的接続部であるソース／ドレインエクステンション領域を形成する。
【００５６】
次に、Ｐウェル１０２ａ上において、ゲート電極および側壁絶縁膜１１５をマスクとして、Ｐウェル１０２ａの表層にＰやＡｓ等のＮ型不純物をドープして不純物拡散領域１２１を形成する。また、Ｎウェル１０２ｂ上において、ゲート電極および側壁絶縁膜１１６をマスクとして、Ｎウェル１０２ｂの表層にＢやＡｌ等のＰ型不純物をドープして不純物拡散領域１２２を形成する（図３（ｇ））。これにより、ソース領域およびドレイン領域が形成される。その後、非酸化雰囲気中で、たとえば１０００℃程度の熱処理を行うことにより、不純物の活性化を行う。以上のプロセスにより、Ｎ型ＭＯＳＦＥＴ１１８とＰ型ＭＯＳＦＥＴ１２０とを有するＣＭＯＳデバイスである半導体装置１００が形成される。
【００５７】
本実施の形態で示したように、高誘電率膜１０８を窒化しておくことにより、イオン注入後の活性化において、高温熱処理が施されても結晶化が起こらないようにすることができ、高誘電率膜１０８を非晶質状態に保つことができる。このように、高誘電率膜１０８を非晶質状態に保つことにより、高誘電率膜１０８上に阻止酸化膜１１０を形成した場合に、高誘電率膜１０８が多結晶の場合に比べて金属原子の拡散阻止能力を高めることができる。とくに、非晶質の高誘電率膜１０８と非晶質の阻止酸化膜１１０とを用いることにより、金属原子の拡散阻止能力をより高めることができる。
【００５８】
以上のように、本実施の形態における半導体装置１００によれば、Ｐ型ＭＯＳＦＥＴ１２０の高誘電率膜１０８と多結晶シリコン膜１１４との間に阻止酸化膜１１０が設けられるので、フェルミレベルピニングの影響を低減することができる。これにより、Ｐ型ＭＯＳＦＥＴ１２０の閾値電圧の上昇を抑制することができるとともに、閾値電圧のばらつきを小さくすることができる。
【実施例１】
【００５９】
（例１）
図１に示したのと同様の構成のＰ型ＭＯＳＦＥＴ１２０において、高誘電率膜１０８と多結晶シリコン膜１１４との間に設ける阻止膜として、（ｉ）ＳｉＯ２膜、（ｉｉ）ＳｉＮ膜、（ｉｉｉ）Ａｌ２Ｏ３膜について、高誘電率膜を構成する金属が多結晶シリコン中に拡散するのを阻止する機能（以下「阻止機能」という）を有するか否かを検討した。
【００６０】
以下に結果を示す。
（ｉ）ＳｉＯ２：阻止機能を実効性のある程度まで満たすためには、ＳｉＯ２膜の膜厚をかなり厚くしなければならず、ＳｉＯ２膜の比誘電率が低いため、ゲート絶縁膜として高誘電率膜を用いたことによるＥＯＴ（ＳｉＯ２換算膜厚）の低下の効果を損なうことが判明した。
【００６１】
（ｉｉ）ＳｉＮ膜：阻止機能はある程度あった。しかし、ＳｉＮ膜は、ＳｉＯ２膜よりも比誘電率が高いが、高誘電率膜と接すると、その中に含まれる酸素により酸化され、ＳｉＯ２膜になってしまう。そのため、動作時に比誘電率が下がってしまい、ゲート絶縁膜として高誘電率膜を用いたことによるＥＯＴの低下の効果を損なうことが判明した。
【００６２】
（ｉｉｉ）Ａｌ２Ｏ３膜：比誘電率も高く、阻止機能もＳｉＯ２膜より大きかった。そのため、阻止機能を実効性のある程度まで満たす膜厚としても、ゲート絶縁膜として高誘電率膜を用いたことによるＥＯＴの低下の効果を損なわなかった。
【００６３】
（例２）
図１に示したのと同様の構成のＰ型ＭＯＳＦＥＴ１２０を製造した。ここでは、側壁絶縁膜１１６は形成しなかった。
シリコン基板１０２に、１．０−２．０ｎｍ程度のシリコン酸化膜１０６を形成し、その上にＨｆＳｉＯ膜をＣＶＤ法により、１−２．５ｎｍ程度成膜した。つづいて、この構造をプラズマ窒化してＨｆＳｉＯＮ膜（高誘電率膜１０８）を形成した。次いで、高誘電率膜１０８上にＡｌ２Ｏ３膜（阻止酸化膜１１０）を成膜した。阻止酸化膜１１０の上にポリシリコン層（多結晶シリコン膜１１４）を成長し、パターニングを行うことによってゲート電極を形成した。続いてイオン注入を行ってソース、ドレイン（不純物拡散領域１２２）を形成した。その後、活性化処理を１０００℃程度でアニールを行い、トランジスタ構造を作成した。
ここで、Ａｌ２Ｏ３膜（阻止酸化膜１１０）の膜厚を、２Å、４Å、または８Åとしたトランジスタ構造を作成した。
【００６４】
（比較例１：Ｒｅｆ．１）
シリコン基板に、シリコン酸化膜を形成し、その上にポリシリコン層を成長し、パターニングを行うことによってゲート電極を形成した。続いてイオン注入を行ってソース、ドレインを形成した。その後、活性化処理を１０００℃程度でアニールを行い、トランジスタ構造を作成した。
【００６５】
（比較例２：Ｒｅｆ．２）
シリコン基板に、１．６−２．５ｎｍ程度のシリコン酸化膜を形成し、その上にＨｆＳｉＯ膜をＣＶＤ法により、１−２．５ｎｍ程度成膜した。つづいて、この構造をプラズマ窒化してＨｆＳｉＯＮ膜を形成した。次いで、その上にポリシリコン層を成長し、パターニングを行うことによってゲート電極を形成した。続いてイオン注入を行ってソース、ドレインを形成した。その後、活性化処理を１０００℃程度でアニールを行い、トランジスタ構造を作成した。
【００６６】
（比較例３）
シリコン基板に、１．６−２．５ｎｍ程度のシリコン酸化膜を形成し、その上にＨｆＳｉＯ膜をＣＶＤ法により、１−２．５ｎｍ程度成膜した。その後、プラズマ窒化を行うことなく、その上にＡｌ２Ｏ３膜を成膜した。Ａｌ２Ｏ３膜の上にポリシリコン層を成長し、パターニングを行うことによってゲート電極を形成した。続いてイオン注入を行ってソース、ドレインを形成した。その後、活性化処理を１０００℃程度でアニールを行い、トランジスタ構造を作成した。
【００６７】
図５に、例２で作成したトランジスタ構造における、閾値電圧ＶｔｈとＡｌ２Ｏ３膜厚との関係を示す。
ここで、トランジスタ構造に、Ａｌ２Ｏ３膜を導入することにより、比較例２のＡｌ２Ｏ３膜を導入していない構造に比べて、閾値電圧Ｖｔｈが上昇し、Ａｌ２Ｏ３膜の膜厚を２Åとすることにより、トランジスタの特性改善に最低必要な１００ｍＶの上昇を行うことができた。Ａｌ２Ｏ３膜厚の増加に伴ってＶｔｈは上昇した。
【００６８】
図６に、例２で作成したトランジスタ構造における、ＥＯＴとＡｌ２Ｏ３膜厚との関係を示す。
Ａｌ２Ｏ３膜の膜厚増加にしたがってＥＯＴは増加した。Ａｌ２Ｏ３膜の膜厚が８Åとなると、ＥＯＴが２Å（０．２ｎｍ）増加した。そのため、Ａｌ２Ｏ３の膜厚がこれより厚くなると、高誘電率膜を用いた効果を相殺してしまう。
【００６９】
以上の結果から、Ａｌ２Ｏ３膜厚２Å以上８Å以下の範囲（モル比：０．１６以上１．６以下）で、トランジスタ特性の改善とＥＯＴの低減を行って良好なトランジスタが提供されることが示された。
【００７０】
なお、比較例３のＨｆＳｉＯ膜では、長期信頼性寿命が１０年に達していなかった。これは、ＨｆＳｉＯ膜に結晶質部分が含まれ、その部分がリークパスになったためと考えられる。
一方、例２のＨｆＳｉＯＮ膜では、長期信頼性寿命が１０年以上であることが確認された。例２のＨｆＳｉＯＮ膜は、ソース、ドレイン形成後の活性化処理の後も、非晶質状態で存在することが確認された。これにより、信頼性が向上したと考えられる。
【００７１】
以上、図面を参照して本発明の実施の形態および実施例について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００７２】
以上の例では、Ｎ型ＭＯＳＦＥＴ１１８も阻止酸化膜１１０を含む構成としたが、Ｎ型ＭＯＳＦＥＴ１１８は、阻止酸化膜１１０を有しない構成とすることができる。これにより、Ｐ型ＭＯＳＦＥＴ１２０においては、阻止酸化膜１１０を設けることにより閾値電圧の上昇を抑制することができるとともに、Ｎ型ＭＯＳＦＥＴ１１８の特性を良好に保つことができる。
【図面の簡単な説明】
【００７３】
【図１】実施の形態における半導体装置の構成の一例を示す断面図である。
【図２】実施の形態における半導体装置の製造手順の一例を示す工程断面図である。
【図３】実施の形態における半導体装置の製造手順の一例を示す工程断面図である。
【図４】高誘電率膜としてＨｆＳｉＯＮを用い、高誘電率膜に接してＰ型不純物を含む多結晶シリコン膜が形成された場合の界面の状態を示す模式図である。
【図５】例２で作成したトランジスタ構造における、閾値電圧ＶｔｈとＡｌ２Ｏ３膜厚との関係を示す図である。
【図６】例２で作成したトランジスタ構造における、ＥＯＴとＡｌ２Ｏ３膜厚との関係を示す図である。
【符号の説明】
【００７４】
１００ 半導体装置
１０２ シリコン基板
１０２ａ Ｐウェル
１０２ｂ Ｎウェル
１０４ 素子分離領域
１０６ シリコン酸化膜
１０８ 高誘電率膜
１１０ 阻止酸化膜
１１４ 多結晶シリコン膜
１１６ 側壁絶縁膜
１１８ Ｎ型ＭＯＳＦＥＴ
１２０ Ｐ型ＭＯＳＦＥＴ
１２１ 不純物拡散領域
１２２ 不純物拡散領域
【技術分野】
【０００１】
本発明は、高誘電率膜により構成されたゲート絶縁膜と、Ｐ型不純物を含む多結晶シリコン膜により構成されたゲート電極とを含む半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置の構成材料として、ｈｉｇｈ−ｋ膜とよばれる高誘電率膜の利用が検討され始めている。ＭＯＳＦＥＴのゲート絶縁膜として高誘電率膜を用いることにより、ゲート絶縁膜の物理的な厚みをある程度厚くしても電気的なシリコン酸化膜換算膜厚は薄くなり、物理的・構造的に安定なゲート絶縁膜を実現することができる。このため、ＭＯＳＦＥＴ特性の向上のためにＭＯＳ容量を増大させたり、ゲートリーク電流を従来のシリコン酸化膜を用いた場合に比べて低減することができる。
【０００３】
特許文献１には、Ｓｉ上に誘電体膜を介してＳｉまたはＳｉＧｅからなる電極が形成されてなる構造を少なくとも一部に有する半導体装置において、誘導体膜が、Ｓｉ側から、第１の非晶質酸化膜と結晶性酸化膜と第２の非晶質酸化膜とで構成されたことを特徴とする半導体装置が記載されている。ここで、結晶性酸化膜を、ＺｒＯ２、ＨｆＯ２、ＴｉＯ２、Ｔａ２Ｏ５、ＢＳＴ、ＳＴＯ、ＰＺＴのいずれか一又は二以上の積層により形成することが記載されている。また、第１の非晶質酸化物がＳｉＯ２又はＡｌ２Ｏ３を含む金属酸化物であり、第２の非晶質酸化物がＡｌ２Ｏ３を含む金属酸化物であることが記載されている。
【０００４】
特許文献１において、ゲート電極としてＳｉ又はＳｉＧｅを用いる場合、ＺｒＯ２等の結晶性酸化膜上に直接Ｓｉ又はＳｉＧｅを形成すると、成膜時の還元雰囲気がＺｒＯ２の粒界に作用してＺｒＯ２が部分的に還元されてしまい、その結果リーク電流が増大するという問題が生じていた。特許文献１では、この問題を解決するために、ＺｒＯ２の上にＡｌ２Ｏ３等の非晶質金属酸化物膜を形成し、Ｓｉ又はＳｉＧｅ電極形成時の還元雰囲気にＺｒＯ２が直に接することを防止し、上記問題を解決している。
【０００５】
非特許文献４には、Ｈｆシリケート上にＡｌ２Ｏ３キャップ層を成膜した構造が開示されている。
【０００６】
ところで、ＨｆシリケートやＺｒシリケート等窒素を添加することにより、これらの材料により構成された高誘電率膜が非晶質化されることが報告されている（たとえば非特許文献１）。高誘電率膜として非晶質のものを用いた場合、上述したような粒界が存在しないため、上層にＳｉ又はＳｉＧｅを形成しても、成膜時の還元雰囲気により高誘電率膜を構成する材料が還元されるという現象を防ぐことができる。高誘電率膜としてこのような材料により構成されたものを用いる場合、高誘電率膜自体が非晶質であるので、その上に上記のような非晶質金属酸化物膜をさらに形成する必要はなくなる。
【特許文献１】特開２００２−３１４０７２号公報
【特許文献２】特表２００３−５１４３８２号公報
【非特許文献１】Masahiro Koike et al, “Effect on Hf-N Bond on Properties of Thermally Stable Amorphous HfSiON and Applicability of this Material to Sub-50nm Technology Node LSIs”, 2003 IEEE, 0-7803-7873-3/03
【非特許文献２】C.Hobbs et al，“Fermi Level Pinning at the PolySi/Metal Oxide Interface”，2003 Symposium on VLSI Technology Digest of Technical Papers，4-89114-035-6/03
【非特許文献３】G.D. Wilk et al, “High-k gate dielectrics: Current status and materials properties considerations”, Journal of Applied Physics Volume 89, Number 10, pp5243-5275, 2001
【非特許文献４】E. Cartier et al, “Systematic study of pFET Vt with Hf-based gate stacks with poly-Si and FUSI gates”, 2004 Symposium on VLSI Technology Digest o Technical Papers, pp44-45, 2004
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、近年、ゲート絶縁膜として、高誘電率材料であるたとえばＨｆＳｉＯＮ膜を用いた場合、ゲート絶縁膜としてＳｉＯ２を用いた場合に比べて、Ｐ型ＭＯＳＦＥＴの閾値電圧Ｖｔｈが非常に高くなり、オン電流が小さくなるという課題が新たに生じることがわかってきた。最近の研究により、ゲート絶縁膜を高誘電率膜で構成し、ゲート電極を多結晶シリコンで構成した場合、フェルミレベルピニング（Fermi Level Pinning）といわれる現象が起こるとの知見が得られている（非特許文献２）。フェルミレベルピニングは、ゲート電極中のゲート絶縁膜側界面近傍において、高誘電率膜を構成する金属がゲート電極を構成する多結晶シリコン中に拡散し、シリコンと上記金属との結合に基づく準位が形成されることにより生じると考えられている。
【０００８】
ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のゲート電極の多結晶シリコン中に高誘電率膜を構成する金属が拡散すると、ゲート絶縁膜との界面近傍において多結晶シリコン中に空乏層が発生する。このような空乏層の影響で、ゲート電圧を印加してもゲート絶縁膜に充分な電界が印加されず、チャネル領域においてキャリアを誘起することが困難となる。この結果、閾値電圧が上昇するとともに、閾値電圧のばらつきが大きくなるという課題が生じていた。
【０００９】
このようなフェルミレベルピニングは、とくに、Ｚｒ、Ｈｆを高誘電率膜に用いるとともに、Ｐ型不純物を含む多結晶シリコンにより構成されたゲート電極を用いた場合に生じやすい。
【００１０】
本発明は、こうした事情に鑑みてなされたものであり、高誘電率膜により構成されたゲート絶縁膜と、Ｐ型不純物を含む多結晶シリコン膜により構成されたゲート電極とを含む半導体装置において、閾値電圧の増加を抑制する技術を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明者は、上述したような問題への対策を検討する過程において、高誘電率膜と多結晶シリコン膜により構成されたゲート電極との間に、高誘電率膜を構成する金属が多結晶シリコン中に拡散するのを阻止する膜を形成することにより、多結晶シリコン中の空乏層の発生を抑制できると考え、阻止膜として適切な材料を種々検討した。
【００１２】
その結果、本発明者は、阻止膜として、ある程度の阻止機能を有するとともに、比誘電率が大きい酸化膜を用いることにより、ＥＯＴ（酸化膜換算膜厚）の低下の効果を損なうことなく、高誘電率膜を構成する金属が多結晶シリコン中に拡散するのを阻止することができることを見いだし、以下の本発明に想到した。
【００１３】
本発明によれば、半導体基板と、半導体基板上に形成され、Ｈｆ、Ｚｒ、およびランタノイド元素のいずれかからなる群から選択される第一の元素と、ならびにＮとを含むシリケート化合物を含む高誘電率膜により構成されたゲート絶縁膜と、ゲート絶縁膜上に形成されるとともに、Ｐ型不純物を含む多結晶シリコン膜により構成されたゲート電極と、ゲート絶縁膜とゲート電極との間に形成され、第一の元素と多結晶シリコン膜との反応を阻止するとともに、比誘電率が８以上の阻止酸化膜と、を含むことを特徴とする半導体装置が提供される。
【００１４】
ここで、半導体装置は、Ｐ型ＭＯＳＦＥＴとすることができる。また、半導体装置は、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴとを含むＣＭＯＳ（Complementary Metal Oxide Semiconductor）デバイスとすることもできる。ランタノイド元素は、Ｌａ（ランタン）、Ｃｅ（セリウム）、Ｐｒ（プラセオジム）、Ｎｄ（ネオジム）、Ｐｍ（プロメチウム）、Ｓｍ（サマリウム）、Ｅｕ（ユウロピウム）、Ｇｄ（ガドリニウム）、Ｔｂ（テルビウム）、Ｄｙ（ジスプロシウム）、Ｈｏ（ホルミウム）、Ｅｒ（エルビウム）、Ｔｍ（ツリウム）、Ｙｂ（イッテルビウム）、Ｌｕ（ルテチウム）を含む。
【００１５】
本発明の半導体装置において、高誘電率膜は、非晶質とすることができる。上述したように、高誘電率膜Ｈｆシリケート、Ｚｒシリケート等に窒素を添加することにより、これらの材料により構成された高誘電率膜を非晶質とすることができる。これにより、高誘電率膜の耐熱性を向上させることができるとともに、リーク電流を抑えることができる。
【００１６】
上記非特許文献２には、多結晶シリコンに接してＨｆＯ２等の高誘電率膜を設けるとフェルミレベルピニングが生じることが報告されている。とくに、Ｐ型ＭＯＳＦＥＴにおいて、このようなフェルミレベルピニングの影響による閾値電圧の影響が大きくなる。
【００１７】
しかし、本発明において、高誘電率膜と多結晶シリコン膜との間に阻止酸化膜が形成されているので、高誘電率膜を構成する金属が多結晶シリコン中に拡散する量が減り、多結晶シリコン中の空乏層の発生を抑制できる。これにより、フェルミレベルピニング発生を低減することができ、半導体装置の閾値電圧の上昇を抑制することができるとともに、閾値電圧のばらつきを小さくすることができる。
【００１８】
また、阻止酸化膜として、比誘電率が８以上の酸化膜を用いているので、ゲート絶縁膜として高誘電率膜を用いたことによるＥＯＴの低下の効果を損なうことなく、また阻止酸化膜が酸化されることにより、比誘電率が低下することもない。
【００１９】
本発明の半導体装置において、阻止酸化膜は、ＡｌおよびＹからなる群から選択される第二の元素の酸化物を含むことができる。
【００２０】
このような第二の元素は、多結晶シリコン膜と接しても、多結晶シリコン膜と反応して悪影響を与えるようなことがないため、阻止酸化膜の材料として良好に用いることができる。阻止酸化膜は、たとえばＡｌ２Ｏ３（比誘電率約８〜１０）、またはＹ２Ｏ３（比誘電率約１５）、あるいはこれらの窒化物とすることができる。これらの材料は、非晶質であるので、高誘電率膜として上述したような非晶質の材料を用いた場合に、リーク電流を抑える効果をより高めることができる。
また、高誘電率膜を非晶質とするとともに阻止酸化膜を非晶質とすることにより、高誘電率膜が多結晶の場合に生じやすい、粒界を通して高誘電率膜中の金属原子が阻止酸化膜に拡散するという現象を抑制することができるため、金属原子の阻止能力をより高めることができる。
【００２１】
本発明の半導体装置において、阻止酸化膜は、負の固定電荷を有する材料により構成することができる。
【００２２】
本発明によれば、半導体基板と、半導体基板上に形成され、Ｈｆ、Ｚｒ、およびランタノイド元素のいずれかからなる群から選択される第一の元素と、ならびにＮとを含むシリケート化合物を含む高誘電率膜により構成されたゲート絶縁膜と、ゲート絶縁膜上に形成されるとともに、Ｐ型不純物を含む多結晶シリコン膜により構成されたゲート電極と、ゲート絶縁膜とゲート電極との間に形成され、負の固定電荷を有する材料により構成されるとともに、比誘電率が８以上の阻止酸化膜と、を含むことを特徴とする半導体装置が提供される。
【００２３】
図４は、高誘電率膜としてＨｆＳｉＯＮを用い、高誘電率膜に接してＰ型不純物を含む多結晶シリコン膜が形成された場合の界面の状態を示す模式図である。図４（ｂ）は、図４（ａ）の拡大図である。ここでは、高誘電率膜により構成されたゲート絶縁膜中のＨｆが多結晶シリコン膜により構成されたゲート電極中のＳｉと反応してＨｆ−Ｓｉ結合が形成され、この結合が界面トラップを発生している。Ｐ型不純物を含む多結晶シリコン膜の正孔がこの界面トラップに捕獲され、正の界面トラップ電荷が生じ、Ｖｆｂ（フラットバンド電圧）およびＶｔｈ（閾値電圧）が負方向にシフトしてしまう。
【００２４】
上述したように、高誘電率膜と多結晶シリコン膜との間に阻止酸化膜を設けることにより、第一の元素と多結晶シリコン膜との反応を阻止することができ、界面電荷の量を低減することができる。これにより、空乏層の発生を抑制でき、フェルミレベルピニングの発生を低減することができる。また、高誘電率膜を負の固定電荷を有する材料により構成することにより、正の界面トラップ電荷を打ち消すことができる。これにより、半導体装置の閾値電圧の上昇をより効果的に抑制することができるとともに、ばらつきを小さくすることができる。
【００２５】
上述したＡｌ２Ｏ３は、負の固定電荷を有することも知られており（たとえば非特許文献３、特許文献２等）、阻止酸化膜をＡｌ２Ｏ３により構成することにより、さらに効果的にフェルミレベルピニングの影響を低減することができる。
【００２６】
本発明の半導体装置において、ゲート絶縁膜における第一の元素に対する阻止酸化膜における第二の元素の比は、０．１５以上（モル比）とすることができる。これにより、阻止酸化膜のバリア性を確保することができる。
【００２７】
また、本発明の半導体装置において、ゲート絶縁膜における第一の元素に対する阻止酸化膜における第二の元素の比は、２以下（モル比）とすることができる。これにより、ゲート絶縁膜として高誘電率膜を用いたことによるＥＯＴの低下の効果を確保することができる。また、Ｐ型不純物を含む多結晶シリコン膜により構成されたゲート電極を含むＰ型ＭＯＳＦＥＴと同時にＰ型不純物を含む多結晶シリコン膜により構成されたゲート電極を含むＮ型ＭＯＳＦＥＴを形成した場合でも、Ｎ型ＭＯＳＦＥＴの特性を損なうことなく、Ｐ型ＭＯＳＦＥＴの閾値電圧の上昇を抑制することができる。
【００２８】
本発明の半導体装置において、高誘電率膜は、ＨｆＳｉＯＮにより構成することができる。高誘電率膜がＨｆを含む場合に、上述したようなフェルミレベルピニングの影響が大きくなる。しかし、本発明によれば、高誘電率膜と多結晶シリコン膜との間に阻止酸化膜が設けられているので、高誘電率膜の材料としてＨｆを用いた場合でも、フェニルレベルピニングの影響を低減することができる。また、高誘電率膜は、ＺｒＳｉＯＮや窒化ランタノイドシリケートとすることもできる。
【００２９】
本発明の半導体装置は、半導体基板とゲート絶縁膜との間に設けられたシリコン酸化膜をさらに含むことができる。このシリコン酸化膜は、窒素を含むこともできる。
【００３０】
半導体基板と高誘電率膜との間にシリコン酸化膜を設けることにより、高誘電率膜中の金属が半導体基板に拡散等するのを防ぐことができる。
【００３１】
本発明の半導体装置は、半導体基板上に形成され、Ｈｆ、Ｚｒ、およびランタノイド元素のいずれかからなる群から選択される第一の元素と、ならびにＮとを含むシリケート化合物を含む高誘電率膜により構成された第二のゲート絶縁膜と、第二のゲート絶縁膜の高誘電率膜に接して形成されるとともに、Ｎ型不純物を含む多結晶シリコン膜により構成された第二のゲート電極と、をさらに含むことができる。
【００３２】
本発明の半導体装置は、Ｎ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴとを含むＣＭＯＳデバイスとすることができる。ここで、Ｐ型ＭＯＳＦＥＴにおいては、高誘電率膜と多結晶シリコン膜との間に阻止酸化膜を設けた構成とすることができ、Ｎ型ＭＯＳＦＥＴにおいては、阻止酸化膜を設けることなく、高誘電率膜上に多結晶シリコン膜を直接配置した構成とすることができる。これにより、Ｐ型ＭＯＳＦＥＴにおいて閾値電圧の上昇を抑制することができるとともに、Ｎ型ＭＯＳＦＥＴ１１８の特性を良好に保つことができる。
【発明の効果】
【００３３】
本発明によれば、高誘電率膜により構成されたゲート絶縁膜と、Ｐ型不純物を含む多結晶シリコン膜により構成されたゲート電極とを含む半導体装置において、閾値電圧の増加を抑制することができる。
【発明を実施するための最良の形態】
【００３４】
以下、本発明の実施の形態について、図面を用いて説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００３５】
図１は、本実施の形態における半導体装置１００の構成を示す断面図である。本実施の形態において、半導体装置１００は、Ｐ型ＭＯＳＦＥＴ１２０を含む。
【００３６】
半導体装置１００は、Ｎ型の導電型を有するＮウェル１０２ｂが設けられたシリコン基板１０２と、Ｎウェル１０２ｂに形成された一対の不純物拡散領域１２２と、これらの間に設けられたチャネル領域（不図示）と、チャネル領域上に形成されたシリコン酸化膜１０６と、シリコン酸化膜１０６上に形成された高誘電率膜１０８と、高誘電率膜１０８上に形成された阻止酸化膜１１０と、阻止酸化膜１１０上に形成された多結晶シリコン膜１１４と、側壁絶縁膜１１６とを有する。シリコン酸化膜１０６および高誘電率膜１０８によりゲート絶縁膜が構成され、多結晶シリコン膜１１４によりゲート電極が形成される。多結晶シリコン膜１１４には、Ｂ（ホウ素）等のＰ型不純物がドープされている。以上の要素により、Ｐ型ＭＯＳＦＥＴ１２０が構成される。
【００３７】
高誘電率膜１０８は、酸化シリコンよりも比誘電率の高い膜であり、いわゆるｈｉｇｈ−ｋ膜を用いることができる。高誘電率膜１０８は、比誘電率１０以上の材料により構成することができる。具体的には、高誘電率膜１０８は、Ｈｆ、Ｚｒ、およびランタノイド元素からなる群から選択される一または二以上の元素、ならびにＮ（窒素）を含むシリケート膜とすることができる。このような材料を用いることにより、高誘電率膜１０８の比誘電率を高くすることができるとともに、良好な耐熱性を付与することができる。そのため、ＭＯＳＦＥＴのサイズ縮小化、信頼性向上に寄与することができる。
【００３８】
ここで、高誘電率膜１０８を構成する全元素に対する高誘電率膜１０８中の窒素の含有率は、５原子％以上とすることができる。これにより、高誘電率膜１０８を非晶質にすることができ、リーク電流を抑えることができる。また、高誘電率膜１０８を構成する全元素に対する高誘電率膜１０８中の窒素の含有率は、２０原子％以下とすることができる。これにより、界面特性を良好に保つことができる。
【００３９】
阻止酸化膜１１０は、高誘電率膜１０８に含まれる金属元素が多結晶シリコン膜１１４に拡散するのを阻止する機能を有する。また、阻止酸化膜１１０は、比誘電率８以上の材料により構成された酸化膜とすることができる。具体的には、阻止酸化膜１１０は、ＡｌおよびＹからなる群から選択される元素の酸化物、または酸窒化物を含むことができる。阻止酸化膜１１０は、たとえばＡｌ２Ｏ３膜またはＹ２Ｏ３膜とすることができる。これらの材料により構成された膜は、比誘電率が高く、酸化されているため、酸化により膜質が変化して比誘電率が低下するということもない。そのため、ゲート絶縁膜として上述したような高誘電率膜１０８を用いたことによるＥＯＴの低下の効果を損なうことなく、高誘電率膜１０８に含まれる金属元素が多結晶シリコン膜１１４に拡散するのを阻止することができる。また、これらの材料は非晶質であるため、高誘電率膜１０８として非晶質の材料を用いた場合に、リーク電流を抑える効果をより高めることができる。また、阻止酸化膜１１０としては、窒素を含む膜を用いることができる。阻止酸化膜１１０として窒素を含む膜を用いた場合、金属原子の拡散を阻止する能力をより高めることができる。この場合、阻止酸化膜１１０における阻止酸化膜１１０を構成する全元素に対する当該阻止酸化膜１１０中の窒素の含有率が、５原子％以上となるようにすることができる。
【００４０】
阻止酸化膜１１０の膜厚は、たとえば０．２ｎｍ以上とすることができる。これにより、高誘電率膜１０８に含まれる金属元素が多結晶シリコン膜１１４に拡散するのを阻止する機能を充分にすることができる。また、阻止酸化膜１１０の膜厚は、たとえば１ｎｍ以下とすることができる。これにより、ゲート絶縁膜として上述したような高誘電率膜１０８を用いたことによるＥＯＴの低下の効果を損なうことなく、高誘電率膜１０８に含まれる金属元素が多結晶シリコン膜１１４に拡散するのを阻止する機能を確保することができる。ここで、単に膜厚というときは、積層方向の膜厚を示す。
【００４１】
また、阻止酸化膜１１０は、負の固定電荷を有する材料により構成することができる。図４を参照して上述したように、高誘電率膜１０８中の金属元素が多結晶シリコン膜１１４に拡散すると、金属元素と多結晶シリコン膜１１４中のＳｉとの結合が形成される。この結合が界面トラップを発生し、Ｐ型不純物を含む多結晶シリコン膜の正孔がこの界面トラップに捕獲され、正の界面電荷が生じる。阻止酸化膜１１０が負の固定電荷を有していると、当該負の固定電荷が正の界面電荷を打ち消すことができ、Ｐ型ＭＯＳＦＥＴ１２０の閾値電圧の上昇をより効果的に抑制することができる。
【００４２】
Ａｌ２Ｏ３は、負の固定電荷を有することが知られており、阻止酸化膜１１０としてＡｌ２Ｏ３を用いることにより、上述した高誘電率膜１０８に含まれる金属元素が多結晶シリコン膜１１４に拡散するのを阻止する機能とともに、正の界面電荷を打ち消すこともでき、Ｐ型ＭＯＳＦＥＴ１２０の閾値電圧の上昇をより効果的に抑制することができる。
【００４３】
高誘電率膜１０８を構成する材料として、上述したような元素を含むものを用いた場合、Ｐ型ＭＯＳＦＥＴ１２０において、フェルミレベルピニングの影響により、閾値電圧が上昇してしまうという課題が生じ得るが、本実施の形態における半導体装置１００の構成によれば、Ｐ型ＭＯＳＦＥＴ１２０の高誘電率膜１０８と多結晶シリコン膜１１４との間に阻止酸化膜１１０が設けられるので、フェルミレベルピニングの影響を低減することができる。
【００４４】
図２および図３は、図１に示した構成の半導体装置１００の製造手順の一例を示す工程断面図である。ここでは、Ｐ型ＭＯＳＦＥＴ１２０とともに、Ｎ型ＭＯＳＦＥＴ１１８も同時に形成してＣＭＯＳデバイスを製造する手順を示す。
【００４５】
まず、公知の技術により、シリコン基板１０２に、ＳＴＩ（Shallow Trench Isolation）による素子分離領域（ＳＴＩ）１０４を形成した後、Ｐ型不純物をイオン注入してＰウェル１０２ａ、Ｎ型不純物をイオン注入してＮウェル１０２ｂを、それぞれ形成する（図２（ａ））。素子分離領域１０４は、たとえばＬＯＣＯＳ法等の公知の他の方法で形成してもよい。素子分離領域１０４により、Ｐウェル１０２ａとＮウェル１０２ｂとが分離される。
【００４６】
つづいて、公知の技術により、Ｐウェル１０２ａおよびＮウェル１０２ｂにチャネル領域をそれぞれ形成する。なお、Ｐウェル１０２ａおよびＮウェル１０２ｂのチャネル領域の下方に、Ｎ型不純物およびＰ型不純物をそれぞれイオン注入することにより、パンチスルーストッパー領域を形成することもできる。このようなパンチスルーストッパー領域を形成することにより、短チャネル効果を抑制することができる。
【００４７】
つづいて、シリコン基板１０２の表面にシリコン酸化膜１０６（たとえば膜厚約１ｎｍ〜２ｎｍ）を形成する（図２（ｂ））。シリコン酸化膜１０６は、たとえばシリコン基板１０２の表面を熱酸化することにより形成することができる。熱酸化の条件としては、たとえば、処理温度９００℃、処理時間４０秒〜５０秒程度とすることができる。
【００４８】
つづいて、シリコン酸化膜１０６上に、高誘電率膜１０８（たとえば膜厚約２ｎｍ）を形成する（図２（ｃ））。高誘電率膜１０８は、ＣＶＤ法、ＡＬＤ法（原子層堆積法）、スパッタ法等により成膜することができる。本実施の形態では、高誘電率膜１０８としてＨｆＳｉＯＮを採用する。この成膜は、まず、有機ハフニウム原料ガス、酸化性ガスおよびシリコン含有ガスを用いて行う。ここで、たとえば、酸化性ガスとして酸素、シリコン含有ガスとしてモノシラン（ＳｉＨ４）を用いることができる。これにより、ハフニウムシリケート（ＨｆＳｉＯ）が形成される。
【００４９】
この後、たとえばアンモニア等の窒素含有ガスを用いてアニールを行う。この条件としては、処理温度９００〜１０００℃、処理時間４０秒等とする。アニールを行うことにより、ハフニウムシリケート中に窒素が導入され、高誘電率膜１０８が非晶質化される。窒素の導入は、窒素プラズマ処理により行うこともできる。また、スパッタ時等、高誘電率膜１０８成膜時に窒素を導入して、ＨｆＳｉＯＮを製造することもできる。さらに、反応スパッタにより、ＨｆＳｉＮを成膜後、酸化処理を行うことにより、ＨｆＳｉＯＮを製造することもできる。
【００５０】
つづいて、高誘電率膜１０８上に、阻止酸化膜１１０（たとえば膜厚約０．７ｎｍ）を形成する（図２（ｄ））。阻止酸化膜１１０は、ＣＶＤ法、ＡＬＤ法、スパッタ法により成膜することができる。本実施の形態では、阻止酸化膜１１０としてＡｌ２Ｏ３を採用する。この成膜は、Ａｌ（ＣＨ３）３とＯ３やＨ２Ｏ等の酸化性ガスとを原料として、ＡＬＤ法により行う。
【００５１】
ここで、阻止酸化膜１１０は、高誘電率膜１０８中に含まれるＨｆ、Ｚｒ、およびランタノイド元素に対する阻止酸化膜１１０中に含まれるＡｌやＹの比は、０．１５以上、より好ましくは０．５以上（モル比）となるように構成することができる。これにより、阻止酸化膜１１０のバリア性を確保することができる。また、阻止酸化膜１１０は、高誘電率膜１０８中に含まれるＨｆ、Ｚｒ、およびランタノイド元素に対する阻止酸化膜１１０中に含まれるＡｌやＹの比は、２以下（モル比）となるようにすることができる。これにより、Ｎ型ＭＯＳＦＥＴ１１８の特性も良好に保つことができる。
【００５２】
また、阻止酸化膜１１０としてＡｌ２Ｏ３を用いた場合、Ａｌ２Ｏ３は窒化してもよい。Ａｌ２Ｏ３を窒化した窒化酸化膜を用いることによりＥＯＴの増加や閾値電圧の増加なしにさらに信頼性の向上を行うことができる。
【００５３】
その後、阻止酸化膜１１０上に、多結晶シリコン膜１１４を成膜する（図３（ｅ））。次いで、Ｐウェル１０２ａ上に成膜された多結晶シリコン膜１１４にはＮ型不純物をイオン注入し、Ｎウェル１０２ｂ上に成膜された多結晶シリコン膜１１４にはＰ型不純物をイオン注入する。
【００５４】
つづいて、シリコン酸化膜１０６、高誘電率膜１０８、阻止酸化膜１１０、および多結晶シリコン膜１１４を選択的にドライエッチングし、ゲート電極の形状に加工する（図３（ｆ））。次いで、Ｐウェル１０２ａ上において、シリコン酸化膜１０６、高誘電率膜１０８、阻止酸化膜１１０、および多結晶シリコン膜１１４の側壁に側壁絶縁膜１１５を形成する。また、Ｎウェル１０２ｂ上において、シリコン酸化膜１０６、高誘電率膜１０８、阻止酸化膜１１０、および多結晶シリコン膜１１４の側壁に側壁絶縁膜１１６を形成する。側壁絶縁膜１１５および側壁絶縁膜１１６は、たとえば、フルオロカーボンガスなどを用いた異方性エッチングにより形成することができる。
【００５５】
つづいて、Ｐウェル１０２ａおよびＮウェル１０２ｂ表面に、それぞれ、チャネル領域と後述する不純物拡散領域との電気的接続部であるソース／ドレインエクステンション領域を形成する。
【００５６】
次に、Ｐウェル１０２ａ上において、ゲート電極および側壁絶縁膜１１５をマスクとして、Ｐウェル１０２ａの表層にＰやＡｓ等のＮ型不純物をドープして不純物拡散領域１２１を形成する。また、Ｎウェル１０２ｂ上において、ゲート電極および側壁絶縁膜１１６をマスクとして、Ｎウェル１０２ｂの表層にＢやＡｌ等のＰ型不純物をドープして不純物拡散領域１２２を形成する（図３（ｇ））。これにより、ソース領域およびドレイン領域が形成される。その後、非酸化雰囲気中で、たとえば１０００℃程度の熱処理を行うことにより、不純物の活性化を行う。以上のプロセスにより、Ｎ型ＭＯＳＦＥＴ１１８とＰ型ＭＯＳＦＥＴ１２０とを有するＣＭＯＳデバイスである半導体装置１００が形成される。
【００５７】
本実施の形態で示したように、高誘電率膜１０８を窒化しておくことにより、イオン注入後の活性化において、高温熱処理が施されても結晶化が起こらないようにすることができ、高誘電率膜１０８を非晶質状態に保つことができる。このように、高誘電率膜１０８を非晶質状態に保つことにより、高誘電率膜１０８上に阻止酸化膜１１０を形成した場合に、高誘電率膜１０８が多結晶の場合に比べて金属原子の拡散阻止能力を高めることができる。とくに、非晶質の高誘電率膜１０８と非晶質の阻止酸化膜１１０とを用いることにより、金属原子の拡散阻止能力をより高めることができる。
【００５８】
以上のように、本実施の形態における半導体装置１００によれば、Ｐ型ＭＯＳＦＥＴ１２０の高誘電率膜１０８と多結晶シリコン膜１１４との間に阻止酸化膜１１０が設けられるので、フェルミレベルピニングの影響を低減することができる。これにより、Ｐ型ＭＯＳＦＥＴ１２０の閾値電圧の上昇を抑制することができるとともに、閾値電圧のばらつきを小さくすることができる。
【実施例１】
【００５９】
（例１）
図１に示したのと同様の構成のＰ型ＭＯＳＦＥＴ１２０において、高誘電率膜１０８と多結晶シリコン膜１１４との間に設ける阻止膜として、（ｉ）ＳｉＯ２膜、（ｉｉ）ＳｉＮ膜、（ｉｉｉ）Ａｌ２Ｏ３膜について、高誘電率膜を構成する金属が多結晶シリコン中に拡散するのを阻止する機能（以下「阻止機能」という）を有するか否かを検討した。
【００６０】
以下に結果を示す。
（ｉ）ＳｉＯ２：阻止機能を実効性のある程度まで満たすためには、ＳｉＯ２膜の膜厚をかなり厚くしなければならず、ＳｉＯ２膜の比誘電率が低いため、ゲート絶縁膜として高誘電率膜を用いたことによるＥＯＴ（ＳｉＯ２換算膜厚）の低下の効果を損なうことが判明した。
【００６１】
（ｉｉ）ＳｉＮ膜：阻止機能はある程度あった。しかし、ＳｉＮ膜は、ＳｉＯ２膜よりも比誘電率が高いが、高誘電率膜と接すると、その中に含まれる酸素により酸化され、ＳｉＯ２膜になってしまう。そのため、動作時に比誘電率が下がってしまい、ゲート絶縁膜として高誘電率膜を用いたことによるＥＯＴの低下の効果を損なうことが判明した。
【００６２】
（ｉｉｉ）Ａｌ２Ｏ３膜：比誘電率も高く、阻止機能もＳｉＯ２膜より大きかった。そのため、阻止機能を実効性のある程度まで満たす膜厚としても、ゲート絶縁膜として高誘電率膜を用いたことによるＥＯＴの低下の効果を損なわなかった。
【００６３】
（例２）
図１に示したのと同様の構成のＰ型ＭＯＳＦＥＴ１２０を製造した。ここでは、側壁絶縁膜１１６は形成しなかった。
シリコン基板１０２に、１．０−２．０ｎｍ程度のシリコン酸化膜１０６を形成し、その上にＨｆＳｉＯ膜をＣＶＤ法により、１−２．５ｎｍ程度成膜した。つづいて、この構造をプラズマ窒化してＨｆＳｉＯＮ膜（高誘電率膜１０８）を形成した。次いで、高誘電率膜１０８上にＡｌ２Ｏ３膜（阻止酸化膜１１０）を成膜した。阻止酸化膜１１０の上にポリシリコン層（多結晶シリコン膜１１４）を成長し、パターニングを行うことによってゲート電極を形成した。続いてイオン注入を行ってソース、ドレイン（不純物拡散領域１２２）を形成した。その後、活性化処理を１０００℃程度でアニールを行い、トランジスタ構造を作成した。
ここで、Ａｌ２Ｏ３膜（阻止酸化膜１１０）の膜厚を、２Å、４Å、または８Åとしたトランジスタ構造を作成した。
【００６４】
（比較例１：Ｒｅｆ．１）
シリコン基板に、シリコン酸化膜を形成し、その上にポリシリコン層を成長し、パターニングを行うことによってゲート電極を形成した。続いてイオン注入を行ってソース、ドレインを形成した。その後、活性化処理を１０００℃程度でアニールを行い、トランジスタ構造を作成した。
【００６５】
（比較例２：Ｒｅｆ．２）
シリコン基板に、１．６−２．５ｎｍ程度のシリコン酸化膜を形成し、その上にＨｆＳｉＯ膜をＣＶＤ法により、１−２．５ｎｍ程度成膜した。つづいて、この構造をプラズマ窒化してＨｆＳｉＯＮ膜を形成した。次いで、その上にポリシリコン層を成長し、パターニングを行うことによってゲート電極を形成した。続いてイオン注入を行ってソース、ドレインを形成した。その後、活性化処理を１０００℃程度でアニールを行い、トランジスタ構造を作成した。
【００６６】
（比較例３）
シリコン基板に、１．６−２．５ｎｍ程度のシリコン酸化膜を形成し、その上にＨｆＳｉＯ膜をＣＶＤ法により、１−２．５ｎｍ程度成膜した。その後、プラズマ窒化を行うことなく、その上にＡｌ２Ｏ３膜を成膜した。Ａｌ２Ｏ３膜の上にポリシリコン層を成長し、パターニングを行うことによってゲート電極を形成した。続いてイオン注入を行ってソース、ドレインを形成した。その後、活性化処理を１０００℃程度でアニールを行い、トランジスタ構造を作成した。
【００６７】
図５に、例２で作成したトランジスタ構造における、閾値電圧ＶｔｈとＡｌ２Ｏ３膜厚との関係を示す。
ここで、トランジスタ構造に、Ａｌ２Ｏ３膜を導入することにより、比較例２のＡｌ２Ｏ３膜を導入していない構造に比べて、閾値電圧Ｖｔｈが上昇し、Ａｌ２Ｏ３膜の膜厚を２Åとすることにより、トランジスタの特性改善に最低必要な１００ｍＶの上昇を行うことができた。Ａｌ２Ｏ３膜厚の増加に伴ってＶｔｈは上昇した。
【００６８】
図６に、例２で作成したトランジスタ構造における、ＥＯＴとＡｌ２Ｏ３膜厚との関係を示す。
Ａｌ２Ｏ３膜の膜厚増加にしたがってＥＯＴは増加した。Ａｌ２Ｏ３膜の膜厚が８Åとなると、ＥＯＴが２Å（０．２ｎｍ）増加した。そのため、Ａｌ２Ｏ３の膜厚がこれより厚くなると、高誘電率膜を用いた効果を相殺してしまう。
【００６９】
以上の結果から、Ａｌ２Ｏ３膜厚２Å以上８Å以下の範囲（モル比：０．１６以上１．６以下）で、トランジスタ特性の改善とＥＯＴの低減を行って良好なトランジスタが提供されることが示された。
【００７０】
なお、比較例３のＨｆＳｉＯ膜では、長期信頼性寿命が１０年に達していなかった。これは、ＨｆＳｉＯ膜に結晶質部分が含まれ、その部分がリークパスになったためと考えられる。
一方、例２のＨｆＳｉＯＮ膜では、長期信頼性寿命が１０年以上であることが確認された。例２のＨｆＳｉＯＮ膜は、ソース、ドレイン形成後の活性化処理の後も、非晶質状態で存在することが確認された。これにより、信頼性が向上したと考えられる。
【００７１】
以上、図面を参照して本発明の実施の形態および実施例について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００７２】
以上の例では、Ｎ型ＭＯＳＦＥＴ１１８も阻止酸化膜１１０を含む構成としたが、Ｎ型ＭＯＳＦＥＴ１１８は、阻止酸化膜１１０を有しない構成とすることができる。これにより、Ｐ型ＭＯＳＦＥＴ１２０においては、阻止酸化膜１１０を設けることにより閾値電圧の上昇を抑制することができるとともに、Ｎ型ＭＯＳＦＥＴ１１８の特性を良好に保つことができる。
【図面の簡単な説明】
【００７３】
【図１】実施の形態における半導体装置の構成の一例を示す断面図である。
【図２】実施の形態における半導体装置の製造手順の一例を示す工程断面図である。
【図３】実施の形態における半導体装置の製造手順の一例を示す工程断面図である。
【図４】高誘電率膜としてＨｆＳｉＯＮを用い、高誘電率膜に接してＰ型不純物を含む多結晶シリコン膜が形成された場合の界面の状態を示す模式図である。
【図５】例２で作成したトランジスタ構造における、閾値電圧ＶｔｈとＡｌ２Ｏ３膜厚との関係を示す図である。
【図６】例２で作成したトランジスタ構造における、ＥＯＴとＡｌ２Ｏ３膜厚との関係を示す図である。
【符号の説明】
【００７４】
１００ 半導体装置
１０２ シリコン基板
１０２ａ Ｐウェル
１０２ｂ Ｎウェル
１０４ 素子分離領域
１０６ シリコン酸化膜
１０８ 高誘電率膜
１１０ 阻止酸化膜
１１４ 多結晶シリコン膜
１１６ 側壁絶縁膜
１１８ Ｎ型ＭＯＳＦＥＴ
１２０ Ｐ型ＭＯＳＦＥＴ
１２１ 不純物拡散領域
１２２ 不純物拡散領域
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成され、Ｈｆ、Ｚｒ、およびランタノイド元素のいずれかからなる群から選択される第一の元素と、ならびにＮとを含むシリケート化合物を含む高誘電率膜により構成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されるとともに、Ｐ型不純物を含む多結晶シリコン膜により構成されたゲート電極と、
前記ゲート絶縁膜と前記ゲート電極との間に形成され、前記第一の元素と前記多結晶シリコン膜との反応を阻止するとともに、比誘電率が８以上の阻止酸化膜と、
を含むことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記阻止酸化膜は、ＡｌおよびＹからなる群から選択される第二の元素の酸化物を含むことを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記阻止酸化膜は、負の固定電荷を有する材料により構成されたことを特徴とする半導体装置。
【請求項４】
半導体基板と、
前記半導体基板上に形成され、Ｈｆ、Ｚｒ、およびランタノイド元素のいずれかからなる群から選択される第一の元素と、ならびにＮとを含むシリケート化合物を含む高誘電率膜により構成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されるとともに、Ｐ型不純物を含む多結晶シリコン膜により構成されたゲート電極と、
前記ゲート絶縁膜と前記ゲート電極との間に形成され、負の固定電荷を有する材料により構成されるとともに、比誘電率が８以上の阻止酸化膜と、
を含むことを特徴とする半導体装置。
【請求項５】
請求項１乃至４いずれかに記載の半導体装置において、
前記阻止酸化膜は、Ａｌ２Ｏ３により構成されたことを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記阻止酸化膜は、Ａｌ２Ｏ３を窒化した窒化酸化膜により構成されたことを特徴とする半導体装置。
【請求項７】
請求項１乃至６いずれかに記載の半導体装置において、
前記ゲート絶縁膜における前記第一の元素に対する前記阻止酸化膜における前記第二の元素の比は、０．１５以上（モル比）であることを特徴とする半導体装置。
【請求項８】
請求項１乃至７いずれかに記載の半導体装置において、
前記ゲート絶縁膜における前記高誘電率膜を構成する全元素に対する当該高誘電率膜中の窒素の含有率が、５原子％以上であることを特徴とする半導体装置。
【請求項９】
請求項１乃至８いずれかに記載の半導体装置において、
前記高誘電率膜は、非晶質であることを特徴とする半導体装置。
【請求項１０】
請求項１乃至９いずれかに記載の半導体装置において、
前記高誘電率膜は、ＨｆＳｉＯＮにより構成されたことを特徴とする半導体装置。
【請求項１１】
請求項１乃至１０いずれかに記載の半導体装置において、
前記半導体基板と前記ゲート絶縁膜との間に設けられたシリコン酸化膜をさらに含むことを特徴とする半導体装置。
【請求項１２】
請求項１乃至１１いずれかに記載の半導体装置において、
前記半導体基板上に形成され、Ｈｆ、Ｚｒ、およびランタノイド元素のいずれかからなる群から選択される第一の元素と、ならびにＮとを含むシリケート化合物を含む高誘電率膜により構成された第二のゲート絶縁膜と、
前記第二のゲート絶縁膜の前記高誘電率膜に接して形成されるとともに、Ｎ型不純物を含む多結晶シリコン膜により構成された第二のゲート電極と、
をさらに含むことを特徴とする半導体装置。
【請求項１】
半導体基板と、
前記半導体基板上に形成され、Ｈｆ、Ｚｒ、およびランタノイド元素のいずれかからなる群から選択される第一の元素と、ならびにＮとを含むシリケート化合物を含む高誘電率膜により構成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されるとともに、Ｐ型不純物を含む多結晶シリコン膜により構成されたゲート電極と、
前記ゲート絶縁膜と前記ゲート電極との間に形成され、前記第一の元素と前記多結晶シリコン膜との反応を阻止するとともに、比誘電率が８以上の阻止酸化膜と、
を含むことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記阻止酸化膜は、ＡｌおよびＹからなる群から選択される第二の元素の酸化物を含むことを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記阻止酸化膜は、負の固定電荷を有する材料により構成されたことを特徴とする半導体装置。
【請求項４】
半導体基板と、
前記半導体基板上に形成され、Ｈｆ、Ｚｒ、およびランタノイド元素のいずれかからなる群から選択される第一の元素と、ならびにＮとを含むシリケート化合物を含む高誘電率膜により構成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されるとともに、Ｐ型不純物を含む多結晶シリコン膜により構成されたゲート電極と、
前記ゲート絶縁膜と前記ゲート電極との間に形成され、負の固定電荷を有する材料により構成されるとともに、比誘電率が８以上の阻止酸化膜と、
を含むことを特徴とする半導体装置。
【請求項５】
請求項１乃至４いずれかに記載の半導体装置において、
前記阻止酸化膜は、Ａｌ２Ｏ３により構成されたことを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記阻止酸化膜は、Ａｌ２Ｏ３を窒化した窒化酸化膜により構成されたことを特徴とする半導体装置。
【請求項７】
請求項１乃至６いずれかに記載の半導体装置において、
前記ゲート絶縁膜における前記第一の元素に対する前記阻止酸化膜における前記第二の元素の比は、０．１５以上（モル比）であることを特徴とする半導体装置。
【請求項８】
請求項１乃至７いずれかに記載の半導体装置において、
前記ゲート絶縁膜における前記高誘電率膜を構成する全元素に対する当該高誘電率膜中の窒素の含有率が、５原子％以上であることを特徴とする半導体装置。
【請求項９】
請求項１乃至８いずれかに記載の半導体装置において、
前記高誘電率膜は、非晶質であることを特徴とする半導体装置。
【請求項１０】
請求項１乃至９いずれかに記載の半導体装置において、
前記高誘電率膜は、ＨｆＳｉＯＮにより構成されたことを特徴とする半導体装置。
【請求項１１】
請求項１乃至１０いずれかに記載の半導体装置において、
前記半導体基板と前記ゲート絶縁膜との間に設けられたシリコン酸化膜をさらに含むことを特徴とする半導体装置。
【請求項１２】
請求項１乃至１１いずれかに記載の半導体装置において、
前記半導体基板上に形成され、Ｈｆ、Ｚｒ、およびランタノイド元素のいずれかからなる群から選択される第一の元素と、ならびにＮとを含むシリケート化合物を含む高誘電率膜により構成された第二のゲート絶縁膜と、
前記第二のゲート絶縁膜の前記高誘電率膜に接して形成されるとともに、Ｎ型不純物を含む多結晶シリコン膜により構成された第二のゲート電極と、
をさらに含むことを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２００６−８６５１１（Ｐ２００６−８６５１１Ａ）
【公開日】平成１８年３月３０日（２００６．３．３０）
【国際特許分類】
【出願番号】特願２００５−２３３４１１（Ｐ２００５−２３３４１１）
【出願日】平成１７年８月１１日（２００５．８．１１）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成１８年３月３０日（２００６．３．３０）
【国際特許分類】
【出願日】平成１７年８月１１日（２００５．８．１１）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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