【課題】 液晶表示装置の薄膜トランジスタ基板及びその製造方法が開示されている。
【解決手段】 シリコン元素を含む基板、前記基板上に形成された拡散防止膜、及び前記拡散防止膜上に形成され、前記拡散防止膜形成物質が０．５〜１５ａｔ％範囲で含まれた銅合金層を含んで形成される。前記拡散防止膜は、Ｚｒ、Ｔｉ、Ｈｆ、Ｖ、Ｔａ、Ｎｉ、Ｃｒ、Ｎｂ、Ｃｏ、Ｍｎ、Ｍｏ、Ｗ、Ｒｈ、Ｐｄ、Ｐｔ等のような化合物を５０〜５０００Å範囲で蒸着して熱処理して、シリサイド化合物に変換して製造する。銅合金配線を用いてトランジスタ基板を製造するので、低い抵抗と高い伝導度を具現することができる。又、薄い厚さの拡散防止膜と同じ元素を添加した銅合金と用いて銅配線を形成したので、同時エッチングが可能であり、後続工程で基板との相互拡散を防止することができる。
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【課題】 デバイス性能を犠牲にすることなく様々なゲート材料の使用を可能にする、半導体基板上に少なくとも部分的にゲート・スタックを作るための技術を提供する。
【解決手段】 高ｋ誘電材料を含む少なくとも１つの構造体のウェハ接合を利用して、半導体電子デバイスのためのゲート・スタックを形成する方法が提供される。本発明の方法は、まず、それぞれが主面を有する第１及び第２の構造体を選択するステップを含む。本発明によれば、第１及び第２の構造体の少なくとも一方又は両方は、少なくとも高ｋ誘電材料を含む。次に、第１及び第２の構造体の主面同士を接合して、ゲート・スタックの高ｋ誘電材料を少なくとも含む接合構造体を形成する。 （もっと読む）

【課題】フェルミ・レベル・ピンニング効果を抑制するとともに、トランジスタの微細化を図ること。
【解決手段】シリコン基板または支持基板１１上に形成された島状のチャネル層１３と、チャネル層１３上に形成されたゲート絶縁膜１５と、ゲート絶縁膜１５上に形成されたゲート電極１６と、チャネル層１３の一方向に対向する両側面上に形成されたシリコン窒化膜１４と、シリコン窒化膜１４の側面上に形成された金属材料からなるソース電極及びドレイン電極１９とを具備する。 （もっと読む）

本発明は、ＣＭＯＳ素子を製造する方法に関し、その方法は、絶縁材料層（１０２）をその中に有する半導体基板（１０１）を準備するステップと、絶縁層（１０２）の上に第１の材料層（１０６）を形成するステップとを備え、第１の材料層（１０６）の厚さが、第１の能動素子を担持する第１の領域（１０３）では、第２の能動素子を担持する第２の領域（１０４）より薄い。次いで、第２の材料層（１０７）が、第１の材料層（１０６）上に形成され、次いで、その構造体に熱処理が行われて、第１と第２の材料が合金化される。第１の領域上の両層部分は全体が合金化されるが、第２の領域上の両層部分はそうはならず、その結果、第１の材料層（１０６）の一部分（１０９）が残留する。
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本発明は、効果的にシステムＬＳＩの少量多品種生産を実現するための、プロセス開発期間の短縮を目的とする。本発明は、半導体ウエハ主面の複数ブロックにゲート電極パターンをドライエッチングにより形成するための半導体製造装置システムであって、ゲート電極パターン形成時におけるブロック内の被エッチング面積比に対するレシピが格納されたデータベースと、半導体ウエハに表示された被エッチング面積比の認識情報を読み取る手段と、ドライエッチング装置とを有し、前記認識情報に対するデータベースに格納されたレシピを検索し、該レシピにより前記ドライエッチング装置を制御することを特徴とする。
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【課題】 高い信頼性を有する半導体素子を提供する。
【解決手段】
ドリフト領域１１の表面領域にはベース領域１３が形成され、ベース領域１３の表面領域にはソース電極１４が形成され、ドリフト領域１１上には、酸化膜２０、ゲート電極３０、及び、層間絶縁膜４０が形成されている。ソース領域１４、酸化膜２０、及び、層間絶縁膜４０には、層間絶縁膜４０上のソース電極５０とベース領域１３及びソース領域１４とを接続するためのソース開孔５０ａが形成されている。酸化膜２０は、ゲート電極３０下の厚い第１酸化膜と、ソース開孔５０ａの外縁から延伸する薄い第２酸化膜と、第１酸化膜と第２酸化膜との間に配置され、第１酸化膜と第２酸化膜との中間の厚さを有する第３酸化膜と、から構成される。これにより、酸化膜２０の厚さは、ソース開孔５０ａの外縁からゲート電極３０に向かって階段状に増加する。 （もっと読む）

【課題】フィールド分離マスに隣接する領域にコンタクト用開口を形成する半導体製造方法を提供する。
【解決手段】トレンチ形成・埋め込み法によって半導体基板の中にフィールド分離マスを形成し、該フィールド分離マスに隣接した基板上に基板マスキング層を形成する工程であって、前記フィールド分離マスの上面はエッチングストップキャップによって覆われ、その側壁は前記マスキング層によって覆われる工程と、前記分離マス側壁の少なくとも一部を露出するために、分離マスから分けて前記基板マスキング層を除去する工程と、露出した分離マス側壁上にエッチングストップカバーを形成する工程と、前記分離マス及び該分離マスに隣接する基板領域上に絶縁層を形成する工程と、前記分離マスエッチングストップキャップ及びカバーに対して選択的に、前記分離マスに隣接する前記絶縁層を貫通するコンタクト用開口をエッチング開口する工程とからなる、フィールド分離マスに隣接する領域にコンタクト用開口を形成する半導体製造方法。 （もっと読む）

窒化物および充填層を含む犠牲ゲート構造は、金属ゲート電極と置換される。金属ゲート電極は、充填層で被覆された窒化物層で再度被覆される。窒化物および充填層の置換によって、歪みが再導入され、エッチング停止層が提供される。
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【課題】サリサイド工程及びこれを利用した半導体素子の製造方法を提供する。
【解決手段】 本発明による金属シリサイド膜の形成方法は、シリコン領域を備える基板を準備する段階と、前記基板上にシリコン層を形成する段階と、前記シリコン層と接触する金属膜を形成する段階と、前記金属膜を有する基板を熱伝達気体を採択した対流または伝導方式を使用して等温熱処理して前記少なくとも前記金属膜の一部を金属シリサイド膜に転換する段階と、を含む。 （もっと読む）

本発明による半導体電力素子は、第１導電型を有する基板と、該第１導電型を有し且つ該基板の表面を覆ってこれと接触するエピタキシャル層とを含む。第１トレンチが該エピタキシャル層の内部に伸張してそこで終端する。陥没トレンチが該エピタキシャル層の表面から伸張し該エピタキシャル層を通って該基板の内部で終端する。該陥没トレンチは、該第１トレンチの横に間隔をおいて設けられ、該第１トレンチよりも広く且つ深く伸張する。該陥没トレンチは自身の側壁に沿ってのみ絶縁体によって裏打ちされることで、該陥没トレンチを充填する導電材料が該基板との電気的接続を該陥没トレンチの底部に沿ってなすと共に、相互接続層との電気的接触を該陥没トレンチの表面側に沿ってなす。
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【課題】本発明はＰＭＯＳを具備する半導体素子を形成する方法を提供する。
【解決手段】前記方法によると、半導体基板の全面上にポリシリコン膜を形成する。前記ポリシリコン膜にＰ型不純物をドーピングする。熱処理工程を進行する。そして、前記Ｐ型不純物がドーピングされたポリシリコン膜の上部を第１厚さだけ除去する。これによって、漏洩電流を防止して、素子の速度を向上させることができるＰＭＯＳを具備する半導体素子を形成することができる。 （もっと読む）

【課題】 ドライエッチングにより半導体基板やポリシリコン層に生じるダメージ層を効果的に除去して、寄生抵抗や接合リークが低減された半導体装置の製造方法を提供する。
【解決手段】 半導体装置の製造方法は、半導体基板上に絶縁膜を形成する工程と、前記絶縁膜を、ドライ工程によりエッチングする工程と、前記エッチングにより前記半導体基板上に生じたダメージ層を、熱分解した原子状の水素により、所定の温度下で除去する工程とを含む。 （もっと読む）

【課題】シリサイド領域および非シリサイド領域を有する半導体装置において、接合リーク電流を低減する方法を提供する。
【解決手段】第１のトランジスタ１０と半導体素子２０とを覆うシリコン酸化膜３０を形成した後、非シリサイド領域をフォトレジスト４で覆う。この状態でスパッタエッチングを行うことにより、シリサイド領域におけるシリコン酸化膜３０のうちサイドウォールスペーサ１４を覆う部分の肩部を除去する。その後、異方性ドライエッチングを行うことによりシリサイド領域におけるシリコン酸化膜３０のうちサイドウォールスペーサ１４の下端部と接する部分以外を除去し、フォトレジスト４を除去した後、ウェットエッチングを行う。その後、非シリサイド領域において残存するシリコン酸化膜３０をマスクとして、シリサイド領域に対してシリサイド化を行う。 （もっと読む）

【課題】 同一基板上にゲート絶縁膜の耐圧の異なる複数の電界効果型トランジスタを設ける際に、これを簡便なプロセスで作製する。
【解決手段】 シリコン基板１０１上に高耐圧トランジスタ１０２および低耐圧トランジスタ１０４が形成された半導体装置１００において、高耐圧トランジスタ１０２のポリシリコンゲート電極膜１１７のゲート不純物濃度を低耐圧トランジスタ１０４のゲート不純物濃度よりも小さくする。 （もっと読む）

【課題】不純物の除去力を向上させながらも、金属層の損傷を最小化することができる半導体基板洗浄用組成物を用いた半導体装置の製造方法を提供する。
【解決手段】
半導体装置の製造方法において、半導体基板上に金属を含む構造物パターン形成し酸性水溶液７８ないし９９．９８質量％、第１キレート剤０．０１ないし１１質量％を含む半導体基板洗浄用組成物を、半導体基板に適用して構造物パターンの不純物が覆っていない第１表面部位上に第１腐食抑制膜を形成し、構造物パターンの不純物が覆っている第２表面部位上の不純物を除去する。 （もっと読む）

【課題】 絶縁ゲート型半導体装置及びその駆動方法に関し、高駆動電流化及び微細化構造においても基板バイアス効果によってオフリークＩ_off を低減して低消費電力化を実現する。
【解決手段】 幅が３〜２０ｎｍの第１のサイドウォール４、幅が３０ｎｍ〜６０ｎｍの第２のサイドウォール５、及び、その外側に第３のサイドウォール６を有するとともに、第１のサイドウォール４の直下に第１のサイドウォール４と自己整合する長さのエクスエンション領域７を設けるとともに、第２のサイドウォール５の直下に第２のサイドウォール５と自己整合する長さで且つエクステンション領域７と深接合のソース・ドレイン領域９の中間の深さのバッファ領域８を設けてソース・ドレイン構造を３重構造にする。 （もっと読む）

半導体デバイス（１００）を製造する方法は、絶縁体（１２０）上にフィン構造（２１０）を形成するステップを含む。このフィン構造（２１０）は、側面および上面を含んでいてもよい。この方法はさらに、フィン構造（２１０）上にゲート材料（３２０）をたい積するステップと、たい積したゲート材料（３２０）をプレーナ化するステップを含んでいてもよい。反射防止膜（５２０）は、プレーナ化したゲート材料（３２０）上にたい積することができ、また、ゲート構造（５１０）は、反射防止膜（５２０）を使用して、プレーナ化したゲート材料（３２０）から形成することができる。
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【課題】 カーボンナノチューブトランジスタの製造方法に関し、カーボンナノチューブトランジスタの製造歩留まりを向上させる。
【解決手段】 ソース部５、ドレイン部６、及び、ソース部５とドレイン部６との間の領域以外の領域上に堆積したカーボンナノチューブ９を除去する。 （もっと読む）

【課題】光近接効果に起因するトランジスタのゲート長ばらつきを抑制しうる半導体装置を提供する。
【解決手段】半導体装置は、Ｐ型拡散領域，Ｎ型拡散領域及び素子分離領域に跨って形成され、拡散領域上に位置するゲート電極部Ｇ２１ａ〜Ｇ２１ｃと、素子分離領域上に位置するゲート配線部Ｇ２２ａ〜Ｇ２２ｃとを有する複数のゲートポリシリコン膜Ｇ２０ａ〜Ｇ２０ｃを備えている。そして、層間絶縁膜を貫通して、ゲート配線部Ｇ２２ａ〜Ｇ２２ｃに接続されるゲートコンタクトＣ２３ａ〜Ｃ２３ｃと、各ゲートコンタクトＣ２３ａ〜Ｃ２３ｃに接続される配線Ｍ２１とが設けられている。ゲートコンタクトＣ２３ａ〜Ｃ１３ｃの径Ｒは、ゲートポリシリコン膜Ｇ２０のゲート長Ｌよりも大きい。 （もっと読む）

【課題】 単層電極構造の電荷転送電極を形成するに際し、平坦化工程におけるアクティブ領域の膜減りを防止し、均一な膜厚の配線を形成することにより配線抵抗のばらつきを低減する。
【解決手段】 固体撮像素子の製造方法において、ゲート酸化膜の形成された半導体基板表面に、第１の電極、前記光電変換部および前記周辺回路部の第１層配線を構成する第１層導電性膜のパターンを形成する工程と、前記第１の電極の少なくとも側壁に電極間絶縁膜となる絶縁膜を形成する工程と、前記第１の電極および前記電極間絶縁膜の形成された前記半導体基板表面に第２の電極を構成する第２層導電性膜を形成する工程と、前記第１の電極上に突出する前記第２層導電性膜の突出部を除去し、表面を平坦化する工程と、前記アクティブ領域の前記第２層導電性膜をパターニングする工程とを含み、前記平坦化する工程に先立ち、アクティブ領域に除去抑制層を形成する工程を含む。 （もっと読む）