【課題】 各共振器素子間における中心周波数のばらつきを抑制することにより周波数特性を確保することが可能な微小共振器を提供する。
【解決手段】 複数の共振器素子Ｆを有して共振動作に寄与する共振器素子構造体１１と共に、その共振器素子構造体１１の周囲に配設され、複数の非共振器素子Ｎを有して共振動作に寄与しない非共振器素子構造体１２を併せて備えるように、微小共振器構造体１０を構成する。微小共振器構造体１０の製造工程においてフォトリソグラフィ処理時に反射光の影響を受けたとしても、その反射光の影響が外郭の非共振器素子Ｎの形成精度に及びやすい一方で中央の共振器素子Ｆの形成精度に及びにくいため、非共振器素子Ｎの形成精度が低下する一方で共振器素子Ｆの形成精度が確保される。これにより、各共振器素子Ｆの形成寸法がばらつきにくくなるため、各共振器素子Ｆ間において中心周波数がばらつきにくくなる。 （もっと読む）

【課題】 本発明は半導体装置の製造工程において、レジストなどのマスクパターンを用いる際に発生する反応生成物等のレジスト等への不均一な付着によるパターン形状等の不良を生じさせず、また、寸法精度が良好な微細パターンの形成方法を提供することを目的とする。
【解決手段】 パターン形成方法を含む半導体装置の製造方法として、第１の薄膜の側壁に第２の薄膜を形成し、その側壁に形成された第２の薄膜の先端部が不均一にならないように、平坦化法により、精度良くエッチバックして揃える。 （もっと読む）

【課題】本発明は、信頼性の高く、且つしきい値電圧の変化量を高めることが可能な半導体不揮発性記憶素子を有する半導体装置の作製方法を提供する。また、信頼性の高い半導体不揮発性記憶素子を有する半導体装置を、大面積基板を用いて製造する方法を提供する。
【解決手段】本発明は、固溶限界を超えるシリコンを有する固溶体をターゲットとしてスパッタリングを行い、固溶体の主成分である金属元素の導電層と、シリコン粒子とからなる導電膜を成膜した後、金属元素の導電層を除去してシリコン粒子を露出する。また、当該シリコン粒子をフローティングゲート電極とする半導体不揮発性記憶素子を有する半導体装置を作製する。 （もっと読む）

【課題】厚み均一で且つ低抵抗のシリサイド層をゲート電極に有する半導体装置およびその製造方法を提供する。
【解決手段】シリサイド化する高融点金属の堆積前に、ゲート電極上面に角が発生しないように端部丸めを実施した後にシリサイド化を行ことで、熱処理時に発生する膜応力の集中を緩和し、均一でかつ十分な厚さのシリサイド層を形成する。 （もっと読む）

ニッケル基ゲルマニドコンタクトが、コンタクトを形成するための加工中並びにゲルマニド化後のプロセス（post-germanidation processes）中に、ニッケル基ゲルマニドの凝集を妨げる加工助剤を含有する。この加工助剤は、ニッケル層を覆うキャップ層の形をとる、或いは、ニッケル基コンタクトを形成するために使用されるニッケル層内に組み入れられる。凝集を減少させることにより、コンタクトの電気特性を向上させる。
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【課題】 有機半導体層との相性のよい電極を形成した電子素子の製造、及びその製造方法により製造された電子素子を提供する。
【解決手段】 基板上に有機半導体及び／または有機導電体の前駆体の層を形成し、該層を加熱して、有機半導体及び／又は有機導電体の前駆体を有機 半導体及び／または有機導電体とすることにより、パターニングされた電極を形成することを特徴とする電子素子の製造方法、及び該製造方法により製造された電子素子。 （もっと読む）

【課題】厚さを異にする複数のゲート酸化膜を１回の熱酸化処理により形成する際に厚いゲート酸化を効率的に行なう。
【解決手段】半導体基板１０の一方の主表面にフィールド絶縁膜１２を形成した後、酸化膜１４ａ，１４ｂとして犠牲酸化膜又はゲート酸化膜を形成する。素子孔１２ａ内にレジスト層１６をマスクとし且つ酸化膜１４ａを介してアルゴン（又はフッ素）イオンを１又は複数回の注入処理により注入してイオン注入層１８を形成する。酸化膜１４ａ，１４ｂを犠牲酸化膜としたときはレジスト層１６及び酸化膜１４ａ，１４ｂの除去後に素子孔１２ａ，１２ｂ内にゲート酸化膜を形成する。酸化膜１４ａ，１４ｂをゲート酸化膜としたときはレジスト層１６の除去後に酸化膜１４ａ，１４ｂをエッチングで薄くしてから酸化膜１４ａ，１４ｂを厚くする。イオン注入層１８を形成したことで１４ｂ対応のゲート酸化膜より１４ａ対応のゲート酸化膜が厚くなる。 （もっと読む）

【課題】加工パターンの疎密に依存することなく面内均一に精度良好なパターン加工行うことが可能なエッチング工程を備えた半導体装置の製造方法を提供する。
【解決手段】基板１１上にＳｉＯＣＨ系絶縁膜からなる被エッチング膜１３を形成し、マスクパターン１５上からのプラズマ処理を行う。これにより、マスクパターン１５から露出している被エッチング膜１３部分をＳｉＯ₂化して改質部１３ｂを形成する前処理を行う。次に、マスクパターン１５およびＳｉＯＣＨ系材料からなる未改質部１３ａに対して選択的に改質部１３ｂをエッチング除去する。 （もっと読む）

【課題】ダミーパターンの面積を大きくしなくても、半導体素子や配線へのプラズマチャージ量を少なくする。
【解決手段】 半導体基板１にトランジスタ１１を形成すると共に、半導体基板１上にＭＮＯＳ素子１０を形成する。ＭＮＯＳ素子１０に電荷を蓄積した後、層間絶縁膜２０を形成する。層間絶縁膜２０に、ゲート電極５ｂ上に位置する第1の接続孔２０ｂ、及びＭＮＯＳ素子１０上に位置する第２の接続孔２０ａを形成する。層間絶縁膜２０上に、第1の接続孔２０ｂを介してゲート電極５ｂに接続する配線２２ｂを形成すると共に、第２の接続孔２０ａを介してＭＮＯＳ素子１０に接続するダミーパターン２２ａを形成する。 （もっと読む）

【課題】 安定した低抵抗のシリサイド膜を形成する技術を提供する。
【解決手段】 半導体基板１上にゲート絶縁膜５を形成する工程、ゲート絶縁膜５上にシリコン膜７を形成する工程、シリコン膜７と半導体基板１との表面にＢＦ₂イオンおよびＢイオンを注入し、ｐチャネル型ＭＩＳトランジスタＱｐのゲート電極１１ｐと高濃度ｎ型半導体領域１５からなるソース／ドレインとを形成する工程、ゲート電極１１ｐの上部に第１コバルトシリサイド膜を形成し、ソース／ドレインの上部に第２コバルトシリサイド膜を形成する工程を有する。 （もっと読む）

【課題】 本発明はゲート構造物として高誘電率を有する物質として、高誘電率を有する物質からなるゲート絶縁膜を含む半導体装置及びその製造方法に関する。
【解決手段】 半導体装置及びその製造方法において、基板上に形成され、ハフニウムシリコン酸化物含有固体物質を含むゲート絶縁膜パターンと前記ゲート絶縁膜パターン上に形成される第１ゲート導電膜パターンを含むゲート構造物及び前記ゲート構造物と隣接する基板の表面部位に配置されており、ｎ型不純物がドーピングされたソース／ドレイン領域を含むことを特徴とする。 （もっと読む）

【課題】炭化珪素層に対する良好なコンタクトを確保しつつ、炭化珪素層に接続された電極の剥離を抑制する。
【解決手段】炭化珪素層１１を有する半導体装置の製造方法であって、（Ａ）炭化珪素層１１の上に導電層２１を形成する工程と、（Ｂ）導電層２１と炭化珪素層１１を反応させて、炭化珪素層１１に接する反応層１２およびシリサイド層２３からなる合金層を形成する工程と、（Ｃ）シリサイド層２３の少なくとも一部を除去することにより、反応層１２の表面の少なくとも一部を露出させる工程と、露出させた反応層１２の表面上に電極層１３を形成する工程とを含む。 （もっと読む）

【課題】 周辺回路の分離酸化膜上にエッチング残渣を発生させることなく、高いカップリング比を有するメモリセルを有する不揮発性半導体記憶装置を製造する。
【解決手段】 上面が基板１表面よりも高い分離酸化膜６を基板１に形成する。次に、分離酸化膜６間の基板１上にシリコン酸化膜７を形成する。そして、分離酸化膜６間のシリコン酸化膜７上にポリシリコン膜８を自己整合的に形成する。周辺回路を覆うレジストパターン９を形成した後、メモリセルにおける分離酸化膜６を所定の膜厚だけエッチングする。基板１全面にＯＮＯ膜を形成し、メモリセルを覆う第２レジストパターンを形成した後、周辺回路におけるＯＮＯ膜とポリシリコン膜８とシリコン酸化膜７とを除去する。 （もっと読む）

【課題】パターンの解像度よりもチャネル長を短くすることが容易で、これにより低コストで取り扱い電流量を増加させることが可能な薄膜トランジスタを提供する。
【解決手段】基板３上に、ゲート電極５、これを覆うゲート絶縁膜７、このゲート絶縁膜７を介してゲート電極５を覆うチャネル層（チャネル部半導体薄膜）１１がこの順またはこれと逆の順に積層され、チャネル層１１の表面側と裏面側とに、ソース電極９とドレイン電極１５とが分け置かれていることを特徴としている。 （もっと読む）

【課題】 高耐圧、低耐圧トランジスタを同一基板に備える半導体装置の、高耐圧トランジスタ領域の面積の削減を図る装置及び方法の提供。
【解決手段】 支持基板１０ａ上の絶縁層１０ｂ上に形成された第１半導体層１０ｃと、前記第１半導体層１０ｃ内に形成された第１高耐圧トランジスタ１００Ｐと、前記絶縁層上に形成された第２半導体層内に形成された第２高耐圧トランジスタ１００Ｎと、第１半導体層と第２半導体層との間に設けられた絶縁層１０ｂに到達する深さを有する第１素子分離領域１１０ａと、前記絶縁層１０ｂ上に形成された第３半導体層内の第１低耐圧トランジスタ２００Ｎと、前記第３半導体層内に形成された第２低耐圧トランジスタ２００Ｐと、前記第３半導体層内に形成され、かつ、前記第１低耐圧トランジスタ２００Ｎと前記第２低耐圧トランジスタ２００Ｐとの間に設けられた、前記絶縁層１０ｂに到達しない深さを有する第２素子分離領域とを含む。 （もっと読む）

本発明は、表面ビット線（ＤＬｘ）および埋め込みビット線（ＳＬｘ）を備えたビット線構造に関するものである。これに関して、埋め込みビット線（ＳＬｘ）は、トレンチ絶縁層（６）を備えたトレンチに形成されており、トレンチの上部に設けられた被覆接続層（１２）と自動調心電極層（１３）とを介して形成された接触部とともに、ドープ領域（１０）に接続されている。
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【課題】 遷移金属化合物膜を含むゲート絶縁膜を有する半導体装置のリーク電流及び閾値電圧のシフトを抑制する。
【解決手段】 半導体装置は、高誘電率材料である遷移金属化合物膜からなるゲート絶縁膜１０４と、ｎ型又はｐ型のドーパントを含み且つ多結晶シリコン又はシリコン化合物からなるゲート電極１０５とを備え、ゲート絶縁膜１０４に含まれる炭素及びハロゲン元素の総量が０．１atomic％以下となっている。このような純度の膜は、遷移金属をターゲットとするスパッタ法によって成膜することによって実現でき、特に、純度が９９．９９９atomic％以上の遷移金属をターゲットとして用いると確実に実現できる。 （もっと読む）

【課題】相対的に高いＯＮ電流と、相対的に低いしきい値電圧とを有するＭＩＳＦＥＴを形成する。
【解決手段】ゲート溝１９の内壁に沿って高誘電率膜２０を形成し、高誘電率膜２０上に相対的に低い温度により酸化する金属膜を積層し、金属膜に不純物をイオン注入した後、相対的に低い温度で金属膜を酸化させて酸化金属膜を形成すると同時に、不純物を高誘電率膜２０と酸化金属膜との界面に偏析させる。次いで、酸化金属膜を実質的に全て除去した後、改めて相対的に抵抗の低い金属膜をゲート溝１９の内部に埋め込むことにより、金属ゲート２４を形成する。 （もっと読む）

【課題】 セルフアライン形成技術によりセルフアライン形成領域の絶縁膜に形成されたコンタクトホールの径に比較してさらに開孔幅の大きな穴部を絶縁膜の上部に形成するためセルフアライン形成領域を再度エッチング処理する必要があったとしても、セルフアライン形成領域内のセルフアラインマスク膜に悪影響が及ぼされることなく、さらにセルフアライン形成領域に対して複数回に分けて接続配線を埋込み形成する必要をなくす。
【解決手段】 領域ＣＢ２に対して第１のコンタクトホール１６を形成した後、フォトレジスト３８、塗布型酸化膜３９、フォトレジスト４０の３層構造の多層レジスト構造４１を形成し、第５のシリコン酸化膜２３の上部に穴部２４および２５を形成する。 （もっと読む）

一実施形態では、ナノクラスタ電荷蓄積デバイスを形成する方法が提供される。半導体装置（１０）の第１の領域（２６および３０）が１つまたは複数の非電荷蓄積デバイスを配置するために特定される。この半導体装置の第２の領域（２８）が１つまたは複数の電荷蓄積デバイスを配置するために特定される。この１つまたは複数の非電荷蓄積デバイスのゲート絶縁体として使用されるゲート酸化物（２２）がこの半導体装置の第１の領域（２６および３０）中に形成され、引き続きナノクラスタ電荷蓄積層がこの半導体装置の第２の領域（２８）中に形成される。
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