膜スタックを設け、複数のドライ・エッチング・プロセスを用いてこの膜スタック中にフィーチャを形成するための方法およびシステムが記載される。膜スタック中に形成されたフィーチャは、約２５ｎｍ以下の限界寸法を有するゲート構造を含み得る。この限界寸法は、４つのマスク層を用いてポリシリコン層中に形成できる。
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【課題】 複数のコントロールゲート電極間のショートが抑制された半導体装置を提供する。
【解決手段】 半導体装置の製造方法は、アシストゲート電極３および窒化シリコン膜４を形成する工程と、アシストゲート電極３および窒化シリコン膜４の側壁上にアシストゲート電極３および窒化シリコン膜４よりも上方に突出するサイドウォール絶縁膜７を形成する工程と、サイドウォール絶縁膜７上にフローティングゲート電極８となるポリシリコン層を形成する工程と、半導体基板１の主表面に向かって厚みが徐々に増加するように窒化シリコン膜４より上方にサイドウォール絶縁膜７を残存させながらサイドウォール絶縁膜７をエッチングする工程と、窒化シリコン膜４よりも上方に位置する部分に残存したサイドウォール絶縁膜７を除去する工程と、フローティングゲート電極８上にＯＮＯ膜９およびコントロールゲート電極１０を形成する工程とを備える。 （もっと読む）

【課題】 プラズマ処理によりシリコン表面に形成される、ＳｉＣを含む変質層を、シリコン表面の侵食を最小限に抑止しながら除去する。
【解決手段】 前記変質層を、酸素ラジカルに、前記半導体表面のＳｉ原子に結合してＳｉ原子と酸素原子との間の二重結合の形成を阻害するような元素の活性種を添加して改質し、形成された改質層をウェットエッチングにより除去する。 （もっと読む）

【課題】半導体装装置を構成する半導体素子の微細化にともない、電極の間の距離も縮小され、電極の間に設ける層間絶縁膜の中にボイドが発生していた。このボイドは、半導体装置の信頼性を悪化するため、大きな問題であった。
【解決手段】半導体基板１１の上部に絶縁膜２１を設け、この上部に第１の導電性材料１４と第２の導電性材料１５とを積層して設ける。絶縁性を有する被服層１６を第1の導電性材料１４の側端部に設け、これらにより電極１０を構成する。第２の導電性材料１５の側端部は、第１の導電性材料１４の側端部より内側に設け、第１の導電性材料１４と第２の導電性材料１５とが接する面積は、第１の導電性材料１４の上面部の面積よりも小さい。 （もっと読む）

ドープされた半導体基板を与えることと、ｐｎ接合部を画定するべく基板に第二ドーパントを導入することと、ｐｎ接合部に対応する容量を低減するべくｐｎ接合部付近の基板中に中性化種を導入することとを含む、半導体系デバイスを製造するための方法である。半導体系デバイスは、第一および第二ドーパントを有する半導体基板と、中性化種とを含む。第一および第二ドーパントはｐｎ接合部を画定し、中性化種は、ｐｎ接合部に対応する容量を低減するべくｐｎ接合部付近の第一ドーパントの一部を中性化する。 （もっと読む）

【課題】直接トンネル電流が流れる程度に薄膜化されたゲート絶縁膜におけるゲート電極からのドーパント原子の基板への拡散を防止すると共に、ゲートリーク電流を低減できるようにする。
【解決手段】第１の素子形成領域５１及び第２の素子形成領域５２に区画された半導体基板１１上に、酸化膜からなる第１のゲート絶縁膜１３Ａを形成する。次に、第１のゲート絶縁膜１３Ａの第２の素子形成領域５２に含まれる部分を除去し、半導体基板１１に対して酸窒化性雰囲気で熱処理を行なうことにより、第２の素子形成領域５２上に膜厚が第１のゲート絶縁膜１３Ａよりも小さい酸窒化膜からなる第２のゲート絶縁膜１５Ｂを形成する。次に、第１のゲート絶縁膜１３Ｂ及び第２のゲート絶縁膜１５Ｂを窒素プラズマに暴露することにより、窒素原子をさらに導入された第１のゲート絶縁膜１３Ｃ及び第２のゲート絶縁膜１５Ｃを形成する。 （もっと読む）

調整可能耐エッチング性反射防止（ＴＥＲＡ：ｔｕｎａｂｌｅ ｅｔｃｈ ｒｅｓｉｓｔａｎｔ ａｎｔｉ−ｒｅｆｌｅｃｔｉｖｅ）コーティングをエッチングするための方法およびシステムが記載される。ＴＥＲＡコーティングは、例えば、リソグラフィ構造を補完するためのハード・マスクまたは反射防止コーティングとして利用できる。ＴＥＲＡコーティングは、構造式Ｒ：Ｃ：Ｈ：Ｘを有することができ、式中、Ｒは、Ｓｉ、Ｇｅ、Ｂ、Ｓｎ、Ｆｅ、Ｔｉ、およびそれらの組み合わせのうちの少なくとも１つを含む群から選ばれ、Ｘは、存在しないかまたはＯ、Ｎ、Ｓ、およびＦのうちの１つ以上を含む群から選ばれる。膜スタック中の構造の形成の間、パターンが、ＳＦ_６ベースのエッチング化学的性質を有するドライ・プラズマ・エッチングを用いてＴＥＲＡコーティングに転写される。 （もっと読む）

【課題】素子サイズの削減が可能な半導体装置を提供すること。
【解決手段】Ｎ^＋型炭化珪素から構成される基板領域１上に形成した炭化珪素半導体基体内において、Ｎ⁻型のドレイン領域２がＰ型のベース領域３を介してＮ^＋型のソース領域４と接し、ドレイン領域２およびソース領域４に絶縁膜５を介して接するゲート電極６と、ドレイン領域２に基板領域１を介して接続するドレイン電極８と、ソース領域４に接続するソース電極７とが設けられ、ソース電極４に接続されドレイン領域２とショットキー接合１００を形成するショットキー接合領域９が設けられ、ソース電極７からベース領域３を介してドレイン領域２に流れる電流を阻止するショットキー接合１２０がソース電極７とベース領域３との間に設けられていることを特徴とする半導体装置を構成する。 （もっと読む）

【課題】ボディコンタクトを有するＳＯＩデバイスにおいて、ボディコンタクトとボディ領域との間に所望の抵抗値を持たせると共に、当該抵抗値のばらつきを抑制する。
【解決手段】ＳＯＩ層３におけるコンタクト６１との接続部分（即ち、素子分離絶縁膜４１の下）に、不純物濃度の高いＰ⁺領域を形成せずに、ＳＯＩ層３とボディコンタクト６１とをショットキー接合させる。また、ボディコンタクト６１の表面にはバリアメタル６１ａが形成されており、ボディコンタクト６１とＳＯＩ層３との間に、バリアメタル６１ａとＳＯＩ層３とが反応したシリサイド７０が形成される。 （もっと読む）

【課題】 工程の増加を招くことなく、Ｓｉ上に高温安定性の高いＮｉシリサイドを短時間で形成することができ、トランジスタ特性向上に寄与する。
【解決手段】 シリコン基板上にＮｉ膜を形成した後、最終アニール温度ＴＨを８００℃としたアニール処理を施してＮｉシリサイド膜を形成する方法であって、アニール温度をステップ的に変えることのできるアニール装置を用い、基板を４００℃近傍の第１のステップ温度まで昇温した後にこの温度で一定時間アニールし、次いで基板を６００℃近傍の第２のステップ温度まで昇温した後にこの温度で一定時間アニールし、次いで基板を７００℃近傍の第３のステップ温度まで昇温した後にこの温度で一定時間アニールし、次いで７００℃近傍の温度から８００℃までは、アニール温度を５０℃以内でステップ的に上げると共に各ステップで一定時間アニールする。 （もっと読む）

【課題】 側壁絶縁膜の形成などのプロセスにおけるチャージングによるダメージを抑制する。
【解決手段】 不揮発性半導体記憶装置のメモリセルアレイ形成領域に複数のワード線を形成するための第１の導電膜と半導体装置形成領域に第２の導電膜を形成する。次に、第１のドライエッチングによってメモリセルアレイ形成領域におけるワード線が互いに離間して配置されるように、第１の導電膜に開口部を形成した後、開口部にワード線の側壁絶縁膜を形成する。次に、ウェットエッチングによって側壁絶縁膜におけるワード線の端部近傍領域に存在する部分を除去する。次に、第２のドライエッチングによって第１の導電膜におけるワード線の端部近傍領域に存在する部分を除去する。第１の導電膜における開口部の形成は、第１の導電膜における開口部形成後の残存部分が、メモリセルアレイ形成領域の外部領域に位置する半導体基板中の活性領域上にて、活性領域と電気的に接続されるように形成された第２の導電膜と接続されるように行なわれる。 （もっと読む）

一実施形態では、半導体デバイス（１０）の形成方法が示される。半導体基板（１１）は、第１の部分（１４または１６）および第２の部分（１８または２０）を有する。第１の誘電体層（２４または２６）は半導体基板の第１の部分の上に形成され、第２の誘電体層（３０）は半導体基板の第２の部分の上に形成される。ポリシリコンなどのシリコンを含み得るキャップ（２８）は第１の誘電体層の上に形成される。第１の電極層（４０）はキャップの上に形成され、第２の電極層（３２，３６または４０）は第２の誘電体の上に形成される。
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【課題】 高融点金属とシリコン基板中のシリコンとを熱処理により反応させてシリサイド層を形成する際のシリコン基板の温度を非破壊の測定方法により正確に評価する。
【解決手段】 シリコン基板１０１の上に高融点金属膜１０７を形成した後、非破壊測定方法を用いて高融点金属膜１０７の膜厚を測定する。高融点金属膜１０７が形成されたシリコン基板１０１に対して熱処理を行なって、シリコン基板１０１の上にシリサイド膜１０８を形成する。第２の非破壊測定方法を用いてシリサイド膜１０８の膜厚を測定した後、高融点金属膜１０７の測定膜厚と、シリサイド膜１０８の測定膜厚とに基づいて、熱処理中のシリコン基板１０１の温度を算出する。 （もっと読む）

【課題】低電気抵抗化および高信頼性化可能なコンタクトを備え、高速伝送が可能で信頼性の高い半導体装置およびその製造方法を提供する。
【解決手段】 コンタクト２０、２３を、ＣＶＤ法を用いて、シリサイド膜１９、２２、シリコン窒化膜１５ａおよび第１層間絶縁膜１５ｂの内壁に接する表面に、表面からコンタクト内部方向への距離に応じて窒素含有量が減少する組成勾配を有する窒化タングステン部２４を形成し、その内側にタングステンが充填されたタングステン部２５を形成する。窒化タングステン部２４とタングステン部２５との界面の酸化や汚染を防止する。 （もっと読む）

【課題】裏面電極工程のウェハの反りを抑制して、ウェハの割れやキズの発生率を低下させることで、良好なデバイス特性と低コスト化を達成できる半導体装置の製造方法を提供する。
【解決手段】図１（ｄ）の工程において、１００μｍ厚みのウェハ１のｐ型コレクタ層４上に、アルミニウム（Ａｌ）膜５ａ、チタン（Ｔｉ）膜５ｂ、ニッケル（Ｎｉ）膜５ｃ、金（Ａｕ）膜５ｄなどの金属膜を組合わせて裏面電極５をスパッタ法を用いて形成する場合に、ウェハ１の温度を１１０℃から１５０℃とすることで、ウェハ１の反り量を４ｍｍ程度に抑制できて、ウェハ１の割れやキズの不良率が低減し、良好なデバイス特性と低コスト化を図ることができる。 （もっと読む）

【課題】リーク電流を低減することができる半導体装置及びその製造方法を提供すること
【解決手段】半導体装置１ａは、素子分離領域ＲＸによって囲まれた素子領域ＲＹを有する基板１０と、その素子領域ＲＹ中に形成されたソース／ドレイン６１、６２と、そのソース／ドレイン６１、６２間の領域の上にゲート絶縁膜３０を介して形成された第１ゲート電極４１と、素子領域ＲＹと素子分離領域ＲＸの境界Ｂの少なくとも一部を覆うように、ゲート絶縁膜３０上に形成された第２ゲート電極４２とを備える。第１ゲート電極４１と第２ゲート電極４２は分離している。 （もっと読む）

【課題】同一の半導体基板上に、２種類以上のゲート絶縁膜及びゲート電極を有するＭＩＳ型トランジスタを備えた半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１１の第１のＮＭＩＳトランジスタ形成領域AreaAには、ハフニウム酸化膜のような金属酸化膜からなるゲート絶縁膜２１ａとタングステン膜のような金属膜からなるゲート電極２２ａを有する第１のＮＭＩＳトランジスタを形成する。また、半導体基板１１の第２のＮＭＩＳトランジスタ形成領域AreaCには、シリコン酸化膜からなるゲート絶縁膜１３とポリシリコン膜のような半導体材料からなるゲート電極１４ｃを有する第２のＮＭＩＳトランジスタを形成する。ゲート電極２２ａは、ゲート電極１４ｃと同時に形成した第１のダミーゲート電極１４ａを除去して設けられたゲート電極形成用開口２０ａ内に金属膜を埋め込んで形成されたダマシン構造を有する。 （もっと読む）

【課題】 原子レベルで平坦な界面をもって基板上に堆積され、しかも低抵抗のシリサイド層を有する半導体装置を提供する。
【解決手段】 素子分離領域を有する半導体基板と、前記半導体基板に形成された拡散領域と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記拡散領域上に形成されたシリサイド層（３）とを具備するＭＩＳトランジスタを含む半導体装置である。前記シリサイド層は、前記半導体基板との界面にＥｒ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｔｍ、Ｙｂ、Ｌｕ、およびＰｔからなる群から選択される少なくとも１種の金属のシリサイドからなる界面層（５）を有することを特徴とする。 （もっと読む）

【課題】 高い信頼性を有する半導体素子を提供する。
【解決手段】
ドリフト領域１１の表面領域にはベース領域１３が形成され、ベース領域１３の表面領域にはソース電極１４が形成され、ドリフト領域１１上には、酸化膜２０、ゲート電極３０、及び、層間絶縁膜４０が形成されている。ソース領域１４、酸化膜２０、及び、層間絶縁膜４０には、層間絶縁膜４０上のソース電極５０とベース領域１３及びソース領域１４とを接続するためのソース開孔５０ａが形成されている。酸化膜２０は、ゲート電極３０下の厚い第１酸化膜と、ソース開孔５０ａの外縁から延伸する薄い第２酸化膜と、第１酸化膜と第２酸化膜との間に配置され、第１酸化膜と第２酸化膜との中間の厚さを有する第３酸化膜と、から構成される。これにより、酸化膜２０の厚さは、ソース開孔５０ａの外縁からゲート電極３０に向かって階段状に増加する。 （もっと読む）

【課題】フィールド分離マスに隣接する領域にコンタクト用開口を形成する半導体製造方法を提供する。
【解決手段】トレンチ形成・埋め込み法によって半導体基板の中にフィールド分離マスを形成し、該フィールド分離マスに隣接した基板上に基板マスキング層を形成する工程であって、前記フィールド分離マスの上面はエッチングストップキャップによって覆われ、その側壁は前記マスキング層によって覆われる工程と、前記分離マス側壁の少なくとも一部を露出するために、分離マスから分けて前記基板マスキング層を除去する工程と、露出した分離マス側壁上にエッチングストップカバーを形成する工程と、前記分離マス及び該分離マスに隣接する基板領域上に絶縁層を形成する工程と、前記分離マスエッチングストップキャップ及びカバーに対して選択的に、前記分離マスに隣接する前記絶縁層を貫通するコンタクト用開口をエッチング開口する工程とからなる、フィールド分離マスに隣接する領域にコンタクト用開口を形成する半導体製造方法。 （もっと読む）