【課題】 単層電極構造の電荷転送電極を形成するに際し、第２層導電性膜の平坦化工程に起因する膜減りを防止し、均一な膜厚の電荷転送電極を形成することにより電荷転送効率の改善を図る。
【解決手段】 ゲート酸化膜の形成された半導体基板表面に、第１の電極を構成する第１層導電性膜のパターンを形成する工程と、前記第１の電極の少なくとも側壁に電極間絶縁膜となる絶縁膜を形成する工程と、前記第１の電極および前記電極間絶縁膜の形成された前記半導体基板表面に第２の電極を構成する第２層導電性膜を形成する工程と、少なくとも前記第１の電極上の前記第２層導電性膜を除去し、平坦化する工程とを含み、前記平坦化する工程に先立ち、前記第２層導電性膜の上層の一部に除去抑制層を形成する工程を含む。 （もっと読む）

【課題】ｈｉｇｈ−ｋ（高誘電率）誘電材料をエッチングするための方法及びシステム
【解決手段】本発明のある実施形態では、エッチ反応剤が、ｈｉｇｈ−ｋ層と反応したときに揮発性エッチ製品を形成するために利用される。代わりに、ｈｉｇｈ−ｋ層はパターン化されたフォトレジストまたはハードマスクに従って異方エッチングすることができ、中性原子のハイパーサーマルビームがｈｉｇｈ−ｋ層とのエッチ反応剤の反応を助けるために使用される。代わりに、中性原子のハイパーサーマルビームまたはプラズマ処理はｈｉｇｈ−ｋ層を修正し、その後、該修正されたｈｉｇｈ−ｋ層と反応するエッチ反応剤を活用して該修正されたｈｉｇｈ−ｋ層をエッチングするために使用することができる。 （もっと読む）

【課題】 寄生容量の増加を抑制しつつ、所望のゲート耐圧を有するパワーＭＩＳＦＥＴを製造できる技術を提供する。
【解決手段】 基板上に多結晶シリコン膜を堆積し、その多結晶シリコン膜で溝部７、８を埋め込んだ後、その多結晶シリコン膜をパターニングすることにより、活性セル領域においては溝部７内にてゲート電極１１を形成し、ゲート配線領域においては溝部８内を埋め込み、一部が溝部８内から連続して溝部８の外部に延在し、ゲート電極１１と電気的に接続するゲート引き出し電極１２を形成し、溝部８外のゲート引き出し電極１２には、ゲート引き出し電極１２の端部から延在するスリット１４を形成する。その後、基板上に酸化シリコン膜１９およびＢＰＳＧ膜２０を堆積する。 （もっと読む）

【課題】 シリコンゲルマニウム犠牲層を使用して半導体素子の微細パターンを形成する方法、及びそれを用いた自己整列コンタクトを形成する方法を提供する。
【解決手段】 基板上に導電性物質膜、ハードマスク膜及び側壁スペーサを含む導電ライン構造物を形成し、基板の全面に少なくとも導電ライン構造物の高さと同じであるか、またはそれ以上の高さにシリコンゲルマニウム（Ｓｉ_１−ＸＧｅ_Ｘ）犠牲層を形成し、犠牲層上にコンタクトホールを限定するフォトレジストパターンを形成した後、犠牲層を乾式エッチングすることで基板を露出させるコンタクトホールを形成し、ポリシリコンを使用してコンタクトホールを埋め込む複数のコンタクトを形成した後に残留する犠牲層を湿式エッチングした後、その領域にシリコン酸化物を満たして第１層間絶縁層を形成する半導体素子の自己整列コンタクトの形成方法。 （もっと読む）

【課題】 第１層配線と、拡散層あるいはゲート電極との層間容量を抑えつつ、拡散層あるいはゲート電極に確実に接続するコンタクトプラグを形成する。
【解決手段】 基板上方に形成されたゲート電極と、ゲート電極の両側に形成された拡散層とを有する半導体装置において、一端において、ゲート電極の上面に接し、かつ、他端が、ゲート電極上面よりも、基板に近い位置に伸びる導電体膜を形成する。そして、基板上に、ゲート電極と、導電体膜とを埋め込む層間絶縁膜を形成し、この層間絶縁膜を貫通し、導電体膜の、ゲート電極上面よりも基板に近い位置において、導電体膜に接続する第プラグを形成する。 （もっと読む）

【課題】セルの周辺領域における線状パターンのＣＤを減少させることができる半導体素子の製造方法を提供する。
【解決手段】セル領域及び周辺領域が画定された基板２００上にシリコン窒化膜２０１Ａを形成する工程、シリコン窒化膜上に反射防止膜としてシリコン酸窒化膜２０２Ａを形成する工程、セル領域では最終パターンの線幅Ｗ１Ａより広い幅Ｗ１を有し、周辺領域ではパターンの崩れの発生を抑える最小の線幅Ｗ２を有するようにシリコン酸窒化膜上にフォトレジストパターン２０３を形成する工程、フォトレジストパターンをエッチングマスクとしてシリコン酸窒化膜とシリコン窒化膜とをエッチングする処理を、残留するシリコン酸窒化膜２０２Ｂとシリコン窒化膜２０１Ｂとの線幅Ｗ１Ａ，Ｗ２Ｂがフォトレジストパターンの線幅Ｗ１，Ｗ２に比べて狭くなるまで行う工程、及び残留するシリコン窒化膜を過度エッチングする工程を含む。 （もっと読む）

【課題】デュアルゲート構造を有するＭＩＳ型トランジスタにおいて、デュアルゲートにおけるシリサイド部分の断線に起因する遅延の劣化を防止して、動作不良を防止できるようにする。
【解決手段】 半導体装置は、上部がシリサイド化されたゲート電極２２を有するＰ型ＭＯＳトランジスタ１００及びＮ型ＭＯＳトランジスタ２００を備え、ゲート電極２２におけるＰ型ＭＯＳトランジスタ１００部分は、Ｐ型不純物が導入されたポリシリコンを含み、そのＮ型ＭＯＳトランジスタ２００部分は、Ｎ型不純物が導入されたポリシリコンを含む。Ｐ型ＭＯＳトランジスタ１００及びＮ型ＭＯＳトランジスタ２００の互いのドレインは、シリサイド化されたポリシリコンを含む共有配線２３により接続されている。共有配線２３の線幅は、ゲート電極２２の線幅よりも大きくなるように設定されている。 （もっと読む）

【課題】 半導体集積回路において、今後のさらなるゲート電極の微細化を進める技術を提供することを課題とする。
【解決手段】 本発明は、レジストマスクをエッチングにより後退させて導電膜のエッチングを行い、ゲート配線の断面形状は上層配線とコンタクト可能な幅を有する台形とし、且つ、ゲート配線から分岐するゲート電極の断面形状を意図的に３つの内角をもつ形状、代表的には三角形状として１μｍ以下のゲート幅を実現する。本発明により、オン電流の増大が実現し、高速動作する回路（代表的にはＣＭＯＳ回路やＮＭＯＳ回路）を得ることができる。 （もっと読む）

本発明による電子装置（１００）は、第１値と第２値との間で電気的にスイッチ可能な電気抵抗率を有するメモリ材料の層（１０７）を備える。メモリ材料は相変化材料でもよい。電子装置（１００）は電子装置の第１端子（１７２）とメモリ材料の層（１０７）を電気的に接続する一組のナノワイヤ（ＮＷ）をさらに備え、それによって、第１端子からナノワイヤ（ＮＷ）及びメモリ材料の層（１０７）を介して電子装置の第２端子（２７２）への電流の伝導を可能にする。各ナノワイヤ（ＮＷ）は各々のコンタクト領域でメモリ材料の層（１０７）に電気的にコンタクトがとられる。全てのコンタクト領域ほぼ同一である。本発明による方法は、本発明による電子装置（１００）を製造するのに適している。
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ＭＯＳＦＥＴのゲートまたはＭＯＳＦＥＴのソースまたはドレイン領域は、シリコンゲルマニウムまたは多結晶シリコンゲルマニウムを含む。好ましくはニッケルシリサイドのモノシリサイドフェーズを含むニッケルゲルマノシリサイド（６２、６４）を形成すべく、ニッケルでのシリサイデーションを実行する。
ニッケルモノシリサイドによって呈される優れたシート抵抗を実質的に保持する一方、シリサイド中にゲルマニウムを含むことは、モノシリサイドフェーズが形成され得るより温度領域をより広くする。その結果、ニッケルゲルマノシリサイドは、後続のプロセスの間、ニッケルモノシリサイドよりも、より高い温度に耐えることができる。しかしながら、ニッケルモノシリサイドとほぼ同一のシート抵抗および他の有益な特性を提供する。
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【課題】 半導体装置において、セル面積の縮小化を図ることにある。
【解決手段】 半導体装置１００は、半導体基板１０と、半導体基板１０の内部に形成され、コントロールゲートとして機能する不純物領域２２と、半導体基板１０の上方に形成されたゲート絶縁層１６と、ゲート絶縁層１６の上方に、不純物領域２２とオーバーラップして形成されたフローティングゲート１８と、フローティングゲート１８の上方に形成された層間絶縁層５０と、層間絶縁層５０の上方に、フローティングゲート１８とオーバーラップして形成された遮光層５２と、を含む。遮光層５２は、不純物領域２２と電気的に接続している。 （もっと読む）

【課題】 高い開口率を得ながら十分な保持容量（Ｃｓ）を確保し、また同時に容量配線の負荷(画素書き込み電流)を時間的に分散させて実効的に低減する事により、高い表示品質をもつ液晶表示装置を提供する。
【解決手段】 ゲート電極１０６と異なる層に走査線１０２を形成し、容量配線１０７が信号線１０９と平行になるよう配置する。各画素はそれぞれ独立した容量配線１０７に誘電体を介して接続されているため隣接画素の書き込み電流による容量配線電位の変動を回避でき、良好な表示画像を得る事ができる。 （もっと読む）

【課題】 半導体装置の小型化を可能にする。
【解決手段】 基板２１上のエピタキシャル層２２に、ゲート電極３２と、ｎ^-型オフセットドレイン領域３５、ｎ型オフセットドレイン領域３９およびｎ⁺型ドレイン領域４２からなるドレイン領域と、ｎ^-型ソース領域３６およびｎ⁺型ソース領域４３からなるソース領域とを有するＬＤＭＯＳＦＥを形成するとともに、ｎ型ウエル２７上に複数のショットキ電極５２を形成してショットキ電極５２およびｎ型ウエル２７間にショットキ接合を形成することでショットキダイオード素子を形成している。複数のショットキ電極５２はプラグ６３およびアノード電極７４を介して互いに電気的に接続されている。複数のショットキ接合部の間および両側に設けられたｎ⁺型半導体領域４４は、プラグ６３およびカソード電極７３を介して互いに電気的に接続されている。 （もっと読む）

【課題】半導体装置におけるセルフアラインドコンタクトを形成する製造方法であって、基板のコアエリアとターミネーションエリアの一部分まで拡張してトレンチをエッチングで形成する方法を提供する。
【解決手段】第一の酸化物はトレンチの壁部に隣接した前記基板上に生成される。ポリシリコン層は前記コアエリアと前記ターミネーションエリアに蒸着される。このポリシリコン層は、前記コアエリアの前記トレンチの一部分にゲート領域を形成するように選択的にエッチングされる。このポリシリコン層のエッチングは、また、前記ゲートインターコネクト領域の第一部分を前記ターミネーションエリアの前記トレンチ部分に形成し、ゲートインターコネクト領域の第二部分を前記ターミネーションエリアにおける前記トレンチの外側に形成する。 （もっと読む）

【課題】 オン抵抗を低減でき、リーク電流も抑制できる半導体装置。
【解決手段】 半導体装置は、所定間隔を隔てて略平行に配置される複数のトレンチ１と、これらトレンチ１の内部に絶縁層２を介して形成される複数のソース３と、トレンチ１の上部に形成されるソース金属層４と、隣接するトレンチ１の間に形成されるｎ-半導体領域５と、トレンチ１の下部に形成されるｎ型ドリフト層６と、ｎ型ドリフト層６の下部に形成されるｎ+基板７と、ｎ+基板７の下面に形成されるドレイン金属層８とを備えている。トレンチ１内のソース３はｐ型ポリシリコンで形成されている。ソース３はソース金属層４と接触している。ｎ-半導体領域５とソース金属層４とはショットキー接合されている。 （もっと読む）

【課題】本発明は、低コストで大量生産が可能である半導体装置及びその作製方法を提供する。また、非常に膜厚の薄い集積回路を用いた半導体装置、及びその作製方法を提供する。更には、低消費電力である半導体装置及びその作製方法を提供する。
【解決手段】本発明は、絶縁表面上に半導体不揮発性記憶素子トランジスタを有し、メモリトランジスタのフローティングゲート電極が、複数の導電性粒子又は半導体粒子で形成されていることを特徴とする半導体装置である。 （もっと読む）

【課題】 不純物のプロファイルを精度よく制御することが可能な半導体装置の製造方法を提供する。
【解決手段】 半導体領域１に不純物元素のイオンを注入する工程と、半導体領域に、所定元素としてIV族の元素又は不純物元素と同一導電型であって不純物元素よりも質量数が大きい元素のイオンを注入してアモルファス状態の結晶欠陥領域５を形成する工程と、不純物元素及び所定元素が注入された領域にフラッシュランプの光を照射してアニールを行い、アモルファス状態の結晶欠陥領域の結晶欠陥を回復させるとともに不純物元素を活性化する工程と、を備え、フラッシュランプの光を照射してアニールを行う工程を、結晶欠陥領域のアモルファス状態が維持される温度で半導体領域を予め加熱した状態で行う。 （もっと読む）

【課題】剥離用物質を注入して半導体層を薄膜化すると共に、半導体デバイス部に対する剥離用物質による悪影響を排除する。
【解決手段】半導体装置Ｓの製造方法は、半導体層２０の表面に絶縁層であるゲート酸化膜４を形成する絶縁層形成工程と、半導体層２０に対し、半導体層における上記剥離用物質の移動を抑止するためのホウ素イオンを注入し、該半導体層２０に拡散抑止層３５を形成する拡散抑止層形成工程と、拡散抑止層３５のホウ素を加熱して活性化させる活性化工程と、半導体層２０に水素イオンを注入し、半導体層２０の領域のうち拡散抑止層３５を介してゲート酸化膜４と反対側の領域に剥離層３６を形成する剥離層形成工程と、半導体層２０のゲート酸化膜４側にガラス基板１８を貼り合わせる貼り合わせ工程と、半導体層２０を熱処理することにより、半導体層２０を剥離層３６に沿って分割する分割工程とを備えている。 （もっと読む）

半導体デバイス構造（１０）では、Ｎ及びＰチャネルトランジスタキャリア移動度を別々に最適化するため、二つの半導体層（１６、２０）が使用される。これを決定する導電特性は、半導体の材料の種類、結晶面、配向性及び歪みの組み合わせである。シリコンゲルマニウムの半導体材料、圧縮性歪み、（１００）の結晶面及び＜１００＞の配向性を特徴とする導電特性の場合、Ｐチャネルトランジスタ（３８）においてホール移動度が向上する。また、結晶面は（１１１）であってもよく、この場合、配向性は重要ではない。Ｎ型伝導に適した基板は、Ｐ型伝導に適した（又は最適）基板とは異なる。Ｎチャネルトランジスタ（４０）は、好ましくは、引っ張り歪み、シリコン半導体材料及び（１００）面を有する。別の半導体層（１６、２０）では、Ｎ及びＰチャネルトランジスタ（３８、４０）はいずれもキャリア移動度に対し最適化される。
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【課題】 セルトランジスタの拡散層に接続された多結晶シリコン電極と、周辺回路トランジスタの拡散層に接続された金属電極とを備え、多結晶シリコン電極が形成された拡散層の接合リーク電流が抑制され、これによって、良好な情報保持特性を有する半導体装置の製造方法を提供する。
【解決手段】 半導体装置の製造方法は、多結晶シリコン電極に接続された拡散層を有するトランジスタを形成する工程と、９８０〜１０２０℃の基板温度で熱処理する第１の高温熱処理工程（工程Ａ２）と、７００〜８５０℃の基板温度で熱処理する第１の低温熱処理工程（工程Ａ３）とをこの順に有する。 （もっと読む）