【課題】本発明は、半導体デバイスの製造方法及び半導体デバイスを含む集積回路の製造方法を提供する。
【解決手段】本発明の半導体デバイス（１００）を製造する方法は、とりわけ、基板（１１０）上にゲート構造（１２０）を形成するステップオ、及びゲート構造（１２０）の近くの基板（１１０）にソース／ドレイン領域（１９０）を形成するステップを含む。本方法は、更に、ゲート構造（１２０）及び基板（１１０）をドライエッチングするステップ、及びゲート構造（１２０）及び基板（１１０）をドライエッチングするステップに続いて、ソース／ドレイン領域にフッ素を配置して、フッ化したソース／ドレインを形成するステップを含む。その後、本方法は、ゲート構造（１２０）とフッ化したソース／ドレインに金属スイサイド領域（５１０,５２０）を形成するステップを含む。 （もっと読む）

【課題】 ゲート電極材料膜形成時に形成されたゲート電極材料膜／高誘電率ゲート絶縁膜の界面における寄生低誘電率界面層を還元し、ゲート絶縁膜の薄膜化を実現する。
【解決手段】 シリコン基板１上に下部界面層４としてのシリコン酸窒化膜４を形成し、その上に高誘電率ゲート電極５としてのＨｆアルミネート膜を形成する。Ｈｆアルミネート膜５上にゲート電極材料膜７としてのポリシリコン膜をＬＰＣＶＤ法により５７０℃以上の温度で形成する。その後、ゲートドーパント９を注入する前に、９５０℃以上１０５０℃未満の温度で熱処理（ＰＧＡ処理）８を行う。 （もっと読む）

【課題】 ゲート容量が小さく、短チャネル効果が抑制された薄膜トランジスタ（ＴＦＴ）を作製する。またゲート配線の配線抵抗を減少させ、回路面積の減少とＴＦＴの高速駆動を可能にする。
【解決手段】 ゲート電極を二層にし、下層の幅を上層よりも小さくすることにより、ゲート電極と半導体膜からなる活性層の重なる面積が小さくなる。これによりゲート容量を減少させ、短チャネル効果を抑制することができるので、ＴＦＴを高速駆動させることが可能である。また、ゲート電極と配線を一体形成せず別々に形成することによって、ＴＦＴによって構成される回路面積も縮小でき、高速化に寄与できる。 （もっと読む）

【課題】光近接効果に起因するトランジスタのゲート長ばらつきを抑制しうる半導体装置を提供する。
【解決手段】半導体装置は、Ｐ型拡散領域，Ｎ型拡散領域及び素子分離領域に跨って形成され、拡散領域上に位置するゲート電極部Ｇ２１ａ〜Ｇ２１ｃと、素子分離領域上に位置するゲート配線部Ｇ２２ａ〜Ｇ２２ｃとを有する複数のゲートポリシリコン膜Ｇ２０ａ〜Ｇ２０ｃを備えている。そして、層間絶縁膜を貫通して、ゲート配線部Ｇ２２ａ〜Ｇ２２ｃに接続されるゲートコンタクトＣ２３ａ〜Ｃ２３ｃと、各ゲートコンタクトＣ２３ａ〜Ｃ２３ｃに接続される配線Ｍ２１とが設けられている。ゲートコンタクトＣ２３ａ〜Ｃ１３ｃの径Ｒは、ゲートポリシリコン膜Ｇ２０のゲート長Ｌよりも大きい。 （もっと読む）

【課題】 単層電極構造の電荷転送電極を形成するに際し、平坦化工程におけるアクティブ領域の膜減りを防止し、均一な膜厚の配線を形成することにより配線抵抗のばらつきを低減する。
【解決手段】 固体撮像素子の製造方法において、ゲート酸化膜の形成された半導体基板表面に、第１の電極、前記光電変換部および前記周辺回路部の第１層配線を構成する第１層導電性膜のパターンを形成する工程と、前記第１の電極の少なくとも側壁に電極間絶縁膜となる絶縁膜を形成する工程と、前記第１の電極および前記電極間絶縁膜の形成された前記半導体基板表面に第２の電極を構成する第２層導電性膜を形成する工程と、前記第１の電極上に突出する前記第２層導電性膜の突出部を除去し、表面を平坦化する工程と、前記アクティブ領域の前記第２層導電性膜をパターニングする工程とを含み、前記平坦化する工程に先立ち、アクティブ領域に除去抑制層を形成する工程を含む。 （もっと読む）

【課題】絶縁ゲート型電界効果トランジスタの製造方法において、ゲート−ドレイン間の絶縁不良を増やすことなく、より短時間に効率的にトレンチ埋め込み絶縁膜を形成することのできる絶縁ゲート型電界効果トランジスタの製造方法を提供すること。
【解決手段】第一ＴＥＯＳ酸化膜を前記トレンチ間に凹部が残る厚さに堆積してアニール処理をすることにより前記トレンチ間に第一絶縁膜を形成する工程と、該第一絶縁膜上に第二ＴＥＯＳ酸化膜からなる第二絶縁膜を形成する工程とから前記トレンチ内に埋め込まれる絶縁膜を形成する絶縁ゲート型電界効果トランジスタの製造方法とする。 （もっと読む）

【課題】高融点金属シリサイド膜を適切に形成することができる高融点金属シリサイド膜の製造方法を提供すること。
【解決手段】本発明の高融点金属シリサイド膜の製造方法は、シリコンを含む半導体基板１上に高融点金属膜９を形成する工程と、形成された高融点金属膜９の表面を非晶質化する工程と、非晶質化された高融点金属膜１０上に窒化チタン膜１１を形成する工程と、得られた基板を熱処理することにより高融点金属シリサイド膜１２を形成する工程を備える。 （もっと読む）

電子デバイスを形成する際、半導体層を予めドープして、ドーパント分布アニールをゲート画定前に行う。場合によっては、ゲートは金属から形成されている。したがって、続いて形成される浅いソースおよびドレインは、ゲートアニールステップの影響を受けない。
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【課題】面積当たりに占めるゲート数の割合が大きい密パターンの領域と面積当たりに占めるゲート数の割合が小さい疎パターンの領域とが混在する場合において、１つのマスクを用いて低消費電力に優れた半導体集積回路装置と高速動作に優れた半導体集積回路装置とを作り分けること。
【解決手段】図１（イ）：写真製版に使用するマスクの作成時に、高速動作や低消費に効く周辺回路部領域（１）を意図的にパターンが疎（２Ａ＜Ｂ）となるように形成し、パターンを密（２Ａ≧Ｂ）にするメモリ部領域（２）と区別する。図１（ロ）：絶縁膜５のマスクエッチにおいて、Ｏ₂（酸素）などのエッチング条件を変更する。これによって、パターンが密（２Ａ≧Ｂ）になっているメモリ部領域（２）とパターンが疎（２Ａ＜Ｂ）になっている周辺回路部領域（１）とでＣＤシフト量が別々に変更される。 （もっと読む）

【課題】シリサイド化金属ゲートと、シリサイド化ソース領域およびドレイン領域とを備える進歩したゲート構造物と、同ゲート構造物を製造する方法と、を提供する。
【解決手段】シリサイド化金属ゲートと、シリサイド化金属ゲートに接するシリサイド化ソース領域およびドレイン領域とを備える進歩したゲート構造物を提供する。詳しくは、広義に、第一の厚さを有する第一のシリサイド金属のシリサイド化金属ゲートと、隣接する第二の厚さを有する第二の金属のシリサイド化ソース領域およびドレイン領域とを含み、第二の厚さは第一の厚さより薄く、シリサイド化ソース領域およびドレイン領域は少なくともシリサイド化金属ゲートを含むゲート領域の端に位置合わせした半導体構造物を提供する。さらに、シリサイド化金属ゲートと、シリサイド化金属ゲートに接するシリサイド化ソース領域およびドレイン領域とを備える進歩したゲート構造物を製造する方法も提供する。 （もっと読む）

【課題】 特開２００３−８６５６８号公報のような従来の方法では、マスクにおいて重要な、垂直性に乏しく、更に疎密部の寸法差も大きくなるという課題があった。
【解決手段】 本発明は上記課題を克服したもので、ＳｉＮ膜１０３のエッチングにおいてマスク選択性を有し、垂直形状を得ることが可能であり、かつ疎密部での寸法差を抑えた新規なプロセスを提供するものである。 （もっと読む）

相異なるゲート誘電体を有するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを具備する相補型金属酸化物半導体集積回路が形成され得る。相異なるゲート誘電体は、例えば、置換プロセスによって形成され得る。ゲート誘電体は、幾つか例を挙げると、材料、厚さ又は形成技術において異なる。

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【課題】 本発明は、比較的低いコストにより、比較的低いシリーズ抵抗を有するショットキダイオードを含む半導体装置及びその製造方法を提供することを目的とする。
【解決手段】 ショットキダイオードにおいて、ウェル領域の表面領域の不純物濃度はそのウェル領域の不純物濃度よりも小さく、ウェル領域の表面領域より深い、所定の深さ領域の不純物濃度はそのウェル領域の不純物濃度よりも大きく分布する、ウェル領域と同一型の不純物の濃度分布をウェル領域内に設定する。 （もっと読む）

【課題】 本発明では、工程、装置を複雑化することなく、要求される特性を有する薄膜トランジスタを作製することを目的とする。また、薄膜トランジスタの特性を精密に自由に制御することで、高い信頼性や優れた電気特性を有する半導体装置を低いコストで歩留まり良く製造することができる技術を提供することを目的とする。
【解決手段】 本発明は、薄膜トランジスタにおいて、ゲート電極層で覆われている半導体層のソース領域側かドレイン領域側の一方に、低濃度不純物領域を作製する。低濃度不純物領域は、ゲート電極層をマスクとして、半導体層表面に対し、斜めにドーピングすることによって形成される。よって、薄膜トランジスタの微細な特性の制御を行うことができる。 （もっと読む）

【課題】 安定製造が可能であり、また安価に低電圧動作、低消費電力、高速動作が可能である極薄膜ＳＯＩ基板を用いたＭＯＳ型半導体装置の製造方法を提供することを目的とする。
【解決手段】 極薄膜ＳＯＩ基板を用いたＭＯＳ型半導体装置において、ソースおよびドレイン上に薄い絶縁膜中に設けたコンタクトを介して多結晶シリコンを形成し、次に比較的厚い絶縁膜を設けコンタクトを形成し、金属配線とソースおよびドレインの電気的接合は多結晶シリコンを介して行うようにした。 （もっと読む）

【課題】少ない工程数で大面積基板に微細な形状を有する配線を形成する方法、及びそれにより形成された配線基板を提供する。また、少ない工程数及び原料の削減により、コスト削減及びスループットの向上が可能であり、かつ微細構造の半導体素子を有する半導体装置、及びその作製方法を提供する。
【解決手段】金属粒子と有機樹脂とで形成される組成物１０２をインクジェット法で基板１０１上に描画し、それにレーザ光１０３を照射し、金属粒子の一部を焼成して、配線、電極等に代表される導電層１０５を基板上に形成することを特徴とする。また、上記焼成された導電層を配線又は電極として有する半導体装置を形成することを特徴とする。 （もっと読む）

【課題】 サイドウォールの酸化膜・シリコン界面の窒化による界面準位の発生を抑制することにより、トランジスタの性能劣化を防止する。
【解決手段】 基板１０１上に形成されたゲート電極１０４と、ゲート電極１０４の側壁に形成された第１のサイドウォールである酸化膜１０５と第２のサイドウォールである窒化膜１０６と、ゲート電極１０４の側方に位置する基板１０１の領域の中に形成された低濃度不純物拡散領域１０７と高濃度不純物拡散領域１０９とを備え、第１のサイドウォールである酸化膜１０５と低濃度不純物拡散領域１０７との界面における窒素濃度が１×１０²⁰ｃｍ^-3以下である。これにより低濃度不純物拡散領域１０７と第１のサイドウォールである酸化膜１０５の界面における界面準位の発生量が少なくなり、界面準位による低濃度不純物拡散領域への空乏層の形成を抑制し、トランジスタ性能の劣化を防止する。 （もっと読む）

基板（１１０）、絶縁層（１２０）、フィン（２１０）、およびゲート（５１０）を含む、ダブルゲート半導体デバイス（１００）である。絶縁層（１２０）は基板（１１０）上に形成され、ゲート（５１０）は絶縁層（１２０）上に形成される。フィン（２１０）は、複数の側表面、上表面、および下表面を有する。フィン（２１０）の下表面、および側表面の少なくとも一部は、ゲート（５１０）に囲まれている。フィン（２１０）を取り囲んでいるゲート材料（５１０）は、半導体デバイス（１００）のチャネル領域においてＵ字型の断面を有している。
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【課題】ゲルマニウムの拡散を防止する層を設けることで、シリコン・ゲルマニウム層中のゲルマニウムが必要以上に拡散するのを防止することを可能とする。
【解決手段】ゲート電極１１５にシリコン・ゲルマニウム層１３２を有するＰチャネルトランジスタとゲート電極１１４にシリコン・ゲルマニウム層１３２を有するＮチャネルトランジスタとを備えた半導体装置であって、前記ゲート電極は、前記シリコン・ゲルマニウム層１３２と、前記各シリコン・ゲルマニウム層上に形成したシリコン層１３３との積層構造からなり、前記各シリコン層１３３中にゲルマニウムの拡散を防止する拡散防止層１３４が形成されているものである。 （もっと読む）

【課題】 写真製版処理で解像可能な寸法より小さな寸法の積層物を半導体基板上に形成できる半導体装置の製造方法を提供する。
【解決手段】 この半導体装置の製造方法は、半導体基板３上に写真製版処理により所定の横幅Ｗ２の積層物１１ａを形成する工程と、積層物１１ａ上に第１のマスク層１３を形成し、この第１のマスク層１３に、エッチングにより、積層物１１ａの前記横幅方向に直交する方向に渡って、前記積層物１１ａの前記横幅方向のその開口幅Ｗ４が第１のマスク層１３の上面から下面に向かってテーパ状に狭まった開口部１３ｄを形成する工程と、第１のマスク層１３をマスクとして積層物１１ａを開口部１３ｄの下面開口に沿って部分的にエッチング除去することにより、積層物１１ａを開口部１３ｄの下面開口に沿って分割積層物１１に分割する工程とを含む。 （もっと読む）