半導体装置およびその製造方法
【課題】ゲルマニウムの拡散を防止する層を設けることで、シリコン・ゲルマニウム層中のゲルマニウムが必要以上に拡散するのを防止することを可能とする。
【解決手段】ゲート電極１１５にシリコン・ゲルマニウム層１３２を有するＰチャネルトランジスタとゲート電極１１４にシリコン・ゲルマニウム層１３２を有するＮチャネルトランジスタとを備えた半導体装置であって、前記ゲート電極は、前記シリコン・ゲルマニウム層１３２と、前記各シリコン・ゲルマニウム層上に形成したシリコン層１３３との積層構造からなり、前記各シリコン層１３３中にゲルマニウムの拡散を防止する拡散防止層１３４が形成されているものである。
【解決手段】ゲート電極１１５にシリコン・ゲルマニウム層１３２を有するＰチャネルトランジスタとゲート電極１１４にシリコン・ゲルマニウム層１３２を有するＮチャネルトランジスタとを備えた半導体装置であって、前記ゲート電極は、前記シリコン・ゲルマニウム層１３２と、前記各シリコン・ゲルマニウム層上に形成したシリコン層１３３との積層構造からなり、前記各シリコン層１３３中にゲルマニウムの拡散を防止する拡散防止層１３４が形成されているものである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリコン・ゲルマニウム層を含む半導体装置においてシリコン・ゲルマニウム層のゲルマニウムの拡散を防止することが容易な半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
ｐチャネルＭＯＳＦＥＴ（Metal Oxide Silicon Field Effect Transistor）のゲートの空乏化を抑制する観点から、ゲート電極中のホウ素の不純物固溶限が大きいシリコン・ゲルマニウム（ＳｉＧｅ）層を用いたゲート電極構造が有望とされている（例えば、特許文献１参照。）。これは、ゲート電極中のホウ素が、より多く実効不純物として振舞うためである。
【０００３】
しかしながら、ゲート電極中のゲルマニウム（Ｇｅ）はデバイス特性に色々な影響を及ぼすため、ゲルマニウムをゲート電極中に制御性良く分布させることが課題となる。
【０００４】
従来のトランジスタ形成プロセスでは、不純物活性化のための熱工程がゲルマニウムを拡散させ、所望のプロファイルからずれるという問題があった。そこで、ゲルマニウムを含む層はゲート電極表面近傍からは遠ざけるように配置することが好ましい。この理由は、ゲルマニウムがゲート電極の表面近傍に存在すると、表面のシート抵抗を下げる金属膜（例えばシリサイド膜）を形成する際に、ゲルマニウムがシリサイド化反応の阻害要因として働き、高抵抗金属膜ができるためである。高シート抵抗の金属膜が形成されると、駆動電流の低下につながるという問題となる。
【０００５】
また、ｐチャネルＭＯＳＦＥＴのゲート空乏化を抑制する観点から、ゲート近傍のホウ素の固溶限を高めたいため、ゲート絶縁膜近傍にはホウ素の固溶限を高くできるゲルマニウムを留めておくことが好ましい。ゲート絶縁膜近傍にゲルマニウムを留めることができれば、ゲート空乏化が抑制され、反転正孔密度を高くすることができ、駆動電流も高く得られる。ゲルマニウムの拡散を防止することが以上の２点より問題となっていた。
【０００６】
また、シリコン・ゲルマニウム層中のゲルマニウムをゲート絶縁膜近傍に留める手法として、ゲート電極に用いるシリコン・ゲルマニウム層を成膜した後にアモルファスシリコンおよびアモルファスシリコン・ゲルマニウムを中間層として導入する技術が開示されている（例えば、非特許文献１参照）。この非特許文献１では、結晶構造の異なる積層構造をとるが、熱処理後に各結晶構造は変化するため、ゲート電極中のボロンやゲルマニウムの上方拡散が抑制できない点や、シリサイド反応が電極上部だけに留まらず、抑制できずに下部まで進行する、等の問題が懸念される。そこで、熱処理による積層構造の結晶構造が変化しても、不純物の拡散を抑制する技術が必要であった。
【０００７】
【特許文献１】特開２００１−３２００４５号公報
【非特許文献１】Hwa Sung Rhee, Jung Il Lee, Sang Su Kim, Geum Jung Bae, Nae-In Lee, Do Hyung Kim, Jung In Hong, Ho-Kyu Kang and Kwang Pyuk Suh 「A New Double-Layered Structure for Mass-Production-Worthy CMOSFETs with Poly-SiGe Gate」IEEE 2002 Symposium on VLSI Technology Digest of Technical Papers (2002)
【発明の開示】
【発明が解決しようとする課題】
【０００８】
解決しようとする問題点は、不純物活性化のための熱工程によりゲルマニウムが拡散して所望の不純物プロファイルからずれるため、ゲート電極表面に低抵抗化のために形成した金属膜（例えばシリサイド膜）を形成する際に高抵抗になる点や、ゲルマニウムがゲート絶縁膜から遠ざかることによりゲート空乏化を抑制することができない点である。
【課題を解決するための手段】
【０００９】
本発明の第１半導体装置は、ゲート電極にシリコン・ゲルマニウム層を有するＰチャネルトランジスタとゲート電極にシリコン・ゲルマニウム層を有するＮチャネルトランジスタとを備えた半導体装置であって、前記ゲート電極は、前記シリコン・ゲルマニウム層と、前記各シリコン・ゲルマニウム層上に形成したシリコン層との積層構造からなり、前記各シリコン層中にゲルマニウムの拡散を防止する拡散防止層が形成され、前記Ｐチャネルトランジスタのゲート電極中におけるゲルマニウム濃度プロファイルのピーク値は、前記Ｎチャネルトランジスタのゲート電極中におけるゲルマニウム濃度プロファイルのピーク値よりもゲート絶縁膜側に位置することを最も主要な特徴とする。
【００１０】
本発明の第２半導体装置は、ゲート電極にシリコン・ゲルマニウム層を有するＰチャネルトランジスタとゲート電極にシリコン・ゲルマニウム層を有するＮチャネルトランジスタとを備えた半導体装置であって、前記ゲート電極は、前記シリコン・ゲルマニウム層と、前記各シリコン・ゲルマニウム層上に形成したシリコン層との積層構造からなり、前記各シリコン層中にゲルマニウムの拡散を防止する拡散防止層が形成され、前記Ｐチャネルトランジスタのシリコン・ゲルマニウム層は前記Ｎチャネルトランジスタのシリコン・ゲルマニウム層よりも薄く形成されていることを最も主要な特徴とする。
【００１１】
本発明の半導体装置の第１製造方法は、Ｐチャネルトランジスタのゲート電極およびＮチャネルトランジスタのゲート電極にシリコン・ゲルマニウム層を有する半導体装置の製造方法において、前記各シリコン・ゲルマニウム層上にシリコン層を形成する工程と、前記シリコン層を成膜中にゲルマニウムの拡散を防止する拡散防止層を形成する工程とを備え、前記Ｐチャネルトランジスタのゲート電極中におけるゲルマニウム濃度プロファイルのピーク値を、前記Ｎチャネルトランジスタのゲート電極中におけるゲルマニウム濃度プロファイルのピーク値よりもゲート絶縁膜側に位置させることを最も主要な特徴とする。
【００１２】
本発明の半導体装置の第２製造方法は、Ｐチャネルトランジスタのゲート電極およびＮチャネルトランジスタのゲート電極にシリコン・ゲルマニウム層を有する半導体装置の製造方法において、前記各シリコン・ゲルマニウム層上にシリコン層を形成する工程と、前記シリコン層を成膜中にゲルマニウムの拡散を防止する拡散防止層を形成する工程とを備え、前記Ｐチャネルトランジスタのシリコン・ゲルマニウム層と前記拡散防止層との間に形成する前記シリコン層を、前記Ｎチャネルトランジスタのシリコン・ゲルマニウム層と前記拡散防止層との間に形成する前記シリコン層よりも薄く形成することを最も主要な特徴とする。
【発明の効果】
【００１３】
本発明の各半導体装置は、シリコン・ゲルマニウム層に近接するシリコン層中にゲルマニウムの拡散を防止する拡散防止層を形成したため、拡散防止層がシリコン・ゲルマニウム層中のゲルマニウムの拡散を防止するので、シリコン・ゲルマニウム層中のゲルマニウムがシリコン層に形成された拡散防止層よりも外側に拡散されなくなるという利点がある。例えば、シリコン・ゲルマニウム層およびシリコン・ゲルマニウム層に近接するシリコン層を、シリコン・ゲルマニウム層とシリコン層との積層構造で形成し、その積層構造をゲートに用いることにより、拡散防止層がシリコン・ゲルマニウム層中のゲルマニウムの拡散を防止するので、シリコン層の表層にゲルマニウムが拡散しなくなるという利点がある。これにより、シリコン層の表層にゲート低抵抗化のための金属層、例えば金属シリサイド層を形成することが可能になる。また拡散防止層よりシリコン・ゲルマニウム層中のゲルマニウムの拡散を防ぐことにより、シリコン・ゲルマニウム層中のゲルマニウム濃度の低下が抑制され、これによりシリコン・ゲルマニウム層の下層における不純物の固溶を高めることができるので、このような積層構造をゲートに用いることで空乏化を抑制したゲートになるという利点がある。
【００１４】
さらに、第２半導体装置では、Ｐチャネルトランジスタのシリコン・ゲルマニウム層はＮチャネルトランジスタのシリコン・ゲルマニウム層よりも薄く形成されていることから、Ｐチャネルトランジスタの拡散防止膜はゲート絶縁膜により近づけて形成されるので、ゲート絶縁膜近傍にホウ素の固溶限を高くできるゲルマニウムを留めておくことができる。このため、ゲート空乏化が抑制でき、反転正孔密度を高くすることができ、駆動電流も高く得られる。
【００１５】
本発明の半導体装置の各製造方法は、シリコン・ゲルマニウム層に近接するシリコン層を成膜中にゲルマニウムの拡散を防止する拡散防止層を形成する工程を備えたため、拡散防止層によってシリコン・ゲルマニウム層中のゲルマニウムの拡散を防止することができるようになるので、シリコン・ゲルマニウム層中のゲルマニウムがシリコン層に形成された拡散防止層よりも外側に拡散されなくなるという利点がある。例えば、シリコン・ゲルマニウム層およびシリコン・ゲルマニウム層に近接するシリコン層を、シリコン・ゲルマニウム層とシリコン層との積層構造に形成し、その積層構造をゲートに用いることにより、拡散防止層がシリコン・ゲルマニウム層中のゲルマニウムの拡散を防止するのでシリコン層の表層にゲルマニウムが拡散しなくなるという利点がある。これにより、シリコン層の表層にゲート低抵抗化のための金属層、例えば金属シリサイド層を形成することが可能になる。また拡散防止層がシリコン・ゲルマニウム層中のゲルマニウムの拡散を防ぐことにより、シリコン・ゲルマニウム層中のゲルマニウム濃度の低下が抑制され、これによりシリコン・ゲルマニウム層の下層における不純物の固溶を高めることができるので、このような積層構造をゲートに用いることにより、空乏化を抑制したゲートを構成することができるという利点がある。
【００１６】
さらに、半導体装置の第２製造方法では、シリコン・ゲルマニウム層よりゲルマニウムが拡散されるものでＰチャネルトランジスタのシリコン・ゲルマニウム層と拡散防止層との間に形成するシリコン層を、シリコン・ゲルマニウム層よりゲルマニウムが拡散されるものでＮチャネルトランジスタのシリコン・ゲルマニウム層と拡散防止層との間に形成するシリコン層よりも薄く形成するので、ゲルマニウムが拡散されて実質的にシリコン・ゲルマニウム層となるシリコン層も含めたシリコン・ゲルマニウム層は、ＮチャネルトランジスタよりもＰチャネルトランジスタのほうが薄く形成される。したがって、Ｐチャネルトランジスタの拡散防止膜をゲート絶縁膜により近づけて形成できるので、ゲート絶縁膜近傍にホウ素の固溶限を高くできるゲルマニウムを留めておくことができる。よって、ゲート空乏化が抑制でき、反転正孔密度を高くすることができ、駆動電流も高く得られるＰチャネルトランジスタを形成することができる。
【発明を実施するための最良の形態】
【００１７】
シリコン・ゲルマニウム層を有する半導体装置において、シリコン・ゲルマニウム層中のゲルマニウムが必要以上に拡散するのを防止するという目的を、例えばシリコン・ゲルマニウム層とシリコン・ゲルマニウム層に近接するシリコン層が、シリコン・ゲルマニウム層上にシリコン層を積層して形成された積層構造の場合、シリコン層を成膜中にゲルマニウムの拡散を防止する拡散防止層を形成することで実現した。
【実施例１】
【００１８】
本発明の第１半導体装置に係る一実施例を、図１の概略構成断面図によって説明する。図１では、一例として、ＰチャネルトランジスタとしてのＰＭＯＳトランジスタとＮチャネルトランジスタとしてのＮＭＯＳトランジスタとを形成したＣＭＯＳトランジスタについて説明する。
【００１９】
図１に示すように、半導体基板１１１にＰＭＯＳトランジスタの形成領域とＮＭＯＳトランジスタの形成領域とを分離する素子分離領域１１２が形成されている。上記半導体基板１１１上にはゲート絶縁膜１１３が形成されている。上記ゲート絶縁膜１１３上のＮＭＯＳトランジスタの形成領域にはゲート電極１１４が形成され、上記ゲート絶縁膜１１３上のＰＭＯＳトランジスタの形成領域にはゲート電極１１５が形成されている。上記ゲート電極１１４、１１５は、例えば下層より、シリコン・ゲルマニウム層１３２、シリコン層１３３の積層構造で形成されている。上記シリコン層１３３中には、その成膜中に形成したものでゲルマニウムの拡散を防止する拡散防止層１３４が形成されている。そのため、シリコン・ゲルマニウム層１３２中のゲルマニウムは、シリコン層１３３の下層部分には拡散され、実質的に拡散防止層１３４より下層はゲルマニウムを含むシリコン層、すなわち、シリコン・ゲルマニウム層となっている。
【００２０】
上記半導体基板１１１のＮＭＯＳトランジスタの形成領域には、ゲート電極１１４側に、上層にエクステンション領域１１６、下層にポケット領域１１８を介して、ソース・ドレイン領域１２０が形成され、他方側には上層にエクステンション領域１１７、下層にポケット領域１１９を介して、ソース・ドレイン領域１２１が形成されている。同様に、上記半導体基板１１１のＰＭＯＳトランジスタの形成領域には、ゲート電極１１５側に、上層にエクステンション領域１２２、下層にポケット領域１２４を介して、ソース・ドレイン領域１２６が形成され、他方側には上層にエクステンション領域２３、下層にポケット領域１２５を介して、ソース・ドレイン領域１２７が形成されている。
【００２１】
ここで、拡散防止層１３４の形成位置、膜厚等について、図２のゲルマニウムの濃度プロファイルを示したゲート電極の拡大断面図によって説明する。図２（１）はＰＭＯＳトランジスタのゲート電極を示し、図２（２）はＮＭＯＳトランジスタのゲート電極を示した図面である。なお、図面中のゲルマニウム（Ｇｅ）の濃度プロファイルは矢印方向に向かって濃度が高くなっている。
【００２２】
図２（１）に示すように、ＮＭＯＳトランジスタ領域では、半導体基板（シリコン基板）１１１上にゲート絶縁膜１１３、ゲート電極１１４が形成されている。このゲート電極１１４は、下層よりシリコン・ゲルマニウム層１３２、シリコン層（キャップシリコン層ともいう）１３３を積層した構造からなり、シリコン層１３３中にはゲルマニウムの拡散を防止する拡散防止層１３４が形成されている。ＮＭＯＳトランジスタの場合、リン、ヒ素のようなＮ型不純物にとっては固溶限界が低くなるゲルマニウムは、ゲート絶縁膜１１３から遠ざけることが好ましい。すなわち、ゲルマニウム濃度は図示したように、シリコン層１３３側に濃度分布のピークが位置するようにすることが好ましい。しかしながら、ＮＭＯＳトランジスタのゲート電極１１４は、通常、低抵抗化のため、シリコン層１３３の上部に金属を含む層（例えば金属シリサイド層）（図示せず）が形成される。その際、ゲルマニウムが金属シリサイド層の形成領域に存在すると、高抵抗な膜となってしまうため、ゲルマニウムをシリコン層１３３の表層近くに存在させることは好ましくない。以上の観点から、上記拡散防止層１３４は、シリコン層１３３中に設けられている。
【００２３】
一方、図２（２）に示すように、ＰＭＯＳトランジスタ領域では、半導体基板（シリコン基板）１１１上にゲート絶縁膜１１３、ゲート電極１１５が形成されている。このゲート電極１１５は、下層よりシリコン・ゲルマニウム層１３２、シリコン層（キャップシリコン層ともいう）１３３を積層した構造からなり、シリコン層１３３中にはゲルマニウムの拡散を防止する拡散防止層１３４が形成されている。ＰＭＯＳトランジスタの場合、ゲルマニウム濃度は図示したように、ゲート絶縁膜１１３側に近いシリコン・ゲルマニウム層１３２部分に濃度分布のピークが位置するようにすることが好ましい。つまり、ＰＭＯＳトランジスタのゲート電極１１５は、ホウ素が固溶されるため、ホウ素の固溶源の高いゲルマニウムをゲート絶縁膜１１３側に近づけることが好ましい。これにより、ゲートの空乏化を抑制することができる。
【００２４】
以上の観点から、拡散防止層１３４は、シリコン・ゲルマニウム層１３２上のシリコン層１３３中に設けることが好ましい。もし、拡散防止層１３４をシリコン層１３３の表層に設けた場合には、シリコン層１３３の表層に低抵抗化のための金属層（例えば金属シリサイド層）を形成することができなくなり、ゲート電極の低抵抗化が図れないという問題が発生する。また、シリコン・ゲルマニウム層１３２とシリコン層１３３との界面に設けたの場合には、ＮＭＯＳトランジスタにおいて、ゲルマニウムの濃度ピークがゲート絶縁膜１１３に近づきすぎて、リン、ヒ素等のｎ型不純物の固溶が低下するという問題が発生する。
【００２５】
上記拡散防止層１３４は、ゲルマニウムの拡散を防止する材料で形成された膜であればよく、例えば窒化膜、酸化膜、窒化酸化膜等で形成される。例えば窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜等で形成される。
【００２６】
次に、上記拡散防止層１３４の膜厚について図３に示すモデル図によって説明する。
【００２７】
図３に示すように、ゲート絶縁膜１１３の容量をＣox、ゲート空乏化によるゲート空乏容量（主にシードシリコン層として形成されるシリコン層１３１の容量。なお、このシリコン層１３１は、ソース・ドレイン領域、エクステンション領域、ポケット領域等の拡散層の活性化熱処理時にシリコン・ゲルマニウム層１３２中のゲルマニウムが拡散される。）をＣdep.、拡散防止膜の容量をＣint.とし、総容量Ｃtotalとすると、（１／Ｃtotal）＝（１／Ｃox）＋（１／Ｃdep.）＋（１／Ｃint.）となる。ここで、Ｃ∝１／Ｔ（Ｔは総膜厚）であるため、ゲート絶縁膜１１３の膜厚をＴox、ゲート空乏層の厚さをＴdep.、拡散防止膜の膜厚をＴint.とすると、Ｔtotal＝Ｔox＋Ｔdep.＋Ｔint.となる。ここで、反転電子密度増大のため、上記Ｔtotalは小さくすることが好ましい。以上の点を踏まえて、例えば現時点における先端プロセス（例えば６５ｎｍＣＭＯＳプロセス）では、総膜厚を２．５ｎｍとすると、ゲート絶縁膜１１３の膜厚は１．５ｎｍ、ゲート空乏層の厚さを０．５ｎｍとすると、拡散防止膜１３４の膜厚は０．５ｎｍとなる。したがって、例えば６５ｎｍＣＭＯＳプロセス以降の世代では、少なくとも、拡散防止膜１３４の膜厚は０．５ｎｍ以下とすることが好ましい。一方、ゲルマニウムの拡散を防止するという観点から、拡散防止膜１３４の膜厚は０．３ｎｍ以上であることが望まれる。したがって、拡散防止膜１３４の膜厚は、０．３ｎｍ以上０．５ｎｍ以下とする。
【００２８】
本発明の半導体装置１は、シリコン・ゲルマニウム層１３２に近接するシリコン層１３３中にゲルマニウムの拡散を防止する拡散防止層１３４を形成したため、拡散防止層１３４がシリコン・ゲルマニウム層１３２中のゲルマニウムの拡散を防止するので、シリコン・ゲルマニウム層１３２中のゲルマニウムがシリコン層１３３に形成された拡散防止層１３４よりも外側に拡散されなくなるという利点がある。これを利用して、上記第１シリコン層１３１とシリコン・ゲルマニウム層１３２とシリコン層１３３との積層構造をゲートに用いることにより、拡散防止層１３４がシリコン・ゲルマニウム層１３２中のゲルマニウムの拡散を防止するので、シリコン層１３３の表層にゲルマニウムが拡散しなくなるという利点がある。これにより、シリコン層１３３の表層にゲート低抵抗化のための金属層、例えば金属シリサイド層（図示せず）を形成しても高抵抗な層とはならないで、低抵抗化が可能となる。また拡散防止層１３４よりシリコン・ゲルマニウム層１３２中のゲルマニウムの拡散を防ぐことにより、シリコン・ゲルマニウム層１３２中のゲルマニウム濃度の低下が抑制され、これにより初期に導入したゲルマニウムが効率的に機能し、シリコン・ゲルマニウム層１３２の下層における不純物の固溶を高めることができるので、積層構造をゲートに用いることで空乏化を抑制したゲートになるという利点がある。
【００２９】
また、半導体装置１では、拡散防止層１３４に窒素を含む層を用いた場合には、ソース・ドレイン活性化等の高温熱処理を施した後も拡散防止層１３４は安定した構造を取る。したがって、ゲート電極１１４、１１５中のボロンの拡散抑制やシリサイド反応の抑制が熱処理後でも可能となる。前記非特許文献１に記載されているように、シリコンの結晶構造の異なる積層構造にすると、熱履歴により各層の状態が変化するために不具合が起きる。例えば、ゲート電極１１４、１１５下部からゲート電極１１４、１１５上部へボロンが拡散してしまうことを抑制できず、ゲート電極１１４、１１５中の不純物密度を低減してしまう問題点が生じるが、本発明の構造では、その拡散を抑制することができる。さらに、前記非特許文献１に開示された構造では、シリサイド反応がゲート電極上部からゲート絶縁膜界面まで進むのを抑制することができず、ゲート電極１１４、１１５の抵抗上昇やゲート絶縁膜２１３の信頼性劣化、等が問題となる。一方、本発明ではシリサイド反応を抑制でき、シート抵抗異常や信頼性劣化を抑制することができる。
【実施例２】
【００３０】
次に、本発明の第２半導体装置に係る一実施例を、図４の概略構成断面図によって説明する。図４では、一例として、ＰチャネルトランジスタとしてのＰＭＯＳトランジスタとＮチャネルトランジスタとしてのＮＭＯＳトランジスタとを形成したＣＭＯＳトランジスタについて説明する。
【００３１】
図４に示すように、半導体基板２１１にＰＭＯＳトランジスタの形成領域とＮＭＯＳトランジスタの形成領域とを分離する素子分離領域２１２が形成されている。上記半導体基板２１１上にはゲート絶縁膜２１３が形成されている。
【００３２】
上記ゲート絶縁膜２１３上のＮＭＯＳトランジスタの形成領域にはゲート電極２１４が形成され、上記ゲート絶縁膜２１３上のＰＭＯＳトランジスタの形成領域にはゲート電極２１５が形成されている。上記ゲート電極２１４、２１５は、例えば下層より、シードシリコン層２３１、シリコン・ゲルマニウム層２３２、シリコン層２３３の積層構造で形成されていて、上記シリコン層２３３には、成膜中に形成したものでゲルマニウムの拡散を防止する拡散防止層２３４が形成されている。そのため、シリコン・ゲルマニウム層２３２中のゲルマニウムは、シリコン層２３１、およびシリコン層２３３の下層部分に拡散され、実質的に拡散防止層２３４より下層はゲルマニウムを含むシリコン層、すなわち、ＮＭＯＳトランジスタの形成領域ではシリコン・ゲルマニウム層２３５となり、ＰＭＯＳトランジスタの形成領域ではシリコン・ゲルマニウム層２３７となっている。
【００３３】
また、ＰＭＯＳトランジスタの形成領域における上記シリコン・ゲルマニウム層２３７となっている部分の厚さは、ＮＭＯＳトランジスタの形成領域における上記シリコン・ゲルマニウム層２３５となっている部分の厚さより薄く形成されている。これは、拡散防止層２３４の位置によってシリコン・ゲルマニウム層中のゲルマニウム濃度の高い位置を、ＰＭＯＳトランジスタではゲート絶縁膜２１３側になるように、ＮＭＯＳトランジスタではゲート絶縁膜２１３より離れた位置になるようにするためである。
【００３４】
例えば、ＮＭＯＳトランジスタのシリコン・ゲルマニウム層２３５は、１０20／ｃｍ3〜１０21／ｃｍ3程度のゲルマニウム濃度を必要とするため、１０ｎｍ以上６０ｎｍ以下の厚さに形成され、好ましくは３０ｎｍ程度の厚さとする。なお、ＮＭＯＳトランジスタのシリコン・ゲルマニウム層２３５は、膜厚が１０ｎｍよりも薄すぎると、Ｎ型不純物の固溶限界を低くするゲルマニウムの濃度ピーク値の位置がゲート絶縁膜２１３に近づきすぎるので好ましくなくなり、６０ｎｍを超えるとシリサイド反応の際に異常反応を引き起こすので好ましくない。
【００３５】
他方、ＰＭＯＳトランジスタのシリコン・ゲルマニウム層２３７は、シリコン・ゲルマニウム層２３７中のゲルマニウム濃度の高い位置をゲート絶縁膜２１３に近づけるように形成することが望ましいので、１０ｎｍ以上３０ｎｍ以下の膜厚とすることが好ましい。なお、ＰＭＯＳトランジスタのシリコン・ゲルマニウム層２３７は、膜厚が１０ｎｍよりも薄すぎるとＰ型不純物の固溶源としての効力が低くなるので好ましくなくなり、３０ｎｍを超えると拡散防止層２３４がゲート絶縁膜２１３より離れ過ぎることになり、ゲートの空乏化を抑制することが困難になるので好ましくない。
【００３６】
上記半導体基板２１１のＮＭＯＳトランジスタの形成領域には、ゲート電極２１４側に、上層にエクステンション領域２１６、下層にポケット領域２１８を介して、ソース・ドレイン領域２２０が形成され、他方側には上層にエクステンション領域２１７、下層にポケット領域２１９を介して、ソース・ドレイン領域２２１が形成されている。同様に、上記半導体基板２１１のＰＭＯＳトランジスタの形成領域には、ゲート電極２１５側に、上層にエクステンション領域２２２、下層にポケット領域２２４を介して、ソース・ドレイン領域２２６が形成され、他方側には上層にエクステンション領域２２３、下層にポケット領域２２５を介して、ソース・ドレイン領域２２７が形成されている。
【００３７】
ここで、ゲートについて、図５のゲルマニウムの濃度プロファイルを示したゲート電極の拡大断面図によって詳細に説明する。図５（１）はＰＭＯＳトランジスタのゲート電極を示し、図５（２）はＮＭＯＳトランジスタのゲート電極を示した図面である。なお、図面中のゲルマニウム（Ｇｅ）の濃度プロファイルは矢印方向に向かって濃度が高くなっている。
【００３８】
図５（１）に示すように、ＮＭＯＳトランジスタ領域では、半導体基板（シリコン基板）２１１上にゲート絶縁膜２１３、ゲート電極２１４が形成されている。このゲート電極２１４は、下層よりシリコン・ゲルマニウム層２３５、シリコン層（キャップシリコン層ともいう）２３３を積層した構造からなり、シリコン層２３３中（シリコン・ゲルマニウム層２３５からシリコン層２３３へのゲルマニウムの拡散があるため、実質的にはシリコン・ゲルマニウム層２３５とシリコン層２３３（２３６）との間）にはゲルマニウムの拡散を防止する拡散防止層２３４が形成されている。ＮＭＯＳトランジスタの場合、リン、ヒ素のようなＮ型不純物にとっては固溶限界が低くなるゲルマニウムは、ゲート絶縁膜２１３から遠ざけることが好ましい。すなわち、ゲルマニウム濃度は図示したように、シリコン層２３６側に濃度分布のピークが位置するようにすることが好ましい。また、ＮＭＯＳトランジスタのゲート電極２１４は、通常、低抵抗化のため、シリコン層２３６の上部に金属を含む層（例えば金属シリサイド層）（図示せず）が形成される。このため、ゲルマニウムが金属シリサイド層の形成領域に存在すると、高抵抗な膜となってしまうため、ゲルマニウムをシリコン層２３６の表層近くに存在させることは好ましくない。
【００３９】
以上の観点から、上記説明したように、シリコン・ゲルマニウム層２３５は３０ｎｍ〜５０ｎｍの厚さに形成され、上記拡散防止層２３４は、シリコン・ゲルマニウム層２３５とシリコン層２３６との間に設けられている。
【００４０】
一方、図５（２）に示すように、ＰＭＯＳトランジスタ領域では、半導体基板（シリコン基板）２１１上にゲート絶縁膜２１３、ゲート電極２１５が形成されている。このゲート電極２１５は、下層よりシリコン・ゲルマニウム層２３７、シリコン層（キャップシリコン層ともいう）２３３を積層した構造からなり、シリコン層２３３中（シリコン・ゲルマニウム層２３７からシリコン層２３３へのゲルマニウムの拡散があるため、実質的にはシリコン・ゲルマニウム層２３７とシリコン層２３３（２３８）との間）にはゲルマニウムの拡散を防止する拡散防止層２３４が形成されている。ＰＭＯＳトランジスタの場合、ゲルマニウム濃度は図示したように、ゲート絶縁膜２１３側に近いシリコン・ゲルマニウム層２３７部分に濃度分布のピーク値が位置するようにすることが好ましい。つまり、ＰＭＯＳトランジスタのゲート電極２１５は、ホウ素が固溶されるため、ホウ素の固溶源の高いゲルマニウムをゲート絶縁膜２１３側に近づけることが好ましい。これにより、ゲートの空乏化を抑制することができる。
【００４１】
以上の観点から、シリコン・ゲルマニウム層２３７は薄く（例えば１０ｎｍ〜２０ｎｍの厚さ）形成され、拡散防止層２３４はシリコン層２３３中（シリコン・ゲルマニウム層２３７からシリコン層２３３へのゲルマニウムの拡散があるため、実質的にはシリコン・ゲルマニウム層２３７とシリコン層２３８との間）に設けられることが好ましい。もし、拡散防止層２３４をシリコン層２３８の表層に設けた場合には、シリコン層２３８の表層に低抵抗化のための金属層（例えば金属シリサイド層）を形成することができなくなり、ゲート電極の低抵抗化が図れないという問題が発生する。
【００４２】
上記拡散防止層２３４の膜厚は、前記図３によって説明したのと同様に０．３ｎｍ以上０．５ｎｍ以下とする。
【００４３】
上記拡散防止層２３４は、ゲルマニウムの拡散を防止する材料で形成された膜であればよく、例えば窒化膜、酸化膜、窒化酸化膜等で形成される。例えば窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜等で形成される。
【００４４】
本発明の半導体装置２は、シリコン・ゲルマニウム層２３５、２３７に近接するシリコン層２３６、２３８中にゲルマニウムの拡散を防止する拡散防止層２３４を形成したため、拡散防止層２３４がシリコン・ゲルマニウム層２３５、２３７中のゲルマニウムの拡散を防止するので、シリコン・ゲルマニウム層２３５、２３７中のゲルマニウムがシリコン層２３３中に形成された拡散防止層２３４よりも外側（図面では上方）に拡散されなくなるという利点がある。これを利用して、シリコン・ゲルマニウム層２３５、２３７とシリコン層２３６、２３８との積層構造をゲートに用いることにより、拡散防止層２３４がシリコン・ゲルマニウム層２３５、２３７中のゲルマニウムの拡散を防止するので、シリコン層２３６、２３８の表層にゲルマニウムが拡散しなくなるという利点がある。これにより、シリコン層２３６、２３８の表層にゲート低抵抗化のための金属層、例えば金属シリサイド層（図示せず）を形成しても高抵抗な層とはならないで、低抵抗化が可能となる。また拡散防止層２３４よりシリコン・ゲルマニウム層２３５、２３７中のゲルマニウムの拡散を防ぐことにより、シリコン・ゲルマニウム層２３５、２３７中のゲルマニウム濃度の低下が抑制され、これにより初期に導入したゲルマニウムが効率的に機能させることができる。
【００４５】
さらに、ＰＭＯＳトランジスタの形成領域における上記シリコン・ゲルマニウム層２３７となっている部分の厚さは、ＮＭＯＳトランジスタの形成領域における上記シリコン・ゲルマニウム層２３５となっている部分の厚さより薄く形成されている。これによって、シリコン・ゲルマニウム層２３５、２３７中のゲルマニウム濃度の位置を、ＰＭＯＳトランジスタではゲート絶縁膜２１３側に、ＮＭＯＳトランジスタではゲート絶縁膜２１３より離した位置になるようにすることができる。よって、ＰＭＯＳトランジスタでは、シリコン・ゲルマニウム層２３７の下層における不純物（特にＰ型不純物）の固溶を高めることができるのでゲートの空乏化が抑制でき、他方、ＮＭＯＳトランジスタではＮ型不純物の固溶限界を低くするゲルマニウムをゲート絶縁膜から離すことができる。
【００４６】
また、半導体装置２では、拡散防止層２３４に窒素を含む層を用いた場合には、ソース・ドレイン活性化等の高温熱処理を施した後も拡散防止層２３４は安定した構造を取る。したがって、ゲート電極２１４、２１５中のボロンの拡散抑制やシリサイド反応の抑制が熱処理後でも可能となる。前記非特許文献１に記載されているように、シリコンの結晶構造の異なる積層構造にすると、熱履歴により各層の状態が変化するために不具合が起きる。例えば、ゲート電極２１４、２１５下部からゲート電極２１４、２１５上部へボロンが拡散してしまうことを抑制できず、ゲート電極２１４、２１５中の不純物密度を低減してしまう問題点が生じるが、本発明の構造では、その拡散を抑制することができる。さらに、前記非特許文献１に開示された構造では、シリサイド反応がゲート電極上部からゲート絶縁膜界面まで進むのを抑制することができず、ゲート電極２１４、２１５の抵抗上昇やゲート絶縁膜２１３の信頼性劣化、等が問題となる。一方、本発明ではシリサイド反応を抑制でき、シート抵抗異常や信頼性劣化を抑制することができる。
【実施例３】
【００４７】
本発明の半導体装置の第１製造方法に係る一実施例を、図６〜図９の製造工程図によって説明する。図６〜図９では、一例として、前記実施例１で説明した６５ｎｍルールのＣＭＯＳＦＥＴ（Complementary Metal Oxide Semiconductor）の製造工程を示した。
【００４８】
図６（１）に示すように、半導体基板（例えばシリコン基板）１１１に、通常の素子分離プロセスによって、ＳＴＩ（Shallow Trench Isolation）の素子分離領域１１２を形成する。次いで、半導体基板１１１上にゲート絶縁膜１１３を形成する。このゲート絶縁膜１１３は、例えば窒化酸化シリコン（ＳｉＯＮ）組成にて例えば１ｎｍの厚さに形成する。
【００４９】
次に、図６（２）に示すように、化学的気相成長（ＣＶＤ：Chemical Vapor Deposition）法によって、上記ゲート絶縁膜１１３上にシードシリコン層１３１を形成する。このシードシリコン層１３１は、後に説明するシリコン・ゲルマニウム層を形成する際のシード層となるもので、例えば２ｎｍの厚さに形成する。次いで、シリコン・ゲルマニウム層１３２を形成する。このシリコン・ゲルマニウム層１３２は、例えばゲルマニウム濃度が３０％となるように成膜し、その厚さは例えば２０ｎｍとした。
【００５０】
次に、図６（３）に示すように、シリコン・ゲルマニウム層１３２上に、シリコン層１３３の下層部分を形成する。上記シリコン層１３３の下層部分は、例えばアモルファスシリコン（α―Ｓｉ）を５０ｎｍの厚さに成膜する。
【００５１】
続いて、図６（４）に示すように、シリコン層１３３の成膜を一時中段して、ゲルマニウムの拡散を防止するための拡散防止層１３４を形成する。この拡散防止層１３４は、例えば原子層蒸着（ＡＬＤ：Atomic Layer Deposition）法等を用い、窒化膜（例えば窒化シリコン膜）を０．３ｎｍの厚さに成膜する。この拡散防止層１３４は、窒化シリコン膜の他に、窒化酸化膜（例えば窒化酸化シリコン膜）、酸化シリコン膜（例えば酸化シリコン膜）で形成することもできる。この膜厚は、前記図３によって説明した理由によって、０.４ｎｍ以上０．５ｎｍ以下に形成することが好ましい。
【００５２】
その後、図６（５）に示すように、再びシリコン層１３３の成膜を行うことで、層中に拡散防止層１３４を備えたシリコン層３３を完成させる。上記第２シリコン層１３３の上層部分は、例えばアモルファスシリコン（α―Ｓｉ）を５０ｎｍの厚さに成膜する。これによって、シリコン層１３３は、１００ｎｍの厚さにアモルファスシリコン層からなり、その中間に拡散防止層１３４が形成されたものとなる。
【００５３】
その後はこの世代のＣＭＯＳＦＥＴの標準的なプロセスによって製造される。その一例を以下に説明する。
【００５４】
図７（１）に示すように、リソグラフィ技術により、ＰＭＯＳトランジスタのゲート電極の形成領域上およびＮＭＯＳトランジスタのゲート電極の形成領域上に、レジストマスク１５１を形成した後、エッチング技術（例えばドライエッチング）により上記拡散防止層１３４を含むシリコン層１３３、シリコン・ゲルマニウム層１３２、シードシリコン層１３１をエッチング加工して、ＰＭＯＳトランジスタのゲート電極１１４、ＮＭＯＳトランジスタのゲート電極１１５を形成する。その後、上記レジストマスク１５１を除去する。
【００５５】
次に、図７（２）に示すように、急速熱酸化（ＲＴＯ）法等の酸化方法により、ゲート電極１１４、１１５の少なくとも側壁に側壁酸化膜１４１を形成する。この側壁酸化膜１４１は、例えば２ｎｍの厚さに形成する。なお、ここでは酸化法の特性上、側壁酸化膜１４１は、ゲート電極１１４、１１４表面に形成されている。
【００５６】
次に、図７（３）に示すように、リソグラフィ技術によりＮＭＯＳトランジスタの形成領域を開口したレジストマスク１５２を形成する。次いでイオン注入法によって、ゲート電極１１４、側壁酸化膜１４１をマスクにして、上記半導体基板１１１にエクステンション領域１１６、１１７を形成する。このエクステンション領域１１６、１１７は、例えばヒ素を１.５ｋｅＶの注入エネルギーで１×１０15ａｔｏｍｓ／ｃｍ2のドーズ量でイオン注入して形成する。次いで、イオン注入法によって、上記エクステンション領域１１６、１１７の外側にポケット領域１１８、１１９を形成する。このポケット領域１１８、１１９は、例えばインジウムを５０ｋｅＶの注入エネルギーで２×１０13ａｔｏｍｓ／ｃｍ2のドーズ量でイオン注入して形成する。その後、上記レジストマスク１５２を除去する。
【００５７】
次に、図８（４）に示すように、リソグラフィ技術によりＰＭＯＳトランジスタの形成領域を開口したレジストマスク１５３を形成する。次いでイオン注入法によって、ゲート電極１１５、側壁酸化膜１４１をマスクにして、上記半導体基板１１１にエクステンション領域１２２、１２３を形成する。このエクステンション領域１２２、１２３は、例えばホウ素を０．５ｋｅＶの注入エネルギーで１×１０15ａｔｏｍｓ／ｃｍ2のドーズ量でイオン注入して形成する。次いで、イオン注入法によって、上記エクステンション領域１２２、１２３の外側にポケット領域１２４、１２５を形成する。このポケット領域１２４、１２５は、例えばヒ素を４０ｋｅＶの注入エネルギーで２×１０13ａｔｏｍｓ／ｃｍ2のドーズ量でイオン注入して形成する。その後、上記レジストマスク１５３を除去する。
【００５８】
次に、図８（５）に示すように、ＣＶＤ方法により、上記側壁酸化膜１４１を介して上記ゲート電極１１４、１１５を被覆するようにサイドウォール形成膜１４２を形成する。このサイドウォール形成膜１４２は、例えば酸化膜を５０ｎｍの厚さに成膜して形成する。その後、エッチバック技術によって、サイドウォール形成膜１４２を異方的にドライエッチングして、ゲート電極１１４の側壁にサイドウォール１４３を形成するとともに、ゲート電極１１５の側壁にサイドウォール１４４を形成する。
【００５９】
次に、図８（６）に示すように、リソグラフィ技術によりＰＭＯＳトランジスタの形成領域を開口したレジストマスク１５４を形成する。次いでイオン注入法によって、ゲート電極１１５および側壁酸化膜１４１およびサイドウォール１４４をマスクにして、上記ゲート電極１１５の両側における上記半導体基板１１１に、上記エクステンション領域１２２、１２３およびポケット領域１２４、１２５を介してソース・ドレイン領域１２６、１２７を形成する。このソース・ドレイン領域１２６、１２６は、例えばホウ素を２ｋｅＶの注入エネルギーで３×１０15ａｔｏｍｓ／ｃｍ2のドーズ量でイオン注入して形成する。その後、上記レジストマスク１５４を除去する。
【００６０】
次に、図９（７）に示すように、リソグラフィ技術によりＮＭＯＳトランジスタの形成領域を開口したレジストマスク１５５を形成する。次いでイオン注入法によって、ゲート電極１１４および側壁酸化膜１４１およびサイドウォール１４３をマスクにして、上記ゲート電極１１４の両側における上記半導体基板１１１に、上記エクステンション領域１１６、１１７およびポケット領域１１８、１１９を介してソース・ドレイン領域１２０、１２１を形成する。このソース・ドレイン領域１２０、１２１は、例えばリンを１０ｋｅＶの注入エネルギーで３×１０15ａｔｏｍｓ／ｃｍ2のドーズ量でイオン注入して形成する。その後、上記レジストマスク１５５を除去する。
【００６１】
その後、図９（８）に示すように、熱処理によって、上記ソース・ドレイン領域１２０、１２１、１２６、１２７の活性化処理を行う。上記熱処理は、例えば高速ランピングレートのスパイクアニーリングにより行い、例えば、活性化条件は、１０３０℃、０ｓｅｃで、昇温レートは３００℃／ｓｅｃで降温レートは７５℃／ｓｅｃ程度となる急峻なランピングレートのスパイクＲＴＡ（Rapid Thermal Annealing）で行う。すなわち、３００℃／ｓｅｃの昇温レートで加熱し、１０３０℃になった時点で直ちに降温プロセスに入り、７５℃／ｓｅｃ程度の降温レートで冷却するというスパイクＲＴＡである。このとき、シリコン・ゲルマニウム層１３２中のゲルマニウムが拡散する。このゲルマニウムの拡散は、シリコン・ゲルマニウム層１３２の下層側ではシードシリコン層１３１中に拡散し、シリコン・ゲルマニウム層１３２の上層側では、拡散防止層１３４より下層のシリコン層１３３の下層側に拡散する。しかしながら、シリコン層１３３中にはゲルマニウムの拡散を防止する拡散防止層１３４が形成されているため、この拡散防止層１３４によってゲルマニウムの拡散が阻止されるので、拡散防止層１３４より上部のシリコン層１３３の上層部にゲルマニウムが拡散することはない。このようにして、半導体装置１が形成される。
【００６２】
上記製造方法においては、上記拡散防止層１３４はＡＬＤ法によって形成したが、ゲルマニウムの拡散を防止する膜を形成できる方法であれば、他の方法でも良い。例えば、シリコン層１３３の下層部分を形成した後、プラズマ堆積方法により窒化膜を形成してもよい。もしくは、シリコン層１３３を形成した後のイオン注入による導入窒素によって窒化膜を形成してもよい。もしくは、シリコン層１３３の成膜を一旦停止した後のプラズマ窒化処理によって窒化膜を形成してもよい。もしくは、シリコン層１３３の成膜をいったん中断した際にできる自然酸化膜で形成することもできる。また、上記製造方法と同様にして、窒素の代わりに酸素を用いることで、上記窒化膜の代わりに酸化膜で形成することもでき、また窒素とともに酸素を用いることで、窒化酸化膜で形成することもできる。
【００６３】
また、ゲート電極１１４、１１５上部に金属シリサイド層を形成する際には、ゲート電極１１４、１１５上部に形成されている酸化膜（側壁酸化時に形成された酸化膜）を除去し、シリコン層１３３上部を露出させる。なお、サイドウォール１４３を形成した際にゲート電極１１４、１１５上部に形成されている酸化膜（側壁酸化時に形成された酸化膜）を除去してもよい。
【００６４】
その後、全面に金属シリサイドを形成するための金属膜（図示せず）を被覆した後、シリサイド化の熱処理を行い、ゲート電極１１４、１１５上部のシリコン層１３３をシリサイド化して、金属シリサイド層を形成する。上記金属膜にはニッケル、コバルト、タングステン、チタン等を用いることができ、上記金属膜にニッケルを用いた場合にはニッケルシリサイドが形成され、コバルトを用いた場合にはコバルトシリサイドが形成され、タングステンを用いた場合にはタングステンシリサイドが形成され、チタンを用いた場合にはチタンシリサイドが形成される。また、上記シリサイド化の熱処理は、生成される金属シリサイドが低抵抗となるような温度条件にてシリサイド化反応を行うことが好ましい。例えばニッケルシリサイドを生成する場合には、低抵抗なニッケルシリサイド（ＮｉＳｉ）を生成するように、３００℃以上６００℃以下の温度で熱処理を行うことが好ましい。例えば７００℃以上の温度でシリサイド化を行うとＮｉＳｉ2を生成し、高抵抗なニッケルシリサイドとなるので好ましくない。他方、シリサイド化の熱処理温度が３００℃よりも低い温度では、シリサイド化反応が不十分もしくは起こらないので好ましくない。
【００６５】
本発明の半導体装置の製造方法は、シリコン・ゲルマニウム層１３２に近接するシリコン層１３３を成膜中にゲルマニウムの拡散を防止する拡散防止層１３４を形成する工程を備えたため、拡散防止層１３４によってシリコン・ゲルマニウム層１３２中のゲルマニウムの拡散を防止することができるようになるので、シリコン・ゲルマニウム層１３２中のゲルマニウムがシリコン層１３３に形成された拡散防止層１３４よりも外側に拡散されなくなるという利点がある。例えば、シードシリコン層１３１とシリコン・ゲルマニウム層１３２とシリコン層１３３との積層構造をゲートに用いることにより、拡散防止層１３４がシリコン・ゲルマニウム層１３２中のゲルマニウムの拡散を防止するので、シリコン層１３３の表層にゲルマニウムが拡散しなくなるという利点がある。これにより、シリコン層１３３の表層にゲート低抵抗化のための金属層、例えば金属シリサイド層を形成することが可能になる。また拡散防止層１３４がシリコン・ゲルマニウム層１３２中のゲルマニウムの拡散を防ぐことにより、シリコン・ゲルマニウム層１３２中のゲルマニウム濃度の低下が抑制され、これによりシリコン・ゲルマニウム層１３２の下層に形成されるシードシリコン層１３１中の不純物の固溶を高めることができるので、積層構造をゲートに用いることにより、空乏化を抑制したゲートを構成することができるという利点がある。
【００６６】
また、上記製造方法において、拡散防止層１３４をＡＬＤ法により形成することで、容易に０．４ｎｍ〜０．５ｎｍという極薄膜厚の拡散防止膜１３４を形成することができるので、容量増加を最小限にしつつ、ゲート空乏容量を抑制することで、全体のゲート容量を小さくすることができる。
【００６７】
さらに、拡散防止層１３４に窒素を含む層を用いた場合には、ソース・ドレイン活性化等の高温熱処理を施した後も拡散防止層１３４は安定した構造を取る。したがって、ゲート電極１１４、１１５中のボロンの拡散抑制やシリサイド反応の抑制が熱処理後でも可能となる。前記非特許文献１に記載されているように、シリコンの結晶構造の異なる積層構造にすると、熱履歴により各層の状態が変化するために不具合が起きる。例えば、ゲート電極１１４、１１５下部からゲート電極１１４、１１５上部へボロンが拡散してしまうことを抑制できず、ゲート電極１１４、１１５中の不純物密度を低減してしまう問題点が生じるが、本発明の構造では、その拡散を抑制することができる。さらに、前記非特許文献１に開示された構造では、シリサイド反応がゲート電極上部からゲート絶縁膜界面まで進むのを抑制することができず、ゲート電極１１４、１１５の抵抗上昇やゲート絶縁膜１１３の信頼性劣化、等が問題となる。一方、本発明ではシリサイド反応を抑制でき、シート抵抗異常や信頼性劣化を抑制することができる。
【実施例４】
【００６８】
本発明の半導体装置の第２製造方法に係る一実施例を、図１０〜図１５の製造工程図によって説明する。図１０〜図１５では、一例として、前記実施例２で説明した６５ｎｍルールのＣＭＯＳＦＥＴ（Complementary Metal Oxide Semiconductor）の製造工程を示した。
【００６９】
図１０（１）に示すように、半導体基板（例えばシリコン基板）２１１に、通常の素子分離プロセスによって、ＳＴＩ（Shallow Trench Isolation）の素子分離領域２１２を形成する。次いで、半導体基板２１１上にゲート絶縁膜２１３を形成する。このゲート絶縁膜２１３は、例えば窒化酸化シリコン（ＳｉＯＮ）組成にて例えば１ｎｍの厚さに形成する。
【００７０】
次に、図１０（２）に示すように、化学的気相成長（ＣＶＤ：Chemical Vapor Deposition）法によって、上記ゲート絶縁膜２１３上にシードシリコン層２３１を形成する。このシードシリコン層２３１は、後に説明するシリコン・ゲルマニウム層を形成する際のシード層となるもので、例えば２ｎｍの厚さに形成する。次いで、シリコン・ゲルマニウム層２３２を形成する。このシリコン・ゲルマニウム層２３２は、例えばゲルマニウム濃度が３０％となるように成膜し、その厚さは例えば２０ｎｍとした。
【００７１】
次に、図１０（３）に示すように、シリコン・ゲルマニウム層２３２上に、シリコン層２３３の下層部分を形成する。上記シリコン層２３３の下層部分は、例えばアモルファスシリコン（α―Ｓｉ）を５０ｎｍの厚さに成膜する。
【００７２】
次に、図１０（４）に示すように、リソグラフィ技術を用いて、ＮＭＯＳＦＥＴ形成領域を被覆し、ＰＭＯＳＦＥＴ形成領域を開口したレジストマスク２５１を形成する。そして、上記レジストマスク２５１をエッチングマスクに用いて上記シリコン層２３３のエッチングを行う。
【００７３】
その結果、図１１（５）に示すように、ＰＭＯＳＦＥＴ形成領域の上記シリコン層２３３が除去され、ＮＭＯＳＦＥＴ形成領域に上記シリコン層２３３が残る。その後、上記レジストマスク２５１〔前記図１０の（４）参照〕を除去する。図面では、レジストマスク２５１を除去した後の状態を示した。
【００７４】
次に、図１１（６）に示すように、例えばＣＶＤ法によって、ＮＭＯＳトランジスタ形成領域に残したシリコン層２３３を被覆するように上記シリコン・ゲルマニウム層２３２上にさらにシリコン層２３３を形成する。このシリコン層２３３は、例えば、３０ｎｍの厚さに形成される。このようにシリコン層２３３を成膜することによって、上記エッチングによる表面荒れの改善を行うことができる。
【００７５】
次に、図１１（７）に示すように、上記シリコン層２３３上に、ゲルマニウムの拡散を防止するための拡散防止層２３４を形成する。この拡散防止層２３４は、例えば原子層蒸着（ＡＬＤ：Atomic Layer Deposition）法等を用い、窒化膜（例えば窒化シリコン膜）を０．３ｎｍの厚さに成膜する。この拡散防止層２３４は、窒化シリコン膜の他に、窒化酸化膜（例えば窒化酸化シリコン膜）、酸化シリコン膜（例えば酸化シリコン膜）で形成することもできる。この膜厚は、前記図３によって説明した理由によって、０.３ｎｍ以上０．５ｎｍ以下に形成することが好ましい。
【００７６】
その後、図１１（８）に示すように、さらに再び、シリコン層２３３の成膜を行うことで、層中に拡散防止層２３４を備えたシリコン層２３３を完成させる。上記第２シリコン層２３３の上層部分は、例えばＮＭＯＳトランジスタの形成領域ではアモルファスシリコン（α―Ｓｉ）を３０ｎｍの厚さに成膜する。これによって、シリコン層２３３は、１００ｎｍの厚さにアモルファスシリコン層からなり、その間に拡散防止層２３４が形成されたものとなる。しかも、ＰＭＯＳトランジスタの形成領域上では、初めに形成したシリコン層２３３を除去するので、上記拡散防止膜２３４をＮＭＯＳトランジスタの形成領域よりもＰＭＯＳトランジスタの形成領域のほうがゲート絶縁膜２１３の近くに形成することができる。言い換えれば、シリコン・ゲルマニウム層２３２中のゲルマニウムが拡散される領域は、ＰＭＯＳＦＥＴ形成領域は薄く、ＮＭＯＳトランジスタの形成領域はＰＭＯＳトランジスタの形成領域よりも厚く形成することができる。
【００７７】
なお、上記図１１（５）〜（８）の工程において、ＰＭＯＳＦＥＴ形成領域の上記シリコン層２３３を除去した後、シリコン・ゲルマニウム層２３２表面の荒れが拡散防止膜を形成できる程度に抑制されている場合には、上記図１１（６）で説明したシリコン層２３３を形成しなくともよい。
【００７８】
したがって、図１２（５）に示すように、ＰＭＯＳトランジスタの形成領域のシリコン層２３３が除去されて、ＮＭＯＳトランジスタの形成領域にシリコン層２３３が残される。
【００７９】
次に、図１２（６）に示すように、上記図１１（７）によって説明したのと同様に、シリコン層２３３を被覆するようにシリコン・ゲルマニウム層２３２上に拡散防止膜２３４を形成する。
【００８０】
次に、図１２（７）に示すように、上記図１１（８）によって説明したのと同様に、拡散防止膜２３４上に、さらにシリコン層２３３を形成する。この場合も、上記拡散防止膜２３４をＮＭＯＳトランジスタの形成領域よりもＰＭＯＳトランジスタの形成領域のほうがゲート絶縁膜２１３の近くに形成することができる。言い換えれば、シリコン・ゲルマニウム層２３２中ゲルマニウムが拡散される領域は、ＰＭＯＳトランジスタの形成領域は薄く、ＮＭＯＳトランジスタの形成領域はＰＭＯＳトランジスタの形成領域よりも厚く形成することができる。
【００８１】
その後はこの世代のＣＭＯＳＦＥＴの標準的なプロセスによって製造される。その一例を以下に説明する。
【００８２】
図１３（１）に示すように、リソグラフィ技術により、ＰＭＯＳトランジスタのゲート電極の形成領域上およびＮＭＯＳトランジスタのゲート電極の形成領域上に、レジストマスク２５２を形成した後、エッチング技術（例えばドライエッチング）により上記拡散防止層２３４を含むシリコン層２３３、シリコン・ゲルマニウム層２３２、シードシリコン層２３１をエッチング加工して、ＰＭＯＳトランジスタのゲート電極２１４、ＮＭＯＳトランジスタのゲート電極２１５を形成する。その後、上記レジストマスク２５２を除去する。
【００８３】
次に、図１３（２）に示すように、急速熱酸化（ＲＴＯ）法等の酸化方法により、ゲート電極２１４、２１５の少なくとも側壁に側壁酸化膜２４１を形成する。この側壁酸化膜２４１は、例えば２ｎｍの厚さに形成する。なお、ここでは酸化法の特性上、側壁酸化膜２４１は、ゲート電極２１４、２１４表面に形成されている。
【００８４】
次に、図１３（３）に示すように、リソグラフィ技術によりＮＭＯＳトランジスタの形成領域を開口したレジストマスク２５３を形成する。次いでイオン注入法によって、レジストマスク２５３、ゲート電極２１４、側壁酸化膜２４１をマスクにして、上記半導体基板２１１にエクステンション領域２１６、２１７を形成する。このエクステンション領域２１６、２１７は、例えばヒ素を１.５ｋｅＶの注入エネルギーで１×１０15ａｔｏｍｓ／ｃｍ2のドーズ量でイオン注入して形成する。次いで、イオン注入法によって、上記エクステンション領域２１６、２１７の外側にポケット領域２１８、２１９を形成する。このポケット領域２１８、２１９は、例えばインジウムを５０ｋｅＶの注入エネルギーで２×１０13ａｔｏｍｓ／ｃｍ2のドーズ量でイオン注入して形成する。その後、上記レジストマスク２５３を除去する。
【００８５】
次に、図１４（４）に示すように、リソグラフィ技術によりＰＭＯＳトランジスタの形成領域を開口したレジストマスク２５４を形成する。次いでイオン注入法によって、レジストマスク２５４、ゲート電極２１５、側壁酸化膜２４１をマスクにして、上記半導体基板２１１にエクステンション領域２２２、２２３を形成する。このエクステンション領域２２２、２２３は、例えばホウ素を０．５ｋｅＶの注入エネルギーで１×１０15ａｔｏｍｓ／ｃｍ2のドーズ量でイオン注入して形成する。次いで、イオン注入法によって、上記エクステンション領域２２２、２２３の外側にポケット領域２２４、２２５を形成する。このポケット領域２２４、２２５は、例えばヒ素を４０ｋｅＶの注入エネルギーで２×１０13ａｔｏｍｓ／ｃｍ2のドーズ量でイオン注入して形成する。その後、上記レジストマスク２５４を除去する。
【００８６】
次に、図１４（５）に示すように、ＣＶＤ方法により、上記側壁酸化膜２４１を介して上記ゲート電極２１４、２１５を被覆するようにサイドウォール形成膜２４２を形成する。このサイドウォール形成膜２４２は、例えば酸化膜を５０ｎｍの厚さに成膜して形成する。その後、エッチバック技術によって、サイドウォール形成膜２４２を異方的にドライエッチングして、ゲート電極２１４の側壁にサイドウォール１４３を形成するとともに、ゲート電極２１５の側壁にサイドウォール２４４を形成する。
【００８７】
次に、図１４（６）に示すように、リソグラフィ技術によりＰＭＯＳトランジスタの形成領域を開口したレジストマスク２５５を形成する。次いでイオン注入法によって、レジストマスク２５５、ゲート電極２１５および側壁酸化膜２４１およびサイドウォール２４４をマスクにして、上記ゲート電極２１５の両側における上記半導体基板２１１に、上記エクステンション領域２２２、２２３およびポケット領域２２４、２２５を介してソース・ドレイン領域２２６、２２７を形成する。このソース・ドレイン領域２２６、２２６は、例えばホウ素を２ｋｅＶの注入エネルギーで３×１０15ａｔｏｍｓ／ｃｍ2のドーズ量でイオン注入して形成する。その後、上記レジストマスク２５５を除去する。
【００８８】
次に、図１５（７）に示すように、リソグラフィ技術によりＮＭＯＳトランジスタの形成領域を開口したレジストマスク２５６を形成する。次いでイオン注入法によって、レジストマスク２５６、ゲート電極２１４および側壁酸化膜２４１およびサイドウォール２４３をマスクにして、上記ゲート電極２１４の両側における上記半導体基板２１１に、上記エクステンション領域２１６、２１７およびポケット領域２１８、２１９を介してソース・ドレイン領域２２０、２２１を形成する。このソース・ドレイン領域２２０、２２１は、例えばリンを１０ｋｅＶの注入エネルギーで３×１０15ａｔｏｍｓ／ｃｍ2のドーズ量でイオン注入して形成する。その後、上記レジストマスク２５６を除去する。
【００８９】
その後、図１５（８）に示すように、熱処理によって、上記ソース・ドレイン領域２２０、２２１、２２６、２２７の活性化処理を行う。上記熱処理は、例えば高速ランピングレートのスパイクアニーリングにより行い、例えば、活性化条件は、１０３０℃、０ｓｅｃで、昇温レートは３００℃／ｓｅｃで降温レートは７５℃／ｓｅｃ程度となる急峻なランピングレートのスパイクＲＴＡ（Rapid Thermal Annealing）で行う。すなわち、３００℃／ｓｅｃの昇温レートで加熱し、１０３０℃になった時点で直ちに降温プロセスに入り、７５℃／ｓｅｃ程度の降温レートで冷却するというスパイクＲＴＡである。このとき、シリコン・ゲルマニウム層２３２中のゲルマニウムが拡散する。このゲルマニウムの拡散は、シリコン・ゲルマニウム層２３２の下層側ではシードシリコン層２３１中に拡散し、シリコン・ゲルマニウム層２３２の上層側では、拡散防止層２３４より下層のシリコン層２３３の下層側に拡散する。しかしながら、シリコン層２３３中にはゲルマニウムの拡散を防止する拡散防止層２３４が形成されているため、この拡散防止層２３４によってゲルマニウムの拡散が阻止されるので、拡散防止層２３４より上部のシリコン層２３３の上層部にゲルマニウムが拡散することはない。
【００９０】
したがって、ＮＭＯＳトランジスタでは、シードシリコン層２３１、シリコン・ゲルマニウム層２３２、シリコン層２３３の下層部分（拡散防止層２３４より下層部分）にゲルマニウムが拡散し、新たにシリコン・ゲルマニウム層２３５となり、拡散防止膜２３４より上層のシリコン層２３３が前記図４によって説明したシリコン層２３６になる。また、ＰＭＯＳトランジスタでは、シードシリコン層２３１、シリコン・ゲルマニウム層２３２、シリコン層２３３の下層部分（拡散防止層２３４より下層部分）にゲルマニウムが拡散し、新たにシリコン・ゲルマニウム層２３７となり、拡散防止膜２３４より上層のシリコン層２３３が前記図４によって説明したシリコン層２３８になる。このようにして、半導体装置２が形成される。
【００９１】
上記製造方法においては、上記拡散防止層２３４はＡＬＤ法によって形成したが、ゲルマニウムの拡散を防止する膜を形成できる方法であれば、他の方法でも良い。例えば、シリコン層２３３の下層部分を形成した後、プラズマＣＶＤ方法により窒化膜を形成してもよい。もしくは、シリコン層２３３を形成した後のイオン注入による導入窒素によって窒化膜を形成してもよい。もしくは、シリコン層２３３の成膜を一旦停止した後のプラズマ窒化処理によって窒化膜を形成してもよい。もしくは、シリコン層２３３の成膜をいったん中断した際にできる自然酸化膜で形成することもできる。また、上記製造方法と同様にして、窒素の代わりに酸素を用いることで、上記窒化膜の代わりに酸化膜で形成することもでき、また窒素とともに酸素を用いることで、窒化酸化膜で形成することもできる。
【００９２】
また、ゲート電極２１４、２１５上部に金属シリサイド層を形成する際には、ゲート電極２１４、２１５上部に形成されている酸化膜（側壁酸化時に形成された酸化膜）を除去し、シリコン層２３３上部を露出させる。なお、サイドウォール１４３を形成した際にゲート電極２１４、２１５上部に形成されている酸化膜（側壁酸化時に形成された酸化膜）を除去してもよい。
【００９３】
その後、全面に金属シリサイドを形成するための金属膜（図示せず）を被覆した後、シリサイド化の熱処理を行い、ゲート電極２１４、２１５上部のシリコン層２３３をシリサイド化して、金属シリサイド層を形成する。上記金属膜にはニッケル、コバルト、タングステン、チタン等を用いることができ、上記金属膜にニッケルを用いた場合にはニッケルシリサイドが形成され、コバルトを用いた場合にはコバルトシリサイドが形成され、タングステンを用いた場合にはタングステンシリサイドが形成され、チタンを用いた場合にはチタンシリサイドが形成される。また、上記シリサイド化の熱処理は、生成される金属シリサイドが低抵抗となるような温度条件にてシリサイド化反応を行うことが好ましい。例えばニッケルシリサイドを生成する場合には、低抵抗なニッケルシリサイド（ＮｉＳｉ）を生成するように、３００℃以上６００℃以下の温度で熱処理を行うことが好ましい。例えば７００℃以上の温度でシリサイド化を行うとＮｉＳｉ2を生成し、高抵抗なニッケルシリサイドとなるので好ましくない。他方、シリサイド化の熱処理温度が３００℃よりも低い温度では、シリサイド化反応が不十分もしくは起こらないので好ましくない。
【００９４】
本発明の半導体装置の第２製造方法は、シリコン・ゲルマニウム層２３２に近接するシリコン層２３３を成膜中にゲルマニウムの拡散を防止する拡散防止層２３４を形成する工程を備えたため、拡散防止層２３４によってシリコン・ゲルマニウム層２３２中のゲルマニウムの拡散を防止することができるようになるので、シリコン・ゲルマニウム層２３２中のゲルマニウムがシリコン層２３３に形成された拡散防止層２３４よりも外側に拡散されなくなるという利点がある。例えば、シードシリコン層２３１とシリコン・ゲルマニウム層２３２とシリコン層２３３との積層構造をゲートに用いることにより、拡散防止層２３４がシリコン・ゲルマニウム層２３２中のゲルマニウムの拡散を防止するので、シリコン層２３３の表層にゲルマニウムが拡散しなくなるという利点がある。これにより、シリコン層２３３の表層にゲート低抵抗化のための金属層、例えば金属シリサイド層を形成することが可能になる。また拡散防止層２３４がシリコン・ゲルマニウム層２３２中のゲルマニウムの拡散を防ぐことにより、シリコン・ゲルマニウム層２３２中のゲルマニウム濃度の低下が抑制され、これによりシリコン・ゲルマニウム層２３２の下層に形成されるシードシリコン層２３１中の不純物の固溶を高めることができるので、積層構造をゲートに用いることにより、空乏化を抑制したゲートを構成することができるという利点がある。
【００９５】
また、上記製造方法において、拡散防止層２３４をＡＬＤ法により形成することで、容易に０．４ｎｍ〜０．５ｎｍという極薄膜厚の拡散防止膜２３４を形成することができるので、容量増加を最小限にしつつ、ゲート空乏容量を抑制することで、全体のゲート容量を小さくすることができる。
【００９６】
さらに、ＰＭＯＳトランジスタの形成領域における上記シリコン・ゲルマニウム層２３７となっている部分の厚さは、ＮＭＯＳトランジスタの形成領域における上記シリコン・ゲルマニウム層２３５となっている部分の厚さより薄く形成されることから、シリコン・ゲルマニウム層２３５、２３７中のゲルマニウム濃度の位置を、ＰＭＯＳトランジスタではゲート絶縁膜２１３側に、ＮＭＯＳトランジスタではゲート絶縁膜２１３より離した位置になるようにすることができる。よって、ＰＭＯＳトランジスタではゲートの空乏化が抑制でき、ＮＭＯＳトランジスタではＮ型不純物の固溶限界を低くするゲルマニウムをゲート絶縁膜から離すことができる。
【００９７】
さらに、拡散防止層２３４に窒素を含む層を用いた場合には、ソース・ドレイン活性化等の高温熱処理を施した後も拡散防止層２３４は安定した構造を取る。したがって、ゲート電極２１４、２１５中のボロンの拡散抑制やシリサイド反応の抑制が熱処理後でも可能となる。前記非特許文献１に記載されているように、シリコンの結晶構造の異なる積層構造にすると、熱履歴により各層の状態が変化するために不具合が起きる。例えば、ゲート電極２１４、２１５下部からゲート電極２１４、２１５上部へボロンが拡散してしまうことを抑制できず、ゲート電極２１４、２１５中の不純物密度を低減してしまう問題点が生じるが、本発明の構造では、その拡散を抑制することができる。さらに、前記非特許文献１に開示された構造では、シリサイド反応がゲート電極上部からゲート絶縁膜界面まで進むのを抑制することができず、ゲート電極２１４、２１５の抵抗上昇やゲート絶縁膜２１３の信頼性劣化、等が問題となる。一方、本発明ではシリサイド反応を抑制でき、シート抵抗異常や信頼性劣化を抑制することができる。
【産業上の利用可能性】
【００９８】
本発明の半導体装置およびその製造方法は、シリコン・ゲルマニウム層を用いたＣＭＯＳＦＥＴに限らず、シリコン・ゲルマニウム層を用いたＮＭＯＳＦＥＴ、ＰＭＯＳＦＥＴにも適用できる。
【図面の簡単な説明】
【００９９】
【図１】本発明の第１半導体装置に係る一実施例を示した概略構成断面図である。
【図２】ゲルマニウムの濃度プロファイルを示したゲート電極の拡大断面図である。
【図３】拡散防止層の膜厚決定条件を説明したモデル図である。
【図４】本発明の第２半導体装置に係る一実施例を示した概略構成断面図である。
【図５】ゲルマニウムの濃度プロファイルを示したゲート電極の拡大断面図である。
【図６】本発明の半導体装置の第１製造方法に係る一実施例を示した製造工程断面図である。
【図７】本発明の半導体装置の第１製造方法に係る一実施例を示した製造工程断面図である。
【図８】本発明の半導体装置の第１製造方法に係る一実施例を示した製造工程断面図である。
【図９】本発明の半導体装置の第１製造方法に係る一実施例を示した製造工程断面図である。
【図１０】本発明の半導体装置の第２製造方法に係る一実施例を示した製造工程断面図である。
【図１１】本発明の半導体装置の第２製造方法に係る一実施例を示した製造工程断面図である。
【図１２】本発明の半導体装置の第２製造方法に係る一実施例を示した製造工程断面図である。
【図１３】本発明の半導体装置の第２製造方法に係る一実施例を示した製造工程断面図である。
【図１４】本発明の半導体装置の第２製造方法に係る一実施例を示した製造工程断面図である。
【図１５】本発明の半導体装置の第２製造方法に係る一実施例を示した製造工程断面図である。
【符号の説明】
【０１００】
１…半導体装置、１３２…シリコン・ゲルマニウム層、１３３…シリコン層、１３４…拡散防止層
【技術分野】
【０００１】
本発明は、シリコン・ゲルマニウム層を含む半導体装置においてシリコン・ゲルマニウム層のゲルマニウムの拡散を防止することが容易な半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
ｐチャネルＭＯＳＦＥＴ（Metal Oxide Silicon Field Effect Transistor）のゲートの空乏化を抑制する観点から、ゲート電極中のホウ素の不純物固溶限が大きいシリコン・ゲルマニウム（ＳｉＧｅ）層を用いたゲート電極構造が有望とされている（例えば、特許文献１参照。）。これは、ゲート電極中のホウ素が、より多く実効不純物として振舞うためである。
【０００３】
しかしながら、ゲート電極中のゲルマニウム（Ｇｅ）はデバイス特性に色々な影響を及ぼすため、ゲルマニウムをゲート電極中に制御性良く分布させることが課題となる。
【０００４】
従来のトランジスタ形成プロセスでは、不純物活性化のための熱工程がゲルマニウムを拡散させ、所望のプロファイルからずれるという問題があった。そこで、ゲルマニウムを含む層はゲート電極表面近傍からは遠ざけるように配置することが好ましい。この理由は、ゲルマニウムがゲート電極の表面近傍に存在すると、表面のシート抵抗を下げる金属膜（例えばシリサイド膜）を形成する際に、ゲルマニウムがシリサイド化反応の阻害要因として働き、高抵抗金属膜ができるためである。高シート抵抗の金属膜が形成されると、駆動電流の低下につながるという問題となる。
【０００５】
また、ｐチャネルＭＯＳＦＥＴのゲート空乏化を抑制する観点から、ゲート近傍のホウ素の固溶限を高めたいため、ゲート絶縁膜近傍にはホウ素の固溶限を高くできるゲルマニウムを留めておくことが好ましい。ゲート絶縁膜近傍にゲルマニウムを留めることができれば、ゲート空乏化が抑制され、反転正孔密度を高くすることができ、駆動電流も高く得られる。ゲルマニウムの拡散を防止することが以上の２点より問題となっていた。
【０００６】
また、シリコン・ゲルマニウム層中のゲルマニウムをゲート絶縁膜近傍に留める手法として、ゲート電極に用いるシリコン・ゲルマニウム層を成膜した後にアモルファスシリコンおよびアモルファスシリコン・ゲルマニウムを中間層として導入する技術が開示されている（例えば、非特許文献１参照）。この非特許文献１では、結晶構造の異なる積層構造をとるが、熱処理後に各結晶構造は変化するため、ゲート電極中のボロンやゲルマニウムの上方拡散が抑制できない点や、シリサイド反応が電極上部だけに留まらず、抑制できずに下部まで進行する、等の問題が懸念される。そこで、熱処理による積層構造の結晶構造が変化しても、不純物の拡散を抑制する技術が必要であった。
【０００７】
【特許文献１】特開２００１−３２００４５号公報
【非特許文献１】Hwa Sung Rhee, Jung Il Lee, Sang Su Kim, Geum Jung Bae, Nae-In Lee, Do Hyung Kim, Jung In Hong, Ho-Kyu Kang and Kwang Pyuk Suh 「A New Double-Layered Structure for Mass-Production-Worthy CMOSFETs with Poly-SiGe Gate」IEEE 2002 Symposium on VLSI Technology Digest of Technical Papers (2002)
【発明の開示】
【発明が解決しようとする課題】
【０００８】
解決しようとする問題点は、不純物活性化のための熱工程によりゲルマニウムが拡散して所望の不純物プロファイルからずれるため、ゲート電極表面に低抵抗化のために形成した金属膜（例えばシリサイド膜）を形成する際に高抵抗になる点や、ゲルマニウムがゲート絶縁膜から遠ざかることによりゲート空乏化を抑制することができない点である。
【課題を解決するための手段】
【０００９】
本発明の第１半導体装置は、ゲート電極にシリコン・ゲルマニウム層を有するＰチャネルトランジスタとゲート電極にシリコン・ゲルマニウム層を有するＮチャネルトランジスタとを備えた半導体装置であって、前記ゲート電極は、前記シリコン・ゲルマニウム層と、前記各シリコン・ゲルマニウム層上に形成したシリコン層との積層構造からなり、前記各シリコン層中にゲルマニウムの拡散を防止する拡散防止層が形成され、前記Ｐチャネルトランジスタのゲート電極中におけるゲルマニウム濃度プロファイルのピーク値は、前記Ｎチャネルトランジスタのゲート電極中におけるゲルマニウム濃度プロファイルのピーク値よりもゲート絶縁膜側に位置することを最も主要な特徴とする。
【００１０】
本発明の第２半導体装置は、ゲート電極にシリコン・ゲルマニウム層を有するＰチャネルトランジスタとゲート電極にシリコン・ゲルマニウム層を有するＮチャネルトランジスタとを備えた半導体装置であって、前記ゲート電極は、前記シリコン・ゲルマニウム層と、前記各シリコン・ゲルマニウム層上に形成したシリコン層との積層構造からなり、前記各シリコン層中にゲルマニウムの拡散を防止する拡散防止層が形成され、前記Ｐチャネルトランジスタのシリコン・ゲルマニウム層は前記Ｎチャネルトランジスタのシリコン・ゲルマニウム層よりも薄く形成されていることを最も主要な特徴とする。
【００１１】
本発明の半導体装置の第１製造方法は、Ｐチャネルトランジスタのゲート電極およびＮチャネルトランジスタのゲート電極にシリコン・ゲルマニウム層を有する半導体装置の製造方法において、前記各シリコン・ゲルマニウム層上にシリコン層を形成する工程と、前記シリコン層を成膜中にゲルマニウムの拡散を防止する拡散防止層を形成する工程とを備え、前記Ｐチャネルトランジスタのゲート電極中におけるゲルマニウム濃度プロファイルのピーク値を、前記Ｎチャネルトランジスタのゲート電極中におけるゲルマニウム濃度プロファイルのピーク値よりもゲート絶縁膜側に位置させることを最も主要な特徴とする。
【００１２】
本発明の半導体装置の第２製造方法は、Ｐチャネルトランジスタのゲート電極およびＮチャネルトランジスタのゲート電極にシリコン・ゲルマニウム層を有する半導体装置の製造方法において、前記各シリコン・ゲルマニウム層上にシリコン層を形成する工程と、前記シリコン層を成膜中にゲルマニウムの拡散を防止する拡散防止層を形成する工程とを備え、前記Ｐチャネルトランジスタのシリコン・ゲルマニウム層と前記拡散防止層との間に形成する前記シリコン層を、前記Ｎチャネルトランジスタのシリコン・ゲルマニウム層と前記拡散防止層との間に形成する前記シリコン層よりも薄く形成することを最も主要な特徴とする。
【発明の効果】
【００１３】
本発明の各半導体装置は、シリコン・ゲルマニウム層に近接するシリコン層中にゲルマニウムの拡散を防止する拡散防止層を形成したため、拡散防止層がシリコン・ゲルマニウム層中のゲルマニウムの拡散を防止するので、シリコン・ゲルマニウム層中のゲルマニウムがシリコン層に形成された拡散防止層よりも外側に拡散されなくなるという利点がある。例えば、シリコン・ゲルマニウム層およびシリコン・ゲルマニウム層に近接するシリコン層を、シリコン・ゲルマニウム層とシリコン層との積層構造で形成し、その積層構造をゲートに用いることにより、拡散防止層がシリコン・ゲルマニウム層中のゲルマニウムの拡散を防止するので、シリコン層の表層にゲルマニウムが拡散しなくなるという利点がある。これにより、シリコン層の表層にゲート低抵抗化のための金属層、例えば金属シリサイド層を形成することが可能になる。また拡散防止層よりシリコン・ゲルマニウム層中のゲルマニウムの拡散を防ぐことにより、シリコン・ゲルマニウム層中のゲルマニウム濃度の低下が抑制され、これによりシリコン・ゲルマニウム層の下層における不純物の固溶を高めることができるので、このような積層構造をゲートに用いることで空乏化を抑制したゲートになるという利点がある。
【００１４】
さらに、第２半導体装置では、Ｐチャネルトランジスタのシリコン・ゲルマニウム層はＮチャネルトランジスタのシリコン・ゲルマニウム層よりも薄く形成されていることから、Ｐチャネルトランジスタの拡散防止膜はゲート絶縁膜により近づけて形成されるので、ゲート絶縁膜近傍にホウ素の固溶限を高くできるゲルマニウムを留めておくことができる。このため、ゲート空乏化が抑制でき、反転正孔密度を高くすることができ、駆動電流も高く得られる。
【００１５】
本発明の半導体装置の各製造方法は、シリコン・ゲルマニウム層に近接するシリコン層を成膜中にゲルマニウムの拡散を防止する拡散防止層を形成する工程を備えたため、拡散防止層によってシリコン・ゲルマニウム層中のゲルマニウムの拡散を防止することができるようになるので、シリコン・ゲルマニウム層中のゲルマニウムがシリコン層に形成された拡散防止層よりも外側に拡散されなくなるという利点がある。例えば、シリコン・ゲルマニウム層およびシリコン・ゲルマニウム層に近接するシリコン層を、シリコン・ゲルマニウム層とシリコン層との積層構造に形成し、その積層構造をゲートに用いることにより、拡散防止層がシリコン・ゲルマニウム層中のゲルマニウムの拡散を防止するのでシリコン層の表層にゲルマニウムが拡散しなくなるという利点がある。これにより、シリコン層の表層にゲート低抵抗化のための金属層、例えば金属シリサイド層を形成することが可能になる。また拡散防止層がシリコン・ゲルマニウム層中のゲルマニウムの拡散を防ぐことにより、シリコン・ゲルマニウム層中のゲルマニウム濃度の低下が抑制され、これによりシリコン・ゲルマニウム層の下層における不純物の固溶を高めることができるので、このような積層構造をゲートに用いることにより、空乏化を抑制したゲートを構成することができるという利点がある。
【００１６】
さらに、半導体装置の第２製造方法では、シリコン・ゲルマニウム層よりゲルマニウムが拡散されるものでＰチャネルトランジスタのシリコン・ゲルマニウム層と拡散防止層との間に形成するシリコン層を、シリコン・ゲルマニウム層よりゲルマニウムが拡散されるものでＮチャネルトランジスタのシリコン・ゲルマニウム層と拡散防止層との間に形成するシリコン層よりも薄く形成するので、ゲルマニウムが拡散されて実質的にシリコン・ゲルマニウム層となるシリコン層も含めたシリコン・ゲルマニウム層は、ＮチャネルトランジスタよりもＰチャネルトランジスタのほうが薄く形成される。したがって、Ｐチャネルトランジスタの拡散防止膜をゲート絶縁膜により近づけて形成できるので、ゲート絶縁膜近傍にホウ素の固溶限を高くできるゲルマニウムを留めておくことができる。よって、ゲート空乏化が抑制でき、反転正孔密度を高くすることができ、駆動電流も高く得られるＰチャネルトランジスタを形成することができる。
【発明を実施するための最良の形態】
【００１７】
シリコン・ゲルマニウム層を有する半導体装置において、シリコン・ゲルマニウム層中のゲルマニウムが必要以上に拡散するのを防止するという目的を、例えばシリコン・ゲルマニウム層とシリコン・ゲルマニウム層に近接するシリコン層が、シリコン・ゲルマニウム層上にシリコン層を積層して形成された積層構造の場合、シリコン層を成膜中にゲルマニウムの拡散を防止する拡散防止層を形成することで実現した。
【実施例１】
【００１８】
本発明の第１半導体装置に係る一実施例を、図１の概略構成断面図によって説明する。図１では、一例として、ＰチャネルトランジスタとしてのＰＭＯＳトランジスタとＮチャネルトランジスタとしてのＮＭＯＳトランジスタとを形成したＣＭＯＳトランジスタについて説明する。
【００１９】
図１に示すように、半導体基板１１１にＰＭＯＳトランジスタの形成領域とＮＭＯＳトランジスタの形成領域とを分離する素子分離領域１１２が形成されている。上記半導体基板１１１上にはゲート絶縁膜１１３が形成されている。上記ゲート絶縁膜１１３上のＮＭＯＳトランジスタの形成領域にはゲート電極１１４が形成され、上記ゲート絶縁膜１１３上のＰＭＯＳトランジスタの形成領域にはゲート電極１１５が形成されている。上記ゲート電極１１４、１１５は、例えば下層より、シリコン・ゲルマニウム層１３２、シリコン層１３３の積層構造で形成されている。上記シリコン層１３３中には、その成膜中に形成したものでゲルマニウムの拡散を防止する拡散防止層１３４が形成されている。そのため、シリコン・ゲルマニウム層１３２中のゲルマニウムは、シリコン層１３３の下層部分には拡散され、実質的に拡散防止層１３４より下層はゲルマニウムを含むシリコン層、すなわち、シリコン・ゲルマニウム層となっている。
【００２０】
上記半導体基板１１１のＮＭＯＳトランジスタの形成領域には、ゲート電極１１４側に、上層にエクステンション領域１１６、下層にポケット領域１１８を介して、ソース・ドレイン領域１２０が形成され、他方側には上層にエクステンション領域１１７、下層にポケット領域１１９を介して、ソース・ドレイン領域１２１が形成されている。同様に、上記半導体基板１１１のＰＭＯＳトランジスタの形成領域には、ゲート電極１１５側に、上層にエクステンション領域１２２、下層にポケット領域１２４を介して、ソース・ドレイン領域１２６が形成され、他方側には上層にエクステンション領域２３、下層にポケット領域１２５を介して、ソース・ドレイン領域１２７が形成されている。
【００２１】
ここで、拡散防止層１３４の形成位置、膜厚等について、図２のゲルマニウムの濃度プロファイルを示したゲート電極の拡大断面図によって説明する。図２（１）はＰＭＯＳトランジスタのゲート電極を示し、図２（２）はＮＭＯＳトランジスタのゲート電極を示した図面である。なお、図面中のゲルマニウム（Ｇｅ）の濃度プロファイルは矢印方向に向かって濃度が高くなっている。
【００２２】
図２（１）に示すように、ＮＭＯＳトランジスタ領域では、半導体基板（シリコン基板）１１１上にゲート絶縁膜１１３、ゲート電極１１４が形成されている。このゲート電極１１４は、下層よりシリコン・ゲルマニウム層１３２、シリコン層（キャップシリコン層ともいう）１３３を積層した構造からなり、シリコン層１３３中にはゲルマニウムの拡散を防止する拡散防止層１３４が形成されている。ＮＭＯＳトランジスタの場合、リン、ヒ素のようなＮ型不純物にとっては固溶限界が低くなるゲルマニウムは、ゲート絶縁膜１１３から遠ざけることが好ましい。すなわち、ゲルマニウム濃度は図示したように、シリコン層１３３側に濃度分布のピークが位置するようにすることが好ましい。しかしながら、ＮＭＯＳトランジスタのゲート電極１１４は、通常、低抵抗化のため、シリコン層１３３の上部に金属を含む層（例えば金属シリサイド層）（図示せず）が形成される。その際、ゲルマニウムが金属シリサイド層の形成領域に存在すると、高抵抗な膜となってしまうため、ゲルマニウムをシリコン層１３３の表層近くに存在させることは好ましくない。以上の観点から、上記拡散防止層１３４は、シリコン層１３３中に設けられている。
【００２３】
一方、図２（２）に示すように、ＰＭＯＳトランジスタ領域では、半導体基板（シリコン基板）１１１上にゲート絶縁膜１１３、ゲート電極１１５が形成されている。このゲート電極１１５は、下層よりシリコン・ゲルマニウム層１３２、シリコン層（キャップシリコン層ともいう）１３３を積層した構造からなり、シリコン層１３３中にはゲルマニウムの拡散を防止する拡散防止層１３４が形成されている。ＰＭＯＳトランジスタの場合、ゲルマニウム濃度は図示したように、ゲート絶縁膜１１３側に近いシリコン・ゲルマニウム層１３２部分に濃度分布のピークが位置するようにすることが好ましい。つまり、ＰＭＯＳトランジスタのゲート電極１１５は、ホウ素が固溶されるため、ホウ素の固溶源の高いゲルマニウムをゲート絶縁膜１１３側に近づけることが好ましい。これにより、ゲートの空乏化を抑制することができる。
【００２４】
以上の観点から、拡散防止層１３４は、シリコン・ゲルマニウム層１３２上のシリコン層１３３中に設けることが好ましい。もし、拡散防止層１３４をシリコン層１３３の表層に設けた場合には、シリコン層１３３の表層に低抵抗化のための金属層（例えば金属シリサイド層）を形成することができなくなり、ゲート電極の低抵抗化が図れないという問題が発生する。また、シリコン・ゲルマニウム層１３２とシリコン層１３３との界面に設けたの場合には、ＮＭＯＳトランジスタにおいて、ゲルマニウムの濃度ピークがゲート絶縁膜１１３に近づきすぎて、リン、ヒ素等のｎ型不純物の固溶が低下するという問題が発生する。
【００２５】
上記拡散防止層１３４は、ゲルマニウムの拡散を防止する材料で形成された膜であればよく、例えば窒化膜、酸化膜、窒化酸化膜等で形成される。例えば窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜等で形成される。
【００２６】
次に、上記拡散防止層１３４の膜厚について図３に示すモデル図によって説明する。
【００２７】
図３に示すように、ゲート絶縁膜１１３の容量をＣox、ゲート空乏化によるゲート空乏容量（主にシードシリコン層として形成されるシリコン層１３１の容量。なお、このシリコン層１３１は、ソース・ドレイン領域、エクステンション領域、ポケット領域等の拡散層の活性化熱処理時にシリコン・ゲルマニウム層１３２中のゲルマニウムが拡散される。）をＣdep.、拡散防止膜の容量をＣint.とし、総容量Ｃtotalとすると、（１／Ｃtotal）＝（１／Ｃox）＋（１／Ｃdep.）＋（１／Ｃint.）となる。ここで、Ｃ∝１／Ｔ（Ｔは総膜厚）であるため、ゲート絶縁膜１１３の膜厚をＴox、ゲート空乏層の厚さをＴdep.、拡散防止膜の膜厚をＴint.とすると、Ｔtotal＝Ｔox＋Ｔdep.＋Ｔint.となる。ここで、反転電子密度増大のため、上記Ｔtotalは小さくすることが好ましい。以上の点を踏まえて、例えば現時点における先端プロセス（例えば６５ｎｍＣＭＯＳプロセス）では、総膜厚を２．５ｎｍとすると、ゲート絶縁膜１１３の膜厚は１．５ｎｍ、ゲート空乏層の厚さを０．５ｎｍとすると、拡散防止膜１３４の膜厚は０．５ｎｍとなる。したがって、例えば６５ｎｍＣＭＯＳプロセス以降の世代では、少なくとも、拡散防止膜１３４の膜厚は０．５ｎｍ以下とすることが好ましい。一方、ゲルマニウムの拡散を防止するという観点から、拡散防止膜１３４の膜厚は０．３ｎｍ以上であることが望まれる。したがって、拡散防止膜１３４の膜厚は、０．３ｎｍ以上０．５ｎｍ以下とする。
【００２８】
本発明の半導体装置１は、シリコン・ゲルマニウム層１３２に近接するシリコン層１３３中にゲルマニウムの拡散を防止する拡散防止層１３４を形成したため、拡散防止層１３４がシリコン・ゲルマニウム層１３２中のゲルマニウムの拡散を防止するので、シリコン・ゲルマニウム層１３２中のゲルマニウムがシリコン層１３３に形成された拡散防止層１３４よりも外側に拡散されなくなるという利点がある。これを利用して、上記第１シリコン層１３１とシリコン・ゲルマニウム層１３２とシリコン層１３３との積層構造をゲートに用いることにより、拡散防止層１３４がシリコン・ゲルマニウム層１３２中のゲルマニウムの拡散を防止するので、シリコン層１３３の表層にゲルマニウムが拡散しなくなるという利点がある。これにより、シリコン層１３３の表層にゲート低抵抗化のための金属層、例えば金属シリサイド層（図示せず）を形成しても高抵抗な層とはならないで、低抵抗化が可能となる。また拡散防止層１３４よりシリコン・ゲルマニウム層１３２中のゲルマニウムの拡散を防ぐことにより、シリコン・ゲルマニウム層１３２中のゲルマニウム濃度の低下が抑制され、これにより初期に導入したゲルマニウムが効率的に機能し、シリコン・ゲルマニウム層１３２の下層における不純物の固溶を高めることができるので、積層構造をゲートに用いることで空乏化を抑制したゲートになるという利点がある。
【００２９】
また、半導体装置１では、拡散防止層１３４に窒素を含む層を用いた場合には、ソース・ドレイン活性化等の高温熱処理を施した後も拡散防止層１３４は安定した構造を取る。したがって、ゲート電極１１４、１１５中のボロンの拡散抑制やシリサイド反応の抑制が熱処理後でも可能となる。前記非特許文献１に記載されているように、シリコンの結晶構造の異なる積層構造にすると、熱履歴により各層の状態が変化するために不具合が起きる。例えば、ゲート電極１１４、１１５下部からゲート電極１１４、１１５上部へボロンが拡散してしまうことを抑制できず、ゲート電極１１４、１１５中の不純物密度を低減してしまう問題点が生じるが、本発明の構造では、その拡散を抑制することができる。さらに、前記非特許文献１に開示された構造では、シリサイド反応がゲート電極上部からゲート絶縁膜界面まで進むのを抑制することができず、ゲート電極１１４、１１５の抵抗上昇やゲート絶縁膜２１３の信頼性劣化、等が問題となる。一方、本発明ではシリサイド反応を抑制でき、シート抵抗異常や信頼性劣化を抑制することができる。
【実施例２】
【００３０】
次に、本発明の第２半導体装置に係る一実施例を、図４の概略構成断面図によって説明する。図４では、一例として、ＰチャネルトランジスタとしてのＰＭＯＳトランジスタとＮチャネルトランジスタとしてのＮＭＯＳトランジスタとを形成したＣＭＯＳトランジスタについて説明する。
【００３１】
図４に示すように、半導体基板２１１にＰＭＯＳトランジスタの形成領域とＮＭＯＳトランジスタの形成領域とを分離する素子分離領域２１２が形成されている。上記半導体基板２１１上にはゲート絶縁膜２１３が形成されている。
【００３２】
上記ゲート絶縁膜２１３上のＮＭＯＳトランジスタの形成領域にはゲート電極２１４が形成され、上記ゲート絶縁膜２１３上のＰＭＯＳトランジスタの形成領域にはゲート電極２１５が形成されている。上記ゲート電極２１４、２１５は、例えば下層より、シードシリコン層２３１、シリコン・ゲルマニウム層２３２、シリコン層２３３の積層構造で形成されていて、上記シリコン層２３３には、成膜中に形成したものでゲルマニウムの拡散を防止する拡散防止層２３４が形成されている。そのため、シリコン・ゲルマニウム層２３２中のゲルマニウムは、シリコン層２３１、およびシリコン層２３３の下層部分に拡散され、実質的に拡散防止層２３４より下層はゲルマニウムを含むシリコン層、すなわち、ＮＭＯＳトランジスタの形成領域ではシリコン・ゲルマニウム層２３５となり、ＰＭＯＳトランジスタの形成領域ではシリコン・ゲルマニウム層２３７となっている。
【００３３】
また、ＰＭＯＳトランジスタの形成領域における上記シリコン・ゲルマニウム層２３７となっている部分の厚さは、ＮＭＯＳトランジスタの形成領域における上記シリコン・ゲルマニウム層２３５となっている部分の厚さより薄く形成されている。これは、拡散防止層２３４の位置によってシリコン・ゲルマニウム層中のゲルマニウム濃度の高い位置を、ＰＭＯＳトランジスタではゲート絶縁膜２１３側になるように、ＮＭＯＳトランジスタではゲート絶縁膜２１３より離れた位置になるようにするためである。
【００３４】
例えば、ＮＭＯＳトランジスタのシリコン・ゲルマニウム層２３５は、１０20／ｃｍ3〜１０21／ｃｍ3程度のゲルマニウム濃度を必要とするため、１０ｎｍ以上６０ｎｍ以下の厚さに形成され、好ましくは３０ｎｍ程度の厚さとする。なお、ＮＭＯＳトランジスタのシリコン・ゲルマニウム層２３５は、膜厚が１０ｎｍよりも薄すぎると、Ｎ型不純物の固溶限界を低くするゲルマニウムの濃度ピーク値の位置がゲート絶縁膜２１３に近づきすぎるので好ましくなくなり、６０ｎｍを超えるとシリサイド反応の際に異常反応を引き起こすので好ましくない。
【００３５】
他方、ＰＭＯＳトランジスタのシリコン・ゲルマニウム層２３７は、シリコン・ゲルマニウム層２３７中のゲルマニウム濃度の高い位置をゲート絶縁膜２１３に近づけるように形成することが望ましいので、１０ｎｍ以上３０ｎｍ以下の膜厚とすることが好ましい。なお、ＰＭＯＳトランジスタのシリコン・ゲルマニウム層２３７は、膜厚が１０ｎｍよりも薄すぎるとＰ型不純物の固溶源としての効力が低くなるので好ましくなくなり、３０ｎｍを超えると拡散防止層２３４がゲート絶縁膜２１３より離れ過ぎることになり、ゲートの空乏化を抑制することが困難になるので好ましくない。
【００３６】
上記半導体基板２１１のＮＭＯＳトランジスタの形成領域には、ゲート電極２１４側に、上層にエクステンション領域２１６、下層にポケット領域２１８を介して、ソース・ドレイン領域２２０が形成され、他方側には上層にエクステンション領域２１７、下層にポケット領域２１９を介して、ソース・ドレイン領域２２１が形成されている。同様に、上記半導体基板２１１のＰＭＯＳトランジスタの形成領域には、ゲート電極２１５側に、上層にエクステンション領域２２２、下層にポケット領域２２４を介して、ソース・ドレイン領域２２６が形成され、他方側には上層にエクステンション領域２２３、下層にポケット領域２２５を介して、ソース・ドレイン領域２２７が形成されている。
【００３７】
ここで、ゲートについて、図５のゲルマニウムの濃度プロファイルを示したゲート電極の拡大断面図によって詳細に説明する。図５（１）はＰＭＯＳトランジスタのゲート電極を示し、図５（２）はＮＭＯＳトランジスタのゲート電極を示した図面である。なお、図面中のゲルマニウム（Ｇｅ）の濃度プロファイルは矢印方向に向かって濃度が高くなっている。
【００３８】
図５（１）に示すように、ＮＭＯＳトランジスタ領域では、半導体基板（シリコン基板）２１１上にゲート絶縁膜２１３、ゲート電極２１４が形成されている。このゲート電極２１４は、下層よりシリコン・ゲルマニウム層２３５、シリコン層（キャップシリコン層ともいう）２３３を積層した構造からなり、シリコン層２３３中（シリコン・ゲルマニウム層２３５からシリコン層２３３へのゲルマニウムの拡散があるため、実質的にはシリコン・ゲルマニウム層２３５とシリコン層２３３（２３６）との間）にはゲルマニウムの拡散を防止する拡散防止層２３４が形成されている。ＮＭＯＳトランジスタの場合、リン、ヒ素のようなＮ型不純物にとっては固溶限界が低くなるゲルマニウムは、ゲート絶縁膜２１３から遠ざけることが好ましい。すなわち、ゲルマニウム濃度は図示したように、シリコン層２３６側に濃度分布のピークが位置するようにすることが好ましい。また、ＮＭＯＳトランジスタのゲート電極２１４は、通常、低抵抗化のため、シリコン層２３６の上部に金属を含む層（例えば金属シリサイド層）（図示せず）が形成される。このため、ゲルマニウムが金属シリサイド層の形成領域に存在すると、高抵抗な膜となってしまうため、ゲルマニウムをシリコン層２３６の表層近くに存在させることは好ましくない。
【００３９】
以上の観点から、上記説明したように、シリコン・ゲルマニウム層２３５は３０ｎｍ〜５０ｎｍの厚さに形成され、上記拡散防止層２３４は、シリコン・ゲルマニウム層２３５とシリコン層２３６との間に設けられている。
【００４０】
一方、図５（２）に示すように、ＰＭＯＳトランジスタ領域では、半導体基板（シリコン基板）２１１上にゲート絶縁膜２１３、ゲート電極２１５が形成されている。このゲート電極２１５は、下層よりシリコン・ゲルマニウム層２３７、シリコン層（キャップシリコン層ともいう）２３３を積層した構造からなり、シリコン層２３３中（シリコン・ゲルマニウム層２３７からシリコン層２３３へのゲルマニウムの拡散があるため、実質的にはシリコン・ゲルマニウム層２３７とシリコン層２３３（２３８）との間）にはゲルマニウムの拡散を防止する拡散防止層２３４が形成されている。ＰＭＯＳトランジスタの場合、ゲルマニウム濃度は図示したように、ゲート絶縁膜２１３側に近いシリコン・ゲルマニウム層２３７部分に濃度分布のピーク値が位置するようにすることが好ましい。つまり、ＰＭＯＳトランジスタのゲート電極２１５は、ホウ素が固溶されるため、ホウ素の固溶源の高いゲルマニウムをゲート絶縁膜２１３側に近づけることが好ましい。これにより、ゲートの空乏化を抑制することができる。
【００４１】
以上の観点から、シリコン・ゲルマニウム層２３７は薄く（例えば１０ｎｍ〜２０ｎｍの厚さ）形成され、拡散防止層２３４はシリコン層２３３中（シリコン・ゲルマニウム層２３７からシリコン層２３３へのゲルマニウムの拡散があるため、実質的にはシリコン・ゲルマニウム層２３７とシリコン層２３８との間）に設けられることが好ましい。もし、拡散防止層２３４をシリコン層２３８の表層に設けた場合には、シリコン層２３８の表層に低抵抗化のための金属層（例えば金属シリサイド層）を形成することができなくなり、ゲート電極の低抵抗化が図れないという問題が発生する。
【００４２】
上記拡散防止層２３４の膜厚は、前記図３によって説明したのと同様に０．３ｎｍ以上０．５ｎｍ以下とする。
【００４３】
上記拡散防止層２３４は、ゲルマニウムの拡散を防止する材料で形成された膜であればよく、例えば窒化膜、酸化膜、窒化酸化膜等で形成される。例えば窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜等で形成される。
【００４４】
本発明の半導体装置２は、シリコン・ゲルマニウム層２３５、２３７に近接するシリコン層２３６、２３８中にゲルマニウムの拡散を防止する拡散防止層２３４を形成したため、拡散防止層２３４がシリコン・ゲルマニウム層２３５、２３７中のゲルマニウムの拡散を防止するので、シリコン・ゲルマニウム層２３５、２３７中のゲルマニウムがシリコン層２３３中に形成された拡散防止層２３４よりも外側（図面では上方）に拡散されなくなるという利点がある。これを利用して、シリコン・ゲルマニウム層２３５、２３７とシリコン層２３６、２３８との積層構造をゲートに用いることにより、拡散防止層２３４がシリコン・ゲルマニウム層２３５、２３７中のゲルマニウムの拡散を防止するので、シリコン層２３６、２３８の表層にゲルマニウムが拡散しなくなるという利点がある。これにより、シリコン層２３６、２３８の表層にゲート低抵抗化のための金属層、例えば金属シリサイド層（図示せず）を形成しても高抵抗な層とはならないで、低抵抗化が可能となる。また拡散防止層２３４よりシリコン・ゲルマニウム層２３５、２３７中のゲルマニウムの拡散を防ぐことにより、シリコン・ゲルマニウム層２３５、２３７中のゲルマニウム濃度の低下が抑制され、これにより初期に導入したゲルマニウムが効率的に機能させることができる。
【００４５】
さらに、ＰＭＯＳトランジスタの形成領域における上記シリコン・ゲルマニウム層２３７となっている部分の厚さは、ＮＭＯＳトランジスタの形成領域における上記シリコン・ゲルマニウム層２３５となっている部分の厚さより薄く形成されている。これによって、シリコン・ゲルマニウム層２３５、２３７中のゲルマニウム濃度の位置を、ＰＭＯＳトランジスタではゲート絶縁膜２１３側に、ＮＭＯＳトランジスタではゲート絶縁膜２１３より離した位置になるようにすることができる。よって、ＰＭＯＳトランジスタでは、シリコン・ゲルマニウム層２３７の下層における不純物（特にＰ型不純物）の固溶を高めることができるのでゲートの空乏化が抑制でき、他方、ＮＭＯＳトランジスタではＮ型不純物の固溶限界を低くするゲルマニウムをゲート絶縁膜から離すことができる。
【００４６】
また、半導体装置２では、拡散防止層２３４に窒素を含む層を用いた場合には、ソース・ドレイン活性化等の高温熱処理を施した後も拡散防止層２３４は安定した構造を取る。したがって、ゲート電極２１４、２１５中のボロンの拡散抑制やシリサイド反応の抑制が熱処理後でも可能となる。前記非特許文献１に記載されているように、シリコンの結晶構造の異なる積層構造にすると、熱履歴により各層の状態が変化するために不具合が起きる。例えば、ゲート電極２１４、２１５下部からゲート電極２１４、２１５上部へボロンが拡散してしまうことを抑制できず、ゲート電極２１４、２１５中の不純物密度を低減してしまう問題点が生じるが、本発明の構造では、その拡散を抑制することができる。さらに、前記非特許文献１に開示された構造では、シリサイド反応がゲート電極上部からゲート絶縁膜界面まで進むのを抑制することができず、ゲート電極２１４、２１５の抵抗上昇やゲート絶縁膜２１３の信頼性劣化、等が問題となる。一方、本発明ではシリサイド反応を抑制でき、シート抵抗異常や信頼性劣化を抑制することができる。
【実施例３】
【００４７】
本発明の半導体装置の第１製造方法に係る一実施例を、図６〜図９の製造工程図によって説明する。図６〜図９では、一例として、前記実施例１で説明した６５ｎｍルールのＣＭＯＳＦＥＴ（Complementary Metal Oxide Semiconductor）の製造工程を示した。
【００４８】
図６（１）に示すように、半導体基板（例えばシリコン基板）１１１に、通常の素子分離プロセスによって、ＳＴＩ（Shallow Trench Isolation）の素子分離領域１１２を形成する。次いで、半導体基板１１１上にゲート絶縁膜１１３を形成する。このゲート絶縁膜１１３は、例えば窒化酸化シリコン（ＳｉＯＮ）組成にて例えば１ｎｍの厚さに形成する。
【００４９】
次に、図６（２）に示すように、化学的気相成長（ＣＶＤ：Chemical Vapor Deposition）法によって、上記ゲート絶縁膜１１３上にシードシリコン層１３１を形成する。このシードシリコン層１３１は、後に説明するシリコン・ゲルマニウム層を形成する際のシード層となるもので、例えば２ｎｍの厚さに形成する。次いで、シリコン・ゲルマニウム層１３２を形成する。このシリコン・ゲルマニウム層１３２は、例えばゲルマニウム濃度が３０％となるように成膜し、その厚さは例えば２０ｎｍとした。
【００５０】
次に、図６（３）に示すように、シリコン・ゲルマニウム層１３２上に、シリコン層１３３の下層部分を形成する。上記シリコン層１３３の下層部分は、例えばアモルファスシリコン（α―Ｓｉ）を５０ｎｍの厚さに成膜する。
【００５１】
続いて、図６（４）に示すように、シリコン層１３３の成膜を一時中段して、ゲルマニウムの拡散を防止するための拡散防止層１３４を形成する。この拡散防止層１３４は、例えば原子層蒸着（ＡＬＤ：Atomic Layer Deposition）法等を用い、窒化膜（例えば窒化シリコン膜）を０．３ｎｍの厚さに成膜する。この拡散防止層１３４は、窒化シリコン膜の他に、窒化酸化膜（例えば窒化酸化シリコン膜）、酸化シリコン膜（例えば酸化シリコン膜）で形成することもできる。この膜厚は、前記図３によって説明した理由によって、０.４ｎｍ以上０．５ｎｍ以下に形成することが好ましい。
【００５２】
その後、図６（５）に示すように、再びシリコン層１３３の成膜を行うことで、層中に拡散防止層１３４を備えたシリコン層３３を完成させる。上記第２シリコン層１３３の上層部分は、例えばアモルファスシリコン（α―Ｓｉ）を５０ｎｍの厚さに成膜する。これによって、シリコン層１３３は、１００ｎｍの厚さにアモルファスシリコン層からなり、その中間に拡散防止層１３４が形成されたものとなる。
【００５３】
その後はこの世代のＣＭＯＳＦＥＴの標準的なプロセスによって製造される。その一例を以下に説明する。
【００５４】
図７（１）に示すように、リソグラフィ技術により、ＰＭＯＳトランジスタのゲート電極の形成領域上およびＮＭＯＳトランジスタのゲート電極の形成領域上に、レジストマスク１５１を形成した後、エッチング技術（例えばドライエッチング）により上記拡散防止層１３４を含むシリコン層１３３、シリコン・ゲルマニウム層１３２、シードシリコン層１３１をエッチング加工して、ＰＭＯＳトランジスタのゲート電極１１４、ＮＭＯＳトランジスタのゲート電極１１５を形成する。その後、上記レジストマスク１５１を除去する。
【００５５】
次に、図７（２）に示すように、急速熱酸化（ＲＴＯ）法等の酸化方法により、ゲート電極１１４、１１５の少なくとも側壁に側壁酸化膜１４１を形成する。この側壁酸化膜１４１は、例えば２ｎｍの厚さに形成する。なお、ここでは酸化法の特性上、側壁酸化膜１４１は、ゲート電極１１４、１１４表面に形成されている。
【００５６】
次に、図７（３）に示すように、リソグラフィ技術によりＮＭＯＳトランジスタの形成領域を開口したレジストマスク１５２を形成する。次いでイオン注入法によって、ゲート電極１１４、側壁酸化膜１４１をマスクにして、上記半導体基板１１１にエクステンション領域１１６、１１７を形成する。このエクステンション領域１１６、１１７は、例えばヒ素を１.５ｋｅＶの注入エネルギーで１×１０15ａｔｏｍｓ／ｃｍ2のドーズ量でイオン注入して形成する。次いで、イオン注入法によって、上記エクステンション領域１１６、１１７の外側にポケット領域１１８、１１９を形成する。このポケット領域１１８、１１９は、例えばインジウムを５０ｋｅＶの注入エネルギーで２×１０13ａｔｏｍｓ／ｃｍ2のドーズ量でイオン注入して形成する。その後、上記レジストマスク１５２を除去する。
【００５７】
次に、図８（４）に示すように、リソグラフィ技術によりＰＭＯＳトランジスタの形成領域を開口したレジストマスク１５３を形成する。次いでイオン注入法によって、ゲート電極１１５、側壁酸化膜１４１をマスクにして、上記半導体基板１１１にエクステンション領域１２２、１２３を形成する。このエクステンション領域１２２、１２３は、例えばホウ素を０．５ｋｅＶの注入エネルギーで１×１０15ａｔｏｍｓ／ｃｍ2のドーズ量でイオン注入して形成する。次いで、イオン注入法によって、上記エクステンション領域１２２、１２３の外側にポケット領域１２４、１２５を形成する。このポケット領域１２４、１２５は、例えばヒ素を４０ｋｅＶの注入エネルギーで２×１０13ａｔｏｍｓ／ｃｍ2のドーズ量でイオン注入して形成する。その後、上記レジストマスク１５３を除去する。
【００５８】
次に、図８（５）に示すように、ＣＶＤ方法により、上記側壁酸化膜１４１を介して上記ゲート電極１１４、１１５を被覆するようにサイドウォール形成膜１４２を形成する。このサイドウォール形成膜１４２は、例えば酸化膜を５０ｎｍの厚さに成膜して形成する。その後、エッチバック技術によって、サイドウォール形成膜１４２を異方的にドライエッチングして、ゲート電極１１４の側壁にサイドウォール１４３を形成するとともに、ゲート電極１１５の側壁にサイドウォール１４４を形成する。
【００５９】
次に、図８（６）に示すように、リソグラフィ技術によりＰＭＯＳトランジスタの形成領域を開口したレジストマスク１５４を形成する。次いでイオン注入法によって、ゲート電極１１５および側壁酸化膜１４１およびサイドウォール１４４をマスクにして、上記ゲート電極１１５の両側における上記半導体基板１１１に、上記エクステンション領域１２２、１２３およびポケット領域１２４、１２５を介してソース・ドレイン領域１２６、１２７を形成する。このソース・ドレイン領域１２６、１２６は、例えばホウ素を２ｋｅＶの注入エネルギーで３×１０15ａｔｏｍｓ／ｃｍ2のドーズ量でイオン注入して形成する。その後、上記レジストマスク１５４を除去する。
【００６０】
次に、図９（７）に示すように、リソグラフィ技術によりＮＭＯＳトランジスタの形成領域を開口したレジストマスク１５５を形成する。次いでイオン注入法によって、ゲート電極１１４および側壁酸化膜１４１およびサイドウォール１４３をマスクにして、上記ゲート電極１１４の両側における上記半導体基板１１１に、上記エクステンション領域１１６、１１７およびポケット領域１１８、１１９を介してソース・ドレイン領域１２０、１２１を形成する。このソース・ドレイン領域１２０、１２１は、例えばリンを１０ｋｅＶの注入エネルギーで３×１０15ａｔｏｍｓ／ｃｍ2のドーズ量でイオン注入して形成する。その後、上記レジストマスク１５５を除去する。
【００６１】
その後、図９（８）に示すように、熱処理によって、上記ソース・ドレイン領域１２０、１２１、１２６、１２７の活性化処理を行う。上記熱処理は、例えば高速ランピングレートのスパイクアニーリングにより行い、例えば、活性化条件は、１０３０℃、０ｓｅｃで、昇温レートは３００℃／ｓｅｃで降温レートは７５℃／ｓｅｃ程度となる急峻なランピングレートのスパイクＲＴＡ（Rapid Thermal Annealing）で行う。すなわち、３００℃／ｓｅｃの昇温レートで加熱し、１０３０℃になった時点で直ちに降温プロセスに入り、７５℃／ｓｅｃ程度の降温レートで冷却するというスパイクＲＴＡである。このとき、シリコン・ゲルマニウム層１３２中のゲルマニウムが拡散する。このゲルマニウムの拡散は、シリコン・ゲルマニウム層１３２の下層側ではシードシリコン層１３１中に拡散し、シリコン・ゲルマニウム層１３２の上層側では、拡散防止層１３４より下層のシリコン層１３３の下層側に拡散する。しかしながら、シリコン層１３３中にはゲルマニウムの拡散を防止する拡散防止層１３４が形成されているため、この拡散防止層１３４によってゲルマニウムの拡散が阻止されるので、拡散防止層１３４より上部のシリコン層１３３の上層部にゲルマニウムが拡散することはない。このようにして、半導体装置１が形成される。
【００６２】
上記製造方法においては、上記拡散防止層１３４はＡＬＤ法によって形成したが、ゲルマニウムの拡散を防止する膜を形成できる方法であれば、他の方法でも良い。例えば、シリコン層１３３の下層部分を形成した後、プラズマ堆積方法により窒化膜を形成してもよい。もしくは、シリコン層１３３を形成した後のイオン注入による導入窒素によって窒化膜を形成してもよい。もしくは、シリコン層１３３の成膜を一旦停止した後のプラズマ窒化処理によって窒化膜を形成してもよい。もしくは、シリコン層１３３の成膜をいったん中断した際にできる自然酸化膜で形成することもできる。また、上記製造方法と同様にして、窒素の代わりに酸素を用いることで、上記窒化膜の代わりに酸化膜で形成することもでき、また窒素とともに酸素を用いることで、窒化酸化膜で形成することもできる。
【００６３】
また、ゲート電極１１４、１１５上部に金属シリサイド層を形成する際には、ゲート電極１１４、１１５上部に形成されている酸化膜（側壁酸化時に形成された酸化膜）を除去し、シリコン層１３３上部を露出させる。なお、サイドウォール１４３を形成した際にゲート電極１１４、１１５上部に形成されている酸化膜（側壁酸化時に形成された酸化膜）を除去してもよい。
【００６４】
その後、全面に金属シリサイドを形成するための金属膜（図示せず）を被覆した後、シリサイド化の熱処理を行い、ゲート電極１１４、１１５上部のシリコン層１３３をシリサイド化して、金属シリサイド層を形成する。上記金属膜にはニッケル、コバルト、タングステン、チタン等を用いることができ、上記金属膜にニッケルを用いた場合にはニッケルシリサイドが形成され、コバルトを用いた場合にはコバルトシリサイドが形成され、タングステンを用いた場合にはタングステンシリサイドが形成され、チタンを用いた場合にはチタンシリサイドが形成される。また、上記シリサイド化の熱処理は、生成される金属シリサイドが低抵抗となるような温度条件にてシリサイド化反応を行うことが好ましい。例えばニッケルシリサイドを生成する場合には、低抵抗なニッケルシリサイド（ＮｉＳｉ）を生成するように、３００℃以上６００℃以下の温度で熱処理を行うことが好ましい。例えば７００℃以上の温度でシリサイド化を行うとＮｉＳｉ2を生成し、高抵抗なニッケルシリサイドとなるので好ましくない。他方、シリサイド化の熱処理温度が３００℃よりも低い温度では、シリサイド化反応が不十分もしくは起こらないので好ましくない。
【００６５】
本発明の半導体装置の製造方法は、シリコン・ゲルマニウム層１３２に近接するシリコン層１３３を成膜中にゲルマニウムの拡散を防止する拡散防止層１３４を形成する工程を備えたため、拡散防止層１３４によってシリコン・ゲルマニウム層１３２中のゲルマニウムの拡散を防止することができるようになるので、シリコン・ゲルマニウム層１３２中のゲルマニウムがシリコン層１３３に形成された拡散防止層１３４よりも外側に拡散されなくなるという利点がある。例えば、シードシリコン層１３１とシリコン・ゲルマニウム層１３２とシリコン層１３３との積層構造をゲートに用いることにより、拡散防止層１３４がシリコン・ゲルマニウム層１３２中のゲルマニウムの拡散を防止するので、シリコン層１３３の表層にゲルマニウムが拡散しなくなるという利点がある。これにより、シリコン層１３３の表層にゲート低抵抗化のための金属層、例えば金属シリサイド層を形成することが可能になる。また拡散防止層１３４がシリコン・ゲルマニウム層１３２中のゲルマニウムの拡散を防ぐことにより、シリコン・ゲルマニウム層１３２中のゲルマニウム濃度の低下が抑制され、これによりシリコン・ゲルマニウム層１３２の下層に形成されるシードシリコン層１３１中の不純物の固溶を高めることができるので、積層構造をゲートに用いることにより、空乏化を抑制したゲートを構成することができるという利点がある。
【００６６】
また、上記製造方法において、拡散防止層１３４をＡＬＤ法により形成することで、容易に０．４ｎｍ〜０．５ｎｍという極薄膜厚の拡散防止膜１３４を形成することができるので、容量増加を最小限にしつつ、ゲート空乏容量を抑制することで、全体のゲート容量を小さくすることができる。
【００６７】
さらに、拡散防止層１３４に窒素を含む層を用いた場合には、ソース・ドレイン活性化等の高温熱処理を施した後も拡散防止層１３４は安定した構造を取る。したがって、ゲート電極１１４、１１５中のボロンの拡散抑制やシリサイド反応の抑制が熱処理後でも可能となる。前記非特許文献１に記載されているように、シリコンの結晶構造の異なる積層構造にすると、熱履歴により各層の状態が変化するために不具合が起きる。例えば、ゲート電極１１４、１１５下部からゲート電極１１４、１１５上部へボロンが拡散してしまうことを抑制できず、ゲート電極１１４、１１５中の不純物密度を低減してしまう問題点が生じるが、本発明の構造では、その拡散を抑制することができる。さらに、前記非特許文献１に開示された構造では、シリサイド反応がゲート電極上部からゲート絶縁膜界面まで進むのを抑制することができず、ゲート電極１１４、１１５の抵抗上昇やゲート絶縁膜１１３の信頼性劣化、等が問題となる。一方、本発明ではシリサイド反応を抑制でき、シート抵抗異常や信頼性劣化を抑制することができる。
【実施例４】
【００６８】
本発明の半導体装置の第２製造方法に係る一実施例を、図１０〜図１５の製造工程図によって説明する。図１０〜図１５では、一例として、前記実施例２で説明した６５ｎｍルールのＣＭＯＳＦＥＴ（Complementary Metal Oxide Semiconductor）の製造工程を示した。
【００６９】
図１０（１）に示すように、半導体基板（例えばシリコン基板）２１１に、通常の素子分離プロセスによって、ＳＴＩ（Shallow Trench Isolation）の素子分離領域２１２を形成する。次いで、半導体基板２１１上にゲート絶縁膜２１３を形成する。このゲート絶縁膜２１３は、例えば窒化酸化シリコン（ＳｉＯＮ）組成にて例えば１ｎｍの厚さに形成する。
【００７０】
次に、図１０（２）に示すように、化学的気相成長（ＣＶＤ：Chemical Vapor Deposition）法によって、上記ゲート絶縁膜２１３上にシードシリコン層２３１を形成する。このシードシリコン層２３１は、後に説明するシリコン・ゲルマニウム層を形成する際のシード層となるもので、例えば２ｎｍの厚さに形成する。次いで、シリコン・ゲルマニウム層２３２を形成する。このシリコン・ゲルマニウム層２３２は、例えばゲルマニウム濃度が３０％となるように成膜し、その厚さは例えば２０ｎｍとした。
【００７１】
次に、図１０（３）に示すように、シリコン・ゲルマニウム層２３２上に、シリコン層２３３の下層部分を形成する。上記シリコン層２３３の下層部分は、例えばアモルファスシリコン（α―Ｓｉ）を５０ｎｍの厚さに成膜する。
【００７２】
次に、図１０（４）に示すように、リソグラフィ技術を用いて、ＮＭＯＳＦＥＴ形成領域を被覆し、ＰＭＯＳＦＥＴ形成領域を開口したレジストマスク２５１を形成する。そして、上記レジストマスク２５１をエッチングマスクに用いて上記シリコン層２３３のエッチングを行う。
【００７３】
その結果、図１１（５）に示すように、ＰＭＯＳＦＥＴ形成領域の上記シリコン層２３３が除去され、ＮＭＯＳＦＥＴ形成領域に上記シリコン層２３３が残る。その後、上記レジストマスク２５１〔前記図１０の（４）参照〕を除去する。図面では、レジストマスク２５１を除去した後の状態を示した。
【００７４】
次に、図１１（６）に示すように、例えばＣＶＤ法によって、ＮＭＯＳトランジスタ形成領域に残したシリコン層２３３を被覆するように上記シリコン・ゲルマニウム層２３２上にさらにシリコン層２３３を形成する。このシリコン層２３３は、例えば、３０ｎｍの厚さに形成される。このようにシリコン層２３３を成膜することによって、上記エッチングによる表面荒れの改善を行うことができる。
【００７５】
次に、図１１（７）に示すように、上記シリコン層２３３上に、ゲルマニウムの拡散を防止するための拡散防止層２３４を形成する。この拡散防止層２３４は、例えば原子層蒸着（ＡＬＤ：Atomic Layer Deposition）法等を用い、窒化膜（例えば窒化シリコン膜）を０．３ｎｍの厚さに成膜する。この拡散防止層２３４は、窒化シリコン膜の他に、窒化酸化膜（例えば窒化酸化シリコン膜）、酸化シリコン膜（例えば酸化シリコン膜）で形成することもできる。この膜厚は、前記図３によって説明した理由によって、０.３ｎｍ以上０．５ｎｍ以下に形成することが好ましい。
【００７６】
その後、図１１（８）に示すように、さらに再び、シリコン層２３３の成膜を行うことで、層中に拡散防止層２３４を備えたシリコン層２３３を完成させる。上記第２シリコン層２３３の上層部分は、例えばＮＭＯＳトランジスタの形成領域ではアモルファスシリコン（α―Ｓｉ）を３０ｎｍの厚さに成膜する。これによって、シリコン層２３３は、１００ｎｍの厚さにアモルファスシリコン層からなり、その間に拡散防止層２３４が形成されたものとなる。しかも、ＰＭＯＳトランジスタの形成領域上では、初めに形成したシリコン層２３３を除去するので、上記拡散防止膜２３４をＮＭＯＳトランジスタの形成領域よりもＰＭＯＳトランジスタの形成領域のほうがゲート絶縁膜２１３の近くに形成することができる。言い換えれば、シリコン・ゲルマニウム層２３２中のゲルマニウムが拡散される領域は、ＰＭＯＳＦＥＴ形成領域は薄く、ＮＭＯＳトランジスタの形成領域はＰＭＯＳトランジスタの形成領域よりも厚く形成することができる。
【００７７】
なお、上記図１１（５）〜（８）の工程において、ＰＭＯＳＦＥＴ形成領域の上記シリコン層２３３を除去した後、シリコン・ゲルマニウム層２３２表面の荒れが拡散防止膜を形成できる程度に抑制されている場合には、上記図１１（６）で説明したシリコン層２３３を形成しなくともよい。
【００７８】
したがって、図１２（５）に示すように、ＰＭＯＳトランジスタの形成領域のシリコン層２３３が除去されて、ＮＭＯＳトランジスタの形成領域にシリコン層２３３が残される。
【００７９】
次に、図１２（６）に示すように、上記図１１（７）によって説明したのと同様に、シリコン層２３３を被覆するようにシリコン・ゲルマニウム層２３２上に拡散防止膜２３４を形成する。
【００８０】
次に、図１２（７）に示すように、上記図１１（８）によって説明したのと同様に、拡散防止膜２３４上に、さらにシリコン層２３３を形成する。この場合も、上記拡散防止膜２３４をＮＭＯＳトランジスタの形成領域よりもＰＭＯＳトランジスタの形成領域のほうがゲート絶縁膜２１３の近くに形成することができる。言い換えれば、シリコン・ゲルマニウム層２３２中ゲルマニウムが拡散される領域は、ＰＭＯＳトランジスタの形成領域は薄く、ＮＭＯＳトランジスタの形成領域はＰＭＯＳトランジスタの形成領域よりも厚く形成することができる。
【００８１】
その後はこの世代のＣＭＯＳＦＥＴの標準的なプロセスによって製造される。その一例を以下に説明する。
【００８２】
図１３（１）に示すように、リソグラフィ技術により、ＰＭＯＳトランジスタのゲート電極の形成領域上およびＮＭＯＳトランジスタのゲート電極の形成領域上に、レジストマスク２５２を形成した後、エッチング技術（例えばドライエッチング）により上記拡散防止層２３４を含むシリコン層２３３、シリコン・ゲルマニウム層２３２、シードシリコン層２３１をエッチング加工して、ＰＭＯＳトランジスタのゲート電極２１４、ＮＭＯＳトランジスタのゲート電極２１５を形成する。その後、上記レジストマスク２５２を除去する。
【００８３】
次に、図１３（２）に示すように、急速熱酸化（ＲＴＯ）法等の酸化方法により、ゲート電極２１４、２１５の少なくとも側壁に側壁酸化膜２４１を形成する。この側壁酸化膜２４１は、例えば２ｎｍの厚さに形成する。なお、ここでは酸化法の特性上、側壁酸化膜２４１は、ゲート電極２１４、２１４表面に形成されている。
【００８４】
次に、図１３（３）に示すように、リソグラフィ技術によりＮＭＯＳトランジスタの形成領域を開口したレジストマスク２５３を形成する。次いでイオン注入法によって、レジストマスク２５３、ゲート電極２１４、側壁酸化膜２４１をマスクにして、上記半導体基板２１１にエクステンション領域２１６、２１７を形成する。このエクステンション領域２１６、２１７は、例えばヒ素を１.５ｋｅＶの注入エネルギーで１×１０15ａｔｏｍｓ／ｃｍ2のドーズ量でイオン注入して形成する。次いで、イオン注入法によって、上記エクステンション領域２１６、２１７の外側にポケット領域２１８、２１９を形成する。このポケット領域２１８、２１９は、例えばインジウムを５０ｋｅＶの注入エネルギーで２×１０13ａｔｏｍｓ／ｃｍ2のドーズ量でイオン注入して形成する。その後、上記レジストマスク２５３を除去する。
【００８５】
次に、図１４（４）に示すように、リソグラフィ技術によりＰＭＯＳトランジスタの形成領域を開口したレジストマスク２５４を形成する。次いでイオン注入法によって、レジストマスク２５４、ゲート電極２１５、側壁酸化膜２４１をマスクにして、上記半導体基板２１１にエクステンション領域２２２、２２３を形成する。このエクステンション領域２２２、２２３は、例えばホウ素を０．５ｋｅＶの注入エネルギーで１×１０15ａｔｏｍｓ／ｃｍ2のドーズ量でイオン注入して形成する。次いで、イオン注入法によって、上記エクステンション領域２２２、２２３の外側にポケット領域２２４、２２５を形成する。このポケット領域２２４、２２５は、例えばヒ素を４０ｋｅＶの注入エネルギーで２×１０13ａｔｏｍｓ／ｃｍ2のドーズ量でイオン注入して形成する。その後、上記レジストマスク２５４を除去する。
【００８６】
次に、図１４（５）に示すように、ＣＶＤ方法により、上記側壁酸化膜２４１を介して上記ゲート電極２１４、２１５を被覆するようにサイドウォール形成膜２４２を形成する。このサイドウォール形成膜２４２は、例えば酸化膜を５０ｎｍの厚さに成膜して形成する。その後、エッチバック技術によって、サイドウォール形成膜２４２を異方的にドライエッチングして、ゲート電極２１４の側壁にサイドウォール１４３を形成するとともに、ゲート電極２１５の側壁にサイドウォール２４４を形成する。
【００８７】
次に、図１４（６）に示すように、リソグラフィ技術によりＰＭＯＳトランジスタの形成領域を開口したレジストマスク２５５を形成する。次いでイオン注入法によって、レジストマスク２５５、ゲート電極２１５および側壁酸化膜２４１およびサイドウォール２４４をマスクにして、上記ゲート電極２１５の両側における上記半導体基板２１１に、上記エクステンション領域２２２、２２３およびポケット領域２２４、２２５を介してソース・ドレイン領域２２６、２２７を形成する。このソース・ドレイン領域２２６、２２６は、例えばホウ素を２ｋｅＶの注入エネルギーで３×１０15ａｔｏｍｓ／ｃｍ2のドーズ量でイオン注入して形成する。その後、上記レジストマスク２５５を除去する。
【００８８】
次に、図１５（７）に示すように、リソグラフィ技術によりＮＭＯＳトランジスタの形成領域を開口したレジストマスク２５６を形成する。次いでイオン注入法によって、レジストマスク２５６、ゲート電極２１４および側壁酸化膜２４１およびサイドウォール２４３をマスクにして、上記ゲート電極２１４の両側における上記半導体基板２１１に、上記エクステンション領域２１６、２１７およびポケット領域２１８、２１９を介してソース・ドレイン領域２２０、２２１を形成する。このソース・ドレイン領域２２０、２２１は、例えばリンを１０ｋｅＶの注入エネルギーで３×１０15ａｔｏｍｓ／ｃｍ2のドーズ量でイオン注入して形成する。その後、上記レジストマスク２５６を除去する。
【００８９】
その後、図１５（８）に示すように、熱処理によって、上記ソース・ドレイン領域２２０、２２１、２２６、２２７の活性化処理を行う。上記熱処理は、例えば高速ランピングレートのスパイクアニーリングにより行い、例えば、活性化条件は、１０３０℃、０ｓｅｃで、昇温レートは３００℃／ｓｅｃで降温レートは７５℃／ｓｅｃ程度となる急峻なランピングレートのスパイクＲＴＡ（Rapid Thermal Annealing）で行う。すなわち、３００℃／ｓｅｃの昇温レートで加熱し、１０３０℃になった時点で直ちに降温プロセスに入り、７５℃／ｓｅｃ程度の降温レートで冷却するというスパイクＲＴＡである。このとき、シリコン・ゲルマニウム層２３２中のゲルマニウムが拡散する。このゲルマニウムの拡散は、シリコン・ゲルマニウム層２３２の下層側ではシードシリコン層２３１中に拡散し、シリコン・ゲルマニウム層２３２の上層側では、拡散防止層２３４より下層のシリコン層２３３の下層側に拡散する。しかしながら、シリコン層２３３中にはゲルマニウムの拡散を防止する拡散防止層２３４が形成されているため、この拡散防止層２３４によってゲルマニウムの拡散が阻止されるので、拡散防止層２３４より上部のシリコン層２３３の上層部にゲルマニウムが拡散することはない。
【００９０】
したがって、ＮＭＯＳトランジスタでは、シードシリコン層２３１、シリコン・ゲルマニウム層２３２、シリコン層２３３の下層部分（拡散防止層２３４より下層部分）にゲルマニウムが拡散し、新たにシリコン・ゲルマニウム層２３５となり、拡散防止膜２３４より上層のシリコン層２３３が前記図４によって説明したシリコン層２３６になる。また、ＰＭＯＳトランジスタでは、シードシリコン層２３１、シリコン・ゲルマニウム層２３２、シリコン層２３３の下層部分（拡散防止層２３４より下層部分）にゲルマニウムが拡散し、新たにシリコン・ゲルマニウム層２３７となり、拡散防止膜２３４より上層のシリコン層２３３が前記図４によって説明したシリコン層２３８になる。このようにして、半導体装置２が形成される。
【００９１】
上記製造方法においては、上記拡散防止層２３４はＡＬＤ法によって形成したが、ゲルマニウムの拡散を防止する膜を形成できる方法であれば、他の方法でも良い。例えば、シリコン層２３３の下層部分を形成した後、プラズマＣＶＤ方法により窒化膜を形成してもよい。もしくは、シリコン層２３３を形成した後のイオン注入による導入窒素によって窒化膜を形成してもよい。もしくは、シリコン層２３３の成膜を一旦停止した後のプラズマ窒化処理によって窒化膜を形成してもよい。もしくは、シリコン層２３３の成膜をいったん中断した際にできる自然酸化膜で形成することもできる。また、上記製造方法と同様にして、窒素の代わりに酸素を用いることで、上記窒化膜の代わりに酸化膜で形成することもでき、また窒素とともに酸素を用いることで、窒化酸化膜で形成することもできる。
【００９２】
また、ゲート電極２１４、２１５上部に金属シリサイド層を形成する際には、ゲート電極２１４、２１５上部に形成されている酸化膜（側壁酸化時に形成された酸化膜）を除去し、シリコン層２３３上部を露出させる。なお、サイドウォール１４３を形成した際にゲート電極２１４、２１５上部に形成されている酸化膜（側壁酸化時に形成された酸化膜）を除去してもよい。
【００９３】
その後、全面に金属シリサイドを形成するための金属膜（図示せず）を被覆した後、シリサイド化の熱処理を行い、ゲート電極２１４、２１５上部のシリコン層２３３をシリサイド化して、金属シリサイド層を形成する。上記金属膜にはニッケル、コバルト、タングステン、チタン等を用いることができ、上記金属膜にニッケルを用いた場合にはニッケルシリサイドが形成され、コバルトを用いた場合にはコバルトシリサイドが形成され、タングステンを用いた場合にはタングステンシリサイドが形成され、チタンを用いた場合にはチタンシリサイドが形成される。また、上記シリサイド化の熱処理は、生成される金属シリサイドが低抵抗となるような温度条件にてシリサイド化反応を行うことが好ましい。例えばニッケルシリサイドを生成する場合には、低抵抗なニッケルシリサイド（ＮｉＳｉ）を生成するように、３００℃以上６００℃以下の温度で熱処理を行うことが好ましい。例えば７００℃以上の温度でシリサイド化を行うとＮｉＳｉ2を生成し、高抵抗なニッケルシリサイドとなるので好ましくない。他方、シリサイド化の熱処理温度が３００℃よりも低い温度では、シリサイド化反応が不十分もしくは起こらないので好ましくない。
【００９４】
本発明の半導体装置の第２製造方法は、シリコン・ゲルマニウム層２３２に近接するシリコン層２３３を成膜中にゲルマニウムの拡散を防止する拡散防止層２３４を形成する工程を備えたため、拡散防止層２３４によってシリコン・ゲルマニウム層２３２中のゲルマニウムの拡散を防止することができるようになるので、シリコン・ゲルマニウム層２３２中のゲルマニウムがシリコン層２３３に形成された拡散防止層２３４よりも外側に拡散されなくなるという利点がある。例えば、シードシリコン層２３１とシリコン・ゲルマニウム層２３２とシリコン層２３３との積層構造をゲートに用いることにより、拡散防止層２３４がシリコン・ゲルマニウム層２３２中のゲルマニウムの拡散を防止するので、シリコン層２３３の表層にゲルマニウムが拡散しなくなるという利点がある。これにより、シリコン層２３３の表層にゲート低抵抗化のための金属層、例えば金属シリサイド層を形成することが可能になる。また拡散防止層２３４がシリコン・ゲルマニウム層２３２中のゲルマニウムの拡散を防ぐことにより、シリコン・ゲルマニウム層２３２中のゲルマニウム濃度の低下が抑制され、これによりシリコン・ゲルマニウム層２３２の下層に形成されるシードシリコン層２３１中の不純物の固溶を高めることができるので、積層構造をゲートに用いることにより、空乏化を抑制したゲートを構成することができるという利点がある。
【００９５】
また、上記製造方法において、拡散防止層２３４をＡＬＤ法により形成することで、容易に０．４ｎｍ〜０．５ｎｍという極薄膜厚の拡散防止膜２３４を形成することができるので、容量増加を最小限にしつつ、ゲート空乏容量を抑制することで、全体のゲート容量を小さくすることができる。
【００９６】
さらに、ＰＭＯＳトランジスタの形成領域における上記シリコン・ゲルマニウム層２３７となっている部分の厚さは、ＮＭＯＳトランジスタの形成領域における上記シリコン・ゲルマニウム層２３５となっている部分の厚さより薄く形成されることから、シリコン・ゲルマニウム層２３５、２３７中のゲルマニウム濃度の位置を、ＰＭＯＳトランジスタではゲート絶縁膜２１３側に、ＮＭＯＳトランジスタではゲート絶縁膜２１３より離した位置になるようにすることができる。よって、ＰＭＯＳトランジスタではゲートの空乏化が抑制でき、ＮＭＯＳトランジスタではＮ型不純物の固溶限界を低くするゲルマニウムをゲート絶縁膜から離すことができる。
【００９７】
さらに、拡散防止層２３４に窒素を含む層を用いた場合には、ソース・ドレイン活性化等の高温熱処理を施した後も拡散防止層２３４は安定した構造を取る。したがって、ゲート電極２１４、２１５中のボロンの拡散抑制やシリサイド反応の抑制が熱処理後でも可能となる。前記非特許文献１に記載されているように、シリコンの結晶構造の異なる積層構造にすると、熱履歴により各層の状態が変化するために不具合が起きる。例えば、ゲート電極２１４、２１５下部からゲート電極２１４、２１５上部へボロンが拡散してしまうことを抑制できず、ゲート電極２１４、２１５中の不純物密度を低減してしまう問題点が生じるが、本発明の構造では、その拡散を抑制することができる。さらに、前記非特許文献１に開示された構造では、シリサイド反応がゲート電極上部からゲート絶縁膜界面まで進むのを抑制することができず、ゲート電極２１４、２１５の抵抗上昇やゲート絶縁膜２１３の信頼性劣化、等が問題となる。一方、本発明ではシリサイド反応を抑制でき、シート抵抗異常や信頼性劣化を抑制することができる。
【産業上の利用可能性】
【００９８】
本発明の半導体装置およびその製造方法は、シリコン・ゲルマニウム層を用いたＣＭＯＳＦＥＴに限らず、シリコン・ゲルマニウム層を用いたＮＭＯＳＦＥＴ、ＰＭＯＳＦＥＴにも適用できる。
【図面の簡単な説明】
【００９９】
【図１】本発明の第１半導体装置に係る一実施例を示した概略構成断面図である。
【図２】ゲルマニウムの濃度プロファイルを示したゲート電極の拡大断面図である。
【図３】拡散防止層の膜厚決定条件を説明したモデル図である。
【図４】本発明の第２半導体装置に係る一実施例を示した概略構成断面図である。
【図５】ゲルマニウムの濃度プロファイルを示したゲート電極の拡大断面図である。
【図６】本発明の半導体装置の第１製造方法に係る一実施例を示した製造工程断面図である。
【図７】本発明の半導体装置の第１製造方法に係る一実施例を示した製造工程断面図である。
【図８】本発明の半導体装置の第１製造方法に係る一実施例を示した製造工程断面図である。
【図９】本発明の半導体装置の第１製造方法に係る一実施例を示した製造工程断面図である。
【図１０】本発明の半導体装置の第２製造方法に係る一実施例を示した製造工程断面図である。
【図１１】本発明の半導体装置の第２製造方法に係る一実施例を示した製造工程断面図である。
【図１２】本発明の半導体装置の第２製造方法に係る一実施例を示した製造工程断面図である。
【図１３】本発明の半導体装置の第２製造方法に係る一実施例を示した製造工程断面図である。
【図１４】本発明の半導体装置の第２製造方法に係る一実施例を示した製造工程断面図である。
【図１５】本発明の半導体装置の第２製造方法に係る一実施例を示した製造工程断面図である。
【符号の説明】
【０１００】
１…半導体装置、１３２…シリコン・ゲルマニウム層、１３３…シリコン層、１３４…拡散防止層
【特許請求の範囲】
【請求項１】
ゲート電極にシリコン・ゲルマニウム層を有するＰチャネルトランジスタとゲート電極にシリコン・ゲルマニウム層を有するＮチャネルトランジスタとを備えた半導体装置であって、
前記ゲート電極は、前記シリコン・ゲルマニウム層と、前記各シリコン・ゲルマニウム層上に形成したシリコン層との積層構造からなり、
前記各シリコン層中にゲルマニウムの拡散を防止する拡散防止層が形成されていて、
前記Ｐチャネルトランジスタのゲート電極中におけるゲルマニウム濃度プロファイルのピーク値は、前記Ｎチャネルトランジスタのゲート電極中におけるゲルマニウム濃度プロファイルのピーク値よりもゲート絶縁膜側に位置する
ことを特徴とする半導体装置。
【請求項２】
前記シリコン層の上層に金属シリサイド層が形成されている
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
ゲート電極にシリコン・ゲルマニウム層を有するＰチャネルトランジスタとゲート電極にシリコン・ゲルマニウム層を有するＮチャネルトランジスタとを備えた半導体装置であって、
前記ゲート電極は、前記シリコン・ゲルマニウム層と、前記各シリコン・ゲルマニウム層上に形成したシリコン層との積層構造からなり、
前記各シリコン層中にゲルマニウムの拡散を防止する拡散防止層が形成されていて、
前記Ｐチャネルトランジスタのシリコン・ゲルマニウム層は前記Ｎチャネルトランジスタのシリコン・ゲルマニウム層よりも薄く形成されている
ことを特徴とする半導体装置。
【請求項４】
前記シリコン層の上層に金属シリサイド層が形成されている
ことを特徴とする請求項３記載の半導体装置。
【請求項５】
Ｐチャネルトランジスタのゲート電極およびＮチャネルトランジスタのゲート電極にシリコン・ゲルマニウム層を有する半導体装置の製造方法において、
前記各シリコン・ゲルマニウム層上にシリコン層を形成する工程と、
前記シリコン層を成膜中にゲルマニウムの拡散を防止する拡散防止層を形成する工程とを備え、
前記Ｐチャネルトランジスタのゲート電極中におけるゲルマニウム濃度プロファイルのピーク値を、前記Ｎチャネルトランジスタのゲート電極中におけるゲルマニウム濃度プロファイルのピーク値よりもゲート絶縁膜側に位置させる
ことを特徴とする半導体装置の製造方法。
【請求項６】
前記拡散防止層よりも上部の前記シリコン層に金属シリサイド層を形成する
ことを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
Ｐチャネルトランジスタのゲート電極およびＮチャネルトランジスタのゲート電極にシリコン・ゲルマニウム層を有する半導体装置の製造方法において、
前記各シリコン・ゲルマニウム層上にシリコン層を形成する工程と、
前記シリコン層を成膜中にゲルマニウムの拡散を防止する拡散防止層を形成する工程とを備え、
前記Ｐチャネルトランジスタのシリコン・ゲルマニウム層と前記拡散防止層との間に形成する前記シリコン層を、前記Ｎチャネルトランジスタのシリコン・ゲルマニウム層と前記拡散防止層との間に形成する前記シリコン層よりも薄く形成する
ことを特徴とする半導体装置の製造方法。
【請求項８】
前記拡散防止層よりも上部の前記シリコン層に金属シリサイド層を形成する
ことを特徴とする請求項７記載の半導体装置の製造方法。
【請求項１】
ゲート電極にシリコン・ゲルマニウム層を有するＰチャネルトランジスタとゲート電極にシリコン・ゲルマニウム層を有するＮチャネルトランジスタとを備えた半導体装置であって、
前記ゲート電極は、前記シリコン・ゲルマニウム層と、前記各シリコン・ゲルマニウム層上に形成したシリコン層との積層構造からなり、
前記各シリコン層中にゲルマニウムの拡散を防止する拡散防止層が形成されていて、
前記Ｐチャネルトランジスタのゲート電極中におけるゲルマニウム濃度プロファイルのピーク値は、前記Ｎチャネルトランジスタのゲート電極中におけるゲルマニウム濃度プロファイルのピーク値よりもゲート絶縁膜側に位置する
ことを特徴とする半導体装置。
【請求項２】
前記シリコン層の上層に金属シリサイド層が形成されている
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
ゲート電極にシリコン・ゲルマニウム層を有するＰチャネルトランジスタとゲート電極にシリコン・ゲルマニウム層を有するＮチャネルトランジスタとを備えた半導体装置であって、
前記ゲート電極は、前記シリコン・ゲルマニウム層と、前記各シリコン・ゲルマニウム層上に形成したシリコン層との積層構造からなり、
前記各シリコン層中にゲルマニウムの拡散を防止する拡散防止層が形成されていて、
前記Ｐチャネルトランジスタのシリコン・ゲルマニウム層は前記Ｎチャネルトランジスタのシリコン・ゲルマニウム層よりも薄く形成されている
ことを特徴とする半導体装置。
【請求項４】
前記シリコン層の上層に金属シリサイド層が形成されている
ことを特徴とする請求項３記載の半導体装置。
【請求項５】
Ｐチャネルトランジスタのゲート電極およびＮチャネルトランジスタのゲート電極にシリコン・ゲルマニウム層を有する半導体装置の製造方法において、
前記各シリコン・ゲルマニウム層上にシリコン層を形成する工程と、
前記シリコン層を成膜中にゲルマニウムの拡散を防止する拡散防止層を形成する工程とを備え、
前記Ｐチャネルトランジスタのゲート電極中におけるゲルマニウム濃度プロファイルのピーク値を、前記Ｎチャネルトランジスタのゲート電極中におけるゲルマニウム濃度プロファイルのピーク値よりもゲート絶縁膜側に位置させる
ことを特徴とする半導体装置の製造方法。
【請求項６】
前記拡散防止層よりも上部の前記シリコン層に金属シリサイド層を形成する
ことを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
Ｐチャネルトランジスタのゲート電極およびＮチャネルトランジスタのゲート電極にシリコン・ゲルマニウム層を有する半導体装置の製造方法において、
前記各シリコン・ゲルマニウム層上にシリコン層を形成する工程と、
前記シリコン層を成膜中にゲルマニウムの拡散を防止する拡散防止層を形成する工程とを備え、
前記Ｐチャネルトランジスタのシリコン・ゲルマニウム層と前記拡散防止層との間に形成する前記シリコン層を、前記Ｎチャネルトランジスタのシリコン・ゲルマニウム層と前記拡散防止層との間に形成する前記シリコン層よりも薄く形成する
ことを特徴とする半導体装置の製造方法。
【請求項８】
前記拡散防止層よりも上部の前記シリコン層に金属シリサイド層を形成する
ことを特徴とする請求項７記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２００６−３２９０１（Ｐ２００６−３２９０１Ａ）
【公開日】平成１８年２月２日（２００６．２．２）
【国際特許分類】
【出願番号】特願２００５−１１１２９（Ｐ２００５−１１１２９）
【出願日】平成１７年１月１９日（２００５．１．１９）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成１８年２月２日（２００６．２．２）
【国際特許分類】
【出願日】平成１７年１月１９日（２００５．１．１９）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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