【課題】微細化されても高耐圧トランジスタのドレイン耐圧を向上させることができる半導体装置を提供する。
【解決手段】ゲート電極１０４Ａの側面の側方下に位置する領域の半導体基板（活性領域）１０１の表面部が除去されて掘り下げ部１２１が形成されている。掘り下げ部１２１の側壁面及び底面の近傍に位置する部分の半導体基板１０１中に低濃度ドレイン領域１０５Ａ２が形成されている。ゲート電極１０４Ａの側面並びに掘り下げ部１２１の側壁面及び底面の一部を覆うように絶縁性サイドウォールスペーサ１０８Ａが形成されている。絶縁性サイドウォールスペーサ１０８Ａの外側で且つ掘り下げ部１２１の底面の近傍に位置する部分の半導体基板１０１中に、低濃度ドレイン領域１０５Ａ２に囲まれるように高濃度ドレイン領域１０９Ａ２が形成されている。 （もっと読む）

【課題】コンタクトホールの一部が素子分離領域上に配置された構造の半導体装置において、短絡及び接合漏れ電流の増大を抑制する。
【解決手段】半導体装置５０は、半導体基板１０における活性領域１０ａを取り囲むように形成された溝１５ｂに素子分離絶縁膜１５ａが埋め込まれた素子分離領域１５と、活性領域１０ａに形成された不純物領域２６と、半導体基板１０上を覆う層間絶縁膜２８と、層間絶縁膜２８を貫通し、活性領域１０ａ上及び素子分離領域１５上に跨って形成されたコンタクトプラグ３４と、少なくともコンタクトプラグ３４下方において、不純物領域２６上に形成された金属シリサイド膜３３とを備える。素子分離領域１５は、コンタクトプラグ３４の下方において、素子分離絶縁膜１５と活性領域１０ａとの間に設けられた保護絶縁膜３５を更に有する。 （もっと読む）

【課題】半導体集積回路の微細化に伴い非常に短くなったゲート長を有するトランジスタにおいて、ゲート絶縁膜におけるリーク電流の発生を抑制し、トランジスタとしての機能を高めることが可能な半導体装置を提供する。
【解決手段】主表面を有する半導体基板ＳＵＢと、半導体基板ＳＵＢの主表面に形成された１対のソース／ドレイン領域と、１対のソース／ドレイン領域に挟まれる領域上であって、主表面に接するように形成されたゲート絶縁膜ＡＦＥと、ゲート絶縁膜ＡＦＥの上面に接するように形成されたゲート電極ＰＯとを備える。上記１対のソース／ドレイン領域の一方から他方へ向かう方向のゲート電極ＰＯの長さは４５ｎｍ未満である。ゲート絶縁膜ＡＦＥは反強誘電体膜を有する。 （もっと読む）

【課題】微細配線を簡易に低抵抗化する。
【解決手段】実施形態に係わる半導体装置は、第１の方向に積み重ねられる第１乃至第３の半導体層3a,3b,3cを有し、第２の方向に延びるフィン型積層構造を有する。第１のレイヤーセレクトトランジスタTaは、第１のゲート電極10aを有し、第１の半導体層3aでノーマリオン状態である。第２のレイヤーセレクトトランジスタTbは、第２のゲート電極10bを有し、第２の半導体層3bでノーマリオン状態である。第３のレイヤーセレクトトランジスタTcは、第３のゲート電極10cを有し、第３の半導体層3cでノーマリオン状態である。第１の半導体層3aのうちの第１のゲート電極10aにより覆われた領域、第２の半導体層3bのうちの第２のゲート電極10bにより覆われた領域及び第３の半導体層3cのうちの第３のゲート電極10cにより覆われた領域は、それぞれ金属シリサイド化される。 （もっと読む）

【課題】ＦＥＴのソース領域にショットキー電極を形成し、内部にオミックパターン電極を備え、ゲート電極をソース電極の一部領域と窒化物半導体領域の一部に形成することによって、ノーマリ−オフ動作すると共に高耐圧及び高電流で動作可能な、半導体素子及び製造方法を提供する。
【解決手段】内部に２次元電子ガス（２ＤＥＧ）チャネルを形成する窒化物半導体層３０と、窒化物半導体層３０にオーミック接合されたドレイン電極５０と、ドレイン電極５０と離間され、窒化物半導体層３０にショットキー接合されるソース電極６０と、ドレイン電極５０とソース電極６０との間の窒化物半導体層３０上及びソース電極６０の少なくとも一部上にかけて形成された誘電層４０と、ドレイン電極５０と離間されるように誘電層４０上に配設され、一部が誘電層４０を挟んでソース電極６０のドレイン方向のエッジ部分上部に形成されたゲート電極７０とを含む。 （もっと読む）

【課題】オン抵抗を低め、高電流で動作する半導体素子及び製造方法を提供する。
【解決手段】基板１０上部に配設され、内部に２次元電子ガスチャネルを形成する窒化物半導体層３０と、窒化物半導体層３０にオーミック接合されたドレイン電極５０と、ドレイン電極５０と離間して配設され、窒化物半導体層３０にショットキー接合されたソース電極６０と、ドレイン電極５０とソース電極６０との間の窒化物半導体層３０上及びソース電極６０の少なくとも一部上にかけて形成され、ドレイン電極５０とソース電極６０との間にリセスを形成する誘電層４０と、ドレイン電極５０と離間して誘電層４０上及びリセスに配設され、一部が誘電層４０を挟んでソース電極６０のドレイン方向へのエッジ部分上部に形成されたゲート電極７０とを含む。 （もっと読む）

【課題】半導体素子、例えばＦＥＴのソース領域にショットキー電極を形成し、ゲート電極をソース電極の一部領域と窒化物半導体領域の一部に形成することによって、ノーマリ−オフまたはエンハンスメントモード動作する半導体素子及び製造方法を提供する。
【解決手段】基板１０上に配設され、内部に２次元電子ガス（２ＤＥＧ）チャネルを形成する窒化物半導体層３０と、該窒化物半導体層３０にオミック接合されたドレイン電極５０と、該ドレイン電極５０と離間して配設され、該窒化物半導体層３０にショットキー接合されたソース電極６０と、該ドレイン電極５０と該ソース電極６０との間の窒化物半導体層３０上及び該ソース電極６０の少なくとも一部上にかけて形成された誘電層４０と、該ドレイン電極５０と離間して誘電層４０上に配設され、一部が誘電層４０を挟んでソース電極６０のドレイン方向のエッジ部分上に形成されたゲート電極７０とを含む。 （もっと読む）

【課題】歩留まりに優れた半導体装置を提供する。
【解決手段】ゲート電極１４０は素子形成領域１０４に形成されている。サイドウォール層１６０は、ゲート電極１４０の側壁を覆っている。拡散領域１７０は素子形成領域１０４に位置する基板１００に形成され、トランジスタ１１０のソース及びドレインとなる。絶縁層２００は、素子形成領域１０４上、及びゲート電極１４０上に形成されている。コンタクト２１０は絶縁層２００に形成され、拡散領域１７０に接続している。ゲート電極１４０のうちコンタクト２１０と隣に位置する部分は、サイドウォール層１６０より低く形成されている。絶縁層２００は、ゲート電極１４０のうちコンタクト２１０と隣に位置する部分上かつ、サイドウォール層１６０同士の間に形成されている間隙に埋設される。 （もっと読む）

【課題】製造工程の増大を抑制し、コンタクト抵抗および界面抵抗の増大を防止する。
【解決手段】実施形態において、シリコン層は、ゲートラストスキームを用いた機能的ゲート電極の製造後に、形成される。初期的な半導体構造物は、半導体基板上に形成された少なくとも一つの不純物領域、不純物領域の上に形成された犠牲膜、犠牲膜の上に形成された絶縁層、絶縁層の上に形成された絶縁層を備える。ビアは、初期の半導体構造物の絶縁層へ、および、コンタクト開口部が絶縁層に形成されるように絶縁層の厚さを通り抜けて、パターン化される。次に、絶縁層の下にある犠牲膜は、絶縁層の下に空隙を残して除去される。次に、金属シリサイド前駆体は、空隙スペースに配置され、金属シリサイド前駆体は、アニールプロセスを通じてシリサイド層に変換される。 （もっと読む）

【課題】 トレンチ及びホールパターンの底面や、側面に被覆カバレッジ性の良好なシリサイド膜を形成できるＮｉＳｉ膜の形成方法及びシリサイド膜の形成方法、シリサイドアニール用金属膜の形成方法、真空処理装置、並びに成膜装置の提供。
【解決手段】Ｓｉを主組成とする基板上にＮｉ膜を形成し、このＮｉ膜を加熱処理することにより基板の上層にＮｉＳｉ膜を形成する方法であって、ＮｉＳｉ膜を形成する加熱処理の前に、その加熱処理温度よりも低く、ＮｉＳｉ膜が形成されない温度で、Ｈ_２ガスを用いてＮｉ膜をプレアニールしてＮｉ膜中の不純物を除去し、次いで得られたＮｉ膜をシリサイドアニールする。シリサイド膜を形成する前にプレアニールするためのプレアニール用のＨ_２ガスを導入する手段を備えた装置。 （もっと読む）

【課題】パターンの微細化、特に、ＳＲＡＭのセル面積を縮小するためには、隣接ゲートの端部間距離を縮小することが重要となる。しかし、２８ｎｍテクノロジノードにおいては、ＡｒＦによる単一回露光でパターンを転写することは、一般に困難である。従って、通常、複数回の露光、エッチング等を繰り返すことによって、微細パターンを形成しているが、ゲートスタック材にＨｉｇｈ−ｋ絶縁膜やメタル電極部材が使用されているため、酸化耐性やウエットエッチ耐性が低い等の問題がある。
【解決手段】本願発明は、メモリ領域におけるｈｉｇｈ−ｋゲート絶縁膜およびメタル電極膜を有するゲート積層膜のパターニングにおいて、最初に、第１のレジスト膜を用いて、隣接ゲート電極間切断領域のエッチングを実行し不要になった第１のレジスト膜を除去した後、第２のレジスト膜を用いて、ライン＆スペースパターンのエッチングを実行するものである。 （もっと読む）

【課題】パターンの微細化、特に、ＳＲＡＭのセル面積を縮小するためには、隣接ゲートの端部間距離を縮小することが重要となる。しかし、２８ｎｍテクノロジノードにおいては、ＡｒＦによる単一回露光でパターンを転写することは、一般に困難である。従って、通常、複数回の露光、エッチング等を繰り返すことによって、微細パターンを形成しているが、ゲートスタック材にＨｉｇｈ−ｋ絶縁膜やメタル電極部材が使用されているため、酸化耐性やウエットエッチ耐性が低い等の問題がある。
【解決手段】本願発明は、メモリ領域におけるｈｉｇｈ−ｋゲート絶縁膜およびメタル電極膜を有するゲート積層膜のパターニングにおいて、ハードマスクに対して、２枚のレジスト膜を用いて、ライン＆スペースパターンおよび隣接ゲート電極間切断領域パターンのパターニングを実行し、パターニングされたハードマスクを用いて、ゲート積層膜のエッチングを実行するものである。 （もっと読む）

【課題】高耐圧な半導体素子を提供することを目的とする。
【解決手段】 実施形態の半導体装置は、第一と第二の主面を有する炭化珪素基板と、炭化珪素基板の第一の主面に設けられた第一導電型の第一の炭化珪素層と、第一の炭化珪素層の表面に形成された第二導電型の第一の炭化珪素領域と、第一の炭化珪素領域の表面に形成された第一導電型の第二の炭化珪素領域と、第一の炭化珪素領域の表面に形成された第二導電型の第三の炭化珪素領域と、第一の炭化珪素層、第一の炭化珪素領域および第三の炭化珪素領域の表面に連続的に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成された炭化珪素からなる第一の電極と、第一の電極上に形成された第二の電極と、第一と第二の電極を被覆する層間絶縁膜と、第二の炭化珪素領域と第三の炭化珪素領域と電気的に接続される第三の電極と、炭化珪素基板の第二の主面に形成された第４の電極と、を具備することを特徴とする。 （もっと読む）

【課題】特性の良好な半導体装置を形成する。
【解決手段】本発明は、ｐチャネル型ＭＩＳＦＥＴをｐＭＩＳ形成領域１Ａに有し、ｎチャネル型ＭＩＳＦＥＴをｎＭＩＳ形成領域１Ｂに有する半導体装置の製造方法であって、ＨｆＯＮ膜５上にＡｌ膜８ａを形成する工程と、Ａｌ膜上にＴｉリッチなＴｉＮ膜７ａを形成する工程と、を有する。さらに、ｎＭＩＳ形成領域１ＢのＴｉＮ膜およびＡｌ膜を除去する工程と、ｎＭＩＳ形成領域１ＢのＨｆＯＮ膜５上およびｐＭＩＳ形成領域１ＡのＴｉＮ膜７ａ上にＬａ膜８ｂを形成する工程と、Ｌａ膜８ｂ上にＮリッチなＴｉＮ膜７ｂを形成する工程と、熱処理を施す工程とを有する。かかる工程によれば、ｐＭＩＳ形成領域１Ａにおいては、ＨｆＡｌＯＮ膜のＮ含有量を少なくでき、ｎＭＩＳ形成領域１Ｂにおいては、ＨｆＬａＯＮ膜のＮ含有量を多くできる。よって、ｅＷＦを改善できる。 （もっと読む）

【課題】応力等のストレスによる、素子の特性変動や、ＰＮ接合破壊などの信頼性劣化を防ぐことが可能な半導体装置、および半導体装置の製造方法を提供する。
【解決手段】サリサイド構造の半導体装置の高濃度ソース・ドレイン領域とゲート電極表面に形成される金属シリサイドを複数のアイランド状金属シリサイドからなる構成とする。これにより、全面に形成された金属シリサイド層よりも、シリコンと金属シリサイド層間の応力を緩和することができ、シリコンと金属シリサイド層間の応力等のストレスによる、素子の特性変動や、PN接合破壊などの信頼性劣化を防ぐことができる。 （もっと読む）

【課題】本発明は、ボディ浮遊効果を抑制することが可能な半導体装置及びその製造方法を提供する。
【解決手段】シリコン基板１と、シリコン基板１上に形成された埋め込み絶縁層２と、埋め込み絶縁層２上に形成された半導体層３とを備えるＳＯＩ構造の半導体装置であって、半導体層３は、第１導電型のボディ領域４、第２導電型のソース領域５及び第２導電型のドレイン領域６を有し、ソース領域５とドレイン領域６との間のボディ領域４上にゲート酸化膜７を介してゲート電極８が形成され、ソース領域５は、第２導電型のエクステンション層５２と、エクステンション層５２と側面で接するシリサイド層５１を備え、シリサイド層５１とボディ領域４との境界部分に生じる空乏層の領域に結晶欠陥領域１２が形成されている。 （もっと読む）

【課題】ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタを有する半導体装置において、ｎチャネル型電界効果トランジスタ、ｐチャネル型電界効果トランジスタ共にドレイン電流特性に優れた半導体装置を実現する。
【解決手段】ｎチャネル型電界効果トランジスタ１０と、ｐチャネル型電界効果トランジスタ３０とを有する半導体装置において、ｎチャネル型電界効果トランジスタ１０のゲート電極１５を覆う応力制御膜１９には、膜応力が引張応力側の膜を用いる。ｐチャネル型電界効果トランジスタ３０のゲート電極３５を覆う応力制御膜３９には、膜応力が、ｎチャネル型トランジスタ１０の応力制御膜１９より、圧縮応力側の膜を用いることにより、ｎチャネル型、ｐチャネル型トランジスタの両方のドレイン電流の向上が期待できる。このため、全体としての特性を向上させることができる。 （もっと読む）

【課題】半導体装置の特性を向上させる。
【解決手段】ＬＤＭＯＳと、ＬＤＭＯＳのソース領域と電気的に接続されるソースプラグＰ１Ｓと、ソースプラグＰ１Ｓ上に配置されるソース配線Ｍ１Ｓと、ＬＤＭＯＳのドレイン領域と電気的に接続されるドレインプラグＰ１Ｄと、ドレインプラグＰ１Ｄ上に配置されるドレイン配線Ｍ１Ｄと、を有する半導体装置のソースプラグＰ１Ｓの構成を工夫する。ドレインプラグＰ１Ｄは、Ｙ方向に延在するライン状に配置され、ソースプラグＰ１Ｓは、Ｙ方向に所定の間隔を置いて配置された複数の分割ソースプラグＰ１Ｓを有するように半導体装置を構成する。このように、ソースプラグＰ１Ｓを分割することにより、ソースプラグＰ１ＳとドレインプラグＰ１Ｄ等との対向面積が低減し、寄生容量の低減を図ることができる。 （もっと読む）

【課題】信頼性を犠牲にすることなく、オン抵抗を低減することができるトレンチゲート型の半導体装置を提供する。
【解決手段】半導体装置１は、ドレイン領域２１と、ドレイン領域２１に積層されたチャネル領域２０と、チャネル領域２０に積層されたソース領域１６とを有するシリコン半導体層からなる活性領域３０を含む。半導体装置１は、さらに、ソース領域１６からチャネル領域２０を貫通してドレイン領域２１に至るトレンチ１５内に埋め込まれたゲート導体（ポリシリコンゲート）２６と、ソース領域１６に電気的に接続されたソース電極４とを含む。ソース電極４は、ソース領域１６に接するように形成され、ソース領域１６との界面がシリサイド化された密着層４１を有する。密着層４１は、膜厚が１５０Å以下の金属層からなる。 （もっと読む）

【課題】微細化を達成するとともに、ゲート電極等の信頼性を確保する半導体装置の製造方法を提供する。
【解決手段】Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタのそれぞれのゲート形成領域において、Ｎ型ＭＩＳトランジスタのゲート形成領域の凹部内に形成されたゲート絶縁膜Ｆ０上に第１の金属含有膜Ｆ１を、Ｐ型ＭＩＳトランジスタのゲート形成領域の凹部内に形成されたゲート絶縁膜Ｆ０上に第３の金属含有膜Ｆ３を形成し、第１の金属含有膜Ｆ１上及び第３の金属含有膜Ｆ３上に第２の金属含有膜Ｆ２を形成し、Ｎ型ＭＩＳトランジスタのゲート絶縁膜Ｆ０に接する第１の金属含有膜Ｆ１の仕事関数がＰ型ＭＩＳトランジスタのゲート絶縁膜Ｆ０に接する第３の金属含有膜Ｆ３の仕事関数よりも小さい。 （もっと読む）