半導体装置とその製造方法
【課題】高耐圧な半導体素子を提供することを目的とする。
【解決手段】 実施形態の半導体装置は、第一と第二の主面を有する炭化珪素基板と、炭化珪素基板の第一の主面に設けられた第一導電型の第一の炭化珪素層と、第一の炭化珪素層の表面に形成された第二導電型の第一の炭化珪素領域と、第一の炭化珪素領域の表面に形成された第一導電型の第二の炭化珪素領域と、第一の炭化珪素領域の表面に形成された第二導電型の第三の炭化珪素領域と、第一の炭化珪素層、第一の炭化珪素領域および第三の炭化珪素領域の表面に連続的に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成された炭化珪素からなる第一の電極と、第一の電極上に形成された第二の電極と、第一と第二の電極を被覆する層間絶縁膜と、第二の炭化珪素領域と第三の炭化珪素領域と電気的に接続される第三の電極と、炭化珪素基板の第二の主面に形成された第４の電極と、を具備することを特徴とする。
【解決手段】 実施形態の半導体装置は、第一と第二の主面を有する炭化珪素基板と、炭化珪素基板の第一の主面に設けられた第一導電型の第一の炭化珪素層と、第一の炭化珪素層の表面に形成された第二導電型の第一の炭化珪素領域と、第一の炭化珪素領域の表面に形成された第一導電型の第二の炭化珪素領域と、第一の炭化珪素領域の表面に形成された第二導電型の第三の炭化珪素領域と、第一の炭化珪素層、第一の炭化珪素領域および第三の炭化珪素領域の表面に連続的に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成された炭化珪素からなる第一の電極と、第一の電極上に形成された第二の電極と、第一と第二の電極を被覆する層間絶縁膜と、第二の炭化珪素領域と第三の炭化珪素領域と電気的に接続される第三の電極と、炭化珪素基板の第二の主面に形成された第４の電極と、を具備することを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
次世代のパワー半導体デバイス材料として炭化珪素（以下、ＳｉＣとも記述する）が期待されている。ＳｉＣはＳｉと比較して、バンドギャップが３倍、破壊電界強度が約１０倍、及び熱伝導率が約３倍と優れた物性を有する。この特性を活用すれば超低損失かつ高温動作可能なパワー半導体デバイスを実現することができる。
【０００３】
このような、ＳｉＣの特性を利用した高耐圧半導体装置は種々存在する。その一つとして、ｐウェルとソース領域をイオン注入で形成する、Ｄｏｕｂｌｅ Ｉｍｐｌａｎｔａｔｉｏｎ ＭＯＳＦＥＴ （以下、ＤＩＭＯＳＦＥＴと称する）が知られている。
ＤＩＭＯＳＦＥＴは、イオン注入法により精度良くチャネル形成できるプレーナプロセスを用いるため製造が容易である。また、ゲート駆動が電圧制御であるためドライブ回路の電力を小さくでき、並列動作にも適した優れた素子である。
【０００４】
しかしながら、ＳｉＣを用いた素子では、一般にソース・ドレイン領域のメタルコンタクト抵抗が高く、デバイス特性の妨げとなってきた。この問題を解決するために、ニッケルなどの金属とＳｉＣを接触させ、８００〜１０００℃程度の高温でアニールを行うことで低抵抗なシリサイド膜を形成する技術が報告されている。
【０００５】
一方で、ゲート電極はドーピングを行ったポリシリコンで形成されており、ポリシリコン電極とパッド電極とのコンタクト形成温度は、ソース・ドレイン領域のコンタクト形成温度に比べ低温であり、双方のコンタクトアニールを別途行う必要があり、プロセスを複雑にしていた。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】Ｋ．Ｙａｍａｓｈｉｔａ，Ｍａｔｅｒ．Ｓｃｉ．Ｆｏｒｕｍ Ｖｏｌ．６００−６０３（２００９），ｐ．１１５１
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の実施形態は、このような問題点に鑑みて成されたものであり、低抵抗な半導体素子を提供することを目的とする。
【課題を解決するための手段】
【０００８】
実施形態の半導体装置は、第一と第二の主面を有する炭化珪素基板と、炭化珪素基板の第一の主面に設けられた第一導電型の第一の炭化珪素層と、第一の炭化珪素層の表面に形成された第二導電型の第一の炭化珪素領域と、第一の炭化珪素領域の表面に形成された第一導電型の第二の炭化珪素領域と、第一の炭化珪素領域の表面に形成された第二導電型の第三の炭化珪素領域と、第一の炭化珪素層、第一の炭化珪素領域および第三の炭化珪素領域の表面に連続的に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成された炭化珪素からなる第一の電極と、第一の電極上に形成された第二の電極と、第一と第二の電極を被覆する層間絶縁膜と、第二の炭化珪素領域と第三の炭化珪素領域と電気的に接続される第三の電極と、炭化珪素基板の第二の主面に形成された第４の電極と、を具備することを特徴とする。
【図面の簡単な説明】
【０００９】
【図１】実施形態１の半導体装置に係る断面概念図である。
【図２】実施形態１の半導体装置に係る作製工程を説明するための断面概念図である。
【図３】実施形態１の半導体装置に係る作製工程を説明するための断面概念図である。
【図４】実施形態１の半導体装置に係る作製工程を説明するための断面概念図である。
【図５】実施形態１の半導体装置に係る作製工程を説明するための断面概念図である。
【図６】実施形態１の半導体装置に係る作製工程を説明するための断面概念図である。
【図７】実施形態１の半導体装置に係る作製工程を説明するための断面概念図である。
【図８】実施形態１の半導体装置に係る作製工程を説明するための断面概念図である。
【図９】実施形態２の半導体装置に係る断面概念図である。
【図１０】実施形態３の半導体装置に係る断面概念図である。
【図１１】実施形態４の半導体装置に係る断面概念図である。
【図１２】実施形態５の半導体装置に係る断面概念図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照しつつ実施形態について説明する。なお、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率などは、現実のものと異なる。ここでは、第一導電型をｎ型、第二導電型をｐ型として、ｎチャネル型ＭＯＳＦＥＴの例を挙げるが、ドーパント等を適切に変更すれば、第一導電型をｐ型、第二導電型をｎ型として、ｐチャネル型ＭＯＳＦＥＴにも適用可能である。なお、層や領域の厚さとは、炭化珪素基板の主面の鉛直方向の距離である。
【００１１】
（実施形態１）
実施形態の半導体装置は、第一（ａ）と第二（ｂ）の主面を有する炭化珪素基板１と、炭化珪素基板の第一の主面に設けられた第一導電型の第一の炭化珪素層２と、第一の炭化珪素層の表面に形成された第二導電型の第一の炭化珪素領域３と、第一の炭化珪素領域の表面に形成された第一導電型の第二の炭化珪素領域４と、第一の炭化珪素領域の表面に形成された第二導電型の第三の炭化珪素領域５と、第一の炭化珪素層、第一の炭化珪素領域および第二の炭化珪素領域の表面に連続的に形成されたゲート絶縁膜６と、ゲート絶縁膜上に形成された炭化珪素からなる第一の電極７と、第一の電極７上に形成された第二の電極８と、第一と第二の電極７，８を被覆する層間絶縁膜９と、第二の炭化珪素領域４と第三の炭化珪素領域５と電気的に接続される第三の電極１０と、炭化珪素基板１の第二の主面に形成された第四の電極１１と、を具備することを特徴とする。
【００１２】
図１は、本実施の形態の半導体装置である炭化珪素縦型電界効果トランジスタの構成を示す断面概念図である。この炭化珪素縦型電界効果トランジスタは、第一（ａ）と第二（ｂ）の主面を有する炭化珪素基板１を備えている。このＳｉＣ基板１は、不純物濃度５×１０１８〜１×１０１９ｃｍ−３程度の、例えばＮ（窒素）をｎ型不純物として含む六方晶炭化珪素基板（ｎ＋基板）である。
【００１３】
この炭化珪素基板１の第一の主面上には、ｎ型不純物の不純物濃度５×１０１５〜５×１０１６ｃｍ−３程度のｎ型の第一の炭化珪素層（ｎ−層）２が形成されている。第一の炭化珪素層２の膜厚は、例えば５〜１０μｍ程度である。
【００１４】
第一の炭化珪素層２の一部表面には、ｐ型不純物の不純物濃度５×１０１５〜５×１０18ｃｍ−３程度のｐ型の第一の炭化珪素領域（ｐウェル領域）３が形成されている。第一の炭化珪素領域３の深さは、例えば０．６μｍ程度である。
【００１５】
第一の炭化珪素領域３の一部表面には、ｎ型不純物の不純物濃度１×１０２０程度のｎ型の第二の炭化珪素領域（ソース領域）４が形成されている。第二の炭化珪素領域４の深さは、第一の炭化珪素領域３の深さよりも浅く、例えば０．３μｍ程度である
【００１６】
また、第一の炭化珪素領域３の一部表面であって、ｎ型の第二の炭化珪素領域４の側方に、ｐ型不純物の不純物濃度１×１０１９〜１×１０２０ｃｍ−３程度のｐ型の第三の炭化珪素領域（ｐウェルコンタクト領域）５が形成されている。第三の炭化珪素領域５の深さは、例えば０．３μｍ程度である。
【００１７】
さらに、第一の炭化珪素層２、第一、第二の炭化珪素領域３、４の表面に連続的に、これらの領域および層を跨ぐように形成されたゲート絶縁膜６を有している。ゲート絶縁膜６には、例えばＳｉ酸化膜やｈｉｇｈ−ｋ絶縁膜が適用可能である。
【００１８】
そして、ゲート絶縁膜６上には、第一の電極（ゲート電極）７が形成されている。第一の電極７には、ポリＳｉＣまたはアモルファスＳｉＣが適用可能である。
そして、第一電極７上には、第二の電極（ゲート電極）８が形成されていることで、ゲート電極の低抵抗化が可能となる。第二の電極８は、金属シリサイド膜又は炭素膜を用いることができる。第二の電極８は具体的には、Ｎｉ，Ｍｏ，Ａｌ，Ｗ，Ｖ，Ｃｏ，とＴｉのうちいずれかの金属シリサイドもしくはこれらの金属シリサイドを適当な割合で混合したものまたはグラファイト、グラフェンが挙げられる。
【００１９】
第一の電極７にポリＳｉＣまたはアモルファスＳｉＣを用いることで、第一の電極７の表面と第二の電極８の上面との間に規定されるゲートコンタクト領域の荒れが小さく、コンタクト抵抗を低くすることができる。また、第一の電極７にポリＳｉＣまたはアモルファスＳｉＣを用いかつ、第二の電極８に金属シリサイド膜又は炭素膜を用いた場合、従来例と比較してゲート電極のコンタクト抵抗及びシート抵抗を低減できる。さらに、従来構造では、第三の炭化珪素領域４のコンタクト抵抗を下げる場合、（高温でアニールするため、ゲート電極のコンタクト領域に荒れが生じるため、コンタクト抵抗が上昇するという問題があり、）ゲート電極のコンタクト抵抗の間にトレードオフの関係が存在するが、本構造を用いることで、従来の多結晶シリコンを用いた場合に比べてより第三の炭化珪素領域４の抵抗を下げることができる。
【００２０】
また、第一の電極７にポリＳｉＣまたはアモルファスＳｉＣを用いることで、ゲート電極の仕事関数を従来例に比べ大きく変化させることが可能になる。特に仕事関数を４．０ｅＶ以下のポリＳｉＣまたはアモルファスＳｉＣを用いることで、従来例に比べ大きく閾値を下げることが可能となり、より駆動力の高いＭＯＳＦＥＴを実現できる。
【００２１】
第一及び第二の電極７、８を覆うように、例えば、シリコン酸化膜で形成される層間絶縁膜９の領域が形成されている。
【００２２】
ゲート電極下の第二の炭化珪素領域４と第一の炭化珪素層２とに挟まれる第一の炭化珪素領域３がチャネル領域となる。
【００２３】
そして、第二の炭化珪素領域４と、第三の炭化珪素領域５と電気的に接続される第三の電極（ソース・ｐウェル共通電極）１０を備えている。第３の電極１０は、金属膜又は炭素膜を用いることができ、例えば、Ｎｉ，Ｍｏ，Ａｌ，Ｗ，Ｖ，Ｃｏ，Ｔｉのうち少なくとも１種以上の金属、これらの金属のうち少なくとも1種以上の金属シリサイド、これらの金属のうち少なくとも1種以上の金属とこれらの金属のうち少なくとも1種以上の金属シリサイドとの混合物、又は、グラファイト、グラフェンのいずれかが挙げられる。
【００２４】
また、炭化珪素基板１の第二の主面上には、第４の電極（ドレイン電極）１１が形成されている。第４の電極１１は、金属膜又は炭素膜を用いることができ、例えば、Ｎｉ，Ｍｏ，Ａｌ，Ｗ，Ｖ，Ｃｏ，Ｔｉのうち少なくとも１種以上の金属、これらの金属のうち少なくとも1種以上の金属シリサイド、これらの金属のうち少なくとも1種以上の金属とこれらの金属のうち少なくとも1種以上の金属シリサイドとの混合物、又は、グラファイト、グラフェンのいずれかが挙げられる。
【００２５】
なお、本実施の形態において、ｎ型不純物は例えば、Ｎ（窒素）やＰ（リン）が好ましいが、Ａｓ（ヒ素）等を適用することも可能である。また、ｐ型不純物は例えば、Ａｌ（アルミニウム）が好ましいが、Ｂ（ホウ素）等を適用することも可能である。
【００２６】
次に実施形態の半導体装置の製造方法について説明する。図２〜図８は、本実施の形態の半導体装置の製造方法を示す工程断面概念図である。
【００２７】
実施形態の半導体装置の製造方法は、ゲート絶縁膜上の炭化珪素からなる第一の電極上に形成された第二の電極と第二と第三の炭化珪素領域上に形成された第三の電極を同時にコンタクトアニール処理することを特徴とする。
【００２８】
ｎ型不純物としてＰ（リン）またはＮ（窒素）を不純物濃度１×１０１９ｃｍ−３程度含み、例えば、厚さ３００μｍであり、六方晶系の結晶格子を有する低抵抗の炭化珪素基板１を準備する。そして、炭化珪素基板１の一方の主面上にエピタキシャル成長法により、ｎ型不純物として、例えばＮを不純物濃度１×１０１６ｃｍ−３程度含み、厚さが１０μｍ程度の高抵抗の炭化珪素層２を成長させる。
【００２９】
その後、フォトリソグラフィーとエッチングによるパターニングによりＳｉＯ２の第一のマスク材を形成する。この第一のマスク材をイオン注入マスクとして用いて、ｐ型不純物であるＡｌを第一の炭化珪素層２にイオン注入し、第一の炭化珪素領域３を形成する。ここで、最終的な第一の炭化珪素領域３の濃度を調整するために、ｎ型不純物であるＮを追加してイオン注入してもよい。
【００３０】
その後、フォトリソグラフィーとエッチングによるパターニングによりＳｉＯ２の第二のマスク材を形成する。この第二のマスク材をイオン注入マスクとして用いて、ｎ型不純物であるＰを第一の炭化珪素層２にイオン注入し、第二の炭化珪素領域４を形成する。
【００３１】
その後、フォトリソグラフィーとエッチングによるパターニングによりＳｉＯ２の第三のマスク材を形成する。この第三のマスク材をイオン注入マスクとして用いて、ｐ型不純物であるＡｌをＳｉＣ層２にイオン注入し、第三の炭化珪素領域５を形成する。
【００３２】
次に、公知の半導体プロセスにより、イオン注入され種々の半導体領域が形成された第一の炭化珪素層２上に、ゲート絶縁膜６を形成する。
【００３３】
次に、ゲート絶縁膜６上に、第一の電極７（ゲート電極）としてポリＳｉＣ、アモルファスＳｉＣを公知の半導体プロセスにより形成する。ポリＳｉＣを形成する公知のプロセスとしては、ＣＶＤ法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）で成膜することが例として挙げられる。また、アモルファスＳｉＣを形成する公知のプロセスとしては、同じＣＶＤ法が、スパッタリングが例として挙げられる。
【００３４】
次に、ゲート電極をパターニングするためのマスク材としてレジスト１２Ａを第一の電極７上に形成し、第一のゲート電極のパターニングを行う（図３）。
【００３５】
その後、レジスト１２Ａ除去し、第一の電極７上に層間絶縁膜９Ａを堆積する（図４）。
【００３６】
その後、マスク材を用いて層間絶縁膜９ＡをＲＩＥ法によりパターニングして、ソースコンタクトを開口する（図５）。
【００３７】
蒸着法やスパッタ法により金属又は炭素を堆積して、第二の電極８，第三の電極１０用の導電性膜を形成する（図６）。次いで、第二の電極膜８及び第三の電極膜１０に、同時にコンタクトアニール処理を行う。アニールの温度は８００℃以上１０００℃以下で行う。コンタクトアニール後に、不要な電極膜と絶縁膜をエッチングで除去する。第二のゲート電極膜８及びソース電極膜１０はいずれもＳｉＣ上に形成されているため、いずれの電極膜も同程度の高温でのアニールをすることが可能になり、コンタクトアニールを１回に短縮することができる。また、サリサイドプロセスを採用することができ、コンタクトアニールによって金属膜は金属シリサイド膜となる。
【００３８】
その後、電極膜上に層間絶縁膜９Ｂを堆積する（図７）。
【００３９】
次に、ゲートとソースコンタクトを同時開口するためのマスク材としてレジスト１２Ｂを層間絶縁膜９Ｂ上に形成し、パターニングを行う（図８）。
【００４０】
このようにして、図１の断面概念図に示す半導体装置が形成される。
【００４１】
（実施形態２）
図９の断面概念図に示す実施形態２は、実施形態１の変形例である。実施形態２では図８のプロセスの後、蒸着法やスパッタ法により金属を堆積したのち、リソグラフィーにより第五の電極１３を形成し、同様に蒸着法やスパッタ法により金属を堆積し、第六の電極１４を形成する（図９）。必要に応じて、第四の電極上にパッシベーション絶縁膜を形成してもよい。
【００４２】
（実施形態３）
図１０の断面概念図に示す実施形態３の半導体装置は、トレンチ型であり、第四の炭化珪素領域５が第三の炭化珪素領域４以上の深さにまで形成されていること以外は実施形態２の半導体装置と同様である。ゲート絶縁膜６の形成前に、第一の炭化珪素層２，第一、第二の炭化珪素領域３，４を、ＲＩＥ等によりエッチングして、トレンチを形成する。このトレンチの深さは、例えば、１〜２μｍであり、ゲート絶縁膜の破壊が起きにくい深さであることが好ましい。実施形態３では第一の電極７は、トレンチ内と第二の炭化珪素領域５の表面上の一部に形成されている。トレンチ型の半導体装置であっても、実施形態１に記載したサリサイドプロセスを同様に採用することができる。
【００４３】
（実施形態４）
図１１の断面概念図に示す実施形態４の半導体装置は、トレンチの底部にｐ型不純物濃度が１×１０１５〜５×１０18の第２導電型の第四の炭化珪素領域１５が例えば斜めイオン注入によって形成されていること以外は実施形態３の半導体装置と同様である。この第四の炭化珪素領域１５があることによって、半導体装置がオフの際に、空乏層化して、絶縁膜破壊を防ぐことができることが好ましい。なお、第四の炭化珪素領域１５の形は図１１のトレンチの底部にある形態に限定されるものではなく、絶縁膜保護の観点から、他の形の領域となるように形成してもよい。
【００４４】
（実施形態５）
図１２の断面概念図に示す実施形態５の半導体装置は、トレンチの内部にゲート絶縁膜６と第一と第二の電極（ゲート電極）７，８が形成されていること以外は、第三の実施形態と同様である。この形態の場合、トレンチの深さは、０．５〜１．５μｍである。
【００４５】
以上、本発明の実施形態を説明したが、本発明は上記実施形態そのままに限定解釈されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を形成することができる。例えば、変形例の様に異なる実施形態にわたる構成要素を適宜組み合わせても良い。
【符号の説明】
【００４６】
１…炭化珪素基板
２…第一の炭化珪素層
３…第一の炭化珪素領域
４…第二の炭化珪素領域
５…第三の炭化珪素領域
６…ゲート絶縁膜
７…第一の電極
８…第二の電極
９…層間絶縁膜
１０…第三の電極
１１…第四の電極
１２…レジスト
１３…第五の電極
１４…第六の電極
１５…第四の炭化珪素領域
【技術分野】
【０００１】
実施形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
次世代のパワー半導体デバイス材料として炭化珪素（以下、ＳｉＣとも記述する）が期待されている。ＳｉＣはＳｉと比較して、バンドギャップが３倍、破壊電界強度が約１０倍、及び熱伝導率が約３倍と優れた物性を有する。この特性を活用すれば超低損失かつ高温動作可能なパワー半導体デバイスを実現することができる。
【０００３】
このような、ＳｉＣの特性を利用した高耐圧半導体装置は種々存在する。その一つとして、ｐウェルとソース領域をイオン注入で形成する、Ｄｏｕｂｌｅ Ｉｍｐｌａｎｔａｔｉｏｎ ＭＯＳＦＥＴ （以下、ＤＩＭＯＳＦＥＴと称する）が知られている。
ＤＩＭＯＳＦＥＴは、イオン注入法により精度良くチャネル形成できるプレーナプロセスを用いるため製造が容易である。また、ゲート駆動が電圧制御であるためドライブ回路の電力を小さくでき、並列動作にも適した優れた素子である。
【０００４】
しかしながら、ＳｉＣを用いた素子では、一般にソース・ドレイン領域のメタルコンタクト抵抗が高く、デバイス特性の妨げとなってきた。この問題を解決するために、ニッケルなどの金属とＳｉＣを接触させ、８００〜１０００℃程度の高温でアニールを行うことで低抵抗なシリサイド膜を形成する技術が報告されている。
【０００５】
一方で、ゲート電極はドーピングを行ったポリシリコンで形成されており、ポリシリコン電極とパッド電極とのコンタクト形成温度は、ソース・ドレイン領域のコンタクト形成温度に比べ低温であり、双方のコンタクトアニールを別途行う必要があり、プロセスを複雑にしていた。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】Ｋ．Ｙａｍａｓｈｉｔａ，Ｍａｔｅｒ．Ｓｃｉ．Ｆｏｒｕｍ Ｖｏｌ．６００−６０３（２００９），ｐ．１１５１
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の実施形態は、このような問題点に鑑みて成されたものであり、低抵抗な半導体素子を提供することを目的とする。
【課題を解決するための手段】
【０００８】
実施形態の半導体装置は、第一と第二の主面を有する炭化珪素基板と、炭化珪素基板の第一の主面に設けられた第一導電型の第一の炭化珪素層と、第一の炭化珪素層の表面に形成された第二導電型の第一の炭化珪素領域と、第一の炭化珪素領域の表面に形成された第一導電型の第二の炭化珪素領域と、第一の炭化珪素領域の表面に形成された第二導電型の第三の炭化珪素領域と、第一の炭化珪素層、第一の炭化珪素領域および第三の炭化珪素領域の表面に連続的に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成された炭化珪素からなる第一の電極と、第一の電極上に形成された第二の電極と、第一と第二の電極を被覆する層間絶縁膜と、第二の炭化珪素領域と第三の炭化珪素領域と電気的に接続される第三の電極と、炭化珪素基板の第二の主面に形成された第４の電極と、を具備することを特徴とする。
【図面の簡単な説明】
【０００９】
【図１】実施形態１の半導体装置に係る断面概念図である。
【図２】実施形態１の半導体装置に係る作製工程を説明するための断面概念図である。
【図３】実施形態１の半導体装置に係る作製工程を説明するための断面概念図である。
【図４】実施形態１の半導体装置に係る作製工程を説明するための断面概念図である。
【図５】実施形態１の半導体装置に係る作製工程を説明するための断面概念図である。
【図６】実施形態１の半導体装置に係る作製工程を説明するための断面概念図である。
【図７】実施形態１の半導体装置に係る作製工程を説明するための断面概念図である。
【図８】実施形態１の半導体装置に係る作製工程を説明するための断面概念図である。
【図９】実施形態２の半導体装置に係る断面概念図である。
【図１０】実施形態３の半導体装置に係る断面概念図である。
【図１１】実施形態４の半導体装置に係る断面概念図である。
【図１２】実施形態５の半導体装置に係る断面概念図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照しつつ実施形態について説明する。なお、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率などは、現実のものと異なる。ここでは、第一導電型をｎ型、第二導電型をｐ型として、ｎチャネル型ＭＯＳＦＥＴの例を挙げるが、ドーパント等を適切に変更すれば、第一導電型をｐ型、第二導電型をｎ型として、ｐチャネル型ＭＯＳＦＥＴにも適用可能である。なお、層や領域の厚さとは、炭化珪素基板の主面の鉛直方向の距離である。
【００１１】
（実施形態１）
実施形態の半導体装置は、第一（ａ）と第二（ｂ）の主面を有する炭化珪素基板１と、炭化珪素基板の第一の主面に設けられた第一導電型の第一の炭化珪素層２と、第一の炭化珪素層の表面に形成された第二導電型の第一の炭化珪素領域３と、第一の炭化珪素領域の表面に形成された第一導電型の第二の炭化珪素領域４と、第一の炭化珪素領域の表面に形成された第二導電型の第三の炭化珪素領域５と、第一の炭化珪素層、第一の炭化珪素領域および第二の炭化珪素領域の表面に連続的に形成されたゲート絶縁膜６と、ゲート絶縁膜上に形成された炭化珪素からなる第一の電極７と、第一の電極７上に形成された第二の電極８と、第一と第二の電極７，８を被覆する層間絶縁膜９と、第二の炭化珪素領域４と第三の炭化珪素領域５と電気的に接続される第三の電極１０と、炭化珪素基板１の第二の主面に形成された第四の電極１１と、を具備することを特徴とする。
【００１２】
図１は、本実施の形態の半導体装置である炭化珪素縦型電界効果トランジスタの構成を示す断面概念図である。この炭化珪素縦型電界効果トランジスタは、第一（ａ）と第二（ｂ）の主面を有する炭化珪素基板１を備えている。このＳｉＣ基板１は、不純物濃度５×１０１８〜１×１０１９ｃｍ−３程度の、例えばＮ（窒素）をｎ型不純物として含む六方晶炭化珪素基板（ｎ＋基板）である。
【００１３】
この炭化珪素基板１の第一の主面上には、ｎ型不純物の不純物濃度５×１０１５〜５×１０１６ｃｍ−３程度のｎ型の第一の炭化珪素層（ｎ−層）２が形成されている。第一の炭化珪素層２の膜厚は、例えば５〜１０μｍ程度である。
【００１４】
第一の炭化珪素層２の一部表面には、ｐ型不純物の不純物濃度５×１０１５〜５×１０18ｃｍ−３程度のｐ型の第一の炭化珪素領域（ｐウェル領域）３が形成されている。第一の炭化珪素領域３の深さは、例えば０．６μｍ程度である。
【００１５】
第一の炭化珪素領域３の一部表面には、ｎ型不純物の不純物濃度１×１０２０程度のｎ型の第二の炭化珪素領域（ソース領域）４が形成されている。第二の炭化珪素領域４の深さは、第一の炭化珪素領域３の深さよりも浅く、例えば０．３μｍ程度である
【００１６】
また、第一の炭化珪素領域３の一部表面であって、ｎ型の第二の炭化珪素領域４の側方に、ｐ型不純物の不純物濃度１×１０１９〜１×１０２０ｃｍ−３程度のｐ型の第三の炭化珪素領域（ｐウェルコンタクト領域）５が形成されている。第三の炭化珪素領域５の深さは、例えば０．３μｍ程度である。
【００１７】
さらに、第一の炭化珪素層２、第一、第二の炭化珪素領域３、４の表面に連続的に、これらの領域および層を跨ぐように形成されたゲート絶縁膜６を有している。ゲート絶縁膜６には、例えばＳｉ酸化膜やｈｉｇｈ−ｋ絶縁膜が適用可能である。
【００１８】
そして、ゲート絶縁膜６上には、第一の電極（ゲート電極）７が形成されている。第一の電極７には、ポリＳｉＣまたはアモルファスＳｉＣが適用可能である。
そして、第一電極７上には、第二の電極（ゲート電極）８が形成されていることで、ゲート電極の低抵抗化が可能となる。第二の電極８は、金属シリサイド膜又は炭素膜を用いることができる。第二の電極８は具体的には、Ｎｉ，Ｍｏ，Ａｌ，Ｗ，Ｖ，Ｃｏ，とＴｉのうちいずれかの金属シリサイドもしくはこれらの金属シリサイドを適当な割合で混合したものまたはグラファイト、グラフェンが挙げられる。
【００１９】
第一の電極７にポリＳｉＣまたはアモルファスＳｉＣを用いることで、第一の電極７の表面と第二の電極８の上面との間に規定されるゲートコンタクト領域の荒れが小さく、コンタクト抵抗を低くすることができる。また、第一の電極７にポリＳｉＣまたはアモルファスＳｉＣを用いかつ、第二の電極８に金属シリサイド膜又は炭素膜を用いた場合、従来例と比較してゲート電極のコンタクト抵抗及びシート抵抗を低減できる。さらに、従来構造では、第三の炭化珪素領域４のコンタクト抵抗を下げる場合、（高温でアニールするため、ゲート電極のコンタクト領域に荒れが生じるため、コンタクト抵抗が上昇するという問題があり、）ゲート電極のコンタクト抵抗の間にトレードオフの関係が存在するが、本構造を用いることで、従来の多結晶シリコンを用いた場合に比べてより第三の炭化珪素領域４の抵抗を下げることができる。
【００２０】
また、第一の電極７にポリＳｉＣまたはアモルファスＳｉＣを用いることで、ゲート電極の仕事関数を従来例に比べ大きく変化させることが可能になる。特に仕事関数を４．０ｅＶ以下のポリＳｉＣまたはアモルファスＳｉＣを用いることで、従来例に比べ大きく閾値を下げることが可能となり、より駆動力の高いＭＯＳＦＥＴを実現できる。
【００２１】
第一及び第二の電極７、８を覆うように、例えば、シリコン酸化膜で形成される層間絶縁膜９の領域が形成されている。
【００２２】
ゲート電極下の第二の炭化珪素領域４と第一の炭化珪素層２とに挟まれる第一の炭化珪素領域３がチャネル領域となる。
【００２３】
そして、第二の炭化珪素領域４と、第三の炭化珪素領域５と電気的に接続される第三の電極（ソース・ｐウェル共通電極）１０を備えている。第３の電極１０は、金属膜又は炭素膜を用いることができ、例えば、Ｎｉ，Ｍｏ，Ａｌ，Ｗ，Ｖ，Ｃｏ，Ｔｉのうち少なくとも１種以上の金属、これらの金属のうち少なくとも1種以上の金属シリサイド、これらの金属のうち少なくとも1種以上の金属とこれらの金属のうち少なくとも1種以上の金属シリサイドとの混合物、又は、グラファイト、グラフェンのいずれかが挙げられる。
【００２４】
また、炭化珪素基板１の第二の主面上には、第４の電極（ドレイン電極）１１が形成されている。第４の電極１１は、金属膜又は炭素膜を用いることができ、例えば、Ｎｉ，Ｍｏ，Ａｌ，Ｗ，Ｖ，Ｃｏ，Ｔｉのうち少なくとも１種以上の金属、これらの金属のうち少なくとも1種以上の金属シリサイド、これらの金属のうち少なくとも1種以上の金属とこれらの金属のうち少なくとも1種以上の金属シリサイドとの混合物、又は、グラファイト、グラフェンのいずれかが挙げられる。
【００２５】
なお、本実施の形態において、ｎ型不純物は例えば、Ｎ（窒素）やＰ（リン）が好ましいが、Ａｓ（ヒ素）等を適用することも可能である。また、ｐ型不純物は例えば、Ａｌ（アルミニウム）が好ましいが、Ｂ（ホウ素）等を適用することも可能である。
【００２６】
次に実施形態の半導体装置の製造方法について説明する。図２〜図８は、本実施の形態の半導体装置の製造方法を示す工程断面概念図である。
【００２７】
実施形態の半導体装置の製造方法は、ゲート絶縁膜上の炭化珪素からなる第一の電極上に形成された第二の電極と第二と第三の炭化珪素領域上に形成された第三の電極を同時にコンタクトアニール処理することを特徴とする。
【００２８】
ｎ型不純物としてＰ（リン）またはＮ（窒素）を不純物濃度１×１０１９ｃｍ−３程度含み、例えば、厚さ３００μｍであり、六方晶系の結晶格子を有する低抵抗の炭化珪素基板１を準備する。そして、炭化珪素基板１の一方の主面上にエピタキシャル成長法により、ｎ型不純物として、例えばＮを不純物濃度１×１０１６ｃｍ−３程度含み、厚さが１０μｍ程度の高抵抗の炭化珪素層２を成長させる。
【００２９】
その後、フォトリソグラフィーとエッチングによるパターニングによりＳｉＯ２の第一のマスク材を形成する。この第一のマスク材をイオン注入マスクとして用いて、ｐ型不純物であるＡｌを第一の炭化珪素層２にイオン注入し、第一の炭化珪素領域３を形成する。ここで、最終的な第一の炭化珪素領域３の濃度を調整するために、ｎ型不純物であるＮを追加してイオン注入してもよい。
【００３０】
その後、フォトリソグラフィーとエッチングによるパターニングによりＳｉＯ２の第二のマスク材を形成する。この第二のマスク材をイオン注入マスクとして用いて、ｎ型不純物であるＰを第一の炭化珪素層２にイオン注入し、第二の炭化珪素領域４を形成する。
【００３１】
その後、フォトリソグラフィーとエッチングによるパターニングによりＳｉＯ２の第三のマスク材を形成する。この第三のマスク材をイオン注入マスクとして用いて、ｐ型不純物であるＡｌをＳｉＣ層２にイオン注入し、第三の炭化珪素領域５を形成する。
【００３２】
次に、公知の半導体プロセスにより、イオン注入され種々の半導体領域が形成された第一の炭化珪素層２上に、ゲート絶縁膜６を形成する。
【００３３】
次に、ゲート絶縁膜６上に、第一の電極７（ゲート電極）としてポリＳｉＣ、アモルファスＳｉＣを公知の半導体プロセスにより形成する。ポリＳｉＣを形成する公知のプロセスとしては、ＣＶＤ法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）で成膜することが例として挙げられる。また、アモルファスＳｉＣを形成する公知のプロセスとしては、同じＣＶＤ法が、スパッタリングが例として挙げられる。
【００３４】
次に、ゲート電極をパターニングするためのマスク材としてレジスト１２Ａを第一の電極７上に形成し、第一のゲート電極のパターニングを行う（図３）。
【００３５】
その後、レジスト１２Ａ除去し、第一の電極７上に層間絶縁膜９Ａを堆積する（図４）。
【００３６】
その後、マスク材を用いて層間絶縁膜９ＡをＲＩＥ法によりパターニングして、ソースコンタクトを開口する（図５）。
【００３７】
蒸着法やスパッタ法により金属又は炭素を堆積して、第二の電極８，第三の電極１０用の導電性膜を形成する（図６）。次いで、第二の電極膜８及び第三の電極膜１０に、同時にコンタクトアニール処理を行う。アニールの温度は８００℃以上１０００℃以下で行う。コンタクトアニール後に、不要な電極膜と絶縁膜をエッチングで除去する。第二のゲート電極膜８及びソース電極膜１０はいずれもＳｉＣ上に形成されているため、いずれの電極膜も同程度の高温でのアニールをすることが可能になり、コンタクトアニールを１回に短縮することができる。また、サリサイドプロセスを採用することができ、コンタクトアニールによって金属膜は金属シリサイド膜となる。
【００３８】
その後、電極膜上に層間絶縁膜９Ｂを堆積する（図７）。
【００３９】
次に、ゲートとソースコンタクトを同時開口するためのマスク材としてレジスト１２Ｂを層間絶縁膜９Ｂ上に形成し、パターニングを行う（図８）。
【００４０】
このようにして、図１の断面概念図に示す半導体装置が形成される。
【００４１】
（実施形態２）
図９の断面概念図に示す実施形態２は、実施形態１の変形例である。実施形態２では図８のプロセスの後、蒸着法やスパッタ法により金属を堆積したのち、リソグラフィーにより第五の電極１３を形成し、同様に蒸着法やスパッタ法により金属を堆積し、第六の電極１４を形成する（図９）。必要に応じて、第四の電極上にパッシベーション絶縁膜を形成してもよい。
【００４２】
（実施形態３）
図１０の断面概念図に示す実施形態３の半導体装置は、トレンチ型であり、第四の炭化珪素領域５が第三の炭化珪素領域４以上の深さにまで形成されていること以外は実施形態２の半導体装置と同様である。ゲート絶縁膜６の形成前に、第一の炭化珪素層２，第一、第二の炭化珪素領域３，４を、ＲＩＥ等によりエッチングして、トレンチを形成する。このトレンチの深さは、例えば、１〜２μｍであり、ゲート絶縁膜の破壊が起きにくい深さであることが好ましい。実施形態３では第一の電極７は、トレンチ内と第二の炭化珪素領域５の表面上の一部に形成されている。トレンチ型の半導体装置であっても、実施形態１に記載したサリサイドプロセスを同様に採用することができる。
【００４３】
（実施形態４）
図１１の断面概念図に示す実施形態４の半導体装置は、トレンチの底部にｐ型不純物濃度が１×１０１５〜５×１０18の第２導電型の第四の炭化珪素領域１５が例えば斜めイオン注入によって形成されていること以外は実施形態３の半導体装置と同様である。この第四の炭化珪素領域１５があることによって、半導体装置がオフの際に、空乏層化して、絶縁膜破壊を防ぐことができることが好ましい。なお、第四の炭化珪素領域１５の形は図１１のトレンチの底部にある形態に限定されるものではなく、絶縁膜保護の観点から、他の形の領域となるように形成してもよい。
【００４４】
（実施形態５）
図１２の断面概念図に示す実施形態５の半導体装置は、トレンチの内部にゲート絶縁膜６と第一と第二の電極（ゲート電極）７，８が形成されていること以外は、第三の実施形態と同様である。この形態の場合、トレンチの深さは、０．５〜１．５μｍである。
【００４５】
以上、本発明の実施形態を説明したが、本発明は上記実施形態そのままに限定解釈されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を形成することができる。例えば、変形例の様に異なる実施形態にわたる構成要素を適宜組み合わせても良い。
【符号の説明】
【００４６】
１…炭化珪素基板
２…第一の炭化珪素層
３…第一の炭化珪素領域
４…第二の炭化珪素領域
５…第三の炭化珪素領域
６…ゲート絶縁膜
７…第一の電極
８…第二の電極
９…層間絶縁膜
１０…第三の電極
１１…第四の電極
１２…レジスト
１３…第五の電極
１４…第六の電極
１５…第四の炭化珪素領域
【特許請求の範囲】
【請求項１】
第一と第二の主面を有する炭化珪素基板と、
前記炭化珪素基板の第一の主面に設けられた第一導電型の第一の炭化珪素層と、
前記第一の炭化珪素層の表面に形成された第二導電型の第一の炭化珪素領域と、
前記第一の炭化珪素領域の表面に形成された第一導電型の第二の炭化珪素領域と、
前記第一の炭化珪素領域の表面に形成された第二導電型の第三の炭化珪素領域と、
前記第一の炭化珪素層、第一の炭化珪素領域および第三の炭化珪素領域の表面に連続的に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された炭化珪素からなる第一の電極と、
前記第一の電極上に形成された第二の電極と、
前記第一と第二の電極を被覆する層間絶縁膜と、
前記第二の炭化珪素領域と前記第三の炭化珪素領域と電気的に接続される第三の電極と、
前記炭化珪素基板の第二の主面に形成された第４の電極と、
を具備することを特徴とする半導体装置。
【請求項２】
前記第一の電極は、ポリＳｉＣ又はアモルファスＳｉＣであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第一の電極は、仕事関数が４．０ｅＶ以下のポリＳｉＣ又はアモルファスＳｉＣであることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第二の電極は、例えば、Ｎｉ，Ｍｏ，Ａｌ，Ｗ，Ｖ，Ｃｏ，Ｔｉのうち少なくとも１種以上の金属、前記金属の金属シリサイド、前記金属と前記金属の金属シリサイドとの混合物、又は、グラファイト、グラフェンのいずれかであることを特徴とする請求項１に記載の半導体装置。
【請求項５】
ゲート絶縁膜上の炭化珪素からなる第一の電極上に形成された第二の電極と第二と第三の炭化珪素領域上に形成された第三の電極を同時にコンタクトアニール処理することを特徴とする半導体装置の製造方法。
【請求項１】
第一と第二の主面を有する炭化珪素基板と、
前記炭化珪素基板の第一の主面に設けられた第一導電型の第一の炭化珪素層と、
前記第一の炭化珪素層の表面に形成された第二導電型の第一の炭化珪素領域と、
前記第一の炭化珪素領域の表面に形成された第一導電型の第二の炭化珪素領域と、
前記第一の炭化珪素領域の表面に形成された第二導電型の第三の炭化珪素領域と、
前記第一の炭化珪素層、第一の炭化珪素領域および第三の炭化珪素領域の表面に連続的に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された炭化珪素からなる第一の電極と、
前記第一の電極上に形成された第二の電極と、
前記第一と第二の電極を被覆する層間絶縁膜と、
前記第二の炭化珪素領域と前記第三の炭化珪素領域と電気的に接続される第三の電極と、
前記炭化珪素基板の第二の主面に形成された第４の電極と、
を具備することを特徴とする半導体装置。
【請求項２】
前記第一の電極は、ポリＳｉＣ又はアモルファスＳｉＣであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第一の電極は、仕事関数が４．０ｅＶ以下のポリＳｉＣ又はアモルファスＳｉＣであることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第二の電極は、例えば、Ｎｉ，Ｍｏ，Ａｌ，Ｗ，Ｖ，Ｃｏ，Ｔｉのうち少なくとも１種以上の金属、前記金属の金属シリサイド、前記金属と前記金属の金属シリサイドとの混合物、又は、グラファイト、グラフェンのいずれかであることを特徴とする請求項１に記載の半導体装置。
【請求項５】
ゲート絶縁膜上の炭化珪素からなる第一の電極上に形成された第二の電極と第二と第三の炭化珪素領域上に形成された第三の電極を同時にコンタクトアニール処理することを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１２−１９０９８２（Ｐ２０１２−１９０９８２Ａ）
【公開日】平成２４年１０月４日（２０１２．１０．４）
【国際特許分類】
【出願番号】特願２０１１−５２７８８（Ｐ２０１１−５２７８８）
【出願日】平成２３年３月１０日（２０１１．３．１０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年１０月４日（２０１２．１０．４）
【国際特許分類】
【出願日】平成２３年３月１０日（２０１１．３．１０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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