半導体装置及びその製造方法
【課題】微細化されても高耐圧トランジスタのドレイン耐圧を向上させることができる半導体装置を提供する。
【解決手段】ゲート電極１０４Ａの側面の側方下に位置する領域の半導体基板（活性領域）１０１の表面部が除去されて掘り下げ部１２１が形成されている。掘り下げ部１２１の側壁面及び底面の近傍に位置する部分の半導体基板１０１中に低濃度ドレイン領域１０５Ａ２が形成されている。ゲート電極１０４Ａの側面並びに掘り下げ部１２１の側壁面及び底面の一部を覆うように絶縁性サイドウォールスペーサ１０８Ａが形成されている。絶縁性サイドウォールスペーサ１０８Ａの外側で且つ掘り下げ部１２１の底面の近傍に位置する部分の半導体基板１０１中に、低濃度ドレイン領域１０５Ａ２に囲まれるように高濃度ドレイン領域１０９Ａ２が形成されている。
【解決手段】ゲート電極１０４Ａの側面の側方下に位置する領域の半導体基板（活性領域）１０１の表面部が除去されて掘り下げ部１２１が形成されている。掘り下げ部１２１の側壁面及び底面の近傍に位置する部分の半導体基板１０１中に低濃度ドレイン領域１０５Ａ２が形成されている。ゲート電極１０４Ａの側面並びに掘り下げ部１２１の側壁面及び底面の一部を覆うように絶縁性サイドウォールスペーサ１０８Ａが形成されている。絶縁性サイドウォールスペーサ１０８Ａの外側で且つ掘り下げ部１２１の底面の近傍に位置する部分の半導体基板１０１中に、低濃度ドレイン領域１０５Ａ２に囲まれるように高濃度ドレイン領域１０９Ａ２が形成されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、更に詳細には、高耐圧トランジスタを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の使用用途がさまざまな分野へ広がっている。特に車載分野及び環境分野等への拡大に伴い、半導体装置の高耐圧化の要望が増大している。一方、半導体装置の低消費電力化、高集積化及び高速化に伴い、トランジスタの微細化が急速に進められている。その結果、高集積及び高速動作のための微細トランジスタ部と、電源コントローラやモーターコントローラ等で必要となる高耐圧トランジスタ部との混載が必要となる半導体装置がますます増加している。
【０００３】
しかしながら、微細化によるゲート電極の幅及び高さの縮小や浅接合化は耐圧劣化を招くため、微細化に対しても高耐圧（例えば電源電圧５Ｖでの使用であっても信頼性を維持できる耐圧）を有するトランジスタが必要である。
【０００４】
高耐圧トランジスタの構造については従来から種々の検討がされており、例えば特許文献１には、図１２に示すような、基板を掘り込んでソース／ドレイン領域となる高濃度不純物ドープ領域を形成する構造が提案されている。図１２に示す従来の半導体装置の製造方法は次の通りである。まず、半導体基板１０上にウェル領域１１を形成した後、ウェル領域１１上にゲート絶縁膜１２を介してゲート電極１３を形成する。ここで、ゲート電極１３の上面を保護膜１４によって覆っておく。次に、ウェル領域１１におけるゲート電極１３の両側方下に低濃度不純物ドープ領域１５を形成した後、ゲート電極１３の両側面上に側壁スペーサー１６を形成する。次に、側壁スペーサー１６に隣接する領域の半導体基板１０を掘り下げた後、当該掘り下げ領域の半導体基板１０の表面部に高濃度不純物ドープ領域１７を形成する。次に、当該掘り下げ領域に露出する低濃度不純物ドープ領域１５の表面を側壁酸化膜１９によって覆った後、高濃度不純物ドープ領域１７の表面部にシリサイド層１８を形成する。
【０００５】
図１２に示す従来の半導体装置によると、ゲート電極１３と、ドレイン領域となる高濃度不純物ドープ領域部１７との間の距離を拡大できるので、耐圧の向上を図ることができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開昭６３−９０８５３
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、図１２に示す従来の半導体装置には次のような問題がある。すなわち、微細化に伴い、ゲート電極１３の高さの低下（つまりゲート電極ポリシリコン膜の薄膜化）及び不純物ドープ領域の浅接合化が進んでいることから、低濃度不純物ドープ領域１５は半導体基板１０の表面部に浅く形成されるようになってきている。このため、低濃度不純物ドープ領域１５を形成した後に半導体基板１０を掘り下げ、当該掘り下げ領域の半導体基板１０の表面部に高濃度不純物ドープ領域１７を形成した際に、高濃度不純物ドープ領域１７下側の低濃度不純物ドープ領域１５の厚さが不十分になったり、高濃度不純物ドープ領域部１７が低濃度不純物ドープ領域１５よりも深い位置に形成されてしまったりする。その結果、高濃度不純物ドープ領域１７とウェル領域１１との間の濃度勾配が大きくなるので、両者の接合部に高い電圧が印加された場合にドレイン耐圧が低下してしまうという問題が生じる。同様の問題は、低濃度不純物ドープ領域１５よりも深い位置まで半導体基板１０を掘り下げて高濃度不純物ドープ領域１７を形成した、図１３に示すような従来構造（例えば特許文献１参照）においても発生する。
【０００８】
前記に鑑み、本発明は、微細化されても高耐圧トランジスタのドレイン耐圧を向上させることができる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
前記の目的を達成するために、本願発明者らは種々の検討を行った結果、ゲート電極形成後にゲート電極周辺の半導体基板を掘り下げ、それにより形成された掘り下げ部の側壁面及び底面の近傍に位置する部分の半導体基板中に低濃度ドレイン領域を形成した後、ゲート電極の側面及び掘り下げ部の側壁面を覆うように絶縁性サイドウォールスペーサを形成し、その後、掘り下げ部の底面の近傍に位置する部分の半導体基板中に高濃度ドレイン領域を形成するという発明を想到した。
【００１０】
本発明によると、掘り下げ部の底面の近傍に位置する部分の半導体基板中に高濃度ドレイン領域を形成するため、ゲート電極と高濃度ドレイン領域との間の距離を拡大できるので、ドレイン耐圧の向上を図ることができる。具体的には、ｎ型ＭＩＳ（Metal-Insulator-Semiconductor ）トランジスタのＯＦＦ状態でのドレイン耐圧及びＯＮ状態（動作状態）でのドレイン耐圧（つまりサステイン耐圧）を例えば７Ｖ程度以上向上させることができると共に、ｐ型ＭＩＳトランジスタのＯＦＦ状態でのドレイン耐圧及びサステイン耐圧を例えば１０Ｖ程度以上向上させることができる。
【００１１】
また、従来は、低濃度ドレイン領域を形成した後に半導体基板を掘り下げていたため、低濃度ドレイン領域に対して高濃度ドレイン領域が深い位置に形成されてしまい、高濃度ドレイン領域とウェル領域とが接近してリーク電流が増加していた。それに対して、本発明によると、半導体基板を掘り下げた後に低濃度ドレイン領域及び高濃度ドレイン領域を順次形成するため、低濃度ドレイン領域に対して高濃度ドレイン領域を確実に浅い位置に形成することができるので、高濃度ドレイン領域とウェル領域とを十分に離間させてリーク電流を抑制することができる。従って、本発明によると、微細化に伴う浅接合化が進んだ場合にも、通常のＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field-Effect Transistor ）の形成工程からの大きな変更なく、高耐圧トランジスタと低電圧駆動の微細トランジスタとの混載が可能な半導体装置を容易に得ることができる。また、高耐圧が必要なトランジスタのドレイン形成領域を選択的に掘り下げることにより、特定のトランジスタのドレイン領域を高耐圧化することができる。また、特定のトランジスタのソース／ドレイン領域のうちのドレイン領域のみを高耐圧化することも可能となる。ゲート端部と高濃度不純物ドープ領域とを離間させた高耐圧トランジスタ構造は駆動能力の低下をもたらすが、前述のように、必要な部分のみを高耐圧化することにより、駆動能力の低下を最小限に抑えることができるので、チップ面積の削減を実現することができる。尚、特定のトランジスタのソース領域及びドレイン領域の両方を高耐圧化する必要がある場合には、ソース形成領域及びドレイン形成領域の両方を掘り下げればよい。
【００１２】
具体的には、本発明に係る半導体装置は、半導体基板における第１の活性領域上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、前記第１のゲート電極の第１の側面の側方下に位置する領域の前記第１の活性領域の表面部が除去されてなる第１の掘り下げ部と、前記第１のゲート電極の前記第１の側面並びに前記第１の掘り下げ部の側壁面及び底面の一部を覆うように形成された第１の絶縁性サイドウォールスペーサと、前記第１の絶縁性サイドウォールスペーサの外側で且つ前記第１の掘り下げ部の前記底面の近傍に位置する部分の前記第１の活性領域中に形成された高濃度ドレイン領域と、前記第１の掘り下げ部の前記側壁面及び前記底面の近傍に位置する部分の前記第１の活性領域中に前記高濃度ドレイン領域を囲むように形成されており、且つ前記高濃度ドレイン領域よりも低い不純物濃度を持つ低濃度ドレイン領域とを備えている。
【００１３】
尚、本願において、「半導体基板」には、例えばエピタキシャル成長等により形成されたシリコン層等の半導体領域を有する基板も含まれるものとする。
【００１４】
本発明に係る半導体装置において、前記第１の絶縁性サイドォールスペーサは、前記第１の掘り下げ部の前記側壁面及び前記底面に接していてもよい。
【００１５】
本発明に係る半導体装置において、前記第１の掘り下げ部の前記側壁面が前記半導体基板の主面に対してなす角度は、８０°以下であってもよい。
【００１６】
本発明に係る半導体装置において、前記第１のゲート絶縁膜と接する部分の前記第１の活性領域表面を基準として、前記第１の掘り下げ部の深さは、５０ｎｍ以上で且つ１５０ｎｍ以下であってもよい。
【００１７】
本発明に係る半導体装置において、前記第１のゲート電極における前記第１の側面と反対側の第２の側面の側方下に位置する前記第１の活性領域の表面部が除去されてなる第２の掘り下げ部と、前記第１のゲート電極の前記第２の側面並びに前記第２の掘り下げ部の側壁面及び底面の一部を覆うように形成された第２の絶縁性サイドウォールスペーサと、前記第２の絶縁性サイドウォールスペーサの外側で且つ前記第２の掘り下げ部の前記底面の近傍に位置する部分の前記第１の活性領域中に形成された高濃度ソース領域と、前記第２の掘り下げ部の前記側壁面及び前記底面の近傍に位置する部分の前記第１の活性領域中に前記高濃度ソース領域を囲むように形成されており、且つ前記高濃度ソース領域よりも低い不純物濃度を持つ低濃度ソース領域とをさらに備えていてもよい。この場合、前記第１の活性領域における前記第１の掘り下げ部と前記第２の掘り下げ部とに挟まれた部分のゲート長方向の幅は、前記第１のゲート絶縁膜に接している表面から下方に向かって大きくなっていてもよい。
【００１８】
本発明に係る半導体装置において、前記第１の絶縁性サイドウォールスペーサと前記第１のゲート電極の前記第１の側面との間には第１の絶縁性オフセットスペーサが介在していてもよい。
【００１９】
本発明に係る半導体装置において、前記高濃度ドレイン領域の上には、前記第１の絶縁性サイドウォールスペーサから離間してシリサイド層が形成されていてもよい。
【００２０】
本発明に係る半導体装置において、前記半導体基板上に、前記第１のゲート電極及び前記第１の絶縁性サイドウォールを覆うように、ライナー絶縁膜が形成されており、前記第１の絶縁性サイドウォールスペーサは、Ｌ字状の断面形状を持つ内側サイドウォールスペーサと、前記内側サイドウォールスペーサ上に形成された外側サイドウォールスペーサとを有していてもよい。
【００２１】
本発明に係る半導体装置において、前記半導体基板上に、前記第１のゲート電極及び前記第１の絶縁性サイドウォールを覆うように、ライナー絶縁膜が形成されており、前記第１の絶縁性サイドウォールスペーサは、Ｌ字状の断面形状を持つと共に、当該Ｌ字状の前記第１の絶縁性サイドウォールスペーサの表面が前記ライナー絶縁膜と接していてもよい。
【００２２】
ここで、前記ライナー絶縁膜はストレッサー膜であってもよい。
【００２３】
本発明に係る半導体装置において、前記半導体基板における第２の活性領域上に第２のゲート絶縁膜を介して形成された第２のゲート電極と、前記第２の活性領域における前記第２のゲート電極の側方下に形成されたドレイン・エクステンション領域と、前記第２のゲート電極の一側面上に形成された第３の絶縁性サイドウォールスペーサと、前記第２の活性領域における前記第３の絶縁性サイドウォールスペーサの側方下に前記ドレイン・エクステンション領域に隣接して形成され、且つ前記ドレイン・エクステンション領域よりも高い不純物濃度を持つドレイン領域とをさらに備えていてもよい。この場合、前記第１の絶縁性サイドウォールスペーサの高さは、前記第３の絶縁性サイドウォールスペーサの高さよりも大きくてもよい。また、前記ドレイン・エクステンション領域の不純物濃度は、前記低濃度ドレイン領域の不純物濃度よりも高くてもよい。また、前記ドレイン領域の不純物濃度は、前記高濃度ドレイン領域の不純物濃度と実質的に同じであってもよい。また、前記第１のゲート絶縁膜の厚さは、前記第２のゲート絶縁膜の厚さよりも大きくてもよい。また、前記第１のゲート電極のゲート長は、前記第２のゲート電極のゲート長よりも大きくてもよい。また、前記第１のゲート電極に印加される電圧は、前記第２のゲート電極に印加される電圧よりも大きくてもよい。また、前記第１のゲート電極は、入出力回路用トランジスタのゲート電極であり、前記第２のゲート電極は、ロジック回路用トランジスタのゲート電極であってもよい。
【００２４】
また、本発明に係る半導体装置の製造方法は、半導体基板における第１の活性領域上に第１のゲート絶縁膜を介して第１のゲート電極を形成する工程と、前記第１のゲート電極の第１の側面の側方下に位置する領域の前記第１の活性領域の表面部を除去することにより、第１の掘り下げ部を形成する工程と、前記第１の掘り下げ部の側壁面及び底面の近傍に位置する部分の前記第１の活性領域中に低濃度ドレイン領域を形成する工程と、前記第１のゲート電極の前記第１の側面並びに前記第１の掘り下げ部の側壁面及び底面の一部を覆うように第１の絶縁性サイドウォールスペーサを形成する工程と、前記第１の絶縁性サイドウォールスペーサの外側で且つ前記第１の掘り下げ部の前記底面の近傍に位置する部分の前記第１の活性領域中に、前記低濃度ドレイン領域に囲まれるように、前記低濃度ドレイン領域よりも高い不純物濃度を持つ高濃度ドレイン領域を形成する工程とを備えている。
【００２５】
本発明に係る半導体装置の製造方法において、前記低濃度ドレイン領域を形成する工程で不純物の斜めイオン注入を用いてもよい。
【発明の効果】
【００２６】
本発明によると、微細化されても高耐圧トランジスタのドレイン耐圧を向上させることができる半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【００２７】
【図１】図１は、実施形態に係る半導体装置の断面図である。
【図２】図２は、実施形態に係る半導体装置のうち高耐圧トランジスタの平面図である。
【図３】図３（ａ）及び（ｂ）は、実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図４】図４（ａ）及び（ｂ）は、実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図５】図５（ａ）及び（ｂ）は、実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図６】図６は、実施形態の変形例に係る半導体装置の断面図である。
【図７】図７は、実施形態の変形例に係る半導体装置の断面図である。
【図８】図８は、実施形態の変形例に係る半導体装置の断面図である。
【図９】図９は、実施形態の変形例に係る半導体装置の断面図である。
【図１０】図１０（ａ）及び（ｂ）は、実施形態の変形例に係る半導体装置の製造方法の各工程を示す断面図である。
【図１１】図１１（ａ）及び（ｂ）は、実施形態の変形例に係る半導体装置の製造方法の各工程を示す断面図である。
【図１２】図１２は、第１従来例に係る半導体装置の断面図である。
【図１３】図１３は、第２従来例に係る半導体装置の断面図である。
【発明を実施するための形態】
【００２８】
以下、本発明の一実施形態に係る半導体装置及びその製造方法について、例えばモータードライバデバイス等で使用される５Ｖ電源電圧が印加される高耐圧トランジスタ、及び例えば１．２Ｖ電源電圧が印加される高速動作用の微細トランジスタ（コアトランジスタ）を同一基板上に備えた半導体装置を例として、図面を参照しながら説明する。尚、本実施形態では、一例として、高耐圧トランジスタ及びコアトランジスタの両方がｎ型ＭＩＳトランジスタである場合を説明する。
【００２９】
図１は、本実施形態に係る半導体装置の断面図である。
【００３０】
まず、本実施形態に係る半導体装置のうち高耐圧トランジスタについて説明する。
【００３１】
図１に示すように、高耐圧トランジスタの形成領域（以下、高耐圧トランジスタ領域と称する）の半導体基板（具体的には、図示していない素子分離領域に囲まれた半導体基板からなる活性領域）１０１の上部には、ｐ型ウェル領域１０２Ａが形成されている。ｐ型ウェル領域１０２Ａ上には、例えば厚さ１５ｎｍ〜２０ｎｍ程度のＳｉＯ2 膜からなるゲート絶縁膜１０３Ａを介して、例えば厚さ１００ｎｍ〜１５０ｎｍ程度のｎ型ポリシリコン膜からなり且つ例えば３００ｎｍ〜１０００ｎｍ程度のゲート長を持つゲート電極１０４Ａが形成されている。半導体基板１０１におけるゲート電極１０４Ａの両側方下に位置する領域の表面部は除去されて例えば深さ（ゲート絶縁膜１０３Ａと接する部分の半導体基板１０１（活性領域）表面を基準とした深さ）５０ｎｍ〜１５０ｎｍ程度の掘り下げ部１２１が形成されている。ここで、掘り下げ部１２１の深さは、素子分離領域深さ及びウェル領域深さ等を考慮して設定されるものであり、前述の範囲に限定されるものではない。また、本実施形態では、掘り下げ部１２１の側壁面１２２は、ゲート絶縁膜１０３Ａと接する部分の半導体基板１０１表面に対して８０度程度以下の傾斜角θを有している。すなわち、半導体基板１０１（活性領域）における各掘り下げ部１２１によって挟まれた部分のゲート長方向の幅は、ゲート絶縁膜１０３Ａに接する表面から下方に向かって大きくなっている。
【００３２】
図２は、本実施形態に係る半導体装置のうち高耐圧トランジスタの平面図である。図２に示すように、例えばＳＴＩ（Shallow Trench Isolation）構造を持つ素子分離領域１１２に囲まれ且つ半導体基板からなる活性領域を横断するようにゲート電極１０４Ａが形成されており、ゲート電極１０４Ａの両側方下に位置する部分の活性領域（つまりソース形成領域及びドレイン形成領域の両方）にそれぞれ、側壁面１２２に囲まれており且つ例えば５０ｎｍ〜１５０ｎｍ程度の深さを持つ掘り下げ部１２１が形成されている。尚、図２は、ゲート電極１０４Ａの形成後に掘り下げ部１２１を形成するためのドライエッチング処理を行った直後の状態を示している。
【００３３】
また、図１に示すように、ゲート電極１０４Ａの両側方下に形成された各掘り下げ部１２１の側壁面及び底面の近傍に位置する部分のｐ型ウェル領域１０２Ａ中にはｎ型低濃度ソース領域１０５Ａ１及びｎ型低濃度ドレイン領域１０５Ａ２が形成されている。ｎ型低濃度ソース領域１０５Ａ１及びｎ型低濃度ドレイン領域１０５Ａ２には例えばＰ（燐）やＡｓ（砒素）等のｎ型不純物が１×１０15ａｔｏｍ／ｃｍ3 〜１×１０16ａｔｏｍ／ｃｍ3 程度の濃度で導入されている。また、ｎ型低濃度ソース領域１０５Ａ１及びｎ型低濃度ドレイン領域１０５Ａ２のそれぞれの不純物拡散深さ（各掘り下げ部１２１の底面を基準とした深さ）は例えば１５０ｎｍ〜５００ｎｍ程度である。また、ゲート電極１０４Ａの両側面並びに各掘り下げ部１２１の側壁面及び底面の一部を覆うように絶縁性サイドウォールスペーサ１０８Ａが形成されている。ここで、各絶縁性サイドウォールスペーサ１０８Ａは、各掘り下げ部１２１の側壁面及び底面に接している。また、絶縁性サイドウォールスペーサ１０８Ａは、Ｌ字状の断面形状を持ち且つ例えばＳｉＯ2 膜からなる内側サイドウォールスペーサ１０６Ａと、内側サイドウォールスペーサ１０６Ａを覆い且つ例えばＳｉＮ膜からなる外側サイドウォールスペーサ１０７Ａとを有する。尚、ゲート電極１０４Ａの各側面と各掘り下げ部１２１の側壁面とは実質的に連続している。
【００３４】
また、図１に示すように、絶縁性サイドウォールスペーサ１０８Ａの外側で且つ掘り下げ部１２１の底面の近傍に位置する部分のｎ型低濃度ソース領域１０５Ａ１中には、ｎ型低濃度ソース領域１０５Ａ１によって底面及び側面が囲まれるように、ｎ型低濃度ソース領域１０５Ａ１よりも高い不純物濃度を持つｎ型高濃度ソース領域１０９Ａ１が形成されている。また、絶縁性サイドウォールスペーサ１０８Ａの外側で且つ掘り下げ部１２１の底面の近傍に位置する部分のｎ型低濃度ドレイン領域１０５Ａ２中には、ｎ型低濃度ドレイン領域１０５Ａ２によって底面及び側面が囲まれるように、ｎ型低濃度ドレイン領域１０５Ａ２よりも高い不純物濃度を持つｎ型高濃度ドレイン領域１０９Ａ２が形成されている。ｎ型高濃度ソース領域１０９Ａ１及びｎ型高濃度ドレイン領域１０９Ａ２には例えばＰ（燐）やＡｓ（砒素）等のｎ型不純物が１×１０19ａｔｏｍ／ｃｍ3 〜１×１０22ａｔｏｍ／ｃｍ3 程度の濃度で導入されている。また、ｎ型高濃度ソース領域１０９Ａ１及びｎ型高濃度ドレイン領域１０９Ａ２のそれぞれの不純物拡散深さ（各掘り下げ部１２１の底面を基準とした深さ）は、ｎ型低濃度ソース領域１０５Ａ１及びｎ型低濃度ドレイン領域１０５Ａ２のそれぞれの不純物拡散深さよりも浅く、例えば１００ｎｍ程度以下である。
【００３５】
さらに、図１に示すように、ゲート電極１０４Ａ、ｎ型高濃度ソース領域１０９Ａ１及びｎ型高濃度ドレイン領域１０９Ａ２のそれぞれの表面部には、例えばＮｉシリサイドからなるシリサイド層１１０Ａが形成されている。また、シリサイド層１１０Ａ及び絶縁性サイドウォールスペーサ１０８Ａを覆うように、例えばシリコン窒化膜（ＳｉＮ膜）からなるライナー絶縁膜１１１が形成されている。
【００３６】
次に、本実施形態に係る半導体装置のうちコアトランジスタ（微細トランジスタ）について説明する。
【００３７】
図１に示すように、コアトランジスタの形成領域（以下、コアトランジスタ領域と称する）の半導体基板（具体的には、図示していない素子分離領域に囲まれた半導体基板からなる活性領域）１０１の上部には、ｐ型ウェル領域１０２Ｂが形成されている。ｐ型ウェル領域１０２Ｂ上には、例えば厚さ２ｎｍ〜３ｎｍ程度のＳｉＯ2 膜からなるゲート絶縁膜１０３Ｂを介して、例えば厚さ１００ｎｍ〜１５０ｎｍ程度のｎ型ポリシリコン膜からなり且つ例えば４０ｎｍ〜１００ｎｍ程度のゲート長を持つゲート電極１０４Ｂが形成されている。ここで、高耐圧トランジスタのゲート絶縁膜１０３Ａの厚さは、コアトランジスタのゲート絶縁膜１０３Ｂの厚さよりも大きい。また、高耐圧トランジスタのゲート電極１０４Ａのゲート長（例えば３００ｎｍ〜１０００ｎｍ）は、コアトランジスタのゲート電極１０４Ｂのゲート長（例えば４０ｎｍ〜１００ｎｍ）よりも大きい。尚、半導体基板１０１におけるゲート電極１０４Ｂの両側方下に位置する領域の表面部には、高耐圧トランジスタ領域のような掘り下げ部は形成されていない。
【００３８】
また、図１に示すように、ゲート電極１０４Ｂの両側方下に位置する部分のｐ型ウェル領域１０２Ｂ中にはｎ型ソース・エクステンション領域１０５Ｂ１及びｎ型ドレイン・エクステンション領域１０５Ｂ２が形成されている。ｎ型ソース・エクステンション領域１０５Ｂ１及びｎ型ドレイン・エクステンション領域１０５Ｂ２には例えばＰ（燐）やＡｓ（砒素）等のｎ型不純物が１×１０19ａｔｏｍ／ｃｍ3 〜１×１０22ａｔｏｍ／ｃｍ3 程度の濃度で導入されている。ここで、ｎ型ソース・エクステンション領域１０５Ｂ１及びｎ型ドレイン・エクステンション領域１０５Ｂ２のそれぞれの不純物濃度は、ｎ型低濃度ソース領域１０５Ａ１及びｎ型低濃度ドレイン領域１０５Ａ２のそれぞれの不純物濃度よりも高い。また、ｎ型ソース・エクステンション領域１０５Ｂ１及びｎ型ドレイン・エクステンション領域１０５Ｂ２のそれぞれの不純物拡散深さは、ｎ型低濃度ソース領域１０５Ａ１及びｎ型低濃度ドレイン領域１０５Ａ２のそれぞれの不純物拡散深さよりも浅く、例えば７０ｎｍ程度以下である。
【００３９】
また、図１に示すように、ゲート電極１０４Ｂの両側面を覆うように絶縁性サイドウォールスペーサ１０８Ｂが形成されている。絶縁性サイドウォールスペーサ１０８Ｂは、Ｌ字状の断面形状を持ち且つ例えばＳｉＯ2 膜からなる内側サイドウォールスペーサ１０６Ｂと、内側サイドウォールスペーサ１０６Ｂを覆い且つ例えばＳｉＮ膜からなる外側サイドウォールスペーサ１０７Ｂとを有する。
【００４０】
また、図１に示すように、各絶縁性サイドウォールスペーサ１０８Ｂの側方下に位置する部分のｐ型ウェル領域１０２Ｂ中にはｎ型ソース領域１０９Ｂ１及びｎ型ドレイン領域１０９Ｂ２が、ｎ型ソース・エクステンション領域１０５Ｂ１及びｎ型ドレイン・エクステンション領域１０５Ｂ２のそれぞれに隣接して形成されている。ｎ型ソース領域１０９Ｂ１及びｎ型ドレイン領域１０９Ｂ２には例えばＰ（燐）やＡｓ（砒素）等のｎ型不純物が１×１０19ａｔｏｍ／ｃｍ3 〜１×１０22ａｔｏｍ／ｃｍ3 程度の濃度で導入されている。ここで、ｎ型ソース領域１０９Ｂ１及びｎ型ドレイン領域１０９Ｂのそれぞれの不純物濃度は、ｎ型高濃度ソース領域１０９Ａ１及びｎ型高濃度ドレイン領域１０９Ａ２のそれぞれの不純物濃度と実質的に同じである。また、ｎ型ソース領域１０９Ｂ１及びｎ型ドレイン領域１０９Ｂ２のそれぞれの不純物拡散深さは、ｎ型ソース・エクステンション領域１０５Ｂ１及びｎ型ドレイン・エクステンション領域１０５Ｂ２のそれぞれの不純物拡散深さよりも深く、例えば８０ｎｍ〜１２０ｎｍ程度である。
【００４１】
さらに、図１に示すように、ゲート電極１０４Ｂ、ｎ型ソース領域１０９Ｂ１及びｎ型ドレイン領域１０９Ｂ２のそれぞれの表面部には、例えばＮｉシリサイドからなるシリサイド層１１０Ｂが形成されている。また、シリサイド層１１０Ｂ及び絶縁性サイドウォールスペーサ１０８Ｂを覆うように、例えばＳｉＮ膜からなるライナー絶縁膜１１１が形成されている。
【００４２】
以下、本実施形態に係る半導体装置の製造方法、具体的には、図１に示す前述の本実施形態に係る半導体装置を製造するための方法について、図面を参照しながら説明する。
【００４３】
図３（ａ）、（ｂ）、図４（ａ）、（ｂ）及び図５（ａ）、（ｂ）は、本実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【００４４】
まず、図３（ａ）に示すように、高耐圧トランジスタ領域の半導体基板１０１の上部にｐ型ウェル領域１０２Ａを形成し、コアトランジスタ領域の半導体基板１０１の上部にｐ型ウェル領域１０２Ｂを形成する。尚、図示は省略しているが、各トランジスタ領域となる活性領域は素子分離領域によって囲まれている。
【００４５】
次に、図３（ａ）に示すように、ｐ型ウェル領域１０２Ａ上に、例えば厚さ１５ｎｍ〜２０ｎｍ程度のＳｉＯ2 膜からなるゲート絶縁膜１０３Ａを介して、例えば厚さ１００ｎｍ〜１５０ｎｍ程度のノンドープポリシリコン膜からなるゲート電極１０４Ａを形成する。また、ｐ型ウェル領域１０２Ｂ上に、例えば厚さ２ｎｍ〜３ｎｍ程度のＳｉＯ2 膜からなるゲート絶縁膜１０３Ｂを介して、例えば厚さ１００ｎｍ〜１５０ｎｍ程度のノンドープポリシリコン膜からなるゲート電極１０４Ｂを形成する。ここで、後述する基板掘り下げ工程でゲート電極１０４Ａ及び１０４Ｂを保護するために、ゲート電極１０４Ａ及び１０４Ｂのそれぞれの上面を覆う保護膜１１３Ａ及び１１３Ｂを形成しておく。尚、ゲート電極１０４Ａ及び１０４Ｂ並びに保護膜１１３Ａ及び１１３Ｂをドライエッチング処理によって一緒にパターニング形成する場合、保護膜１１３Ａ及び１１３Ｂとなる膜の形成前に、ゲート電極１０４Ａ及び１０４Ｂとなるポリシリコン膜に対して、例えばレジストマスクを用いたイオン注入によってｎ型不純物を選択的に注入しておいてもよい。これにより、ゲート絶縁膜１０３Ａ及び１０３Ｂとポリシリコン膜との界面における空乏化抑制、及びトランジスタ閾値電圧の調整等を行うことが可能となり、ＣＭＩＳ（Complementary Metal-Insulator-Semiconductor ）構造に必要なポリシリコンゲート電極を形成することができる。
【００４６】
次に、図３（ｂ）に示すように、高耐圧トランジスタのソース領域及びドレイン領域を高耐圧化するための基板掘り下げを行うために、コアトランジスタ領域を覆うレジストマスク１１４を形成する。尚、本実施形態では、高耐圧トランジスタのソース領域及びドレイン領域の両方を高耐圧化したトランジスタ構造を例として説明しているが、高耐圧トランジスタのドレイン領域のみを高耐圧化したトランジスタ構造についても、レジストマスクを用いた基板掘り下げにより実現可能である。次に、レジストマスク１１４の開口部に位置する部分（つまりゲート電極１０４Ａの両側方下に位置する部分）の半導体基板１０１に対してドライエッチング処理を実施することにより、例えば深さ（ゲート絶縁膜１０３Ａと接する部分の半導体基板１０１（活性領域）表面を基準とした深さ）５０ｎｍ〜１５０ｎｍ程度の掘り下げ部１２１をソース形成領域及びドレイン形成領域のそれぞれに形成する。その後、レジストマスク１１４を除去する。
【００４７】
本実施形態では、図３（ｂ）に示すドライエッチング処理においてガス成分やその構成比等のエッチング条件を調整することにより、掘り下げ部１２１の側壁面１２２の傾斜角θを例えば８０度程度以下に設定する。具体的には、側壁面１２２の傾斜角θを大きくする場合には例えば側壁保護効果の小さいエッチング条件を使用し、側壁面１２２の傾斜角θを小さくする場合には例えば側壁保護効果の大きいエッチング条件を使用すればよい。また、本実施形態では５Ｖ程度の耐圧を必要とする高耐圧トランジスタを例として説明しているが、例えば７Ｖ程度又は１０Ｖ程度以上の耐圧を必要とする高耐圧トランジスタを実現する場合には、掘り下げ部１２１の深さ（つまり基板掘り下げ量）をさらに大きくすればよい。
【００４８】
次に、イオン注入が必要な領域に開口部を有するレジストマスク（図示省略）を用いてイオン注入を行うことにより、図４（ａ）に示すように、高耐圧トランジスタ領域においては、各掘り下げ部１２１の側壁面及び底面の近傍に位置する部分のｐ型ウェル領域１０２Ａ中にｎ型低濃度ソース領域１０５Ａ１及びｎ型低濃度ドレイン領域１０５Ａ２を形成する。また、コアトランジスタ領域においては、ゲート電極１０４Ｂの両側方下に位置する部分のｐ型ウェル領域１０２Ｂ中にｎ型ソース・エクステンション領域１０５Ｂ１及びｎ型ドレイン・エクステンション領域１０５Ｂ２を形成する。
【００４９】
具体的には、高耐圧トランジスタ領域では、例えば３０度〜６０度程度のチルト角（基板主面に垂直な方向に対してなす角度）で斜めイオン注入を、例えば傾斜方向を９０度ずつ変えながら４回実施することにより、各掘り下げ部１２１の側壁面及び底面に対して不純物を注入してｎ型低濃度ソース領域１０５Ａ１及びｎ型低濃度ドレイン領域１０５Ａ２を形成する。傾斜方向を９０度ずつ変えて斜めイオン注入を４回実施することによって、ゲート電極の配置の方向が異なる複数の高耐圧トランジスタを形成する必要がある場合にも、各トランジスタの掘り下げ部１２１の側壁面に注入される不純物量を均一にすることが可能となる。ｎ型低濃度ソース領域１０５Ａ１及びｎ型低濃度ドレイン領域１０５Ａ２を形成するためのイオン注入条件（４回実施する斜めイオン注入の各回の条件）は、例えば、注入イオンがＰ（燐）イオンであり、注入エネルギーが４０ｋｅＶ〜６０ｋｅＶ程度であり、注入ドーズ量が７×１０12ａｔｏｍ／ｃｍ2 〜１．５×１０13ａｔｏｍ／ｃｍ2 程度である。
【００５０】
一方、コアトランジスタ領域では、低濃度不純物ドープ領域であるエクステンション領域の形成領域に開口部を有するレジストマスク（図示省略）を用いて、浅いエクステンション注入を実施することにより、ｎ型ソース・エクステンション領域１０５Ｂ１及びｎ型ドレイン・エクステンション領域１０５Ｂ２を形成する。ｎ型ソース・エクステンション領域１０５Ｂ１及びｎ型ドレイン・エクステンション領域１０５Ｂ２を形成するためのイオン注入条件は、例えば、注入イオンがＡｓ（砒素）であり、注入エネルギーが２ｋｅＶ〜４ｋｅＶ程度であり、注入ドーズ量が１×１０15ａｔｏｍ／ｃｍ2 〜３×１０15ａｔｏｍ／ｃｍ2 程度であり、チルト角が０度〜２０度程度である。
【００５１】
次に、高耐圧トランジスタ領域のゲート電極１０４Ａの上及びコアトランジスタ領域のゲート電極１０４Ｂの上を含む半導体基板１０１の上において、例えば、ＬＰ−ＣＶＤ（Low Pressure - Chemical Vapor Deposition）法による厚さ１０ｎｍ程度のＴＥＯＳ膜（Tetraethylorthosilicate ）の形成、又はＳＡ（Sub Atmospheric）−ＣＶＤ法による厚さ１０ｎｍ程度のＮＳＧ（Nondoped Silicate Glass）膜の形成を行った後、例えば、ＡＬＤ（Atomic Layer Deposition ）法による厚さ３５ｎｍ〜６０ｎｍ程度のＳｉＮ膜の形成を行う。その後、形成した前記各絶縁膜の積層構造に対して、異方性ドライエッチによるエッチバックを行って、図４（ｂ）に示すように、ゲート電極１０４Ａの両側面並びに各掘り下げ部１２１の側壁面及び底面の一部を覆うように、Ｌ字状の断面形状を持つ内側サイドウォールスペーサ１０６Ａと内側サイドウォールスペーサ１０６Ａを覆う外側サイドウォールスペーサ１０７Ａとからなる絶縁性サイドウォールスペーサ１０８Ａを形成する。また、ゲート電極１０４Ｂの両側面を覆うように、Ｌ字状の断面形状を持つ内側サイドウォールスペーサ１０６Ｂと内側サイドウォールスペーサ１０６Ｂを覆う外側サイドウォールスペーサ１０７Ｂとからなる絶縁性サイドウォールスペーサ１０８Ｂを形成する。尚、前記各絶縁膜の積層構造に対するエッチング時に、ゲート電極１０４Ａ及び１０４Ｂのそれぞれの上面を覆う保護膜１１３Ａ及び１１３Ｂが除去されてもよい。
【００５２】
次に、イオン注入が必要な領域に開口部を有するレジストマスク（図示省略）を用いてイオン注入を行うことにより、図５（ａ）に示すように、高耐圧トランジスタ領域においては、絶縁性サイドウォールスペーサ１０８Ａの外側で且つ各掘り下げ部１２１の底面の近傍に位置する部分のｎ型低濃度ソース領域１０５Ａ１及びｎ型低濃度ドレイン領域１０５Ａ２中に、ｎ型低濃度ソース領域１０５Ａ１及びｎ型低濃度ドレイン領域１０５Ａ２よりも高い不純物濃度を持つｎ型高濃度ソース領域１０９Ａ１及びｎ型高濃度ドレイン領域１０９Ａ２を形成する。ここで、ｎ型高濃度ソース領域１０９Ａ１及びｎ型高濃度ドレイン領域１０９Ａ２は、ｎ型低濃度ソース領域１０５Ａ１及びｎ型低濃度ドレイン領域１０５Ａ２によって側面及び底面が囲まれるように形成される。また、コアトランジスタ領域においては、各絶縁性サイドウォールスペーサ１０８Ｂの側方下に位置する部分のｐ型ウェル領域１０２Ｂ中に、ｎ型ソース・エクステンション領域１０５Ｂ１及びｎ型ドレイン・エクステンション領域１０５Ｂ２よりも高い不純物濃度を持つｎ型ソース領域１０９Ｂ１及びｎ型ドレイン領域１０９Ｂ２を形成する。ｎ型高濃度ソース領域１０９Ａ１及びｎ型高濃度ドレイン領域１０９Ａ２並びにｎ型ソース領域１０９Ｂ１及びｎ型ドレイン領域１０９Ｂ２を形成するためのイオン注入条件は、例えば、注入イオンがＡｓ（砒素）イオンであり、注入エネルギーが１５ｋｅＶ〜４０ｋｅＶ程度であり、注入ドーズ量が２×１０15ａｔｏｍ／ｃｍ2 〜８×１０15ａｔｏｍ／ｃｍ2 程度である。このイオン注入条件に代えて、或いは、このイオン注入条件に加えて、例えば、注入イオンがＰ（燐）イオン、注入エネルギーが５ｋｅＶ〜１５ｋｅＶ程度、注入ドーズ量が１×１０15ａｔｏｍ／ｃｍ2 〜５×１０15ａｔｏｍ／ｃｍ2 程度のイオン注入条件を用いてもよい。
【００５３】
次に、高耐圧トランジスタ領域のゲート電極１０４Ａの上及びコアトランジスタ領域のゲート電極１０４Ｂの上を含む半導体基板１０１の上に、例えばＮｉ等の高融点金属からなる厚さ５ｎｍ〜２０ｎｍ程度の膜をスパッタ法等によって堆積した後、シリサイド化熱処理を実施し、その後、シリサイド化しなかった前記金属膜を例えばウェットエッチング等により除去した後、適宜熱処理を実施する。これにより、図５（ｂ）に示すように、ゲート電極１０４Ａ、ｎ型高濃度ソース領域１０９Ａ１及びｎ型高濃度ドレイン領域１０９Ａ２のそれぞれの表面部にシリサイド層１１０Ａが形成されると共に、ゲート電極１０４Ｂ、ｎ型ソース領域１０９Ｂ１及びｎ型ドレイン領域１０９Ｂ２のそれぞれの表面部にシリサイド層１１０Ｂが形成される。
【００５４】
尚、ゲート電極１０４Ａ、ｎ型高濃度ソース領域１０９Ａ１及びｎ型高濃度ドレイン領域１０９Ａ２並びにゲート電極１０４Ｂ、ｎ型ソース領域１０９Ｂ１及びｎ型ドレイン領域１０９Ｂ２に、シリサイドを形成しない非シリサイド化領域を形成する場合、シリサイド反応を抑制するＳｉＯ2 膜等のシリサイドブロック膜を堆積した後、シリサイド化領域に開口を有するマスクパターンを用いてドライエッチング又はウェットエッチングにより不要なシリサイドブロック膜を除去し、その後、Ｎｉ膜等の金属膜の堆積及びシリサイド化熱処理を行うことによって、選択的にシリサイド形成を行う。
【００５５】
次に、高耐圧トランジスタ領域のゲート電極１０４Ａの上及びコアトランジスタ領域のゲート電極１０４Ｂの上を含む半導体基板１０１の上に、例えばＳｉＮ膜からなるライナー絶縁膜１１１を形成することによって、図１に示す本実施形態に係る半導体装置が完成する。
【００５６】
以上に説明したように、本実施形態によると、高耐圧トランジスタ領域において、ゲート電極１０４Ａ形成後にゲート電極１０４Ａ周辺の半導体基板１０１を掘り下げ、それにより形成された掘り下げ部１２１の側壁面及び底面の近傍に位置する部分の半導体基板１０１中にｎ型低濃度ドレイン領域１０５Ａ２を形成した後、ゲート電極１０４Ａの側面及び掘り下げ部１２１の側壁面を覆うように絶縁性サイドウォールスペーサ１０８Ａを形成し、その後、掘り下げ部１２１の底面の近傍に位置する部分の半導体基板１０１中にｎ型高濃度ドレイン領域１０９Ａ２を形成する。
【００５７】
すなわち、本実施形態によると、掘り下げ部１２１の底面の近傍に位置する部分の半導体基板１０１中にｎ型高濃度ドレイン領域１０９Ａ２を形成するため、水平方向においてドレイン領域をゲート電極に対してオフセットさせる従来のドレイン拡張型ＭＩＳトランジスタ構造と比較して、基板主面内でのトランジスタ配置面積の増大を招くことなく、ゲート電極１０４Ａとｎ型高濃度ドレイン領域１０９Ａ２との間の距離を拡大して（つまりゲート電極１０４Ａとｎ型高濃度ドレイン領域１０９Ａ２との間の電界を緩和して）ドレイン耐圧の向上を図ることができる。具体的には、ｎ型ＭＩＳトランジスタからなる高耐圧トランジスタのＯＦＦ状態でのドレイン耐圧及びＯＮ状態（動作状態）でのドレイン耐圧（つまりサステイン耐圧）を例えば７Ｖ程度以上向上させることができる。
【００５８】
また、従来は、低濃度ドレイン領域を形成した後に半導体基板を掘り下げていたため、低濃度ドレイン領域に対して高濃度ドレイン領域が深い位置に形成されてしまい、高濃度ドレイン領域とウェル領域とが接近してリーク電流が増加していた。それに対して、本実施形態によると、半導体基板１０１を掘り下げた後にｎ型低濃度ドレイン領域１０５Ａ２及びｎ型高濃度ドレイン領域１０９Ａ２を順次形成するため、ｎ型低濃度ドレイン領域１０５Ａ２に対してｎ型高濃度ドレイン領域１０９Ａ２を確実に浅い位置に形成することができるので、ｎ型高濃度ドレイン領域１０９Ａ２とｐ型ウェル領域１０２Ａとを十分に離間させてリーク電流を抑制することができる。従って、本実施形態によると、微細化に伴う浅接合化が進んだ場合にも、通常のＭＩＳＦＥＴの形成工程からの大きな変更なく、高耐圧トランジスタと低電圧駆動の微細トランジスタ（コアトランジスタ）との混載が可能な半導体装置を容易に得ることができる。また、高耐圧が必要なトランジスタのドレイン形成領域を選択的に掘り下げることにより、特定のトランジスタのドレイン領域を高耐圧化することができる。また、特定のトランジスタのソース／ドレイン領域のうちのドレイン領域のみを高耐圧化することも可能となる。ゲート端部と高濃度不純物ドープ領域とを離間させた高耐圧トランジスタ構造は駆動能力の低下をもたらすが、前述のように、必要な部分のみを高耐圧化することにより、駆動能力の低下を最小限に抑えることができるので、チップ面積の削減を実現することができる。
【００５９】
また、本実施形態によると、掘り下げ部１２１の側壁面１２２が基板主面に対して８０度程度以下の傾斜角θを有しているため、側壁面１２２が基板主面に対して垂直である（つまり側壁面１２２の傾斜角θが９０度である）場合と比較して、斜めイオン注入によって、側壁面１２２の近傍に位置する部分の半導体基板１０１中に確実且つ均一に不純物を導入することができる。これにより、ｎ型高濃度ドレイン領域１０９Ａ２の周囲からゲート電極１０４Ａの下側まで、緩やかな不純物濃度勾配を持つｎ型低濃度ドレイン領域１０５Ａ２を形成できるため、高電界負荷時においてもドレイン領域への電界集中を緩和できるので、高耐圧化を実現できる。尚、現在の製造技術では傾斜角θを４５度程度よりも小さく設定することは困難であるが、将来的に可能であれば、傾斜角θを４５度程度よりも小さく設定してもよい。
【００６０】
尚、本実施形態の高耐圧トランジスタにおいては、ゲート電極１０４Ａの両側の半導体基板１０１に掘り下げ部１２１を形成してドレイン領域及びソース領域の両方を高耐圧化した。しかし、これに代えて、例えば図６に示すように、高耐圧トランジスタにおいて、ゲート電極１０４Ａのソース領域側の半導体基板１０１に掘り下げ部を形成しない一方、ゲート電極１０４Ａのドレイン領域側の半導体基板１０１に掘り下げ部１２１を選択的に形成して、ドレイン領域を選択的に高耐圧化してもよい。この場合、ドレイン領域側の構造は、図１に示す高耐圧トランジスタのドレイン領域側の構造と同じであるが、ソース領域側の構造は、図１に示す高耐圧トランジスタのソース領域側の構造と異なっている。すなわち、ソース領域側に掘り下げ部が形成されていないことにより、ｎ型低濃度ソース領域１０５Ａ１及びｎ型高濃度ソース領域１０９Ａ１のそれぞれの不純物拡散深さ（ゲート絶縁膜１０３Ａと接する部分の半導体基板１０１（活性領域）表面を基準とした深さ）は、ｎ型低濃度ドレイン領域１０５Ａ２及びｎ型高濃度ドレイン領域１０９Ａ２のそれぞれの不純物拡散深さに比べて、掘り下げ部１２１の深さ分だけ浅くなる。また、ゲート電極１０４Ａのソース領域側の側面を覆う絶縁性サイドウォールスペーサ１０８Ａの高さは、ゲート電極１０４Ａのドレイン領域側の側面を覆う絶縁性サイドウォールスペーサ１０８Ａの高さと比べて、掘り下げ部１２１の深さ分だけ低くなる。
【００６１】
また、本実施形態においては、ゲート電極１０４Ａの両側面並びに各掘り下げ部１２１の側壁面及び底面の一部を覆うように、Ｌ字状の断面形状を持つ内側サイドウォールスペーサ１０６Ａと内側サイドウォールスペーサ１０６Ａを覆う外側サイドウォールスペーサ１０７Ａとからなる絶縁性サイドウォールスペーサ１０８Ａを形成した。しかし、これに代えて、例えば図７に示すように、図１に示す外側サイドウォールスペーサ１０７Ａを除去することにより、Ｌ字状の断面形状を持つ内側サイドウォールスペーサ１０６Ａのみからなる絶縁性サイドウォールスペーサ１０８Ａを形成し、Ｌ字状の内側サイドウォールスペーサ１０６Ａの表面がライナー絶縁膜１１１と接触するようにしてもよい。すなわち、ディスポーザブルサイドウォール構造にしてもよい。同様に、ゲート電極１０４Ｂの両側面を覆う絶縁性サイドウォールスペーサ１０８Ｂについても、図１に示す外側サイドウォールスペーサ１０７Ｂを除去することにより、Ｌ字状の断面形状を持つ内側サイドウォールスペーサ１０６Ｂのみから構成してもよい。このようにすると、例えばライナー絶縁膜１１１が応力を生じるストレッサー膜である場合、ディスポーザブルサイドウォール構造によるトランジスタに対するストレス印加によって、駆動能力をより一層向上させることができる。尚、図６に示す変形例に係る半導体装置についても、例えば図８に示すように、外側サイドウォールスペーサ１０７Ａ及び１０７Ｂを除去することにより、ディスポーザブルサイドウォール構造にしてもよい。
【００６２】
図７に示す変形例に係る半導体装置の製造方法の概略は次の通りである。すなわち、図３（ｂ）に示す掘り下げ部１２１の形成、図４（ａ）に示すｎ型低濃度ソース領域１０５Ａ１及びｎ型低濃度ドレイン領域１０５Ａ２並びにｎ型ソース・エクステンション領域１０５Ｂ１及びｎ型ドレイン・エクステンション領域１０５Ｂ２の形成、図４（ｂ）に示す絶縁性サイドウォールスペーサ１０８Ａ及び１０８Ｂの形成、そして、図５（ａ）に示すｎ型高濃度ソース領域１０９Ａ１及びｎ型高濃度ドレイン領域１０９Ａ２並びにｎ型ソース領域１０９Ｂ１及びｎ型ドレイン領域１０９Ｂ２の形成を順次実施した後、絶縁性サイドウォールスペーサ１０８Ａ及び１０８Ｂのうち外側サイドウォールスペーサ１０７Ａ及び１０７Ｂをエッチング処理によって除去し、その後、図５（ｂ）に示すシリサイド層１１０Ａ及び１１０Ｂの形成、そして、ライナー絶縁膜１１１の形成を実施する。
【００６３】
また、本実施形態においては、ゲート電極１０４Ａ、ｎ型高濃度ソース領域１０９Ａ１及びｎ型高濃度ドレイン領域１０９Ａ２のそれぞれの表面部にシリサイド層１１０Ａを形成した。しかし、これに代えて、シリサイド層１１０Ａを形成しなくてもよい。或いは、例えば図９に示すように、ｎ型高濃度ソース領域１０９Ａ１及びｎ型高濃度ドレイン領域１０９Ａ２のそれぞれの上に、絶縁性サイドウォールスペーサ１０８Ａから例えば１００ｎｍ〜１０００ｎｍ程度離間させてシリサイド層１１０Ａを形成してもよい。言い換えると、ｎ型高濃度ソース領域１０９Ａ１及びｎ型高濃度ドレイン領域１０９Ａ２のそれぞれの上に形成されるシリサイド層１１０Ａと、絶縁性サイドウォールスペーサ１０８Ａとの間に例えば１００ｎｍ〜１０００ｎｍ程度の長さの非シリサイド化領域を設けてもよい。ここで、ソース領域及びドレイン領域のいずれか一方のみに非シリサイド化領域を設けてもよい。ｎ型高濃度ドレイン領域１０９Ａ２上のシリサイド層１１０Ａと絶縁性サイドウォールスペーサ１０８Ａとを離間させることにより、ドレイン領域への高電界印加時にゲート電極１０４Ａ近傍の電界集中領域からシリサイド層１１０Ａを遠ざけることが可能となるので、ドレイン領域での電界集中を緩和してさらなる耐圧向上が可能となる。
【００６４】
また、本実施形態においては、図３（ａ）に示す工程でゲート電極１０４Ａを形成し、続いて、図３（ｂ）に示す工程でゲート電極１０４Ａの両側の半導体基板１０１に掘り下げ部１２１を形成した。しかし、これに代えて、次のようなプロセスを実施してもよい。すなわち、図３（ａ）に示す工程でゲート電極１０４Ａ及び１０４Ｂを形成した後、ゲート電極１０４Ａ及び１０４Ｂの上を含む半導体基板１０１の上に、例えばＴＥＯＳ膜又はＳｉＮ膜等からなる厚さ５ｎｍ〜２０ｎｍ程度の絶縁膜を堆積し、その後、当該絶縁膜に対して異方性ドライエッチングによるエッチバックを行って、図１０（ａ）に示すように、ゲート電極１０４Ａ及び１０４Ｂのそれぞれの両側面上に絶縁性オフセットスペーサ１１５Ａ及び１１５Ｂを形成する。ここで、ＴＥＯＳ膜を低温低圧で形成してもよいし、又はＳｉＮ膜を低温ＡＬＤ法により形成してもよい。次に、図３（ｂ）に示す工程と同様に、図１０（ｂ）に示すように、コアトランジスタ領域を覆うレジストマスク１１４を用いて、半導体基板１０１に対してドライエッチング処理を実施することにより、高耐圧トランジスタ領域のソース形成領域及びドレイン形成領域のそれぞれに掘り下げ部１２１を形成する。ここで、絶縁性オフセットスペーサ１１５Ａの各外側面（ゲート電極１０４Ａから見て外側の側面）と各掘り下げ部１２１の側壁面とは実質的に連続している。また、掘り下げ部１２１を形成するためのエッチング処理を行う際に、絶縁性オフセットスペーサ１１５Ａはゲート電極１０４Ａ側面の保護膜として有効に機能する。次に、レジストマスク１１４を除去した後、図４（ａ）に示す工程と同様に、図１１（ａ）に示すように、高耐圧トランジスタ領域においてｎ型低濃度ソース領域１０５Ａ１及びｎ型低濃度ドレイン領域１０５Ａ２を形成し、コアトランジスタ領域においてｎ型ソース・エクステンション領域１０５Ｂ１及びｎ型ドレイン・エクステンション領域１０５Ｂ２を形成する。次に、図４（ｂ）に示す工程と同様に、図１１（ｂ）に示すように、高耐圧トランジスタ領域において絶縁性サイドウォールスペーサ１０８Ａを形成し、コアトランジスタ領域において絶縁性サイドウォールスペーサ１０８Ｂを形成する。ここで、絶縁性サイドウォールスペーサ１０８Ａとゲート電極１０４Ａとの間には絶縁性オフセットスペーサ１１５Ａが介在し、絶縁性サイドウォールスペーサ１０８Ｂとゲート電極１０４Ｂとの間には絶縁性オフセットスペーサ１１５Ｂが介在する。その後の工程は、図５（ａ）及び（ｂ）に示す工程と同様である。
【００６５】
尚、絶縁性オフセットスペーサ１１５Ａ及び１１５Ｂとなる絶縁膜としては、前述のＴＥＯＳ膜又はＳｉＮ膜等の他、ゲート電極１０４Ａ及び１０４Ｂや半導体基板１０１の酸化等を抑制するために低温で成膜可能な絶縁膜、例えば、ＳＡ−ＣＶＤ法により成膜されるＮＳＧ膜、又は低温で成膜されるＳｉＣ膜若しくはＳｉＯＮ膜等を用いてもよい。
【００６６】
また、本実施形態において、ゲート絶縁膜１０３Ａ及び１０３Ｂの材料や膜厚は特に限定されるものではなく、ゲート長、ＥＯＴ（Equivalent Oxide Thickness）の許容値、リーク電流の許容値等を考慮して適宜決定すればよい。特に、薄いゲート絶縁膜１０３Ｂとしては、例えば、ＨｆＯ2 膜、ＨｆＳｉx Ｏy 膜及びＨｆＡｌx Ｏy 膜等の高誘電率絶縁膜（比誘電率が８以上の絶縁膜）、ＳｉＯ2 膜、並びにこれらの膜に窒素を添加した膜から構成される絶縁膜群から１つ選ばれた単層膜、又は前記絶縁膜群から少なくとも１つ選ばれた膜を含む積層膜であってもよい。
【００６７】
また、本実施形態において、ゲート電極１０４Ａ及び１０４Ｂの材料は特に限定されるものではなく、加工性やシリサイド反応等の観点から適宜決定すればよい。例えば、アモルファスシリコン膜又はノンドープポリシリコン膜にイオン注入によってＰ（燐）、Ａｓ（砒素）、Ｂ（ホウ素）、Ｉｎ（インジウム）又はＧｅ（ゲルマニウム）等の不純物をドーピングした膜をゲート電極材料として用いてもよい。或いは、ＳｉＧｅ等のシリコン含有膜、カーボン若しくは金属等をドーピングしたシリコン膜、又はポーラスシリコン膜等をゲート電極材料として用いてもよい。以上のようなゲート電極材料膜の形成方法も特に限定されるものではないが、例えば、ＬＰ−ＣＶＤ法、スパッタ法若しくはＡＬＤ法等の成膜法、又は塗布法等を用いてもよい。
【００６８】
また、本実施形態において、シリサイド層１１０Ａ及び１１０ＢとしてＮｉシリサイドを形成したが、これに代えて、Ｃｏ、Ｔｉ、Ｗ、Ｐｔ若しくはＭｏ又はこれらの金属の合金若しくは積層体を用いたシリサイドを形成してもよい。
【００６９】
また、本実施形態において、５Ｖ電源電圧が印加される高耐圧トランジスタと１．２Ｖ電源電圧が印加される高速動作用の微細トランジスタ（コアトランジスタ）とが混載されている半導体装置を例として説明してきたが、ゲート絶縁膜厚、ゲート電極幅及び掘り下げ部深さ等を調整することにより、例えば１２Ｖ、２４Ｖ又は６０Ｖ等の高電源電圧を有する半導体装置にも応用可能である。
【００７０】
また、本実施形態において、高耐圧トランジスタ及びコアトランジスタの両方がｎ型ＭＩＳトランジスタである場合を例として説明してきたが、各不純物層の導電型等を変えることにより、高耐圧トランジスタ及びコアトランジスタの両方がｐ型ＭＩＳトランジスタである場合にも応用可能である。例えば、高耐圧トランジスタ領域において、ｎ型低濃度ソース領域１０５Ａ１及びｎ型低濃度ドレイン領域１０５Ａ２に代えて、ｐ型の低濃度ソース領域及び低濃度ドレイン領域を形成する場合、例えば、注入イオンがＢ(ホウ素)イオン、注入エネルギーが１２ｋｅＶ〜２０ｋｅＶ程度、注入ドーズ量が３×１０12ａｔｏｍ／ｃｍ2 〜１×１０13ａｔｏｍ／ｃｍ2 程度、チルト角が３０度〜６０度程度のイオン注入条件（４回実施する斜めイオン注入の各回の条件）を用いてもよい。また、コアトランジスタ領域において、ｎ型ソース・エクステンション領域１０５Ｂ１及びｎ型ドレイン・エクステンション領域１０５Ｂ２に代えて、ｐ型のソース・エクステンション領域及びｎ型ドレイン・エクステンション領域を形成する場合、例えば、注入イオンがＢ(ホウ素)イオン、注入エネルギーが０．３ｋｅＶ〜１ｋｅＶ程度、注入ドーズ量が２×１０14ａｔｏｍ／ｃｍ2 〜８×１０14ａｔｏｍ／ｃｍ2 程度、チルト角が０度〜２０度程度のイオン注入条件を用いてもよい。また、高耐圧トランジスタ領域において、ｎ型高濃度ソース領域１０９Ａ１及びｎ型高濃度ドレイン領域１０９Ａ２に代えて、ｐ型の高濃度ソース領域及び高濃度ドレイン領域を形成すると共に、コアトランジスタ領域において、ｎ型ソース領域１０９Ｂ１及びｎ型ドレイン領域１０９Ｂ２に代えて、ｐ型のソース領域及びｎ型ドレイン領域を形成する場合、例えば、注入イオンがＢ(ホウ素)イオン、注入エネルギーが１ｋｅＶ〜３ｋｅＶ程度、注入ドーズ量が２×１０15ａｔｏｍ／ｃｍ2 〜８×１０15ａｔｏｍ／ｃｍ2 程度のイオン注入条件を用いてもよい。以上のようにして、ｐ型ＭＩＳトランジスタからなる高耐圧トランジスタを形成した場合、高耐圧トランジスタのＯＦＦ状態でのドレイン耐圧及びＯＮ状態（動作状態）でのドレイン耐圧（つまりサステイン耐圧）を例えば１０Ｖ程度以上向上させることができる。
【００７１】
また、本実施形態において、高耐圧トランジスタ及びコアトランジスタがｎ型ＭＩＳトランジスタ又はｐ型ＭＩＳトランジスタのいずれか一方に限られる必要はなく、例えばＣＭＩＳ構造を構成するために、高耐圧トランジスタ及びコアトランジスタのそれぞれとなるｎ型ＭＩＳトランジスタ及びｐ型ＭＩＳトランジスタが同一半導体基板上に同時に搭載されていてもよいことは言うまでもない。
【００７２】
また、本実施形態において、高耐圧トランジスタと微細トランジスタ（コアトランジスタ）とが混載されている半導体装置を例として説明してきたが、高耐圧トランジスタ及び微細トランジスタのそれぞれの用途は特に限定されるものではなく、相対的に高い電源電圧が使用される回路のトランジスタとして高耐圧トランジスタが使用され、相対的に低い電源電圧が使用される回路のトランジスタとして微細トランジスタが使用されていればよい。例えば、高耐圧トランジスタが入出力（Ｉ／Ｏ）回路用トランジスタであり、微細トランジスタがロジック回路用トランジスタであってよい。
【産業上の利用可能性】
【００７３】
以上に説明したように、本発明は、高耐圧トランジスタを有する半導体装置及びその製造方法に関し、微細トランジスタと高耐圧トランジスタとを高度集積化して混載した高性能な半導体装置を低コストで実現するものであり、電源電圧の高い環境分野用途や車載分野用途等の高性能ＬＳＩデバイス等に特に好適である。
【符号の説明】
【００７４】
１０１ 半導体基板
１０２Ａ、１０２Ｂ ｐ型ウェル領域
１０３Ａ、１０３Ｂ ゲート絶縁膜
１０４Ａ、１０４Ｂ ゲート電極
１０５Ａ１ ｎ型低濃度ソース領域
１０５Ａ２ ｎ型低濃度ドレイン領域
１０５Ｂ１ ｎ型ソース・エクステンション領域
１０５Ｂ２ ｎ型ドレイン・エクステンション領域
１０６Ａ、１０６Ｂ 内側サイドウォールスペーサ
１０７Ａ、１０７Ｂ 外側サイドウォールスペーサ
１０８Ａ、１０８Ｂ 絶縁性サイドウォールスペーサ
１０９Ａ１ ｎ型高濃度ソース領域
１０９Ａ２ ｎ型高濃度ドレイン領域
１０９Ｂ１ ｎ型ソース領域
１０９Ｂ２ ｎ型ドレイン領域
１１０Ａ、１１０Ｂ シリサイド層
１１１ ライナー絶縁膜
１１２ 素子分離領域
１１３Ａ、１１３Ｂ 保護膜
１１４ レジストマスク
１１５Ａ、１１５Ｂ 絶縁性オフセットスペーサ
１２１ 掘り下げ部
１２２ 掘り下げ部の側壁面
θ 掘り下げ部の側壁面の傾斜角
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、更に詳細には、高耐圧トランジスタを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の使用用途がさまざまな分野へ広がっている。特に車載分野及び環境分野等への拡大に伴い、半導体装置の高耐圧化の要望が増大している。一方、半導体装置の低消費電力化、高集積化及び高速化に伴い、トランジスタの微細化が急速に進められている。その結果、高集積及び高速動作のための微細トランジスタ部と、電源コントローラやモーターコントローラ等で必要となる高耐圧トランジスタ部との混載が必要となる半導体装置がますます増加している。
【０００３】
しかしながら、微細化によるゲート電極の幅及び高さの縮小や浅接合化は耐圧劣化を招くため、微細化に対しても高耐圧（例えば電源電圧５Ｖでの使用であっても信頼性を維持できる耐圧）を有するトランジスタが必要である。
【０００４】
高耐圧トランジスタの構造については従来から種々の検討がされており、例えば特許文献１には、図１２に示すような、基板を掘り込んでソース／ドレイン領域となる高濃度不純物ドープ領域を形成する構造が提案されている。図１２に示す従来の半導体装置の製造方法は次の通りである。まず、半導体基板１０上にウェル領域１１を形成した後、ウェル領域１１上にゲート絶縁膜１２を介してゲート電極１３を形成する。ここで、ゲート電極１３の上面を保護膜１４によって覆っておく。次に、ウェル領域１１におけるゲート電極１３の両側方下に低濃度不純物ドープ領域１５を形成した後、ゲート電極１３の両側面上に側壁スペーサー１６を形成する。次に、側壁スペーサー１６に隣接する領域の半導体基板１０を掘り下げた後、当該掘り下げ領域の半導体基板１０の表面部に高濃度不純物ドープ領域１７を形成する。次に、当該掘り下げ領域に露出する低濃度不純物ドープ領域１５の表面を側壁酸化膜１９によって覆った後、高濃度不純物ドープ領域１７の表面部にシリサイド層１８を形成する。
【０００５】
図１２に示す従来の半導体装置によると、ゲート電極１３と、ドレイン領域となる高濃度不純物ドープ領域部１７との間の距離を拡大できるので、耐圧の向上を図ることができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開昭６３−９０８５３
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、図１２に示す従来の半導体装置には次のような問題がある。すなわち、微細化に伴い、ゲート電極１３の高さの低下（つまりゲート電極ポリシリコン膜の薄膜化）及び不純物ドープ領域の浅接合化が進んでいることから、低濃度不純物ドープ領域１５は半導体基板１０の表面部に浅く形成されるようになってきている。このため、低濃度不純物ドープ領域１５を形成した後に半導体基板１０を掘り下げ、当該掘り下げ領域の半導体基板１０の表面部に高濃度不純物ドープ領域１７を形成した際に、高濃度不純物ドープ領域１７下側の低濃度不純物ドープ領域１５の厚さが不十分になったり、高濃度不純物ドープ領域部１７が低濃度不純物ドープ領域１５よりも深い位置に形成されてしまったりする。その結果、高濃度不純物ドープ領域１７とウェル領域１１との間の濃度勾配が大きくなるので、両者の接合部に高い電圧が印加された場合にドレイン耐圧が低下してしまうという問題が生じる。同様の問題は、低濃度不純物ドープ領域１５よりも深い位置まで半導体基板１０を掘り下げて高濃度不純物ドープ領域１７を形成した、図１３に示すような従来構造（例えば特許文献１参照）においても発生する。
【０００８】
前記に鑑み、本発明は、微細化されても高耐圧トランジスタのドレイン耐圧を向上させることができる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
前記の目的を達成するために、本願発明者らは種々の検討を行った結果、ゲート電極形成後にゲート電極周辺の半導体基板を掘り下げ、それにより形成された掘り下げ部の側壁面及び底面の近傍に位置する部分の半導体基板中に低濃度ドレイン領域を形成した後、ゲート電極の側面及び掘り下げ部の側壁面を覆うように絶縁性サイドウォールスペーサを形成し、その後、掘り下げ部の底面の近傍に位置する部分の半導体基板中に高濃度ドレイン領域を形成するという発明を想到した。
【００１０】
本発明によると、掘り下げ部の底面の近傍に位置する部分の半導体基板中に高濃度ドレイン領域を形成するため、ゲート電極と高濃度ドレイン領域との間の距離を拡大できるので、ドレイン耐圧の向上を図ることができる。具体的には、ｎ型ＭＩＳ（Metal-Insulator-Semiconductor ）トランジスタのＯＦＦ状態でのドレイン耐圧及びＯＮ状態（動作状態）でのドレイン耐圧（つまりサステイン耐圧）を例えば７Ｖ程度以上向上させることができると共に、ｐ型ＭＩＳトランジスタのＯＦＦ状態でのドレイン耐圧及びサステイン耐圧を例えば１０Ｖ程度以上向上させることができる。
【００１１】
また、従来は、低濃度ドレイン領域を形成した後に半導体基板を掘り下げていたため、低濃度ドレイン領域に対して高濃度ドレイン領域が深い位置に形成されてしまい、高濃度ドレイン領域とウェル領域とが接近してリーク電流が増加していた。それに対して、本発明によると、半導体基板を掘り下げた後に低濃度ドレイン領域及び高濃度ドレイン領域を順次形成するため、低濃度ドレイン領域に対して高濃度ドレイン領域を確実に浅い位置に形成することができるので、高濃度ドレイン領域とウェル領域とを十分に離間させてリーク電流を抑制することができる。従って、本発明によると、微細化に伴う浅接合化が進んだ場合にも、通常のＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field-Effect Transistor ）の形成工程からの大きな変更なく、高耐圧トランジスタと低電圧駆動の微細トランジスタとの混載が可能な半導体装置を容易に得ることができる。また、高耐圧が必要なトランジスタのドレイン形成領域を選択的に掘り下げることにより、特定のトランジスタのドレイン領域を高耐圧化することができる。また、特定のトランジスタのソース／ドレイン領域のうちのドレイン領域のみを高耐圧化することも可能となる。ゲート端部と高濃度不純物ドープ領域とを離間させた高耐圧トランジスタ構造は駆動能力の低下をもたらすが、前述のように、必要な部分のみを高耐圧化することにより、駆動能力の低下を最小限に抑えることができるので、チップ面積の削減を実現することができる。尚、特定のトランジスタのソース領域及びドレイン領域の両方を高耐圧化する必要がある場合には、ソース形成領域及びドレイン形成領域の両方を掘り下げればよい。
【００１２】
具体的には、本発明に係る半導体装置は、半導体基板における第１の活性領域上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、前記第１のゲート電極の第１の側面の側方下に位置する領域の前記第１の活性領域の表面部が除去されてなる第１の掘り下げ部と、前記第１のゲート電極の前記第１の側面並びに前記第１の掘り下げ部の側壁面及び底面の一部を覆うように形成された第１の絶縁性サイドウォールスペーサと、前記第１の絶縁性サイドウォールスペーサの外側で且つ前記第１の掘り下げ部の前記底面の近傍に位置する部分の前記第１の活性領域中に形成された高濃度ドレイン領域と、前記第１の掘り下げ部の前記側壁面及び前記底面の近傍に位置する部分の前記第１の活性領域中に前記高濃度ドレイン領域を囲むように形成されており、且つ前記高濃度ドレイン領域よりも低い不純物濃度を持つ低濃度ドレイン領域とを備えている。
【００１３】
尚、本願において、「半導体基板」には、例えばエピタキシャル成長等により形成されたシリコン層等の半導体領域を有する基板も含まれるものとする。
【００１４】
本発明に係る半導体装置において、前記第１の絶縁性サイドォールスペーサは、前記第１の掘り下げ部の前記側壁面及び前記底面に接していてもよい。
【００１５】
本発明に係る半導体装置において、前記第１の掘り下げ部の前記側壁面が前記半導体基板の主面に対してなす角度は、８０°以下であってもよい。
【００１６】
本発明に係る半導体装置において、前記第１のゲート絶縁膜と接する部分の前記第１の活性領域表面を基準として、前記第１の掘り下げ部の深さは、５０ｎｍ以上で且つ１５０ｎｍ以下であってもよい。
【００１７】
本発明に係る半導体装置において、前記第１のゲート電極における前記第１の側面と反対側の第２の側面の側方下に位置する前記第１の活性領域の表面部が除去されてなる第２の掘り下げ部と、前記第１のゲート電極の前記第２の側面並びに前記第２の掘り下げ部の側壁面及び底面の一部を覆うように形成された第２の絶縁性サイドウォールスペーサと、前記第２の絶縁性サイドウォールスペーサの外側で且つ前記第２の掘り下げ部の前記底面の近傍に位置する部分の前記第１の活性領域中に形成された高濃度ソース領域と、前記第２の掘り下げ部の前記側壁面及び前記底面の近傍に位置する部分の前記第１の活性領域中に前記高濃度ソース領域を囲むように形成されており、且つ前記高濃度ソース領域よりも低い不純物濃度を持つ低濃度ソース領域とをさらに備えていてもよい。この場合、前記第１の活性領域における前記第１の掘り下げ部と前記第２の掘り下げ部とに挟まれた部分のゲート長方向の幅は、前記第１のゲート絶縁膜に接している表面から下方に向かって大きくなっていてもよい。
【００１８】
本発明に係る半導体装置において、前記第１の絶縁性サイドウォールスペーサと前記第１のゲート電極の前記第１の側面との間には第１の絶縁性オフセットスペーサが介在していてもよい。
【００１９】
本発明に係る半導体装置において、前記高濃度ドレイン領域の上には、前記第１の絶縁性サイドウォールスペーサから離間してシリサイド層が形成されていてもよい。
【００２０】
本発明に係る半導体装置において、前記半導体基板上に、前記第１のゲート電極及び前記第１の絶縁性サイドウォールを覆うように、ライナー絶縁膜が形成されており、前記第１の絶縁性サイドウォールスペーサは、Ｌ字状の断面形状を持つ内側サイドウォールスペーサと、前記内側サイドウォールスペーサ上に形成された外側サイドウォールスペーサとを有していてもよい。
【００２１】
本発明に係る半導体装置において、前記半導体基板上に、前記第１のゲート電極及び前記第１の絶縁性サイドウォールを覆うように、ライナー絶縁膜が形成されており、前記第１の絶縁性サイドウォールスペーサは、Ｌ字状の断面形状を持つと共に、当該Ｌ字状の前記第１の絶縁性サイドウォールスペーサの表面が前記ライナー絶縁膜と接していてもよい。
【００２２】
ここで、前記ライナー絶縁膜はストレッサー膜であってもよい。
【００２３】
本発明に係る半導体装置において、前記半導体基板における第２の活性領域上に第２のゲート絶縁膜を介して形成された第２のゲート電極と、前記第２の活性領域における前記第２のゲート電極の側方下に形成されたドレイン・エクステンション領域と、前記第２のゲート電極の一側面上に形成された第３の絶縁性サイドウォールスペーサと、前記第２の活性領域における前記第３の絶縁性サイドウォールスペーサの側方下に前記ドレイン・エクステンション領域に隣接して形成され、且つ前記ドレイン・エクステンション領域よりも高い不純物濃度を持つドレイン領域とをさらに備えていてもよい。この場合、前記第１の絶縁性サイドウォールスペーサの高さは、前記第３の絶縁性サイドウォールスペーサの高さよりも大きくてもよい。また、前記ドレイン・エクステンション領域の不純物濃度は、前記低濃度ドレイン領域の不純物濃度よりも高くてもよい。また、前記ドレイン領域の不純物濃度は、前記高濃度ドレイン領域の不純物濃度と実質的に同じであってもよい。また、前記第１のゲート絶縁膜の厚さは、前記第２のゲート絶縁膜の厚さよりも大きくてもよい。また、前記第１のゲート電極のゲート長は、前記第２のゲート電極のゲート長よりも大きくてもよい。また、前記第１のゲート電極に印加される電圧は、前記第２のゲート電極に印加される電圧よりも大きくてもよい。また、前記第１のゲート電極は、入出力回路用トランジスタのゲート電極であり、前記第２のゲート電極は、ロジック回路用トランジスタのゲート電極であってもよい。
【００２４】
また、本発明に係る半導体装置の製造方法は、半導体基板における第１の活性領域上に第１のゲート絶縁膜を介して第１のゲート電極を形成する工程と、前記第１のゲート電極の第１の側面の側方下に位置する領域の前記第１の活性領域の表面部を除去することにより、第１の掘り下げ部を形成する工程と、前記第１の掘り下げ部の側壁面及び底面の近傍に位置する部分の前記第１の活性領域中に低濃度ドレイン領域を形成する工程と、前記第１のゲート電極の前記第１の側面並びに前記第１の掘り下げ部の側壁面及び底面の一部を覆うように第１の絶縁性サイドウォールスペーサを形成する工程と、前記第１の絶縁性サイドウォールスペーサの外側で且つ前記第１の掘り下げ部の前記底面の近傍に位置する部分の前記第１の活性領域中に、前記低濃度ドレイン領域に囲まれるように、前記低濃度ドレイン領域よりも高い不純物濃度を持つ高濃度ドレイン領域を形成する工程とを備えている。
【００２５】
本発明に係る半導体装置の製造方法において、前記低濃度ドレイン領域を形成する工程で不純物の斜めイオン注入を用いてもよい。
【発明の効果】
【００２６】
本発明によると、微細化されても高耐圧トランジスタのドレイン耐圧を向上させることができる半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【００２７】
【図１】図１は、実施形態に係る半導体装置の断面図である。
【図２】図２は、実施形態に係る半導体装置のうち高耐圧トランジスタの平面図である。
【図３】図３（ａ）及び（ｂ）は、実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図４】図４（ａ）及び（ｂ）は、実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図５】図５（ａ）及び（ｂ）は、実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図６】図６は、実施形態の変形例に係る半導体装置の断面図である。
【図７】図７は、実施形態の変形例に係る半導体装置の断面図である。
【図８】図８は、実施形態の変形例に係る半導体装置の断面図である。
【図９】図９は、実施形態の変形例に係る半導体装置の断面図である。
【図１０】図１０（ａ）及び（ｂ）は、実施形態の変形例に係る半導体装置の製造方法の各工程を示す断面図である。
【図１１】図１１（ａ）及び（ｂ）は、実施形態の変形例に係る半導体装置の製造方法の各工程を示す断面図である。
【図１２】図１２は、第１従来例に係る半導体装置の断面図である。
【図１３】図１３は、第２従来例に係る半導体装置の断面図である。
【発明を実施するための形態】
【００２８】
以下、本発明の一実施形態に係る半導体装置及びその製造方法について、例えばモータードライバデバイス等で使用される５Ｖ電源電圧が印加される高耐圧トランジスタ、及び例えば１．２Ｖ電源電圧が印加される高速動作用の微細トランジスタ（コアトランジスタ）を同一基板上に備えた半導体装置を例として、図面を参照しながら説明する。尚、本実施形態では、一例として、高耐圧トランジスタ及びコアトランジスタの両方がｎ型ＭＩＳトランジスタである場合を説明する。
【００２９】
図１は、本実施形態に係る半導体装置の断面図である。
【００３０】
まず、本実施形態に係る半導体装置のうち高耐圧トランジスタについて説明する。
【００３１】
図１に示すように、高耐圧トランジスタの形成領域（以下、高耐圧トランジスタ領域と称する）の半導体基板（具体的には、図示していない素子分離領域に囲まれた半導体基板からなる活性領域）１０１の上部には、ｐ型ウェル領域１０２Ａが形成されている。ｐ型ウェル領域１０２Ａ上には、例えば厚さ１５ｎｍ〜２０ｎｍ程度のＳｉＯ2 膜からなるゲート絶縁膜１０３Ａを介して、例えば厚さ１００ｎｍ〜１５０ｎｍ程度のｎ型ポリシリコン膜からなり且つ例えば３００ｎｍ〜１０００ｎｍ程度のゲート長を持つゲート電極１０４Ａが形成されている。半導体基板１０１におけるゲート電極１０４Ａの両側方下に位置する領域の表面部は除去されて例えば深さ（ゲート絶縁膜１０３Ａと接する部分の半導体基板１０１（活性領域）表面を基準とした深さ）５０ｎｍ〜１５０ｎｍ程度の掘り下げ部１２１が形成されている。ここで、掘り下げ部１２１の深さは、素子分離領域深さ及びウェル領域深さ等を考慮して設定されるものであり、前述の範囲に限定されるものではない。また、本実施形態では、掘り下げ部１２１の側壁面１２２は、ゲート絶縁膜１０３Ａと接する部分の半導体基板１０１表面に対して８０度程度以下の傾斜角θを有している。すなわち、半導体基板１０１（活性領域）における各掘り下げ部１２１によって挟まれた部分のゲート長方向の幅は、ゲート絶縁膜１０３Ａに接する表面から下方に向かって大きくなっている。
【００３２】
図２は、本実施形態に係る半導体装置のうち高耐圧トランジスタの平面図である。図２に示すように、例えばＳＴＩ（Shallow Trench Isolation）構造を持つ素子分離領域１１２に囲まれ且つ半導体基板からなる活性領域を横断するようにゲート電極１０４Ａが形成されており、ゲート電極１０４Ａの両側方下に位置する部分の活性領域（つまりソース形成領域及びドレイン形成領域の両方）にそれぞれ、側壁面１２２に囲まれており且つ例えば５０ｎｍ〜１５０ｎｍ程度の深さを持つ掘り下げ部１２１が形成されている。尚、図２は、ゲート電極１０４Ａの形成後に掘り下げ部１２１を形成するためのドライエッチング処理を行った直後の状態を示している。
【００３３】
また、図１に示すように、ゲート電極１０４Ａの両側方下に形成された各掘り下げ部１２１の側壁面及び底面の近傍に位置する部分のｐ型ウェル領域１０２Ａ中にはｎ型低濃度ソース領域１０５Ａ１及びｎ型低濃度ドレイン領域１０５Ａ２が形成されている。ｎ型低濃度ソース領域１０５Ａ１及びｎ型低濃度ドレイン領域１０５Ａ２には例えばＰ（燐）やＡｓ（砒素）等のｎ型不純物が１×１０15ａｔｏｍ／ｃｍ3 〜１×１０16ａｔｏｍ／ｃｍ3 程度の濃度で導入されている。また、ｎ型低濃度ソース領域１０５Ａ１及びｎ型低濃度ドレイン領域１０５Ａ２のそれぞれの不純物拡散深さ（各掘り下げ部１２１の底面を基準とした深さ）は例えば１５０ｎｍ〜５００ｎｍ程度である。また、ゲート電極１０４Ａの両側面並びに各掘り下げ部１２１の側壁面及び底面の一部を覆うように絶縁性サイドウォールスペーサ１０８Ａが形成されている。ここで、各絶縁性サイドウォールスペーサ１０８Ａは、各掘り下げ部１２１の側壁面及び底面に接している。また、絶縁性サイドウォールスペーサ１０８Ａは、Ｌ字状の断面形状を持ち且つ例えばＳｉＯ2 膜からなる内側サイドウォールスペーサ１０６Ａと、内側サイドウォールスペーサ１０６Ａを覆い且つ例えばＳｉＮ膜からなる外側サイドウォールスペーサ１０７Ａとを有する。尚、ゲート電極１０４Ａの各側面と各掘り下げ部１２１の側壁面とは実質的に連続している。
【００３４】
また、図１に示すように、絶縁性サイドウォールスペーサ１０８Ａの外側で且つ掘り下げ部１２１の底面の近傍に位置する部分のｎ型低濃度ソース領域１０５Ａ１中には、ｎ型低濃度ソース領域１０５Ａ１によって底面及び側面が囲まれるように、ｎ型低濃度ソース領域１０５Ａ１よりも高い不純物濃度を持つｎ型高濃度ソース領域１０９Ａ１が形成されている。また、絶縁性サイドウォールスペーサ１０８Ａの外側で且つ掘り下げ部１２１の底面の近傍に位置する部分のｎ型低濃度ドレイン領域１０５Ａ２中には、ｎ型低濃度ドレイン領域１０５Ａ２によって底面及び側面が囲まれるように、ｎ型低濃度ドレイン領域１０５Ａ２よりも高い不純物濃度を持つｎ型高濃度ドレイン領域１０９Ａ２が形成されている。ｎ型高濃度ソース領域１０９Ａ１及びｎ型高濃度ドレイン領域１０９Ａ２には例えばＰ（燐）やＡｓ（砒素）等のｎ型不純物が１×１０19ａｔｏｍ／ｃｍ3 〜１×１０22ａｔｏｍ／ｃｍ3 程度の濃度で導入されている。また、ｎ型高濃度ソース領域１０９Ａ１及びｎ型高濃度ドレイン領域１０９Ａ２のそれぞれの不純物拡散深さ（各掘り下げ部１２１の底面を基準とした深さ）は、ｎ型低濃度ソース領域１０５Ａ１及びｎ型低濃度ドレイン領域１０５Ａ２のそれぞれの不純物拡散深さよりも浅く、例えば１００ｎｍ程度以下である。
【００３５】
さらに、図１に示すように、ゲート電極１０４Ａ、ｎ型高濃度ソース領域１０９Ａ１及びｎ型高濃度ドレイン領域１０９Ａ２のそれぞれの表面部には、例えばＮｉシリサイドからなるシリサイド層１１０Ａが形成されている。また、シリサイド層１１０Ａ及び絶縁性サイドウォールスペーサ１０８Ａを覆うように、例えばシリコン窒化膜（ＳｉＮ膜）からなるライナー絶縁膜１１１が形成されている。
【００３６】
次に、本実施形態に係る半導体装置のうちコアトランジスタ（微細トランジスタ）について説明する。
【００３７】
図１に示すように、コアトランジスタの形成領域（以下、コアトランジスタ領域と称する）の半導体基板（具体的には、図示していない素子分離領域に囲まれた半導体基板からなる活性領域）１０１の上部には、ｐ型ウェル領域１０２Ｂが形成されている。ｐ型ウェル領域１０２Ｂ上には、例えば厚さ２ｎｍ〜３ｎｍ程度のＳｉＯ2 膜からなるゲート絶縁膜１０３Ｂを介して、例えば厚さ１００ｎｍ〜１５０ｎｍ程度のｎ型ポリシリコン膜からなり且つ例えば４０ｎｍ〜１００ｎｍ程度のゲート長を持つゲート電極１０４Ｂが形成されている。ここで、高耐圧トランジスタのゲート絶縁膜１０３Ａの厚さは、コアトランジスタのゲート絶縁膜１０３Ｂの厚さよりも大きい。また、高耐圧トランジスタのゲート電極１０４Ａのゲート長（例えば３００ｎｍ〜１０００ｎｍ）は、コアトランジスタのゲート電極１０４Ｂのゲート長（例えば４０ｎｍ〜１００ｎｍ）よりも大きい。尚、半導体基板１０１におけるゲート電極１０４Ｂの両側方下に位置する領域の表面部には、高耐圧トランジスタ領域のような掘り下げ部は形成されていない。
【００３８】
また、図１に示すように、ゲート電極１０４Ｂの両側方下に位置する部分のｐ型ウェル領域１０２Ｂ中にはｎ型ソース・エクステンション領域１０５Ｂ１及びｎ型ドレイン・エクステンション領域１０５Ｂ２が形成されている。ｎ型ソース・エクステンション領域１０５Ｂ１及びｎ型ドレイン・エクステンション領域１０５Ｂ２には例えばＰ（燐）やＡｓ（砒素）等のｎ型不純物が１×１０19ａｔｏｍ／ｃｍ3 〜１×１０22ａｔｏｍ／ｃｍ3 程度の濃度で導入されている。ここで、ｎ型ソース・エクステンション領域１０５Ｂ１及びｎ型ドレイン・エクステンション領域１０５Ｂ２のそれぞれの不純物濃度は、ｎ型低濃度ソース領域１０５Ａ１及びｎ型低濃度ドレイン領域１０５Ａ２のそれぞれの不純物濃度よりも高い。また、ｎ型ソース・エクステンション領域１０５Ｂ１及びｎ型ドレイン・エクステンション領域１０５Ｂ２のそれぞれの不純物拡散深さは、ｎ型低濃度ソース領域１０５Ａ１及びｎ型低濃度ドレイン領域１０５Ａ２のそれぞれの不純物拡散深さよりも浅く、例えば７０ｎｍ程度以下である。
【００３９】
また、図１に示すように、ゲート電極１０４Ｂの両側面を覆うように絶縁性サイドウォールスペーサ１０８Ｂが形成されている。絶縁性サイドウォールスペーサ１０８Ｂは、Ｌ字状の断面形状を持ち且つ例えばＳｉＯ2 膜からなる内側サイドウォールスペーサ１０６Ｂと、内側サイドウォールスペーサ１０６Ｂを覆い且つ例えばＳｉＮ膜からなる外側サイドウォールスペーサ１０７Ｂとを有する。
【００４０】
また、図１に示すように、各絶縁性サイドウォールスペーサ１０８Ｂの側方下に位置する部分のｐ型ウェル領域１０２Ｂ中にはｎ型ソース領域１０９Ｂ１及びｎ型ドレイン領域１０９Ｂ２が、ｎ型ソース・エクステンション領域１０５Ｂ１及びｎ型ドレイン・エクステンション領域１０５Ｂ２のそれぞれに隣接して形成されている。ｎ型ソース領域１０９Ｂ１及びｎ型ドレイン領域１０９Ｂ２には例えばＰ（燐）やＡｓ（砒素）等のｎ型不純物が１×１０19ａｔｏｍ／ｃｍ3 〜１×１０22ａｔｏｍ／ｃｍ3 程度の濃度で導入されている。ここで、ｎ型ソース領域１０９Ｂ１及びｎ型ドレイン領域１０９Ｂのそれぞれの不純物濃度は、ｎ型高濃度ソース領域１０９Ａ１及びｎ型高濃度ドレイン領域１０９Ａ２のそれぞれの不純物濃度と実質的に同じである。また、ｎ型ソース領域１０９Ｂ１及びｎ型ドレイン領域１０９Ｂ２のそれぞれの不純物拡散深さは、ｎ型ソース・エクステンション領域１０５Ｂ１及びｎ型ドレイン・エクステンション領域１０５Ｂ２のそれぞれの不純物拡散深さよりも深く、例えば８０ｎｍ〜１２０ｎｍ程度である。
【００４１】
さらに、図１に示すように、ゲート電極１０４Ｂ、ｎ型ソース領域１０９Ｂ１及びｎ型ドレイン領域１０９Ｂ２のそれぞれの表面部には、例えばＮｉシリサイドからなるシリサイド層１１０Ｂが形成されている。また、シリサイド層１１０Ｂ及び絶縁性サイドウォールスペーサ１０８Ｂを覆うように、例えばＳｉＮ膜からなるライナー絶縁膜１１１が形成されている。
【００４２】
以下、本実施形態に係る半導体装置の製造方法、具体的には、図１に示す前述の本実施形態に係る半導体装置を製造するための方法について、図面を参照しながら説明する。
【００４３】
図３（ａ）、（ｂ）、図４（ａ）、（ｂ）及び図５（ａ）、（ｂ）は、本実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【００４４】
まず、図３（ａ）に示すように、高耐圧トランジスタ領域の半導体基板１０１の上部にｐ型ウェル領域１０２Ａを形成し、コアトランジスタ領域の半導体基板１０１の上部にｐ型ウェル領域１０２Ｂを形成する。尚、図示は省略しているが、各トランジスタ領域となる活性領域は素子分離領域によって囲まれている。
【００４５】
次に、図３（ａ）に示すように、ｐ型ウェル領域１０２Ａ上に、例えば厚さ１５ｎｍ〜２０ｎｍ程度のＳｉＯ2 膜からなるゲート絶縁膜１０３Ａを介して、例えば厚さ１００ｎｍ〜１５０ｎｍ程度のノンドープポリシリコン膜からなるゲート電極１０４Ａを形成する。また、ｐ型ウェル領域１０２Ｂ上に、例えば厚さ２ｎｍ〜３ｎｍ程度のＳｉＯ2 膜からなるゲート絶縁膜１０３Ｂを介して、例えば厚さ１００ｎｍ〜１５０ｎｍ程度のノンドープポリシリコン膜からなるゲート電極１０４Ｂを形成する。ここで、後述する基板掘り下げ工程でゲート電極１０４Ａ及び１０４Ｂを保護するために、ゲート電極１０４Ａ及び１０４Ｂのそれぞれの上面を覆う保護膜１１３Ａ及び１１３Ｂを形成しておく。尚、ゲート電極１０４Ａ及び１０４Ｂ並びに保護膜１１３Ａ及び１１３Ｂをドライエッチング処理によって一緒にパターニング形成する場合、保護膜１１３Ａ及び１１３Ｂとなる膜の形成前に、ゲート電極１０４Ａ及び１０４Ｂとなるポリシリコン膜に対して、例えばレジストマスクを用いたイオン注入によってｎ型不純物を選択的に注入しておいてもよい。これにより、ゲート絶縁膜１０３Ａ及び１０３Ｂとポリシリコン膜との界面における空乏化抑制、及びトランジスタ閾値電圧の調整等を行うことが可能となり、ＣＭＩＳ（Complementary Metal-Insulator-Semiconductor ）構造に必要なポリシリコンゲート電極を形成することができる。
【００４６】
次に、図３（ｂ）に示すように、高耐圧トランジスタのソース領域及びドレイン領域を高耐圧化するための基板掘り下げを行うために、コアトランジスタ領域を覆うレジストマスク１１４を形成する。尚、本実施形態では、高耐圧トランジスタのソース領域及びドレイン領域の両方を高耐圧化したトランジスタ構造を例として説明しているが、高耐圧トランジスタのドレイン領域のみを高耐圧化したトランジスタ構造についても、レジストマスクを用いた基板掘り下げにより実現可能である。次に、レジストマスク１１４の開口部に位置する部分（つまりゲート電極１０４Ａの両側方下に位置する部分）の半導体基板１０１に対してドライエッチング処理を実施することにより、例えば深さ（ゲート絶縁膜１０３Ａと接する部分の半導体基板１０１（活性領域）表面を基準とした深さ）５０ｎｍ〜１５０ｎｍ程度の掘り下げ部１２１をソース形成領域及びドレイン形成領域のそれぞれに形成する。その後、レジストマスク１１４を除去する。
【００４７】
本実施形態では、図３（ｂ）に示すドライエッチング処理においてガス成分やその構成比等のエッチング条件を調整することにより、掘り下げ部１２１の側壁面１２２の傾斜角θを例えば８０度程度以下に設定する。具体的には、側壁面１２２の傾斜角θを大きくする場合には例えば側壁保護効果の小さいエッチング条件を使用し、側壁面１２２の傾斜角θを小さくする場合には例えば側壁保護効果の大きいエッチング条件を使用すればよい。また、本実施形態では５Ｖ程度の耐圧を必要とする高耐圧トランジスタを例として説明しているが、例えば７Ｖ程度又は１０Ｖ程度以上の耐圧を必要とする高耐圧トランジスタを実現する場合には、掘り下げ部１２１の深さ（つまり基板掘り下げ量）をさらに大きくすればよい。
【００４８】
次に、イオン注入が必要な領域に開口部を有するレジストマスク（図示省略）を用いてイオン注入を行うことにより、図４（ａ）に示すように、高耐圧トランジスタ領域においては、各掘り下げ部１２１の側壁面及び底面の近傍に位置する部分のｐ型ウェル領域１０２Ａ中にｎ型低濃度ソース領域１０５Ａ１及びｎ型低濃度ドレイン領域１０５Ａ２を形成する。また、コアトランジスタ領域においては、ゲート電極１０４Ｂの両側方下に位置する部分のｐ型ウェル領域１０２Ｂ中にｎ型ソース・エクステンション領域１０５Ｂ１及びｎ型ドレイン・エクステンション領域１０５Ｂ２を形成する。
【００４９】
具体的には、高耐圧トランジスタ領域では、例えば３０度〜６０度程度のチルト角（基板主面に垂直な方向に対してなす角度）で斜めイオン注入を、例えば傾斜方向を９０度ずつ変えながら４回実施することにより、各掘り下げ部１２１の側壁面及び底面に対して不純物を注入してｎ型低濃度ソース領域１０５Ａ１及びｎ型低濃度ドレイン領域１０５Ａ２を形成する。傾斜方向を９０度ずつ変えて斜めイオン注入を４回実施することによって、ゲート電極の配置の方向が異なる複数の高耐圧トランジスタを形成する必要がある場合にも、各トランジスタの掘り下げ部１２１の側壁面に注入される不純物量を均一にすることが可能となる。ｎ型低濃度ソース領域１０５Ａ１及びｎ型低濃度ドレイン領域１０５Ａ２を形成するためのイオン注入条件（４回実施する斜めイオン注入の各回の条件）は、例えば、注入イオンがＰ（燐）イオンであり、注入エネルギーが４０ｋｅＶ〜６０ｋｅＶ程度であり、注入ドーズ量が７×１０12ａｔｏｍ／ｃｍ2 〜１．５×１０13ａｔｏｍ／ｃｍ2 程度である。
【００５０】
一方、コアトランジスタ領域では、低濃度不純物ドープ領域であるエクステンション領域の形成領域に開口部を有するレジストマスク（図示省略）を用いて、浅いエクステンション注入を実施することにより、ｎ型ソース・エクステンション領域１０５Ｂ１及びｎ型ドレイン・エクステンション領域１０５Ｂ２を形成する。ｎ型ソース・エクステンション領域１０５Ｂ１及びｎ型ドレイン・エクステンション領域１０５Ｂ２を形成するためのイオン注入条件は、例えば、注入イオンがＡｓ（砒素）であり、注入エネルギーが２ｋｅＶ〜４ｋｅＶ程度であり、注入ドーズ量が１×１０15ａｔｏｍ／ｃｍ2 〜３×１０15ａｔｏｍ／ｃｍ2 程度であり、チルト角が０度〜２０度程度である。
【００５１】
次に、高耐圧トランジスタ領域のゲート電極１０４Ａの上及びコアトランジスタ領域のゲート電極１０４Ｂの上を含む半導体基板１０１の上において、例えば、ＬＰ−ＣＶＤ（Low Pressure - Chemical Vapor Deposition）法による厚さ１０ｎｍ程度のＴＥＯＳ膜（Tetraethylorthosilicate ）の形成、又はＳＡ（Sub Atmospheric）−ＣＶＤ法による厚さ１０ｎｍ程度のＮＳＧ（Nondoped Silicate Glass）膜の形成を行った後、例えば、ＡＬＤ（Atomic Layer Deposition ）法による厚さ３５ｎｍ〜６０ｎｍ程度のＳｉＮ膜の形成を行う。その後、形成した前記各絶縁膜の積層構造に対して、異方性ドライエッチによるエッチバックを行って、図４（ｂ）に示すように、ゲート電極１０４Ａの両側面並びに各掘り下げ部１２１の側壁面及び底面の一部を覆うように、Ｌ字状の断面形状を持つ内側サイドウォールスペーサ１０６Ａと内側サイドウォールスペーサ１０６Ａを覆う外側サイドウォールスペーサ１０７Ａとからなる絶縁性サイドウォールスペーサ１０８Ａを形成する。また、ゲート電極１０４Ｂの両側面を覆うように、Ｌ字状の断面形状を持つ内側サイドウォールスペーサ１０６Ｂと内側サイドウォールスペーサ１０６Ｂを覆う外側サイドウォールスペーサ１０７Ｂとからなる絶縁性サイドウォールスペーサ１０８Ｂを形成する。尚、前記各絶縁膜の積層構造に対するエッチング時に、ゲート電極１０４Ａ及び１０４Ｂのそれぞれの上面を覆う保護膜１１３Ａ及び１１３Ｂが除去されてもよい。
【００５２】
次に、イオン注入が必要な領域に開口部を有するレジストマスク（図示省略）を用いてイオン注入を行うことにより、図５（ａ）に示すように、高耐圧トランジスタ領域においては、絶縁性サイドウォールスペーサ１０８Ａの外側で且つ各掘り下げ部１２１の底面の近傍に位置する部分のｎ型低濃度ソース領域１０５Ａ１及びｎ型低濃度ドレイン領域１０５Ａ２中に、ｎ型低濃度ソース領域１０５Ａ１及びｎ型低濃度ドレイン領域１０５Ａ２よりも高い不純物濃度を持つｎ型高濃度ソース領域１０９Ａ１及びｎ型高濃度ドレイン領域１０９Ａ２を形成する。ここで、ｎ型高濃度ソース領域１０９Ａ１及びｎ型高濃度ドレイン領域１０９Ａ２は、ｎ型低濃度ソース領域１０５Ａ１及びｎ型低濃度ドレイン領域１０５Ａ２によって側面及び底面が囲まれるように形成される。また、コアトランジスタ領域においては、各絶縁性サイドウォールスペーサ１０８Ｂの側方下に位置する部分のｐ型ウェル領域１０２Ｂ中に、ｎ型ソース・エクステンション領域１０５Ｂ１及びｎ型ドレイン・エクステンション領域１０５Ｂ２よりも高い不純物濃度を持つｎ型ソース領域１０９Ｂ１及びｎ型ドレイン領域１０９Ｂ２を形成する。ｎ型高濃度ソース領域１０９Ａ１及びｎ型高濃度ドレイン領域１０９Ａ２並びにｎ型ソース領域１０９Ｂ１及びｎ型ドレイン領域１０９Ｂ２を形成するためのイオン注入条件は、例えば、注入イオンがＡｓ（砒素）イオンであり、注入エネルギーが１５ｋｅＶ〜４０ｋｅＶ程度であり、注入ドーズ量が２×１０15ａｔｏｍ／ｃｍ2 〜８×１０15ａｔｏｍ／ｃｍ2 程度である。このイオン注入条件に代えて、或いは、このイオン注入条件に加えて、例えば、注入イオンがＰ（燐）イオン、注入エネルギーが５ｋｅＶ〜１５ｋｅＶ程度、注入ドーズ量が１×１０15ａｔｏｍ／ｃｍ2 〜５×１０15ａｔｏｍ／ｃｍ2 程度のイオン注入条件を用いてもよい。
【００５３】
次に、高耐圧トランジスタ領域のゲート電極１０４Ａの上及びコアトランジスタ領域のゲート電極１０４Ｂの上を含む半導体基板１０１の上に、例えばＮｉ等の高融点金属からなる厚さ５ｎｍ〜２０ｎｍ程度の膜をスパッタ法等によって堆積した後、シリサイド化熱処理を実施し、その後、シリサイド化しなかった前記金属膜を例えばウェットエッチング等により除去した後、適宜熱処理を実施する。これにより、図５（ｂ）に示すように、ゲート電極１０４Ａ、ｎ型高濃度ソース領域１０９Ａ１及びｎ型高濃度ドレイン領域１０９Ａ２のそれぞれの表面部にシリサイド層１１０Ａが形成されると共に、ゲート電極１０４Ｂ、ｎ型ソース領域１０９Ｂ１及びｎ型ドレイン領域１０９Ｂ２のそれぞれの表面部にシリサイド層１１０Ｂが形成される。
【００５４】
尚、ゲート電極１０４Ａ、ｎ型高濃度ソース領域１０９Ａ１及びｎ型高濃度ドレイン領域１０９Ａ２並びにゲート電極１０４Ｂ、ｎ型ソース領域１０９Ｂ１及びｎ型ドレイン領域１０９Ｂ２に、シリサイドを形成しない非シリサイド化領域を形成する場合、シリサイド反応を抑制するＳｉＯ2 膜等のシリサイドブロック膜を堆積した後、シリサイド化領域に開口を有するマスクパターンを用いてドライエッチング又はウェットエッチングにより不要なシリサイドブロック膜を除去し、その後、Ｎｉ膜等の金属膜の堆積及びシリサイド化熱処理を行うことによって、選択的にシリサイド形成を行う。
【００５５】
次に、高耐圧トランジスタ領域のゲート電極１０４Ａの上及びコアトランジスタ領域のゲート電極１０４Ｂの上を含む半導体基板１０１の上に、例えばＳｉＮ膜からなるライナー絶縁膜１１１を形成することによって、図１に示す本実施形態に係る半導体装置が完成する。
【００５６】
以上に説明したように、本実施形態によると、高耐圧トランジスタ領域において、ゲート電極１０４Ａ形成後にゲート電極１０４Ａ周辺の半導体基板１０１を掘り下げ、それにより形成された掘り下げ部１２１の側壁面及び底面の近傍に位置する部分の半導体基板１０１中にｎ型低濃度ドレイン領域１０５Ａ２を形成した後、ゲート電極１０４Ａの側面及び掘り下げ部１２１の側壁面を覆うように絶縁性サイドウォールスペーサ１０８Ａを形成し、その後、掘り下げ部１２１の底面の近傍に位置する部分の半導体基板１０１中にｎ型高濃度ドレイン領域１０９Ａ２を形成する。
【００５７】
すなわち、本実施形態によると、掘り下げ部１２１の底面の近傍に位置する部分の半導体基板１０１中にｎ型高濃度ドレイン領域１０９Ａ２を形成するため、水平方向においてドレイン領域をゲート電極に対してオフセットさせる従来のドレイン拡張型ＭＩＳトランジスタ構造と比較して、基板主面内でのトランジスタ配置面積の増大を招くことなく、ゲート電極１０４Ａとｎ型高濃度ドレイン領域１０９Ａ２との間の距離を拡大して（つまりゲート電極１０４Ａとｎ型高濃度ドレイン領域１０９Ａ２との間の電界を緩和して）ドレイン耐圧の向上を図ることができる。具体的には、ｎ型ＭＩＳトランジスタからなる高耐圧トランジスタのＯＦＦ状態でのドレイン耐圧及びＯＮ状態（動作状態）でのドレイン耐圧（つまりサステイン耐圧）を例えば７Ｖ程度以上向上させることができる。
【００５８】
また、従来は、低濃度ドレイン領域を形成した後に半導体基板を掘り下げていたため、低濃度ドレイン領域に対して高濃度ドレイン領域が深い位置に形成されてしまい、高濃度ドレイン領域とウェル領域とが接近してリーク電流が増加していた。それに対して、本実施形態によると、半導体基板１０１を掘り下げた後にｎ型低濃度ドレイン領域１０５Ａ２及びｎ型高濃度ドレイン領域１０９Ａ２を順次形成するため、ｎ型低濃度ドレイン領域１０５Ａ２に対してｎ型高濃度ドレイン領域１０９Ａ２を確実に浅い位置に形成することができるので、ｎ型高濃度ドレイン領域１０９Ａ２とｐ型ウェル領域１０２Ａとを十分に離間させてリーク電流を抑制することができる。従って、本実施形態によると、微細化に伴う浅接合化が進んだ場合にも、通常のＭＩＳＦＥＴの形成工程からの大きな変更なく、高耐圧トランジスタと低電圧駆動の微細トランジスタ（コアトランジスタ）との混載が可能な半導体装置を容易に得ることができる。また、高耐圧が必要なトランジスタのドレイン形成領域を選択的に掘り下げることにより、特定のトランジスタのドレイン領域を高耐圧化することができる。また、特定のトランジスタのソース／ドレイン領域のうちのドレイン領域のみを高耐圧化することも可能となる。ゲート端部と高濃度不純物ドープ領域とを離間させた高耐圧トランジスタ構造は駆動能力の低下をもたらすが、前述のように、必要な部分のみを高耐圧化することにより、駆動能力の低下を最小限に抑えることができるので、チップ面積の削減を実現することができる。
【００５９】
また、本実施形態によると、掘り下げ部１２１の側壁面１２２が基板主面に対して８０度程度以下の傾斜角θを有しているため、側壁面１２２が基板主面に対して垂直である（つまり側壁面１２２の傾斜角θが９０度である）場合と比較して、斜めイオン注入によって、側壁面１２２の近傍に位置する部分の半導体基板１０１中に確実且つ均一に不純物を導入することができる。これにより、ｎ型高濃度ドレイン領域１０９Ａ２の周囲からゲート電極１０４Ａの下側まで、緩やかな不純物濃度勾配を持つｎ型低濃度ドレイン領域１０５Ａ２を形成できるため、高電界負荷時においてもドレイン領域への電界集中を緩和できるので、高耐圧化を実現できる。尚、現在の製造技術では傾斜角θを４５度程度よりも小さく設定することは困難であるが、将来的に可能であれば、傾斜角θを４５度程度よりも小さく設定してもよい。
【００６０】
尚、本実施形態の高耐圧トランジスタにおいては、ゲート電極１０４Ａの両側の半導体基板１０１に掘り下げ部１２１を形成してドレイン領域及びソース領域の両方を高耐圧化した。しかし、これに代えて、例えば図６に示すように、高耐圧トランジスタにおいて、ゲート電極１０４Ａのソース領域側の半導体基板１０１に掘り下げ部を形成しない一方、ゲート電極１０４Ａのドレイン領域側の半導体基板１０１に掘り下げ部１２１を選択的に形成して、ドレイン領域を選択的に高耐圧化してもよい。この場合、ドレイン領域側の構造は、図１に示す高耐圧トランジスタのドレイン領域側の構造と同じであるが、ソース領域側の構造は、図１に示す高耐圧トランジスタのソース領域側の構造と異なっている。すなわち、ソース領域側に掘り下げ部が形成されていないことにより、ｎ型低濃度ソース領域１０５Ａ１及びｎ型高濃度ソース領域１０９Ａ１のそれぞれの不純物拡散深さ（ゲート絶縁膜１０３Ａと接する部分の半導体基板１０１（活性領域）表面を基準とした深さ）は、ｎ型低濃度ドレイン領域１０５Ａ２及びｎ型高濃度ドレイン領域１０９Ａ２のそれぞれの不純物拡散深さに比べて、掘り下げ部１２１の深さ分だけ浅くなる。また、ゲート電極１０４Ａのソース領域側の側面を覆う絶縁性サイドウォールスペーサ１０８Ａの高さは、ゲート電極１０４Ａのドレイン領域側の側面を覆う絶縁性サイドウォールスペーサ１０８Ａの高さと比べて、掘り下げ部１２１の深さ分だけ低くなる。
【００６１】
また、本実施形態においては、ゲート電極１０４Ａの両側面並びに各掘り下げ部１２１の側壁面及び底面の一部を覆うように、Ｌ字状の断面形状を持つ内側サイドウォールスペーサ１０６Ａと内側サイドウォールスペーサ１０６Ａを覆う外側サイドウォールスペーサ１０７Ａとからなる絶縁性サイドウォールスペーサ１０８Ａを形成した。しかし、これに代えて、例えば図７に示すように、図１に示す外側サイドウォールスペーサ１０７Ａを除去することにより、Ｌ字状の断面形状を持つ内側サイドウォールスペーサ１０６Ａのみからなる絶縁性サイドウォールスペーサ１０８Ａを形成し、Ｌ字状の内側サイドウォールスペーサ１０６Ａの表面がライナー絶縁膜１１１と接触するようにしてもよい。すなわち、ディスポーザブルサイドウォール構造にしてもよい。同様に、ゲート電極１０４Ｂの両側面を覆う絶縁性サイドウォールスペーサ１０８Ｂについても、図１に示す外側サイドウォールスペーサ１０７Ｂを除去することにより、Ｌ字状の断面形状を持つ内側サイドウォールスペーサ１０６Ｂのみから構成してもよい。このようにすると、例えばライナー絶縁膜１１１が応力を生じるストレッサー膜である場合、ディスポーザブルサイドウォール構造によるトランジスタに対するストレス印加によって、駆動能力をより一層向上させることができる。尚、図６に示す変形例に係る半導体装置についても、例えば図８に示すように、外側サイドウォールスペーサ１０７Ａ及び１０７Ｂを除去することにより、ディスポーザブルサイドウォール構造にしてもよい。
【００６２】
図７に示す変形例に係る半導体装置の製造方法の概略は次の通りである。すなわち、図３（ｂ）に示す掘り下げ部１２１の形成、図４（ａ）に示すｎ型低濃度ソース領域１０５Ａ１及びｎ型低濃度ドレイン領域１０５Ａ２並びにｎ型ソース・エクステンション領域１０５Ｂ１及びｎ型ドレイン・エクステンション領域１０５Ｂ２の形成、図４（ｂ）に示す絶縁性サイドウォールスペーサ１０８Ａ及び１０８Ｂの形成、そして、図５（ａ）に示すｎ型高濃度ソース領域１０９Ａ１及びｎ型高濃度ドレイン領域１０９Ａ２並びにｎ型ソース領域１０９Ｂ１及びｎ型ドレイン領域１０９Ｂ２の形成を順次実施した後、絶縁性サイドウォールスペーサ１０８Ａ及び１０８Ｂのうち外側サイドウォールスペーサ１０７Ａ及び１０７Ｂをエッチング処理によって除去し、その後、図５（ｂ）に示すシリサイド層１１０Ａ及び１１０Ｂの形成、そして、ライナー絶縁膜１１１の形成を実施する。
【００６３】
また、本実施形態においては、ゲート電極１０４Ａ、ｎ型高濃度ソース領域１０９Ａ１及びｎ型高濃度ドレイン領域１０９Ａ２のそれぞれの表面部にシリサイド層１１０Ａを形成した。しかし、これに代えて、シリサイド層１１０Ａを形成しなくてもよい。或いは、例えば図９に示すように、ｎ型高濃度ソース領域１０９Ａ１及びｎ型高濃度ドレイン領域１０９Ａ２のそれぞれの上に、絶縁性サイドウォールスペーサ１０８Ａから例えば１００ｎｍ〜１０００ｎｍ程度離間させてシリサイド層１１０Ａを形成してもよい。言い換えると、ｎ型高濃度ソース領域１０９Ａ１及びｎ型高濃度ドレイン領域１０９Ａ２のそれぞれの上に形成されるシリサイド層１１０Ａと、絶縁性サイドウォールスペーサ１０８Ａとの間に例えば１００ｎｍ〜１０００ｎｍ程度の長さの非シリサイド化領域を設けてもよい。ここで、ソース領域及びドレイン領域のいずれか一方のみに非シリサイド化領域を設けてもよい。ｎ型高濃度ドレイン領域１０９Ａ２上のシリサイド層１１０Ａと絶縁性サイドウォールスペーサ１０８Ａとを離間させることにより、ドレイン領域への高電界印加時にゲート電極１０４Ａ近傍の電界集中領域からシリサイド層１１０Ａを遠ざけることが可能となるので、ドレイン領域での電界集中を緩和してさらなる耐圧向上が可能となる。
【００６４】
また、本実施形態においては、図３（ａ）に示す工程でゲート電極１０４Ａを形成し、続いて、図３（ｂ）に示す工程でゲート電極１０４Ａの両側の半導体基板１０１に掘り下げ部１２１を形成した。しかし、これに代えて、次のようなプロセスを実施してもよい。すなわち、図３（ａ）に示す工程でゲート電極１０４Ａ及び１０４Ｂを形成した後、ゲート電極１０４Ａ及び１０４Ｂの上を含む半導体基板１０１の上に、例えばＴＥＯＳ膜又はＳｉＮ膜等からなる厚さ５ｎｍ〜２０ｎｍ程度の絶縁膜を堆積し、その後、当該絶縁膜に対して異方性ドライエッチングによるエッチバックを行って、図１０（ａ）に示すように、ゲート電極１０４Ａ及び１０４Ｂのそれぞれの両側面上に絶縁性オフセットスペーサ１１５Ａ及び１１５Ｂを形成する。ここで、ＴＥＯＳ膜を低温低圧で形成してもよいし、又はＳｉＮ膜を低温ＡＬＤ法により形成してもよい。次に、図３（ｂ）に示す工程と同様に、図１０（ｂ）に示すように、コアトランジスタ領域を覆うレジストマスク１１４を用いて、半導体基板１０１に対してドライエッチング処理を実施することにより、高耐圧トランジスタ領域のソース形成領域及びドレイン形成領域のそれぞれに掘り下げ部１２１を形成する。ここで、絶縁性オフセットスペーサ１１５Ａの各外側面（ゲート電極１０４Ａから見て外側の側面）と各掘り下げ部１２１の側壁面とは実質的に連続している。また、掘り下げ部１２１を形成するためのエッチング処理を行う際に、絶縁性オフセットスペーサ１１５Ａはゲート電極１０４Ａ側面の保護膜として有効に機能する。次に、レジストマスク１１４を除去した後、図４（ａ）に示す工程と同様に、図１１（ａ）に示すように、高耐圧トランジスタ領域においてｎ型低濃度ソース領域１０５Ａ１及びｎ型低濃度ドレイン領域１０５Ａ２を形成し、コアトランジスタ領域においてｎ型ソース・エクステンション領域１０５Ｂ１及びｎ型ドレイン・エクステンション領域１０５Ｂ２を形成する。次に、図４（ｂ）に示す工程と同様に、図１１（ｂ）に示すように、高耐圧トランジスタ領域において絶縁性サイドウォールスペーサ１０８Ａを形成し、コアトランジスタ領域において絶縁性サイドウォールスペーサ１０８Ｂを形成する。ここで、絶縁性サイドウォールスペーサ１０８Ａとゲート電極１０４Ａとの間には絶縁性オフセットスペーサ１１５Ａが介在し、絶縁性サイドウォールスペーサ１０８Ｂとゲート電極１０４Ｂとの間には絶縁性オフセットスペーサ１１５Ｂが介在する。その後の工程は、図５（ａ）及び（ｂ）に示す工程と同様である。
【００６５】
尚、絶縁性オフセットスペーサ１１５Ａ及び１１５Ｂとなる絶縁膜としては、前述のＴＥＯＳ膜又はＳｉＮ膜等の他、ゲート電極１０４Ａ及び１０４Ｂや半導体基板１０１の酸化等を抑制するために低温で成膜可能な絶縁膜、例えば、ＳＡ−ＣＶＤ法により成膜されるＮＳＧ膜、又は低温で成膜されるＳｉＣ膜若しくはＳｉＯＮ膜等を用いてもよい。
【００６６】
また、本実施形態において、ゲート絶縁膜１０３Ａ及び１０３Ｂの材料や膜厚は特に限定されるものではなく、ゲート長、ＥＯＴ（Equivalent Oxide Thickness）の許容値、リーク電流の許容値等を考慮して適宜決定すればよい。特に、薄いゲート絶縁膜１０３Ｂとしては、例えば、ＨｆＯ2 膜、ＨｆＳｉx Ｏy 膜及びＨｆＡｌx Ｏy 膜等の高誘電率絶縁膜（比誘電率が８以上の絶縁膜）、ＳｉＯ2 膜、並びにこれらの膜に窒素を添加した膜から構成される絶縁膜群から１つ選ばれた単層膜、又は前記絶縁膜群から少なくとも１つ選ばれた膜を含む積層膜であってもよい。
【００６７】
また、本実施形態において、ゲート電極１０４Ａ及び１０４Ｂの材料は特に限定されるものではなく、加工性やシリサイド反応等の観点から適宜決定すればよい。例えば、アモルファスシリコン膜又はノンドープポリシリコン膜にイオン注入によってＰ（燐）、Ａｓ（砒素）、Ｂ（ホウ素）、Ｉｎ（インジウム）又はＧｅ（ゲルマニウム）等の不純物をドーピングした膜をゲート電極材料として用いてもよい。或いは、ＳｉＧｅ等のシリコン含有膜、カーボン若しくは金属等をドーピングしたシリコン膜、又はポーラスシリコン膜等をゲート電極材料として用いてもよい。以上のようなゲート電極材料膜の形成方法も特に限定されるものではないが、例えば、ＬＰ−ＣＶＤ法、スパッタ法若しくはＡＬＤ法等の成膜法、又は塗布法等を用いてもよい。
【００６８】
また、本実施形態において、シリサイド層１１０Ａ及び１１０ＢとしてＮｉシリサイドを形成したが、これに代えて、Ｃｏ、Ｔｉ、Ｗ、Ｐｔ若しくはＭｏ又はこれらの金属の合金若しくは積層体を用いたシリサイドを形成してもよい。
【００６９】
また、本実施形態において、５Ｖ電源電圧が印加される高耐圧トランジスタと１．２Ｖ電源電圧が印加される高速動作用の微細トランジスタ（コアトランジスタ）とが混載されている半導体装置を例として説明してきたが、ゲート絶縁膜厚、ゲート電極幅及び掘り下げ部深さ等を調整することにより、例えば１２Ｖ、２４Ｖ又は６０Ｖ等の高電源電圧を有する半導体装置にも応用可能である。
【００７０】
また、本実施形態において、高耐圧トランジスタ及びコアトランジスタの両方がｎ型ＭＩＳトランジスタである場合を例として説明してきたが、各不純物層の導電型等を変えることにより、高耐圧トランジスタ及びコアトランジスタの両方がｐ型ＭＩＳトランジスタである場合にも応用可能である。例えば、高耐圧トランジスタ領域において、ｎ型低濃度ソース領域１０５Ａ１及びｎ型低濃度ドレイン領域１０５Ａ２に代えて、ｐ型の低濃度ソース領域及び低濃度ドレイン領域を形成する場合、例えば、注入イオンがＢ(ホウ素)イオン、注入エネルギーが１２ｋｅＶ〜２０ｋｅＶ程度、注入ドーズ量が３×１０12ａｔｏｍ／ｃｍ2 〜１×１０13ａｔｏｍ／ｃｍ2 程度、チルト角が３０度〜６０度程度のイオン注入条件（４回実施する斜めイオン注入の各回の条件）を用いてもよい。また、コアトランジスタ領域において、ｎ型ソース・エクステンション領域１０５Ｂ１及びｎ型ドレイン・エクステンション領域１０５Ｂ２に代えて、ｐ型のソース・エクステンション領域及びｎ型ドレイン・エクステンション領域を形成する場合、例えば、注入イオンがＢ(ホウ素)イオン、注入エネルギーが０．３ｋｅＶ〜１ｋｅＶ程度、注入ドーズ量が２×１０14ａｔｏｍ／ｃｍ2 〜８×１０14ａｔｏｍ／ｃｍ2 程度、チルト角が０度〜２０度程度のイオン注入条件を用いてもよい。また、高耐圧トランジスタ領域において、ｎ型高濃度ソース領域１０９Ａ１及びｎ型高濃度ドレイン領域１０９Ａ２に代えて、ｐ型の高濃度ソース領域及び高濃度ドレイン領域を形成すると共に、コアトランジスタ領域において、ｎ型ソース領域１０９Ｂ１及びｎ型ドレイン領域１０９Ｂ２に代えて、ｐ型のソース領域及びｎ型ドレイン領域を形成する場合、例えば、注入イオンがＢ(ホウ素)イオン、注入エネルギーが１ｋｅＶ〜３ｋｅＶ程度、注入ドーズ量が２×１０15ａｔｏｍ／ｃｍ2 〜８×１０15ａｔｏｍ／ｃｍ2 程度のイオン注入条件を用いてもよい。以上のようにして、ｐ型ＭＩＳトランジスタからなる高耐圧トランジスタを形成した場合、高耐圧トランジスタのＯＦＦ状態でのドレイン耐圧及びＯＮ状態（動作状態）でのドレイン耐圧（つまりサステイン耐圧）を例えば１０Ｖ程度以上向上させることができる。
【００７１】
また、本実施形態において、高耐圧トランジスタ及びコアトランジスタがｎ型ＭＩＳトランジスタ又はｐ型ＭＩＳトランジスタのいずれか一方に限られる必要はなく、例えばＣＭＩＳ構造を構成するために、高耐圧トランジスタ及びコアトランジスタのそれぞれとなるｎ型ＭＩＳトランジスタ及びｐ型ＭＩＳトランジスタが同一半導体基板上に同時に搭載されていてもよいことは言うまでもない。
【００７２】
また、本実施形態において、高耐圧トランジスタと微細トランジスタ（コアトランジスタ）とが混載されている半導体装置を例として説明してきたが、高耐圧トランジスタ及び微細トランジスタのそれぞれの用途は特に限定されるものではなく、相対的に高い電源電圧が使用される回路のトランジスタとして高耐圧トランジスタが使用され、相対的に低い電源電圧が使用される回路のトランジスタとして微細トランジスタが使用されていればよい。例えば、高耐圧トランジスタが入出力（Ｉ／Ｏ）回路用トランジスタであり、微細トランジスタがロジック回路用トランジスタであってよい。
【産業上の利用可能性】
【００７３】
以上に説明したように、本発明は、高耐圧トランジスタを有する半導体装置及びその製造方法に関し、微細トランジスタと高耐圧トランジスタとを高度集積化して混載した高性能な半導体装置を低コストで実現するものであり、電源電圧の高い環境分野用途や車載分野用途等の高性能ＬＳＩデバイス等に特に好適である。
【符号の説明】
【００７４】
１０１ 半導体基板
１０２Ａ、１０２Ｂ ｐ型ウェル領域
１０３Ａ、１０３Ｂ ゲート絶縁膜
１０４Ａ、１０４Ｂ ゲート電極
１０５Ａ１ ｎ型低濃度ソース領域
１０５Ａ２ ｎ型低濃度ドレイン領域
１０５Ｂ１ ｎ型ソース・エクステンション領域
１０５Ｂ２ ｎ型ドレイン・エクステンション領域
１０６Ａ、１０６Ｂ 内側サイドウォールスペーサ
１０７Ａ、１０７Ｂ 外側サイドウォールスペーサ
１０８Ａ、１０８Ｂ 絶縁性サイドウォールスペーサ
１０９Ａ１ ｎ型高濃度ソース領域
１０９Ａ２ ｎ型高濃度ドレイン領域
１０９Ｂ１ ｎ型ソース領域
１０９Ｂ２ ｎ型ドレイン領域
１１０Ａ、１１０Ｂ シリサイド層
１１１ ライナー絶縁膜
１１２ 素子分離領域
１１３Ａ、１１３Ｂ 保護膜
１１４ レジストマスク
１１５Ａ、１１５Ｂ 絶縁性オフセットスペーサ
１２１ 掘り下げ部
１２２ 掘り下げ部の側壁面
θ 掘り下げ部の側壁面の傾斜角
【特許請求の範囲】
【請求項１】
半導体基板における第１の活性領域上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、
前記第１のゲート電極の第１の側面の側方下に位置する領域の前記第１の活性領域の表面部が除去されてなる第１の掘り下げ部と、
前記第１のゲート電極の前記第１の側面並びに前記第１の掘り下げ部の側壁面及び底面の一部を覆うように形成された第１の絶縁性サイドウォールスペーサと、
前記第１の絶縁性サイドウォールスペーサの外側で且つ前記第１の掘り下げ部の前記底面の近傍に位置する部分の前記第１の活性領域中に形成された高濃度ドレイン領域と、
前記第１の掘り下げ部の前記側壁面及び前記底面の近傍に位置する部分の前記第１の活性領域中に前記高濃度ドレイン領域を囲むように形成されており、且つ前記高濃度ドレイン領域よりも低い不純物濃度を持つ低濃度ドレイン領域とを備えていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１の絶縁性サイドォールスペーサは、前記第１の掘り下げ部の前記側壁面及び前記底面に接していることを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記第１の掘り下げ部の前記側壁面が前記半導体基板の主面に対してなす角度は、８０°以下であることを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体装置において、
前記第１のゲート絶縁膜と接する部分の前記第１の活性領域表面を基準として、前記第１の掘り下げ部の深さは、５０ｎｍ以上で且つ１５０ｎｍ以下であることを特徴とする半導体装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体装置において、
前記第１のゲート電極における前記第１の側面と反対側の第２の側面の側方下に位置する前記第１の活性領域の表面部が除去されてなる第２の掘り下げ部と、
前記第１のゲート電極の前記第２の側面並びに前記第２の掘り下げ部の側壁面及び底面の一部を覆うように形成された第２の絶縁性サイドウォールスペーサと、
前記第２の絶縁性サイドウォールスペーサの外側で且つ前記第２の掘り下げ部の前記底面の近傍に位置する部分の前記第１の活性領域中に形成された高濃度ソース領域と、
前記第２の掘り下げ部の前記側壁面及び前記底面の近傍に位置する部分の前記第１の活性領域中に前記高濃度ソース領域を囲むように形成されており、且つ前記高濃度ソース領域よりも低い不純物濃度を持つ低濃度ソース領域とをさらに備えていることを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記第１の活性領域における前記第１の掘り下げ部と前記第２の掘り下げ部とに挟まれた部分のゲート長方向の幅は、前記第１のゲート絶縁膜に接している表面から下方に向かって大きくなっていることを特徴とする半導体装置。
【請求項７】
請求項１〜６のいずれか１項に記載の半導体装置において、
前記第１の絶縁性サイドウォールスペーサと前記第１のゲート電極の前記第１の側面との間には第１の絶縁性オフセットスペーサが介在していることを特徴とする半導体装置。
【請求項８】
請求項１〜７のいずれか１項に記載の半導体装置において、
前記高濃度ドレイン領域の上には、前記第１の絶縁性サイドウォールスペーサから離間してシリサイド層が形成されていることを特徴とする半導体装置。
【請求項９】
請求項１〜８のいずれか１項に記載の半導体装置において、
前記半導体基板上に、前記第１のゲート電極及び前記第１の絶縁性サイドウォールを覆うように、ライナー絶縁膜が形成されており、
前記第１の絶縁性サイドウォールスペーサは、Ｌ字状の断面形状を持つ内側サイドウォールスペーサと、前記内側サイドウォールスペーサ上に形成された外側サイドウォールスペーサとを有することを特徴とする半導体装置。
【請求項１０】
請求項１〜８のいずれか１項に記載の半導体装置において、
前記半導体基板上に、前記第１のゲート電極及び前記第１の絶縁性サイドウォールを覆うように、ライナー絶縁膜が形成されており、
前記第１の絶縁性サイドウォールスペーサは、Ｌ字状の断面形状を持つと共に、当該Ｌ字状の前記第１の絶縁性サイドウォールスペーサの表面が前記ライナー絶縁膜と接していることを特徴とする半導体装置。
【請求項１１】
請求項１〜１０のいずれか１項に記載の半導体装置において、
前記半導体基板における第２の活性領域上に第２のゲート絶縁膜を介して形成された第２のゲート電極と、
前記第２の活性領域における前記第２のゲート電極の側方下に形成されたドレイン・エクステンション領域と、
前記第２のゲート電極の一側面上に形成された第３の絶縁性サイドウォールスペーサと、
前記第２の活性領域における前記第３の絶縁性サイドウォールスペーサの側方下に前記ドレイン・エクステンション領域に隣接して形成され、且つ前記ドレイン・エクステンション領域よりも高い不純物濃度を持つドレイン領域とをさらに備えていることを特徴とする半導体装置。
【請求項１２】
請求項１１に記載の半導体装置において、
前記第１の絶縁性サイドウォールスペーサの高さは、前記第３の絶縁性サイドウォールスペーサの高さよりも大きいことを特徴とする半導体装置。
【請求項１３】
請求項１１又は１２に記載の半導体装置において、
前記ドレイン・エクステンション領域の不純物濃度は、前記低濃度ドレイン領域の不純物濃度よりも高いことを特徴とする半導体装置。
【請求項１４】
請求項１１〜１３のいずれか１項に記載の半導体装置において、
前記ドレイン領域の不純物濃度は、前記高濃度ドレイン領域の不純物濃度と実質的に同じであることを特徴とする半導体装置。
【請求項１５】
請求項１１〜１４のいずれか１項に記載の半導体装置において、
前記第１のゲート絶縁膜の厚さは、前記第２のゲート絶縁膜の厚さよりも大きいことを特徴とする半導体装置。
【請求項１６】
請求項１１〜１５のいずれか１項に記載の半導体装置において、
前記第１のゲート電極のゲート長は、前記第２のゲート電極のゲート長よりも大きいことを特徴とする半導体装置。
【請求項１７】
請求項１１〜１６のいずれか１項に記載の半導体装置において、
前記第１のゲート電極に印加される電圧は、前記第２のゲート電極に印加される電圧よりも大きいことを特徴とする半導体装置。
【請求項１８】
請求項１１〜１７のいずれか１項に記載の半導体装置において、
前記第１のゲート電極は、入出力回路用トランジスタのゲート電極であり、
前記第２のゲート電極は、ロジック回路用トランジスタのゲート電極であることを特徴とする半導体装置。
【請求項１９】
半導体基板における第１の活性領域上に第１のゲート絶縁膜を介して第１のゲート電極を形成する工程と、
前記第１のゲート電極の第１の側面の側方下に位置する領域の前記第１の活性領域の表面部を除去することにより、第１の掘り下げ部を形成する工程と、
前記第１の掘り下げ部の側壁面及び底面の近傍に位置する部分の前記第１の活性領域中に低濃度ドレイン領域を形成する工程と、
前記第１のゲート電極の前記第１の側面並びに前記第１の掘り下げ部の側壁面及び底面の一部を覆うように第１の絶縁性サイドウォールスペーサを形成する工程と、
前記第１の絶縁性サイドウォールスペーサの外側で且つ前記第１の掘り下げ部の前記底面の近傍に位置する部分の前記第１の活性領域中に、前記低濃度ドレイン領域に囲まれるように、前記低濃度ドレイン領域よりも高い不純物濃度を持つ高濃度ドレイン領域を形成する工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１９に記載の半導体装置の製造方法において、
前記低濃度ドレイン領域を形成する工程で不純物の斜めイオン注入を用いることを特徴とする半導体装置の製造方法。
【請求項１】
半導体基板における第１の活性領域上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、
前記第１のゲート電極の第１の側面の側方下に位置する領域の前記第１の活性領域の表面部が除去されてなる第１の掘り下げ部と、
前記第１のゲート電極の前記第１の側面並びに前記第１の掘り下げ部の側壁面及び底面の一部を覆うように形成された第１の絶縁性サイドウォールスペーサと、
前記第１の絶縁性サイドウォールスペーサの外側で且つ前記第１の掘り下げ部の前記底面の近傍に位置する部分の前記第１の活性領域中に形成された高濃度ドレイン領域と、
前記第１の掘り下げ部の前記側壁面及び前記底面の近傍に位置する部分の前記第１の活性領域中に前記高濃度ドレイン領域を囲むように形成されており、且つ前記高濃度ドレイン領域よりも低い不純物濃度を持つ低濃度ドレイン領域とを備えていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１の絶縁性サイドォールスペーサは、前記第１の掘り下げ部の前記側壁面及び前記底面に接していることを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記第１の掘り下げ部の前記側壁面が前記半導体基板の主面に対してなす角度は、８０°以下であることを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体装置において、
前記第１のゲート絶縁膜と接する部分の前記第１の活性領域表面を基準として、前記第１の掘り下げ部の深さは、５０ｎｍ以上で且つ１５０ｎｍ以下であることを特徴とする半導体装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体装置において、
前記第１のゲート電極における前記第１の側面と反対側の第２の側面の側方下に位置する前記第１の活性領域の表面部が除去されてなる第２の掘り下げ部と、
前記第１のゲート電極の前記第２の側面並びに前記第２の掘り下げ部の側壁面及び底面の一部を覆うように形成された第２の絶縁性サイドウォールスペーサと、
前記第２の絶縁性サイドウォールスペーサの外側で且つ前記第２の掘り下げ部の前記底面の近傍に位置する部分の前記第１の活性領域中に形成された高濃度ソース領域と、
前記第２の掘り下げ部の前記側壁面及び前記底面の近傍に位置する部分の前記第１の活性領域中に前記高濃度ソース領域を囲むように形成されており、且つ前記高濃度ソース領域よりも低い不純物濃度を持つ低濃度ソース領域とをさらに備えていることを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記第１の活性領域における前記第１の掘り下げ部と前記第２の掘り下げ部とに挟まれた部分のゲート長方向の幅は、前記第１のゲート絶縁膜に接している表面から下方に向かって大きくなっていることを特徴とする半導体装置。
【請求項７】
請求項１〜６のいずれか１項に記載の半導体装置において、
前記第１の絶縁性サイドウォールスペーサと前記第１のゲート電極の前記第１の側面との間には第１の絶縁性オフセットスペーサが介在していることを特徴とする半導体装置。
【請求項８】
請求項１〜７のいずれか１項に記載の半導体装置において、
前記高濃度ドレイン領域の上には、前記第１の絶縁性サイドウォールスペーサから離間してシリサイド層が形成されていることを特徴とする半導体装置。
【請求項９】
請求項１〜８のいずれか１項に記載の半導体装置において、
前記半導体基板上に、前記第１のゲート電極及び前記第１の絶縁性サイドウォールを覆うように、ライナー絶縁膜が形成されており、
前記第１の絶縁性サイドウォールスペーサは、Ｌ字状の断面形状を持つ内側サイドウォールスペーサと、前記内側サイドウォールスペーサ上に形成された外側サイドウォールスペーサとを有することを特徴とする半導体装置。
【請求項１０】
請求項１〜８のいずれか１項に記載の半導体装置において、
前記半導体基板上に、前記第１のゲート電極及び前記第１の絶縁性サイドウォールを覆うように、ライナー絶縁膜が形成されており、
前記第１の絶縁性サイドウォールスペーサは、Ｌ字状の断面形状を持つと共に、当該Ｌ字状の前記第１の絶縁性サイドウォールスペーサの表面が前記ライナー絶縁膜と接していることを特徴とする半導体装置。
【請求項１１】
請求項１〜１０のいずれか１項に記載の半導体装置において、
前記半導体基板における第２の活性領域上に第２のゲート絶縁膜を介して形成された第２のゲート電極と、
前記第２の活性領域における前記第２のゲート電極の側方下に形成されたドレイン・エクステンション領域と、
前記第２のゲート電極の一側面上に形成された第３の絶縁性サイドウォールスペーサと、
前記第２の活性領域における前記第３の絶縁性サイドウォールスペーサの側方下に前記ドレイン・エクステンション領域に隣接して形成され、且つ前記ドレイン・エクステンション領域よりも高い不純物濃度を持つドレイン領域とをさらに備えていることを特徴とする半導体装置。
【請求項１２】
請求項１１に記載の半導体装置において、
前記第１の絶縁性サイドウォールスペーサの高さは、前記第３の絶縁性サイドウォールスペーサの高さよりも大きいことを特徴とする半導体装置。
【請求項１３】
請求項１１又は１２に記載の半導体装置において、
前記ドレイン・エクステンション領域の不純物濃度は、前記低濃度ドレイン領域の不純物濃度よりも高いことを特徴とする半導体装置。
【請求項１４】
請求項１１〜１３のいずれか１項に記載の半導体装置において、
前記ドレイン領域の不純物濃度は、前記高濃度ドレイン領域の不純物濃度と実質的に同じであることを特徴とする半導体装置。
【請求項１５】
請求項１１〜１４のいずれか１項に記載の半導体装置において、
前記第１のゲート絶縁膜の厚さは、前記第２のゲート絶縁膜の厚さよりも大きいことを特徴とする半導体装置。
【請求項１６】
請求項１１〜１５のいずれか１項に記載の半導体装置において、
前記第１のゲート電極のゲート長は、前記第２のゲート電極のゲート長よりも大きいことを特徴とする半導体装置。
【請求項１７】
請求項１１〜１６のいずれか１項に記載の半導体装置において、
前記第１のゲート電極に印加される電圧は、前記第２のゲート電極に印加される電圧よりも大きいことを特徴とする半導体装置。
【請求項１８】
請求項１１〜１７のいずれか１項に記載の半導体装置において、
前記第１のゲート電極は、入出力回路用トランジスタのゲート電極であり、
前記第２のゲート電極は、ロジック回路用トランジスタのゲート電極であることを特徴とする半導体装置。
【請求項１９】
半導体基板における第１の活性領域上に第１のゲート絶縁膜を介して第１のゲート電極を形成する工程と、
前記第１のゲート電極の第１の側面の側方下に位置する領域の前記第１の活性領域の表面部を除去することにより、第１の掘り下げ部を形成する工程と、
前記第１の掘り下げ部の側壁面及び底面の近傍に位置する部分の前記第１の活性領域中に低濃度ドレイン領域を形成する工程と、
前記第１のゲート電極の前記第１の側面並びに前記第１の掘り下げ部の側壁面及び底面の一部を覆うように第１の絶縁性サイドウォールスペーサを形成する工程と、
前記第１の絶縁性サイドウォールスペーサの外側で且つ前記第１の掘り下げ部の前記底面の近傍に位置する部分の前記第１の活性領域中に、前記低濃度ドレイン領域に囲まれるように、前記低濃度ドレイン領域よりも高い不純物濃度を持つ高濃度ドレイン領域を形成する工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１９に記載の半導体装置の製造方法において、
前記低濃度ドレイン領域を形成する工程で不純物の斜めイオン注入を用いることを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１２−２４８５６１（Ｐ２０１２−２４８５６１Ａ）
【公開日】平成２４年１２月１３日（２０１２．１２．１３）
【国際特許分類】
【出願番号】特願２０１１−１１６５９６（Ｐ２０１１−１１６５９６）
【出願日】平成２３年５月２５日（２０１１．５．２５）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２４年１２月１３日（２０１２．１２．１３）
【国際特許分類】
【出願日】平成２３年５月２５日（２０１１．５．２５）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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