【課題】 低仕事関数金属の不適切な熱安定性のために、ｎＦＥＴ仕事関数とｐＦＥＴ仕事関数との両方を適正にするために用いることができるゲート・スタックを有するＣＭＯＳ構造体を提供すること。
【解決手段】 本発明は、半導体基板の１つの領域上に配置された少なくとも１つのｎＭＯＳデバイスと、半導体基板の別の領域上に配置された少なくとも１つのｐＭＯＳデバイスとを含む、ＣＭＯＳ構造体に向けられる。本発明によれば、少なくとも１つのｎＭＯＳデバイスは、ゲート誘電体と、４．２ｅＶ未満の仕事関数を有する低仕事関数の元素状金属と、その場金属キャッピング層と、ポリシリコン・カプセル化層とを含むゲート・スタックを含み、少なくとも１つのｐＭＯＳデバイスは、ゲート誘電体と、４．９ｅＶより大きい仕事関数を有する高仕事関数の元素状金属と、金属キャッピング層と、ポリシリコン・カプセル化層とを含むゲート・スタックを有する。本発明はまた、こうしたＣＭＯＳ構造体を製造する方法も提供する。 （もっと読む）

【課題】 混載デバイスに対しても、前処理によって接合部位の自然酸化膜を確実に除去し、抵抗上昇を生じさせない成膜方法を提供する。
【解決手段】 被処理体に露出したＳｉ含有部表面に金属含有膜を成膜する成膜方法は、Ｓｉ含有部分の表面を、高周波を用いたプラズマにより物理的に処理する物理的表面処理工程と、プラズマによる処理が施されたＳｉ含有部分の表面を反応性ガスにより化学的に処理する化学的表面処理工程と、化学的表面処理が施されたＳｉ含有部分上に金属含有膜を成膜する成膜工程と、を具備する。 （もっと読む）

【課題】高信頼性の半導体素子を得るために高融点金属、高融点金属からなる合金、高融点金属の珪化物、Ｔｉ，Ｔａ，Ｗ，Ｔｉ−Ｗ合金の窒化物からなる膜をコンタクトバリアー層またはゲート電極などに用い、半導体素子のリーク電流を抑える。
【解決手段】ソース−ドレイン領域の接合深さが０．１〜０．３μｍである半導体素子のコンタクトバリアー又はゲート電極層がＣｏ珪化物から成る導電体を有する半導体素子の製造方法であり、この導電体のＡｌ含有量が原子数で２×１０^１６個／ｃｍ^３以下、Ｃｏ以外の重金属元素の含有量が２×１０^１７個／ｃｍ^３以下およびアルカリ金属の含有量が１×１０^１６個／ｃｍ^３以下である半導体素子用高純度導電性膜をスパッタリング法により形成することを特徴とする半導体素子の製造方法である。 （もっと読む）

【課題】良好な電極能を有しつつ低コストで、且つ圧電体に対する充分な吸着性を有する圧電素子、及びそれを備える液滴吐出ヘッドを提供することを目的とする。
【解決手段】共通電極４６（下部電極）、圧電体４８、及び信号電極５０（上部電極）がこの順で積層して構成された圧電素子３４において、共通電極４６及び／又は信号電極５０の構成層の少なくとも１層として、Ｔａ，Ｖ，Ｎｂ，Ｍｏ，Ｗ，Ｔｉ，Ｚｒ，及びＨｆの金属、前記金属の元素を１種以上含む合金、前記金属の元素を１種以上含む窒化物、前記金属の元素を１種以上含む珪化物、並びに、前記金属の元素を１種以上含む硼化物から選択される少なくとも１種で構成される電気伝導層の少なくとも１層を適用する。これにより、良好な電極能を有しつつ低コストで、且つ剥がれ難い電極を持つ圧電素子３４となる。 （もっと読む）

【課題】凝集及びスパイク欠陥のないエピタキシャルコバルトシリサイド層を、半導体の量産プロセスにおいて通常用いられている真空度領域において安定して形成できるようにする。
【解決手段】半導体装置の製造方法は、半導体層における表面近傍の領域に非金属元素を分布させる工程と、半導体層の上に金属膜を堆積する工程と、金属膜に熱処理を施して半導体層を構成する元素と金属膜を構成する金属とを反応させることにより、半導体層の表面に半導体金属間化合物層をエピタキシャル成長させる工程とを備える。非金属元素を分布させる工程は、半導体層の上に、半導体元素と非金属元素とからなる化合物層を形成する工程と、化合物層に粒子エネルギー線を照射して化合物層に含まれる非金属元素を反跳により半導体層の表面近傍の領域に分布させる工程と、化合物層を除去する工程とを含む。 （もっと読む）

【課題】 ＭＩＳトランジスタのゲート電極として金属材料を用い、且つ必要とするデバイスに応じた仕事関数を簡易に実現する。
【解決手段】 半導体基板上にｐ型ＭＩＳトランジスタが形成された半導体装置であって、ＭＩＳトランジスタのゲート電極は、Ｔａ，Ｖ，Ｎｂの何れかとＧｅを含有している。 （もっと読む）

【課題】高信頼性の半導体素子を得るために高融点金属、高融点金属からなる合金、高融点金属の珪化物、Ｔｉ，Ｔａ，Ｗシリサイド，Ｔｉ−Ｗ合金の窒化物からなる膜をコンタクトバリアー層またはゲート電極などに用い、半導体素子のリーク電流を抑える。
【解決手段】ソース−ドレイン領域の接合深さが０．１〜０．３μｍである半導体素子のＷシリサイドから成るコンタクトバリアー層又はゲート電極層のＡｌ含有量を原子数で１×１０^１６個／ｃｍ^３以下、Ｗ以外の重金属元素の含有量が１×１０^１７個／ｃｍ^３以下およびアルカリ金属の含有量が３×１０^１６個／ｃｍ^３以下に形成することが可能であり、Ａｌ濃度が１ｐｐｍ以下であることを特徴とするマグネトロンスパッタリング装置用高純度Ｗシリサイド材である。 （もっと読む）

【課題】ゲート電極の少なくともゲート絶縁膜側をハフニウムとシリコンとを含む膜で形成することで、Ｐｏｌｙ−Ｓｉと同等の仕事関数値を得るともに、下地のゲート絶縁膜とハフニウムとの反応性を低減してゲートリークを抑制し、ゲート絶縁膜の薄膜化を実現する。
【解決手段】半導体基板１１上にゲート絶縁膜１４を介してゲート電極１５を備えた電界効果トランジスタからなる半導体装置１であって、前記ゲート電極１５は少なくとも前記ゲート絶縁膜１４側がハフニウムとシリコンとを含む膜からなるものである。 （もっと読む）

【課題】ソース／ドレイン電極と半導体層とのショットキーバリアが低い電界効果トランジスタを具備する半導体装置を提供すること。
【解決手段】基板１０上に半導体性のカーボンナノチューブ１２が形成されている。カーボンナノチューブ１２側面に形成されたソース及びドレイン１３が形成されている。前記ソース及びドレイン１３は、カーボンナノチューブ１２の側面に接触形成されたメタルカーバイト１５と、前記メタルカーバイト上に形成されたメタル電極１４とを具備する。ソースとドレインとの間の前記カーボンナノチューブ上に形成されたゲート絶縁膜１６、ゲート電極１７が積層されている。 （もっと読む）

【課題】金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）において、本発明の目的は、ｈｉｇｈ−Ｋ誘電膜と金属ゲートとの間の界面特性を向上させることにより、電気的特性およびデバイス性能を向上させることである。
【解決手段】 ｈｉｇｈ−Ｋ誘電体上に金属ゲートを蒸着することによりＭＯＳＦＥＴの製造においてｈｉｇｈ−Ｋ誘電膜と金属ゲートとの間の界面を向上させる方法は、熱アニーリングモジュール内で、その上にｈｉｇｈ−Ｋ誘電膜が蒸着された基板をアニールするアニーリングステップと、金属ゲート蒸着モジュール内で、前記アニールされた基板上に金属ゲート材料を蒸着させる蒸着ステップとを含み、真空を破ることなく、前記アニーリングステップおよび前記蒸着ステップが連続的に行なわれることを特徴とする。 （もっと読む）

【課題】前駆体の循環堆積によって三成分金属ケイ素窒化物膜を製造するための改善された方法を提供する。
【解決手段】金属アミドと、ＮＨ及びＳｉＨ官能性の両方を有するケイ素源とを前駆体として使用することにあり、それによりこのような金属−ＳｉＮ膜が形成される。これらの前駆体は、循環堆積によって基材表面に逐次的に適用される。例示的なケイ素源は、以下の式、即ち、（Ｒ¹ＮＨ）_nＳｉＲ²_mＨ_4-n-m（ｎ＝１、２；ｍ＝０、１、２；ｎ＋ｍ≦３）；及び（Ｒ³₂Ｎ−ＮＨ）_xＳｉＲ⁴_yＨ_4-x-y（ｘ＝１、２；ｙ＝０、１、２；ｘ＋ｙ≦３）によって表されるモノアルキルアミノシラン及びヒドラジノシランであり、式中、Ｒ^1-4が同じであるか又は異なり、アルキル、ビニル、アリル、フェニル、環状アルキル、フルオロアルキル、シリルアルキルからなる群より独立して選択される。 （もっと読む）

【課題】
従来のメタルゲート技術では、nMOSFET及びpMOSFETのゲート電極が異なる金属で形成さ
れ、製造プロセスが複雑化するという問題があった。本発明では、nMOSFETとpMOSFETで同
一のメタルゲート有し、集積化容易なCMOS半導体装置を提供する。
【解決手段】
nMOSFET、pMOSFETから形成される半導体装置において、nMOSFET、pMOSFETの前記金属ゲ
ート電極は、Ti、Zr、Hf、Ta及びLa等の希土類金属元素、もしくはこれら金属のボライド
、シリサイド、ジャーマナイド化合物のいずれか一つの同一の金属材料からなり、nMOSFE
T及びpMOSFETの前記絶縁膜の少なくとも金属電極側は異なる絶縁膜材料としたことを特徴
とする。 （もっと読む）

基板を用意する工程であって、この基板に形成される誘電体層と、この誘電体層に形成され金属含有ゲート電極層と、を有するゲートスタックを含む当該基板を用意する工程；プラズマ中でプロセスガスから低エネルギー励起ドーパント種を生成する工程；および、前記ゲートスタックにドーパントを取り込むため、前記ゲートスタックを前記励起ドーパント種に晒す工程；を含む、半導体装置の製造工程におけるゲートスタックを処理する方法。この方法は、ゲートスタックの仕事関数を調整するために利用することができる。
（もっと読む）

【課題】 ｎＦＥＴデバイス及びｐＦＥＴデバイスの両方に接触するための低減された抵抗率を有する半導体コンタクト構造体、及び、その形成方法を提供すること。
【解決手段】 半導体構造体及びその形成方法は、ｐ型デバイス領域（２０）及びｎ型デバイス領域（１０）を有する基板と、ｎ型デバイス領域（１０）への第１型シリサイド・コンタクト（３０）と、ｐ型デバイス領域（２０）への第２型シリサイド・コンタクト（３５）と、を含み、第1シリサイドはｎ型デバイス領域の伝導帯と実質的に合わせられた仕事関数を有し、第２シリサイドはｐ型デバイス領域の価電子帯と実質的に合わせられた仕事関数を有する。本発明はまた、シリサイド・コンタクト材料及びシリサイド・コンタクト加工条件がｐＦＥＴデバイス及びｎＦＥＴデバイに歪みに基づくデバイスの改善を与えるように選択された、半導体構造体及びその形成方法を提供する。 （もっと読む）

【課題】 ＣＭＯＳデバイスの自己形成金属シリサイド化ゲートを提供すること。
【解決手段】 シリサイドが自己形成され（すなわち、別個の金属／シリコン反応ステップを必要とせずに形成され）、シリコン材料のＣＭＰ又はエッチ・バックを必要としない、金属シリサイド・ゲートをＦＥＴデバイスに形成するためのプロセス。第１のシリコン材料層（３）（ポリシリコン又はアモルファス・シリコン）が、ゲート誘電体（２）の上に形成され、次いで、金属層（４）が第１のシリコン材料層（３）の上に形成され、金属層（４）の上に第２のシリコン材料層（５）が形成される。その後、ソース／ドレイン活性化アニールのような高温（７００℃より高い）処理ステップが実施され、このステップは、金属層（４）の金属を第１のシリコン材料層（１３）におけるシリコン材料と反応させることにより、ゲート誘電体（２）の上にシリサイド層（３０）を形成するのに有効である。第２の高温処理ステップ（ソース／ドレインのシリサイド化のような）を実施することができ、これは第２のシリコン材料層（５）におけるシリコン材料から第２のシリサイド層（５０）を形成するのに有効である。シリサイド層の厚さは、高温処理において、第１のシリコン材料層の実質的にすべて及び第２のシリコン材料層の少なくとも一部が、シリサイド材料で置き換えられるような厚さである。従って、完全シリサイド化ゲート構造体を生成することができる。 （もっと読む）

【課題】微細化・高速化可能な半導体装置に必要なＮｉシリサイド層を形成する際に、低抵抗層であるＮｉＳｉ層を安定して形成すると共にシリコン−シリサイド界面抵抗を低減する。
【解決手段】シリコン基板１００上にゲート電極１０３が形成されている。シリコン基板１００におけるゲート電極１０３の両側にソース・ドレイン領域となる不純物拡散層１０９が形成されている。不純物拡散層１０９上に積層シリサイド層１１４が形成されている。積層シリサイド層１１４は、界面層であるＨｆシリサイド層１１１と、表面層であるＮｉシリサイド層１１３とから構成されている。 （もっと読む）

【課題】簡単な工程でＮｉシリサイドを形成する。
【解決手段】基板上に半導体膜を形成し、前記基板を加熱しながら前記半導体膜上にＮｉ膜を成膜することにより、前記半導体膜にＮｉシリサイドを形成することを特徴とする。また基板上に半導体膜を形成し、前記基板を４５０℃以上に加熱しながら前記半導体膜上にＮｉ膜を成膜することにより、前記半導体膜にＮｉシリサイドを形成することを特徴とする。また基板上に半導体膜を形成し、前記基板を４５０℃以上に加熱しながら前記半導体膜上にＮｉ膜を１０ｎｍ以上成膜することにより、前記半導体膜にＮｉシリサイドを形成することを特徴とする。 （もっと読む）

【課題】 非晶質化のためのイオン注入の際に影のできやすい溝やテーパ状シリコン突出体の表面を均一に非晶質化する方法を提供することを主要な目的とする。
【解決手段】 シリサイド前の非晶質化イオン１０７の注入の角度（チルト角θ、ツイスト角）に制限を設け、非晶質化のためのイオン注入の際に影のできやすい溝４０２の表面を均一に非晶質化する。その後シリサイド化することにより、フィールド領域内のシリコン表面を使った局所配線を形成し、隣り合うトランジスタのソースまたはドレインを局所的に接続する。 （もっと読む）

【課題】トランジスタの特性に適応した仕事関数をもつデュアルメタルゲートを備え、トランジスタ特性や信頼性を向上させた半導体装置およびその製造方法を提供する。
【解決手段】半導体基板１上に、ゲート絶縁膜３および金属層４を形成する。ｎＭＯＳ領域あるいはｐＭＯＳ領域のいずれか、例えばｐＭＯＳ領域にバリアメタル層５を形成した後に、全面に導電層６として例えばポリシリコンを成膜する。ｎＭＯＳ領域およびｐＭＯＳ領域において、ゲート電極形状に加工した後に、熱処理を行う。これにより、ｎＭＯＳ領域では、金属層４と導電層６の合金層７からなる第２ゲート電極Ｇ２が形成される。ｐＭＯＳ領域では、バリアメタル層５により金属層４と導電層６との反応が抑制され、積層膜からなる第１ゲート電極Ｇ１となる。 （もっと読む）

【課題】Ｃｕ配線中にＣｕとは異なる金属材料を均一に拡散させたＣｕ合金配線を形成することが可能な半導体装置の製造方法を提供する。
【解決手段】基板１１上の層間絶縁膜１７に設けられた接続孔１８に合金層を形成する半導体装置の製造方法であって、接続孔１８の内壁を覆う状態で、第１のＣｕ層２０ａを形成する第１工程と、第１のＣｕ層２０ａ上にＡｇ層２１を形成する第２工程と、Ａｇ層２１が設けられた状態の接続孔１８を第２のＣｕ層２０ｂで埋め込む第３工程と、熱処理による拡散により、ＣｕＡｇ合金からなるヴィアを形成する第４工程とを有することを特徴とする半導体装置の製造方法である。 （もっと読む）