【課題】ゲート電極構造が異なるＮｃｈ絶縁ゲート型電界効果トランジスタとＰｃｈ絶縁ゲート型電界効果トランジスタのゲート電極形状を安定化させる。
【解決手段】半導体装置５０には、Ｎｃｈ ＭＩＳＦＥＴとＰｃｈ ＦＭＩＳＦＥＴが半導体基板１上に設けられる。半導体基板１上に、Ｎｃｈ ＭＩＳＦＥＴのソースとドレインの間にオーバラップしてゲート絶縁膜７、ゲート電極膜８、及び絶縁膜１０が積層形成される。半導体基板１上に、Ｐｃｈ ＭＩＳＦＥＴのソースとドレインの間にオーバラップしてゲート絶縁膜７、ゲート電極膜９、及び絶縁膜１０が積層形成される。ゲート電極膜９はゲート電極膜８よりもゲート電極膜同時加工時での補正膜厚分だけ薄く形成されている。 （もっと読む）

【課題】しきい値電圧が低く、トランジスタ間でしきい値電圧のばらつきの無いトランジスタを含む半導体装置を提供する。
【解決手段】ｎチャネルトランジスタとｐチャネルトランジスタとを含む相補型の半導体装置において、ｎチャネルトランジスタは、ゲート絶縁膜と、ゲート絶縁膜上に形成された、第１金属（Ｍ１）とシリコン（Ｓｉ）からなる第１化合物層を含む第１メタルゲート電極を備え、ｐチャネルトランジスタは、ゲート絶縁膜と、ゲート絶縁膜上に形成された、第１金属（Ｍ１）と第２金属（Ｍ２）とシリコン（Ｓｉ）からなる第２化合物層を含む第２メタルゲート電極を備え、第１化合物層の組成が、組成式：Ｍ１Ｓｉ_ｘ（１≦ｘ）で表され、第２化合物層の組成が、組成式：Ｍ１Ｍ２Ｓｉ_ｙ（０＜ｙ≦０．５）で表される。 （もっと読む）

【課題】遅延時間を短縮し高速化が可能であり、Ｃｈｉｐ面積の縮小が可能なトレンチ型ＭＯＳＦＥＴ及びその製造方法を実現する。
【解決手段】本発明のトレンチ型ＭＯＳＦＥＴ１０は、Ｐ型の高ドープドレイン部１、Ｐ型の低ドープドレイン部２、Ｎ型のチャネルボディ部３、Ｐ型のソース拡散部４がこの順で積層され、トレンチゲート電極６が基板表面から低ドープドレイン部２に達するトレンチに形成される。ここで、トレンチゲート電極６から電位をとるためのゲート電極引き出し部７・１７が、トレンチゲート電極６と略直交してトレンチゲート電極６の長手方向に沿って複数配列されているので、トレンチゲート電極６により生じる寄生抵抗を分割することができる。したがって、遅延時間を短縮し高速化が可能であり、Ｃｈｉｐ面積の縮小が可能である。 （もっと読む）

【課題】Ｎ−ｃｈトランジスタとＰ−ｃｈトランジスタとの境界の寸法制御性に優れ、工程数の増加を最小限に抑制しながら、Ｎ−ｃｈトランジスタ及びＰ−ｃｈトランジスタのゲートパターンの高さが可能な限り揃った構造を実現する。
【解決手段】基板上のＨｉｇｈ−ｋ膜よりなる絶縁膜上にポリシリコンを形成する。該ポリシリコン膜をエッチングする際にハロゲン系ガスを用いた低バイアス処理を施すことにより、下地のＨｉｇｈ−ｋ膜の膜質を改善しながら、Ｎ−ｃｈトランジスタ及びＰ−ｃｈトランジスタに独立した仕事関数を持つ金属電極を形成する。 （もっと読む）

【課題】MOSFET等のデバイスのための高誘電率膜の製造方法を提供する。
【解決手段】Si基板101上のSiO₂膜（又はSiON膜）102上にHf金属膜103をスパッタし、それを熱酸化処理してHfSiO膜104を形成する。その上にTi金属膜105をスパッタし、それを熱酸化処理して、TiO₂膜106を形成する。TiO_２膜106上に、TiN金属膜107を堆積させる。これら一連の処理は、大気に晒すことなく真空中で一貫して行われる。形成されたTiN/TiO₂/HfSiO/SiO₂/Si構造は、EOT<1.0nm, 低リーク電流, ヒステリシス<20mVを満たしている。 （もっと読む）

シリサイド形成金属を含むインクを用いて、コンタクト形成方法、そのコンタクト及び局所相互接続を含むダイオード及び／又はトランジスタ等の電気デバイスとその形成方法に関する。コンタクト形成方法は、露出したシリコン表面上にシリサイド形成金属インクを堆積させるステップと、インクを乾燥させ、シリサイド形成金属前駆体を形成するステップと、シリサイド形成金属前駆体及びシリコン表面を加熱して、金属スイサイドコンタクトを形成するステップとを含む。任意選択的に、露出したシリコン表面に隣接する誘電体層上に、金属前駆体インクを選択的に堆積させて、金属含有相互接続を形成できる。更に、１つ又は複数のバルク導電性金属を、残りの金属前駆体インク及び／又は誘電体層上に堆積させてもよい。かかる印刷したコンタクト及び／又は局所相互接続を用いて、ダイオード及びトランジスタ等を作製できる。 （もっと読む）

【課題】低電圧動作のトランジスタ群と高耐圧（高電圧動作）のトランジスタ群とを同一半導体基板に形成して、高耐圧のトランジスタ群のゲート電極の低抵抗化を可能にする。
【解決手段】半導体基板１１に、第１トランジスタ群と、第１トランジスタ群の動作電圧よりも低い動作電圧の第２トランジスタ群とを備え、第１トランジスタ群は、半導体基板１１上に第１ゲート絶縁膜１３を介して形成された第１ゲート電極１５と、この第１ゲート電極１５上に形成されたシリサイド層４０とを有し、第２トランジスタ群は、半導体基板１１上の絶縁膜（ライナー膜３６、第１層間絶縁膜３８）に形成したゲート形成溝４２に第２ゲート絶縁膜４３を介して形成された第２ゲート電極４７、４８を有し、第１トランジスタ群の第１ゲート電極１５上のシリサイド層４０を被覆する保護膜４１が形成されていることを特徴とする。 （もっと読む）

【課題】金属アミド、ケイ素前駆体及び窒素源ガスガスを前駆体として用いてプラズマ雰囲気下で循環式膜被着によって金属ケイ素窒化物膜を形成するための方法を提供する。
【解決手段】金属アミド前駆体をパルス送りする工程、未反応金属アミドをパージ除去する工程、プラズマ雰囲気下で反応チャンバ内に窒素源ガスを導入する工程、未反応窒素源ガスをパージ除去する工程、ケイ素前駆体をパルス送りする工程、未反応ケイ素前駆体をパージ除去する工程、プラズマ雰囲気下で反応チャンバ内に窒素源ガスを導入する工程、及び未反応窒素源ガスをパージ除去する工程を含む被着方法。 （もっと読む）

【課題】対称フラットバンド電圧、同一ゲート電極材料かつ高誘電率誘電体層を有するＣＭＩＳＦＥＴを提供する。
【解決手段】ｎＭＩＳＦＥＴは、半導体基板１０の表面上に配置された第１ゲート絶縁膜１６と、第１ゲート絶縁膜１６上に配置されたＭ１xＭ２yＯ（Ｍ１＝Ｙ,Ｌａ,Ｃｅ,Ｐｒ,Ｎｄ,Ｓｍ,Ｇｄ,Ｔｂ,Ｄｙ,Ｈｏ,Ｅｒ,Ｔｍ,ＹｂまたはＬｕ，Ｍ２＝Ｈｆ，Ｚｒ，Ｔａ，ｘ／（ｘ＋ｙ）＞０．１２）で表される組成比を有する第１金属酸化物層２０と、第２金属酸化物層２４と、第２金属酸化物層２４上に配置された第１導電層２８とを備え、ｐＭＩＳＦＥＴは、半導体基板１０表面上に配置された第２ゲート絶縁膜１８と、第２ゲート絶縁膜１８上に配置されたＭ３_zＭ４_wＯ（Ｍ３＝Ａｌ，Ｍ４＝Ｈｆ，Ｚｒ，Ｔａ，ｚ／（ｚ＋ｗ）＞０．１４）で表される組成比を有する第３金属酸化物層２２と、第４金属酸化物層２６と、第４金属酸化物層２６上に配置された第２導電層３０とを備える半導体装置およびその製法。 （もっと読む）

【課題】イオン注入される不純物濃度以上に不純物濃度を増大させた高濃度不純物層を有し、この高濃度不純物装置とシリサイド電極とにおける接触電気抵抗を低減したソース・ドレインを有するＣＭＯＳ電界効果トランジスタ及びその製造方法を提供する。
【解決手段】ｎ型ＭＯＳ電界効果トランジスタ１０とｐ型ＭＯＳ電界効果トランジスタ２０とを備え、そのソース・ドレイン１３、１４で、シリサイド電極１３２、１４２の下に、急峻な濃度勾配を有する２層の高濃度不純物層１３３、１３４、１４３、１４４を有するＣＭＯＳ電界効果トランジスタ１を提供する。 （もっと読む）

【課題】ダマシンゲートプロセスを用いて特性の高いＭＯＳトランジスタを形成半導体装置及びその製造方法を提供する。
【解決手段】チャネル形成領域を有する半導体基板１０上に形成された絶縁膜Ｉにゲート電極用溝Ａが形成され、ゲート電極用溝の底部にゲート絶縁膜２１が形成され、ゲート絶縁膜の上層においてゲート電極用溝に埋め込まれてゲート電極２２が形成され、絶縁膜の一部としてゲート電極用溝の側壁を構成し、酸化シリコンまたはホウ素含有窒化シリコンからなるオフセットスペーサ１５が形成され、さらに絶縁膜の一部としてゲート電極から遠い側のオフセットスペーサの両側部にサイドウォールスペーサ１７ａが形成され、オフセットスペーサ及びサイドウォールスペーサの下部における半導体基板においてエクステンション領域１６を有するソース・ドレイン領域１８が形成されている構成とする。 （もっと読む）

【課題】微細化プロセスにおいても、また、Ｎｃｈトランジスタ及びＰｃｈトランジスタの両方を持つデバイスにおいても、欠陥等を発生させることなく、トランジスタのチャネル領域に対する応力制御を行うことを可能にする。
【解決手段】Ｎｃｈトランジスタの第１のゲート電極１０７及びＰｃｈトランジスタの第２のゲート電極１０８のそれぞれの構成材料として、互いに応力の大きさが異なる材料を用いている。 （もっと読む）

【課題】複数のフィンと、これらフィン側面の半導体層を有しつつ、隣接する他の素子への接触を防止しうる半導体装置を提供する。
【解決手段】本発明の実施の形態による半導体装置１は、半導体基板２と、半導体基板２上に所定の間隔を置いて互いに略平行に配置された複数のフィン３ａ、３ｂ、３ｃと、複数のフィン３ａ、３ｂ、３ｃの各々の両側面をゲート絶縁膜７を介して挟むように形成されたゲート電極４と、複数のフィン３ａ、３ｂ、３ｃの少なくとも一部の側面上に形成される半導体層としてのエピタキシャル層９と、を有し、エピタキシャル層９は、複数のフィン３ａ、３ｂ、３ｃのうちの両端に位置する２つのフィン３ａ、３ｃの外側側面上に位置する領域における厚さが、前記外側側面の反対側の側面上に位置する領域における厚さよりも小さい。 （もっと読む）

【課題】シリサイド層上に抵抗値の上昇が抑制されたコンタクトを備え、高い信頼性を有する半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、半導体基板１０と、半導体基板１０内に形成された活性領域５０と、活性領域５０の上面に形成されたシリサイド層４５と、半導体基板１０およびシリサイド層４５の上に形成された第１の層間絶縁膜１５と、シリサイド層４５上に形成され、第１の層間絶縁膜１５を貫通するコンタクトプラグ６０とを備えている。コンタクトプラグ１個当たりのシリサイド層４５の面積は、コンタクトプラグの面積以上、且つ、１００μｍ^２以下である。 （もっと読む）

【課題】結晶の面方位が制御された結晶性半導体膜を用いることで、均一なシリサイド膜を作製する方法及び、該シリサイド膜を用いた絶縁基板に形成された電気的特性のばらつきの小さい薄膜トランジスタの作製方法に関する。
【解決手段】キャップ膜を有する半導体膜を所定の条件でレーザ結晶化することにより結晶の面方位が一方向に制御された大粒径結晶からなる結晶性半導体膜を形成し、その結晶性半導体膜をシリサイドに用いることで、均一なシリサイド膜を形成することができる。 （もっと読む）

【課題】ダマシンゲートプロセスを用いて抵抗素子を形成する場合、精度のよい抵抗素子を形成すされた半導体装置意およびその製造方法を提供する。
【解決手段】基板１０に絶縁膜１５が形成され、絶縁膜１５に抵抗素子用溝１５ｂが形成され、抵抗素子用溝１５ｂ内において抵抗素子用溝１５ｂの全ての側壁面から少なくとも所定の距離Ａ離間して抵抗素子１７ｂが形成されている構成とする。 （もっと読む）

【課題】トランジスタのチャネル部に印加される応力を増加させて、電流増加効果を高めることを可能とする。
【解決手段】ダミーゲートを除去することで形成された溝３９、５９を有して半導体基板１１上に形成された側壁絶縁膜３３、５３と、前記溝３９、５９内にゲート絶縁膜４１を介して形成されたゲート電極４３、６３と、前記側壁絶縁膜３３、５３上から前記半導体基板１１上にかけてそれぞれに形成された第１、第２応力印加膜２１、２２と、前記ゲート電極４３、６３の両側に前記半導体基板１１に形成されたソース・ドレイン領域３５、３６、５５、５６とを有し、前記応力印加膜２１、２２は前記第１溝３９、第２溝５９が形成される前に成膜されていることを特徴とする。 （もっと読む）

【課題】従来のＣＭＩＳデバイスにおいては、価電子帯端近くの高い仕事関数を有する金属は、還元雰囲気アニール後に実効仕事関数が低下する。
【解決手段】半導体装置は、ソースとドレイン間のＮ型半導体層上に形成された金属元素を含むゲート絶縁膜と、ゲート絶縁膜上に形成され、膜厚が３ｎｍ以下であるカーボン層と、カーボン層上に形成されたゲート電極とを有し、ゲート電極／ゲート絶縁膜界面へのカーボン層による仕事関数の上昇効果により、還元雰囲気アニール耐性のない価電子帯端近くの高い仕事関数を有する金属を用いずとも、ＰＭＩＳＦＥＴに必要な実効仕事関数を得ることができ、低い閾値電圧を実現する。 （もっと読む）

【課題】フルシリサイドゲート電極を有し、電気特性に優れたＣＭＯＳデバイスを容易に製造することが可能な半導体装置の製造方法を得る。
【解決手段】半導体基板における第１の導電型の領域上の高誘電率ゲート絶縁膜上に第１のポリシリコンゲート電極を、第２の導電型の領域上の高誘電率ゲート絶縁膜上に第２のポリシリコンゲート電極を形成する工程と、シリサイド化反応を抑制するシリサイド化反応抑制金属の元素を第２のポリシリコンゲート電極には注入せずに第１のポリシリコンゲート電極に注入する工程と、シリサイド化反応抑制金属の元素の注入後に、シリサイド化する金属の膜を少なくとも第１および第２のポリシリコンゲート電極上に形成する工程と、金属の膜を形成した半導体基板を熱処理して第１および第２のポリシリコンゲート電極をシリサイド化させてそれぞれをフルシリサイド電極とする熱処理工程と、を含む。 （もっと読む）

【課題】貴金属を含む合金を用いて金属シリサイドを形成する工程において、新たな製造設備の導入や運用コストの増加をもたらすことなく、貴金属の残渣を生じることなく、未反応のまま残存している合金を除去しうる半導体装置の製造方法を提供する。
【解決手段】シリコンが部分的に露出した領域を含む半導体基板上に、Ｎｉ等の金属と貴金属との合金よりなる金属合金膜を形成する工程と、熱処理により、前記露出した領域のシリコンと金属合金膜とを選択的に反応させ、Ｎｉ等の金属及び貴金属を含む金属シリサイド膜を前記露出した領域上に形成する工程と、未反応のまま残存している金属合金膜を、Ｎｉ等の金属よりもイオン化傾向の高い遷移金属を溶解した、過酸化水素を含有する溶液を用いて除去する工程とを有する。 （もっと読む）