【課題】電圧−電流特性を改善した整流素子を用いたメモリセルを有する不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、第１の配線と、前記第１の配線に交差する第２の配線と、前記第１及び第２の配線に設けられ、抵抗状態の変化に応じてデータを記憶するメモリ素子及び非オーミック素子を直列接続してなるメモリセルとを備え、前記非オーミック素子は、メタル層と、前記メタル層に接合された真性半導体層と、前記真性半導体層に接合された第１の不純物を含む不純物半導体層とを有することを特徴とする。 （もっと読む）

【課題】垂直に形成されたナノワイヤを構成要素として備える半導体素子の寄生容量増加を抑制し、動作速度時定数が改善される半導体素子を提供する。
【解決手段】導電性基板１０１の主平面と電極１０９間の層間絶縁膜を膜厚調整層１０２と保護絶縁層１０３の２層化することにより、膜密着性の乏しい低誘電率膜１０２と電極１０９を保護絶縁層１０３で隔てることによってはがれを抑制しながら、主平面１０１と電極１０９間を電気的に接続するナノワイヤ１０７と、導電性基板１０１と電極１０９の間の寄生容量を低減する。 （もっと読む）

【課題】従来技術よりも小さい熱エネルギーで、ＳｉＣ基板上に低抵抗のオーミック電極を形成することができ、熱処理における半導体装置の素子部の損傷および特性の劣化を防止することができる熱処理方法および熱処理装置、ならびに前記熱処理方法を用いた半導体装置の製造方法を提供する。
【解決手段】熱処理装置１の電源部２１によって、複数のパルスを含むパルス列で構成される複数パルス電流を発生させ、導線２２および電流端子部２３を介して、ＳｉＣ基板１１上の電極金属膜１２に供給する。これによって電極金属膜１２にジュール熱を発生させ、発生したジュール熱によって電極金属膜１２を加熱する。 （もっと読む）

【課題】オフ領域におけるゲート電圧−ドレイン電流特性（Ｖｇ−Ｉｄ特性）の劣化を抑制した薄膜トランジスタを備えたトランジスタ基板及びその製造方法を提供する。
【解決手段】薄膜トランジスタＴＦＴに設けられるチャネル保護層１５の下層に形成された半導体層１４のうち、ソース、ドレイン電極１７間に側壁部が露出する領域（及びその近傍領域）が、酸素プラズマ処理により酸化処理されている。これにより、当該領域に酸化膜２０が形成され、非導体化又は高抵抗化する。 （もっと読む）

【課題】メタルゲート電極内に基板面に対して平行な金属とシリコンなどとの境界又はシリサイドとシリコンなどとの境界を含むメタルゲート電極において、トランジスタの接続抵抗が小さく、高速動作時のトランジスタの遅延又はトランジスタ特性のばらつきなどの特性劣化の懸念がなく、且つ、低コストな構造を有する半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１０１上に、ゲート絶縁膜１０５と、ｐＭＩＳ用金属材料１０９又はｎＭＩＳ用金属材料１１１と、ゲート電極材料１１２と、ゲート側壁メタル層１２２とを備えている。 （もっと読む）

【課題】金属シリサイド膜と銅コンタクトプラグ本体との間の拡散バリア層として、薄膜の酸化マンガンで構成された拡散バリア層を用いてはいるものの、金属シリサイド膜への銅原子の拡散、侵入を確実に抑止することができるようにする。
【解決手段】本発明のコンタクトプラグ１０は、半導体装置の絶縁膜４に設けられたコンタクトホール５に形成され、コンタクトホール５の底部に形成された金属シリサイド膜３と、コンタクトホール５内で金属シリサイド膜３上に形成され、非晶質でシリコンを含む第１の酸化マンガン膜６ａと、その第１の酸化マンガン膜６ａ上に形成され、微結晶を含む非晶質の第２の酸化マンガン膜６ｂと、その第２の酸化マンガン膜６ｂ上に、コンタクトホール５を埋め込むように形成された銅プラグ層７と、を備えることを特徴としている。 （もっと読む）

【課題】 チャネル部に対して効果的に応力を印加することが可能で、これによりキャリア移動度の向上を図ることが可能で高機能化が達成された半導体装置を提供する。
【解決手段】 半導体基板３の表面を掘り下げた凹部３ａ内にゲート絶縁膜５を介して設けられたゲート電極７と、ゲート電極７の両脇における半導体基板３の表面側に設けられたソース／ドレイン拡散層１１と、ソース／ドレイン拡散層１１の表面を覆う状態で半導体基板３の表面よりも深く設けられたシリサイド膜（応力印加層）１３とを備えた半導体装置１-1である。半導体基板３の表面に対するチャネル部ｃｈの深さ位置ｄ２は、シリサイド膜（応力印加層）１３の深さｄ１位置よりも浅い。 （もっと読む）

III-V族半導体装置における導電性の改善について示した。第1の改良は、チャネル層とは幅の異なるバリア層を有することである。第2の改良は、金属／Si、Ge、またはシリコン-ゲルマニウム／III-Vスタックの熱処理により、Siおよび／またはゲルマニウムドープIII-V層に、金属-シリコン、金属-ゲルマニウム、または金属-シリコンゲルマニウム層を形成することである。次に、金属層が除去され、金属-シリコン、金属-ゲルマニウム、または金属シリコンゲルマニウム層上に、ソース／ドレイン電極が形成される。第3の改良は、III-Vチャネル層上に、IV族元素および／またはVI族元素の層を形成し、熱処理し、III-Vチャネル層に、IV族および／またはVI族化学種をドープすることである。第4の改良は、III-V装置のアクセス領域に形成された、パッシベーション層および／またはダイポール層である。
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【課題】配線として用いられる金属シリサイド層の断線の発生を抑えつつ、微細化を可能にする半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、半導体基板と、半導体基板のタップ領域４０、トランジスタ領域３６、及びシリサイド配線領域３８に形成された活性領域と、シリサイド配線領域３８上からトランジスタ領域３６上に亘って形成されたゲート電極２１と、活性領域上に設けられた金属シリサイド層４４ａとを備えている。シリサイド配線領域３８の少なくとも一部上におけるゲート電極２１と金属シリサイド層４４ａとの距離は、トランジスタ領域３６上におけるゲート電極と金属シリサイド層４４ａとの距離よりも小さい。 （もっと読む）

【課題】カーボン膜の除去が必要とならず、かつ、十分にコンタクト抵抗を低抵抗化できるようにする。
【解決手段】オーミック電極５を形成するための金属層１５の形成前にレーザ光の吸収効果の高いカーボン層１４を形成しておき、その上に金属層１５を形成してからレーザアニールを行うようにしている。これにより、金属層１５を構成する金属がカーボン層１４を構成する炭素（Ｃ）やｎ⁺型基板１を構成するシリコン（Ｓｉ）または炭素と反応してオーミック電極５が形成されるため、カーボン層１４を除去する必要がない。また、レーザアニール時にカーボン層１４を用いているため、レーザ光の吸収率を高くすることができ、オーミック電極５のコンタクト抵抗の低抵抗化を十分に行うことが可能となる。したがって、カーボン膜１４の除去が必要とならず、かつ、十分にコンタクト抵抗を低抵抗化することが可能となる。 （もっと読む）

【課題】より高い耐熱性を有するシリサイド層を備えた半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置１００の製造方法は、半導体基板２上にゲート絶縁膜４を介してゲート電極５を形成する工程と、半導体基板２上のゲート電極５の両側に、Ｇｅ含有領域８を形成する工程と、半導体基板２およびＧｅ含有領域８のゲート電極５の両側の領域中に、ソース・ドレイン領域９を形成する工程と、Ｇｅ含有領域８上に、濃度５原子％以上のＰｄを含む金属シリサイドからなるシリサイド層１１を形成する工程と、シリサイド層１１を形成した後、半導体基板２に６５０〜７５０℃の熱処理を施す工程と、を含む。 （もっと読む）

【課題】配線の設計自由度が高く、ゲート電極及びソース／ドレイン領域に接続されるコンタクト部の形成に問題が生じ難く、微細化プロセスに適した半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、（ａ）基体２１上にゲート電極３１を形成し、基体にソース／ドレイン領域３７及びチャネル形成領域３５を形成し、ソース／ドレイン領域３７上にゲート電極３１の頂面と同一平面内に頂面を有する第１層間絶縁層４１を形成した後、（ｂ）第１層間絶縁層４１に溝状の第１コンタクト部４３を形成し、（ｃ）全面に第２層間絶縁層５１を形成した後、（ｄ）第１コンタクト部４３の上の第２層間絶縁層５１の部分に孔状の第２コンタクト部５３を形成し、その後、（ｅ）第２層間絶縁層５１上に、第２コンタクト部５３と接続された配線６１を形成する各工程から成る。 （もっと読む）

【課題】１０ＧＨｚ程度以上のクロック周波数での動作が可能な高速半導体装置の提供。
【解決手段】ｎ−ＭＯＳＦＥＴ１００ｎ、ｐ−ＭＯＳＦＥＴ１００ｐを有し、ｎ−ＭＯＳＦＥＴのチャンネルを形成する第１の領域の表面が（１００）面から±１０°以内の面または（１１０）面から±１０°以内の面のを有し、ｐ−ＭＯＳＦＥＴのチャンネルを形成する第２の領域の表面が（（１１０）面から±１０°以内の面または（１００）面から±１０°以内の面のを有し、第１及び第２の領域の各々から各々の両端の前記ソース電極、ドレイン電極の各々までの抵抗を４Ω・μｍ以下とし、かつ第１の領域と第１のゲート絶縁層との界面及び第２の領域と第２のゲート絶縁層との界面を、各領域のソースからドレインに向かう方向での長さ２ｎｍにおけるピーク・トゥ・バレイが０．３ｎｍ以下であるような平坦度とした半導体装置。 （もっと読む）

【課題】チャネル領域に印加される応力分布のピークとソース領域近傍に発生する電位分布のピークの位置を最適化することで、キャリア速度を向上させて飽和電流特性を向上させることを可能にする。
【解決手段】半導体基板１１に形成されたチャネル領域１２と、前記チャネル領域１２の一方側に形成されたソース領域１９と、前記チャネル領域１２の他方側に形成されたドレイン領域２０と、前記チャネル領域１２上にゲート絶縁膜１３を介して形成されたゲート電極１４と、前記チャネル領域１２に応力を印加する第１、第２応力導入層２１、２３を有し、前記チャネル領域１２と前記ソース領域１９とのｐｎ接合境界と、前記チャネル領域１２と前記ドレイン領域２０とのｐｎ接合境界の間に、前記ソース領域１９側の応力分布のピークと前記ドレイン領域２０側の応力分布のピークが位置する。 （もっと読む）

【課題】メタルゲート電極を有するｐチャネル型電界効果トランジスタにおいて、所望するしきい値電圧を安定して得ることのできる技術を提供する。
【解決手段】半導体基板１上に形成されたＨｆＳｉＯＮ膜からなるゲート絶縁膜５ｈ上に、Ｍｅ−Ｏ−Ａｌ−Ｏ−Ｍｅ結合を含むＭｅ_１−ｘＡｌ_ｘＯ_ｙ（０．２≦ｘ≦０．７５、０．２≦ｙ≦１．５）組成の導電性膜を一部に有するメタルゲート電極６、またはＭｅ−Ｏ−Ａｌ−Ｎ−Ｍｅ結合を含むＭｅ_１−ｘＡｌ_ｘＮ_１−ｚＯ_ｚ（０．２≦ｘ≦０．７５、０．１≦ｚ≦０．９）組成の導電性膜を一部に有するメタルゲート電極６を形成する。 （もっと読む）

【課題】ハーフピッチサイズが３２ｎｍ以下のＣＭＩＳデバイスを有する半導体装置において、ｎチャネル型電界効果トランジスタおよびｐチャネル型電界効果トランジスタのそれぞれの閾値電圧を適切に設定することのできる技術を提供する。
【解決手段】ｐＭＩＳ形成領域に、主としてＡｌが拡散した高誘電体膜５ｈ（例えばＨｆＯ_２膜）により構成されるゲート絶縁膜５ならびに下層メタルゲート電極６Ｄと上層メタルゲート電極６Ｕとの積層膜からなるメタルゲート電極６を有するｐＭＩＳ１００ｐを形成し、ｎＭＩＳ形成領域に、主としてＬａ（ランタン）が拡散した高誘電体膜５ｈ（例えばＨｆＯ_２膜）により構成されるゲート絶縁膜１１ならびに上層メタルゲート電極６Ｕからなるメタルゲート電極１２を有するｎＭＩＳ１００ｎを形成する。 （もっと読む）

【課題】 トランジスタのスイッチング速度低下を防止することが可能な半導体装置の製造方法を提供する。
【解決手段】 本発明では、半導体基板１００上にゲート絶縁膜１０４を形成する工程と、ゲート絶縁膜１０４上に金属膜１０７を形成する工程と、金属膜１０７上に金属シリコン化合物膜１０８を連続して堆積する工程と、金属シリコン化合物膜１０８上にシリコン膜１１０を形成する工程と、金属膜１０７、金属シリコン化合物膜１０８及びシリコン膜１１０を加工する工程と、を備える。 （もっと読む）

【課題】低電圧動作のトランジスタ群と高耐圧（高電圧動作）のトランジスタ群とを同一半導体基板に形成して、高耐圧のトランジスタ群のゲート電極の低抵抗化を可能にする。
【解決手段】半導体基板１１に、第１トランジスタ群と、第１トランジスタ群の動作電圧よりも低い動作電圧の第２トランジスタ群とを備え、第１トランジスタ群は、半導体基板１１上に第１ゲート絶縁膜１３を介して形成された第１ゲート電極１５と、この第１ゲート電極１５上に形成されたシリサイド層４０とを有し、第２トランジスタ群は、半導体基板１１上の絶縁膜（ライナー膜３６、第１層間絶縁膜３８）に形成したゲート形成溝４２に第２ゲート絶縁膜４３を介して形成された第２ゲート電極４７、４８を有し、第１トランジスタ群の第１ゲート電極１５上のシリサイド層４０を被覆する保護膜４１が形成されていることを特徴とする。 （もっと読む）

【課題】微細化に対応可能であり、不純物拡散領域上に形成したコンタクトプラグが近傍の導電材料とショートすることを防止する配線構造を有する半導体装置を提供する。
【解決手段】半導体基板内の不純物拡散領域２２上に選択エピタキシャル成長法により、第１の層１６ａを形成する工程と、第１の層１６ａ上に、選択エピタキシャル成長法により第２の層１８を形成する工程と、第２の層１８上に導電材料を充填することにより、コンタクトプラグ２１を形成する工程と、を有する。 （もっと読む）

【課題】半導体装置の性能を向上させる。
【解決手段】半導体基板１に形成したｎチャネル型ＭＩＳＦＥＴＱｎのソース・ドレイン用のｎ^＋型半導体領域７ｂおよびゲート電極ＧＥ１上と、ｐチャネル型ＭＩＳＦＥＴＱｐのソース・ドレイン用のｐ^＋型半導体領域８ｂおよびゲート電極ＧＥ２上とに、ニッケル白金シリサイドからなる金属シリサイド層１３ｂをサリサイドプロセスで形成する。その後、半導体基板１全面上に引張応力膜ＴＳＬ１を形成してから、ｐチャネル型ＭＩＳＦＥＴＱｐ上の引張応力膜ＴＳＬ１をドライエッチングで除去し、半導体基板１全面上に圧縮応力膜ＣＳＬ１を形成してからｎチャネル型ＭＩＳＦＥＴＱｎ上の圧縮応力膜ＣＳＬ１をドライエッチングで除去する。金属シリサイド層１３ｂにおけるＰｔ濃度は、表面が最も高く、表面から深い位置になるほど低くなっている。 （もっと読む）