半導体装置の製造方法
【課題】ハーフピッチサイズが３２ｎｍ以下のＣＭＩＳデバイスを有する半導体装置において、ｎチャネル型電界効果トランジスタおよびｐチャネル型電界効果トランジスタのそれぞれの閾値電圧を適切に設定することのできる技術を提供する。
【解決手段】ｐＭＩＳ形成領域に、主としてＡｌが拡散した高誘電体膜５ｈ（例えばＨｆＯ２膜）により構成されるゲート絶縁膜５ならびに下層メタルゲート電極６Ｄと上層メタルゲート電極６Ｕとの積層膜からなるメタルゲート電極６を有するｐＭＩＳ１００ｐを形成し、ｎＭＩＳ形成領域に、主としてＬａ（ランタン）が拡散した高誘電体膜５ｈ（例えばＨｆＯ２膜）により構成されるゲート絶縁膜１１ならびに上層メタルゲート電極６Ｕからなるメタルゲート電極１２を有するｎＭＩＳ１００ｎを形成する。
【解決手段】ｐＭＩＳ形成領域に、主としてＡｌが拡散した高誘電体膜５ｈ（例えばＨｆＯ２膜）により構成されるゲート絶縁膜５ならびに下層メタルゲート電極６Ｄと上層メタルゲート電極６Ｕとの積層膜からなるメタルゲート電極６を有するｐＭＩＳ１００ｐを形成し、ｎＭＩＳ形成領域に、主としてＬａ（ランタン）が拡散した高誘電体膜５ｈ（例えばＨｆＯ２膜）により構成されるゲート絶縁膜１１ならびに上層メタルゲート電極６Ｕからなるメタルゲート電極１２を有するｎＭＩＳ１００ｎを形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、金属からなるゲート電極および高誘電体膜からなるゲート絶縁膜を有する電界効果トランジスタの製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
例えば特開２００７−１１００９１号公報（特許文献１）には、第１の厚さを有する第１ゲート電極を含むＰＭＯＳトランジスタと、第１の厚さよりも薄い第２の厚さを有する第２ゲート電極を含むＮＭＯＳトランジスタとを有し、第１ゲート電極および第２ゲート電極の厚さによってＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの仕事関数を設定する技術が開示されている。
【０００３】
また、特開２００７−２４３００９号公報（特許文献２）には、酸化ハフニウム膜よりなるゲート絶縁膜と、ゲート絶縁膜上に形成された酸化アルミニウム膜よりなる金属酸化物膜と、金属酸化物膜上に形成された窒化タンタル膜よりなるゲート電極とを含み、金属酸化物膜はゲート電極の仕事関数値をシフトする機能を有するｐチャネル型ＭＩＳＦＥＴが開示されている。
【０００４】
また、特開２００７−１９４００号公報（特許文献３）には、ＰＭＯＳトランジスタのゲート電極を第１金属層／多結晶シリコン層の積層構造とし、ＮＭＯＳトランジスタのゲート電極を第２金属層／多結晶シリコン層の積層構造とし、第２金属層の厚さを第１金属層の厚さよりも薄く形成して、それぞれの閾値を制御する技術が開示されている。
【０００５】
また、S. Kubicek et al.、International Electron Devices Meeting 2008 Technical Digest、２００７年、ｐ．４９−５２（非特許文献１）には、ゲート電極をＴａＣを主材料とするメタルにより構成し、ｎＭＯＳのゲート絶縁膜にＬａを含むＨｆを主材料とするｈｉｇｈ−ｋ絶縁膜を用い、ｐＭＯＳのゲート絶縁膜にＡｌを含むＨｆを主材料とするｈｉｇｈ−ｋ絶縁膜を用いたＣＭＯＳデバイスが記載されている。
【０００６】
また、H. Rusty Harris et al., 2007 Symposium on VLSI Technology Digest of Technical Papers、２００７年、ｐ．１５４−１５５（非特許文献２）には、ＮＭＯＳのゲート絶縁膜（ｈｉｇｈ−ｋ絶縁膜）およびメタルゲート電極と、ＰＭＯＳのゲート絶縁膜（ｈｉｇｈ−ｋ絶縁膜）およびメタルゲート電極とをそれぞれ異なる工程で形成し、さらにＰＭＯＳのチャネルをエピタキシャル成長法により形成したＳｉＧｅに設けたＣＭＯＳデバイスが記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−１１００９１号公報
【特許文献２】特開２００７−２４３００９号公報
【特許文献３】特開２００７−１９４００号公報
【非特許文献】
【０００８】
【非特許文献１】S. Kubicek et al.、International Electron Devices Meeting 2008 Technical Digest、２００７年、ｐ．４９−５２
【非特許文献２】H. Rusty Harris et al., 2007 Symposium on VLSI Technology Digest of Technical Papers、２００７年、ｐ．１５４−１５５
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ＳｏＣ（System on a Chip）において使用されるｈｐ（ハーフピッチサイズ）が３２ｎｍ以下のプレーナ型電界効果トランジスタでは、縮小比例法則に従って、平面寸法のみならず高さ方向の寸法も縮小する必要がある。しかしながら、ゲート絶縁膜を介してゲート電極とシリコン基板との間のリーク電流またはゲート電極とソース・ドレインとの間のリーク電流を抑制する必要があるため、ゲート絶縁膜の物理膜厚を薄くしすぎることはできない。また、多結晶シリコンからなるゲート電極を用いる場合は、典型的に観測されるゲート空乏化は酸化膜換算で０．３ｎｍ程度となるため、ｈｐ３２ｎｍのプレーナ型電界効果トランジスタで要求される等価酸化膜厚（誘電率を考慮してＳｉＯ２膜と等価な電気的膜厚に換算した膜厚）が１ｎｍ程度では、ゲート空乏化の影響が相対的に大きくなり、ゲート容量の向上に限界が生じる。
【００１０】
そこで、これらの問題を解決する手段として、例えばゲート絶縁膜に、一般的にＨｉｇｈ−ｋ絶縁膜と呼ばれ誘電率がＳｉＯ２よりも大きい絶縁材料を用い、ゲート電極に、多結晶Ｓｉに変えてメタルを用いる方法が検討されている。前者の方法により、１ｎｍの等価酸化膜厚を確保しつつ、物理膜厚が薄くなりすぎることを防ぐことができる。また、後者の方法により、ゲート空乏化を抑制することができる。
【００１１】
ところで、ゲート電極をメタルにより構成した場合、ゲート電極に用いるメタルの仕事関数が電界効果トランジスタの閾値電圧を決める大きな要因の一つとなる。使用するメタル材質の候補にはＴｉＮ、ＴｉＳｉＮ、ＴａＳｉＮ、ＴａＣ、Ｗ、またはＭｏ等の様々なメタル材質があり、それぞれのメタル材質は基本的には固有の仕事関数を有する。しかしながら、それぞれのメタル材質の仕事関数は成膜条件や成膜前後のプロセス条件にも大きく依存する（例えば前述の特許文献１参照）。言い換えれば、メタル材質の選定のみならず成膜条件や成膜前後のプロセス条件の設定は、閾値電圧を調整するための第１の手段となる。
【００１２】
しかしながら、ゲート電極を同一のメタルにより構成し、そしてその膜厚を変えるだけでは、ｎチャネル型電界効果トランジスタの閾値電圧およびｐチャネル型電界効果トランジスタの閾値電圧をバランス良く設定することが難しい。例えばＬＳＴＰ（Low Standby Power）用としてｎチャネル型電界効果トランジスタで＋０．４Ｖ、ｐチャネル型電界効果トランジスタで−０．４Ｖの閾値電圧を得ること、ＬＯＰ（Low Operation Power）用としてｎチャネル型電界効果トランジスタで＋０．３Ｖ、ｐチャネル型電界効果トランジスタで−０．３Ｖの閾値電圧を得ること、ＨＰ（High Performance）用としてｎチャネル型電界効果トランジスタで＋０．２Ｖ、ｐチャネル型電界効果トランジスタで−０．２Ｖの閾値電圧を得ることは難しい。
【００１３】
そこで、近年、Ｈｉｇｈ−ｋ絶縁膜の上側または下側に金属酸化物を成膜させて閾値電圧の低減を図ることが検討されている。例えばｐチャネル型電界効果トランジスタにおいてＨｉｇｈ−ｋ絶縁膜とメタルゲート電極との間に金属酸化物、例えばＡｌ２Ｏ３膜を挿入する技術が開示されている（例えば前述の特許文献２参照）。金属酸化物を挿入する技術は電界効果トランジスタの閾値電圧を調整するための第２の手段として検討されている。
【００１４】
さらに、一方の電界効果トランジスタの閾値電圧の低減だけでなく、閾値電圧の低減と設定とを目的に、ｎチャネル型電界効果トランジスタおよびｐチャネル型電界効果トランジスタのそれぞれに、材質の異なる金属酸化物を挿入する検討も行われている（例えば前述の非特許文献１、２参照）。
【００１５】
ところで、Ｈｉｇｈ−ｋ絶縁膜および金属酸化物を採用した場合、ｎチャネル型電界効果トランジスタおよびｐチャネル型電界効果トランジスタを製造するプロセスにおいては、工程が複雑で加工が難しく、そして工程数が多いという問題がある。例えば先にｐチャネル型電界効果トランジスタを製造する場合、Ｈｉｇｈ−ｋ絶縁膜の成膜、ｐチャネル型電界効果トランジスタ用の金属酸化物の成膜、ｎチャネル型電界効果トランジスタ領域のみのｐチャネル型電界効果トランジスタ用の金属酸化物の除去、ｎチャネル型電界効果トランジスタ用の金属酸化物の成膜、そしてｐチャネル型電界効果トランジスタ領域のみのｎチャネル型電界効果トランジスタ用の金属酸化物の除去という第１のプロセスフローが考えられる。しかし、この第１のプロセスフローでは、ｎチャネル型電界効果トランジスタ領域とｐチャネル型電界効果トランジスタ領域とを分けるために、２回のリソグラフィ・エッチング工程が必要となる。ｈｐ３２ｎｍ以下のプレーナ型電界効果トランジスタのように微細化が進むと、特にＳＲＡＭ（Static Random Access Memory）のようなｎチャネル型電界効果トランジスタのゲート電極とｐチャネル型電界効果トランジスタのゲート電極とが接近して、正確な重ね合わせが必要とされる領域では、ｎチャネル型電界効果トランジスタおよびｐチャネル型電界効果トランジスタのそれぞれのトランジスタ特性のばらつき増加が懸念される。ＳＲＡＭでは、面積が小さい程、ｎチャネル型電界効果トランジスタおよびｐチャネル型電界効果トランジスタのそれぞれのトランジスタ特性のばらつきが増加して正常なＳＲＡＭ動作が妨げられるリスクが増加する。そのため、正確な重ね合わせは微細化が進むほど重要性が増す。
【００１６】
そこで、例えば前述した第１のプロセスフローにおいて、ｎチャネル型電界効果トランジスタ用の金属酸化物を成膜した後、ｐチャネル型電界効果トランジスタ領域のみのｎチャネル型電界効果トランジスタ用の金属酸化物の除去を行わない第２のプロセスフローが提案されている。この第２のプロセスフローを採用することにより、ｎチャネル型電界効果トランジスタ領域とｐチャネル型電界効果トランジスタ領域とを分けるためのリソグラフィ・エッチンング工程を１回に留められて、重ね合わせの問題を低減することができる。
【００１７】
また、この第２のプロセスフローを採用することにより、以下の利点を得ることができる。（１）仕事関数または移動度を考慮して、ｎチャネル型電界効果トランジスタのメタルゲート電極の厚さとｐチャネル型電界効果トランジスタのメタルゲート電極の厚さとをそれぞれ決めることができるので、閾値電圧の最適な設定が可能となる。（２）ｎチャネル型電界効果トランジスタのＨｉｇｈ−ｋ絶縁膜とｐチャネル型電界効果トランジスタのＨｉｇｈ−ｋ絶縁膜とを互いに異なる金属酸化物で構成することができるので、それぞれについて閾値電圧の低減と最適な設定とが可能となる。（３）ｎチャネル型電界効果トランジスタ用の金属酸化物とｐチャネル型電界効果トランジスタ用の金属酸化物との作り分けを１回のリソグラフィ・エッチング工程で行うことにより重ね合わせずれが抑制できて、その結果としてトランジスタ特性のばらつきを低減することが可能となる。
【００１８】
しかし、この第２のプロセスフローでは、ｐチャネル型電界効果トランジスタ領域において、ｐチャネル型電界効果トランジスタ用の金属酸化物にｎチャネル型電界効果トランジスタ用の金属酸化物が接することになる。その結果、互いの効果を相殺してしまい、ｐチャネル型電界効果トランジスタの閾値電圧の低下の効果が小さくなることが考えられる。この問題は、ｐチャネル型電界効果トランジスタのＨｉｇｈ−ｋ絶縁膜にはｐチャネル型電界効果トランジスタ用の金属酸化物が接するように、また、ｎチャネル型電界効果トランジスタのＨｉｇｈ−ｋ絶縁膜にはｎチャネル型電界効果トランジスタ用の金属酸化物が接するようにすれば解決する。しかし、前述したように、このようにそれぞれを作り分けるためには２回のリソグラフィ・エッチング工程が必要となり、重ね合わせの問題が生じる。
【００１９】
本発明の目的は、ｈｐ３２ｎｍ以下のＣＭＩＳデバイスを有する半導体装置において、ｎチャネル型電界効果トランジスタおよびｐチャネル型電界効果トランジスタのそれぞれの閾値電圧を適切に設定することのできる技術を提供することにある。
【００２０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２１】
本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。
【００２２】
この実施の形態は、半導体基板の第１領域にｐチャネル型電界効果トランジスタを形成し、半導体基板の第２領域にｎチャネル型電界効果トランジスタを形成する半導体装置の製造方法である。半導体基板の主面上に、ＳｉＯ２よりも誘電率の高いＨｆＯ２膜、Ａｌ２Ｏ３膜、および第１厚さを有する第１ＴｉＮ膜を形成する。続いて、第２領域の第１ＴｉＮ膜およびＡｌ２Ｏ３膜を除去した後、半導体基板の主面上にＬａ２Ｏ３膜および第１厚さよりも薄い第２厚さを有する第２ＴｉＮ膜を形成する。続いて、半導体基板に熱処理を施して、第１領域のＨｆＯ２膜にＡｌを拡散させ、第２領域のＨｆＯ２膜にＬａを拡散させた後、半導体基板の主面上に多結晶Ｓｉ膜を形成する。続いて、第１領域の多結晶Ｓｉ膜、第２ＴｉＮ膜、第１ＴｉＮ膜、Ａｌ２Ｏ３膜、およびＡｌが拡散したＨｆＯ２膜からなる積層膜を加工して、ｐチャネル型電界効果トランジスタの多結晶Ｓｉ膜、第２ＴｉＮ膜、および第１ＴｉＮ膜からなるゲート電極ならびにＡｌ２Ｏ３膜、およびＡｌが拡散したＨｆＯ２膜からなるゲート絶縁膜を形成し、第２領域の多結晶Ｓｉ膜、第２ＴｉＮ膜、Ｌａ２Ｏ３膜、およびＬａが拡散したＨｆＯ２膜からなる積層膜を加工して、ｎチャネル型電界効果トランジスタの多結晶Ｓｉ膜および第２ＴｉＮ膜からなるゲート電極ならびにＬａ２Ｏ３膜、およびＬａが拡散したＨｆＯ２膜からなるゲート絶縁膜を形成する。
【００２３】
また、この実施の形態は、半導体基板の第１領域にｐチャネル型電界効果トランジスタを形成し、半導体基板の第２領域にｎチャネル型電界効果トランジスタを形成する半導体装置の製造方法である。半導体基板の主面上に、ＳｉＯ２よりも誘電率の高いＨｆＯ２膜、Ａｌ２Ｏ３膜、および第１厚さを有する第１ＴｉＮ膜を形成する。続いて、第２領域の第１ＴｉＮ膜およびＡｌ２Ｏ３膜を除去した後、半導体基板の主面上にＬａ２Ｏ３膜および第１厚さよりも薄い第２厚さを有する第２ＴｉＮ膜を形成する。続いて、Ｌａ２Ｏ３膜上に第１多結晶Ｓｉ膜を形成した後、第１領域の第１ＴｉＮ膜の上面が露出するまで、第１多結晶Ｓｉ膜を研削する。続いて、半導体基板の主面上に第２多結晶Ｓｉ膜を形成した後、半導体基板に熱処理を施して、第１領域のＨｆＯ２膜にＡｌを拡散させ、第２領域のＨｆＯ２膜にＬａを拡散させる。続いて、第１領域の第２多結晶Ｓｉ膜、第１ＴｉＮ膜、Ａｌ２Ｏ３膜、およびＡｌが拡散したＨｆＯ２膜からなる積層膜を加工して、ｐチャネル型電界効果トランジスタの第２多結晶Ｓｉ膜および第１ＴｉＮ膜からなるゲート電極ならびにＡｌ２Ｏ３膜、およびＡｌが拡散したＨｆＯ２膜からなるゲート絶縁膜を形成し、第２領域の第２多結晶Ｓｉ膜、第１多結晶Ｓｉ膜、第２ＴｉＮ膜、Ｌａ２Ｏ３膜、およびＬａが拡散したＨｆＯ２膜からなる積層膜を加工して、ｎチャネル型電界効果トランジスタの第２多結晶Ｓｉ膜、第１多結晶Ｓｉ膜、および第２ＴｉＮ膜からなるゲート電極ならびにＬａ２Ｏ３膜、およびＬａが拡散したＨｆＯ２膜からなるゲート絶縁膜を形成する。
【発明の効果】
【００２４】
本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。
【００２５】
ｈｐ３２ｎｍ以下のＣＭＩＳデバイスを有する半導体装置において、ｎチャネル型電界効果トランジスタおよびｐチャネル型電界効果トランジスタのそれぞれの閾値電圧を適切に設定することができる。
【図面の簡単な説明】
【００２６】
【図１】本発明の実施の形態１によるＣＭＩＳデバイスを示す要部断面図である。
【図２】本発明の実施の形態１によるＣＭＩＳデバイスの製造工程を示す要部断面図である。
【図３】図２に続くＣＭＩＳデバイスの製造工程中の図２と同じ箇所の要部断面図である。
【図４】図３に続くＣＭＩＳデバイスの製造工程中の図２と同じ箇所の要部断面図である。
【図５】図４に続くＣＭＩＳデバイスの製造工程中の図２と同じ箇所の要部断面図である。
【図６】図５に続くＣＭＩＳデバイスの製造工程中の図２と同じ箇所の要部断面図である。
【図７】図６に続くＣＭＩＳデバイスの製造工程中の図２と同じ箇所の要部断面図である。
【図８】図７に続くＣＭＩＳデバイスの製造工程中の図２と同じ箇所の要部断面図である。
【図９】図８に続くＣＭＩＳデバイスの製造工程中の図２と同じ箇所の要部断面図である。
【図１０】図９に続くＣＭＩＳデバイスの製造工程中の図２と同じ箇所の要部断面図である。
【図１１】図１０に続くＣＭＩＳデバイスの製造工程中の図２と同じ箇所の要部断面図である。
【図１２】図１１に続くＣＭＩＳデバイスの製造工程中の図２と同じ箇所の要部断面図である。
【図１３】図１２に続くＣＭＩＳデバイスの製造工程中の図２と同じ箇所の要部断面図である。
【図１４】本発明の実施の形態２によるＣＭＩＳデバイスを示す要部断面図である。
【図１５】本発明の実施の形態２によるＣＭＩＳデバイスの製造工程を示す要部断面図である。
【図１６】図１５に続くＣＭＩＳデバイスの製造工程中の図１５と同じ箇所の要部断面図である。
【図１７】図１６に続くＣＭＩＳデバイスの製造工程中の図１５と同じ箇所の要部断面図である。
【図１８】図１７に続くＣＭＩＳデバイスの製造工程中の図１５と同じ箇所の要部断面図である。
【図１９】図１８に続くＣＭＩＳデバイスの製造工程中の図１５と同じ箇所の要部断面図である。
【図２０】図１９に続くＣＭＩＳデバイスの製造工程中の図１５と同じ箇所の要部断面図である。
【発明を実施するための形態】
【００２７】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２８】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２９】
また、以下の実施の形態においては、電界効果トランジスタを代表するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｐチャネル型ＭＩＳＦＥＴをｐＭＩＳと略し、ｎチャネル型ＭＩＳＦＥＴをｎＭＩＳと略す。また、以下の実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。
【００３０】
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００３１】
（実施の形態１）
本実施の形態１によるＣＭＩＳ（Complementary Metal Insulator Semiconductor）デバイスを図１を用いて説明する。
【００３２】
半導体基板１の主面には、素子分離２が形成されている。素子分離２は、半導体基板１に形成される素子間の干渉を防止する機能を有し、例えば半導体基板１に溝を形成し、この溝に絶縁膜を埋め込むＳＴＩ（Shallow Trench Isolation）法によって形成される。この素子分離２によって分離された活性領域が、ｐＭＩＳ形成領域（第１領域）またはｎＭＩＳ形成領域（第２領域）となっている。
【００３３】
ｐＭＩＳ形成領域の半導体基板１の主面には半導体領域であるｎ型ウェル３が形成されており、ｎＭＩＳ形成領域の半導体基板１の主面には半導体領域であるｐ型ウェル４が形成されている。ｎ型ウェル３にはＰ（リン）またはＡｓ（砒素）などのｎ型不純物が導入されており、ｐ型ウェル４にはＢ（ホウ素）などのｐ型不純物が導入されている。
【００３４】
次に、ｐＭＩＳ形成領域に形成されているｐＭＩＳ１００ｐの構成について説明する。図１に示すように、ｐＭＩＳ形成領域の半導体基板１の主面に形成されたｎ型ウェル３上には、ゲート絶縁膜５が形成されている。
【００３５】
このゲート絶縁膜５は主として、例えばＳｉＯ２（酸化シリコン）よりも誘電率の高い高誘電体膜５ｈから形成されている。高誘電体膜５ｈとしては、例えばＨｆＯ２（酸化ハフニウム）膜、ＨｆＯＮ（ハフニウムオキシナイトライド）膜、ＨｆＳｉＯ（ハフニウムシリケート）膜、またはＨｆＳｉＯＮ（ハフニウムシリコンオキシナイトライド）膜のようなハフニウム系絶縁膜を使用する。高誘電体膜５ｈの上面には金属酸化膜（第１金属酸化膜）５ｍ１、例えばＡｌ２Ｏ３（酸化アルミニウム）膜が形成されており、金属酸化膜５ｍ１に含まれる金属（第１金属）、例えばＡｌ（アルミニウム）が高誘電体膜５ｈに拡散している。半導体基板１と高誘電体膜５ｈとの間には、酸化膜５ｓ、例えばＳｉＯ２膜が形成されている。
【００３６】
ゲート絶縁膜５上には、メタルゲート電極６が形成されている。メタルゲート電極６は、第１メタルゲート電極材料からなる下層メタルゲート電極６Ｄと第２メタルゲート電極材料からなる上層メタルゲート電極６Ｕとを積層した構造を有している。下層メタルゲート電極６Ｄおよび上層メタルゲート電極６Ｕは、例えばＴｉＮ（窒化チタン）膜により構成されるが、これに限定されるものではない。例えばＴａＮ膜、ＴａＳｉＮ膜、ＴｉＡｌＮ膜、ＨｆＮ膜、ＮｉｘＳｉ１−ｘ膜、ＰｔＳｉ膜、ＮｉｘＴａ１−ｘＳｉ膜、ＮｉｘＰｔ１−ｘＳｉ膜、ＨｆＳｉ膜、ＷＳｉ膜、ＩｒｘＳｉ１−ｘ膜、ＴａＧｅ膜、ＴａＣｘ膜、Ｍｏ膜、またはＷ膜のいずれかの膜により、メタルゲート電極６を構成してもよい。さらに、メタルゲート電極６上には、シリコンゲート電極７が形成されている。シリコンゲート電極７は、例えば１×１０２０ｃｍ−３程度の不純物が導入された多結晶Ｓｉ膜（シリコンゲート電極材料）により構成される。従って、ｐＭＩＳ１００ｐのゲート電極Ｇｐ１は、メタルゲート電極６とシリコンゲート電極７とを積層した構造を有している。
【００３７】
ゲート電極Ｇｐ１の両側の側壁には、例えば絶縁膜よりなるサイドウォール８が形成されている。このサイドウォール８直下の半導体基板１（ｎ型ウェル３）には、半導体領域であるｐ型拡張領域９が形成されており、ｐ型拡張領域９の外側にはｐ型拡散領域１０が形成されている。ｐ型拡張領域９およびｐ型拡散領域１０にはＢなどのｐ型不純物が導入されており、ｐ型拡散領域１０にはｐ型拡張領域９に比べて高濃度にｐ型不純物が導入されている。ｐ型拡張領域９およびｐ型拡散領域１０によって、ExtensionまたはＬＤＤ（Lightly Doped Drain）構造を有するｐＭＩＳ１００ｐのソース・ドレイン領域ＳＤが形成される。
【００３８】
続いて、ｎＭＩＳ形成領域に形成されているｎＭＩＳ１００ｎの構成について説明する。図１に示すように、ｎＭＩＳ形成領域の半導体基板１の主面に形成されたｐ型ウェル４上には、ゲート絶縁膜１１が形成されている。
【００３９】
このゲート絶縁膜１１は主として、例えばＳｉＯ２よりも誘電率の高い高誘電体膜５ｈから形成されている。高誘電体膜５ｈとしては、例えばＨｆＯ２膜、ＨｆＯＮ膜、ＨｆＳｉＯ膜、またはＨｆＳｉＯＮ膜のようなハフニウム系絶縁膜を使用する。高誘電体膜５ｈの上面には金属酸化膜（第２金属酸化膜）５ｍ２、例えばＬａ２Ｏ３（酸化ランタン）膜、Ｙ２Ｏ３（酸化イットリウム）膜、ＭｇＯ（酸化マグネシウム）膜、またはＳｃ２Ｏ３（酸化スカンジウム）膜が形成されており、金属酸化膜５ｍ２に含まれる金属（第２金属）、例えばＬａ（ランタン）、Ｙ（イットリウム）、Ｍｇ（マグネシウム）、またはＳｃ（スカンジウム）が高誘電体膜５ｈに拡散している。半導体基板１と高誘電体膜５ｈとの間には、酸化膜５ｓ、例えばＳｉＯ２膜が形成されている。
【００４０】
ゲート絶縁膜１１上には、メタルゲート電極１２が形成されている。このメタルゲート電極１２は、前述したｐＭＩＳ１００ｐのゲート電極Ｇｐ１の一部を構成するメタルゲート電極６の上層に位置する上層メタルゲート電極６Ｕと同じ電極材料（第２メタルゲート電極材料）により構成されている。さらに、メタルゲート電極１２上には、シリコンゲート電極１３が形成されている。このシリコンゲート電極１３は、前述したｐＭＩＳ１００ｐのゲート電極Ｇｐ１の他の一部を構成するシリコンゲート電極７と同じシリコンゲート電極材料により構成されている。従って、ｎＭＩＳ１００ｎのゲート電極Ｇｎ１は、メタルゲート電極１２とシリコンゲート電極１３とを積層した構造を有しているが、ｎＭＩＳ１００ｎのゲート電極Ｇｎ１の厚さは、ｐＭＩＳ１００ｐのゲート電極Ｇｐ１の厚さよりも、ｐＭＩＳ１００ｐのゲート電極Ｇｐ１の一部を構成するメタルゲート電極６の下層に位置する下層メタルゲート電極６Ｄの厚さ分薄くなる。
【００４１】
ゲート電極Ｇｎ１の両側の側壁には、例えば絶縁膜よりなるサイドウォール８が形成されている。このサイドウォール８直下の半導体基板１（ｐ型ウェル４）には、半導体領域であるｎ型拡張領域１４が形成されており、ｎ型拡張領域１４の外側にはｎ型拡散領域１５が形成されている。ｎ型拡張領域１４およびｎ型拡散領域１５にはＰまたはＡｓなどのｎ型不純物が導入されており、ｎ型拡散領域１５にはｎ型拡張領域１４に比べて高濃度にｎ型不純物が導入されている。ｎ型拡張領域１４およびｎ型拡散領域１５によって、ＬＤＤ構造を有するｎＭＩＳ１００ｎのソース・ドレイン領域ＳＤが形成される。
【００４２】
このように、ｐＭＩＳ１００ｐのゲート絶縁膜５をＡｌが拡散した高誘電体膜（例えばＨｆＯ２膜）５ｈで構成し、ｎＭＩＳ１００ｎのゲート絶縁膜１１をＬａ、Ｙ、Ｍｇ、またはＳｃが拡散した高誘電体膜（例えばＨｆＯ２膜）５ｈで構成すること、ならびにｐＭＩＳ１００ｐのゲート電極Ｇｐ１の一部を構成するメタルゲート電極６の厚さ（第１厚さ）とｎＭＩＳ１００ｎのゲート電極Ｇｎ１の一部を構成するメタルゲート電極１２の厚さ（第２厚さ）とを変えて（ｐＭＩＳ１００ｐのゲート電極Ｇｐ１の一部を構成するメタルゲート電極６の厚さをｎＭＩＳ１００ｎのゲート電極Ｇｎ１の一部を構成するメタルゲート電極１２の厚さよりも薄く形成する）、ｐＭＩＳ１００ｐおよびｎＭＩＳ１００ｎのそれぞれの仕事関数を制御することによって、ｐＭＩＳ１００ｐおよびｎＭＩＳ１００ｎのそれぞれの閾値電圧を適切な値に設定することができる。
【００４３】
次に、本実施の形態１によるＣＭＩＳデバイスの製造方法について図２〜図１３を用いて工程順に説明する。図２〜図１３はＣＭＩＳデバイスの要部断面図である。
【００４４】
まず、図２に示すように、例えば単結晶Ｓｉに、例えばＢなどのｐ型不純物を導入した半導体基板（この段階では半導体ウエハと称する平面略円形状の半導体の薄板）１を用意する。次に、半導体基板１の主面に素子分離２を形成する。素子分離２は、例えばＳｉＯ２からなり、ＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon）法などによって形成される。図２では、半導体基板１に形成された溝にＳｉＯ２膜を埋め込むＳＴＩ法によって形成された素子分離２を示している。この素子分離２によって活性領域が分離され、ｐＭＩＳ形成領域およびｎＭＩＳ形成領域が形成される。
【００４５】
次に、フォトリソグラフィ法およびイオン注入法を用いて、ｐＭＩＳ形成領域にｎ型ウェル３を形成する。ｎ型ウェル３は半導体領域であり、ＰまたはＡｓなどのｎ型不純物が導入されている。同様に、フォトリソグラフィ法およびイオン注入法を用いて、ｎＭＩＳ形成領域にｐ型ウェル４を形成する。ｐ型ウェル４は半導体領域であり、Ｂなどのｐ型不純物が導入されている。
【００４６】
次に、半導体基板１の主面上に、例えば熱酸化法を用いてＳｉＯ２膜１６を形成する。ＳｉＯ２膜１６の厚さは、例えば１ｎｍ以下であり、代表的な厚さは、例えば約０．７ｎｍである。続いて、ＳｉＯ２膜１６上に、例えばＣＶＤ（Chemical Vapor Deposition）法またはＡＬＤ（Atomic Layer Deposition）法を用いて高誘電体膜、例えばＨｆＯ２膜１７を形成する。ＨｆＯ２膜１７の厚さは、例えば５ｎｍ以下であり、代表的な厚さは、例えば約２．０〜２．５ｎｍである。ＨｆＯ２膜１７に代えて、例えばＨｆＯＮ膜、ＨｆＳｉＯ膜、またはＨｆＳｉＯＮ膜などの他のハフニウム系絶縁膜を使用することもできる。
【００４７】
次に、半導体基板１に対して熱処理を行う。熱処理は、例えばＮ２雰囲気中において８５０℃で約５秒間実施される。この熱処理によりＨｆＯ２膜１７の結晶性を向上させることができる。
【００４８】
次に、図３に示すように、ＨｆＯ２膜１７上に、例えばＡＬＤ法を用いてＡｌ２Ｏ３膜１８を形成する。Ａｌ２Ｏ３膜１８の厚さは、例えば約０．５ｎｍである。
【００４９】
次に、図４に示すように、Ａｌ２Ｏ３膜１８上に、例えばスパッタリング法を用いて第１メタルゲート電極材料、例えばＴｉＮ膜１９を形成する。ＴｉＮ膜１９の厚さは、例えば約１０ｎｍである。続いて、ＴｉＮ膜１９上に、例えばＣＶＤ法を用いてＳｉＮ（窒化シリコン）膜２０を形成する。ＳｉＮ膜２０の厚さは、例えば約３０ｎｍである。
【００５０】
次に、図５に示すように、フォトリソグラフィ法を用いてｐＭＩＳ形成領域を覆うレジストパターン２１を形成し、このレジストパターン２１をマスクとして、レジストパターン２１から露出しているｎＭＩＳ形成領域のＳｉＮ膜２０を、例えばドライエッチング法を用いて除去する。
【００５１】
次に、図６に示すように、レジストパターン２１を除去した後、ＳｉＮ膜２０から露出しているｎＭＩＳ形成領域のＴｉＮ膜１９を、例えばウエットエッチング法を用いて除去する。このウエットエッチング法では、例えば過酸化水素（Ｈ２Ｏ２）を含む溶液を用いる。
【００５２】
次に、図７に示すように、ＳｉＮ膜２０を、例えばウエットエッチング法を用いて除去する。このウエットエッチング法では、例えばフッ酸（ＨＦ）を含む溶液を用いる。
【００５３】
次に、図８に示すように、露出しているｎＭＩＳ形成領域のＡｌ２Ｏ３膜１８を、例えばウエットエッチング法を用いて除去することにより、その下のＨｆＯ２膜１７を露出させる。ここでは、Ａｌ２Ｏ３膜１８の除去にウエットエッチング法を使用していることから、ＨｆＯ２膜１７はエッチングによるダメージを受けにくく、格子欠陥または酸素空乏などは形成されにくい。
【００５４】
次に、図９に示すように、例えばＡＬＤ法を用いて、ｐＭＩＳ形成領域ではＴｉＮ膜１９上に、ｎＭＩＳ形成領域ではＨｆＯ２膜１７上にＬａ２Ｏ３膜２２を形成する。Ｌａ２Ｏ３膜２２の厚さは、例えば約０．１〜０．３ｎｍである。続いて、例えばスパッタリング法を用いて、Ｌａ２Ｏ３膜２２上に第２メタルゲート電極材料、例えばＴｉＮ膜２３を形成する。ＴｉＮ膜２３の厚さは、例えば約５ｎｍである。Ｌａ２Ｏ３膜２２に代えて、Ｙ２Ｏ３膜、ＭｇＯ膜、またはＳｃ２Ｏ３膜を用いることもできる。
【００５５】
次に、図１０に示すように、半導体基板１に対して熱処理を行う。熱処理は、例えば１０００℃の温度で実施される。この熱処理によって、ｐＭＩＳ形成領域ではＡｌ２Ｏ３膜１８中のＡｌがＨｆＯ２膜１７に拡散し、ｎＭＩＳ形成領域ではＬａ２Ｏ３膜２２中のＬａがＨｆＯ２膜１７に拡散する。
【００５６】
ここで、ｐＭＩＳ形成領域ではＬａ２Ｏ３膜２２がＴｉＮ膜１９とＴｉＮ膜２３との間に挟まれており、このＬａ２Ｏ３膜２２中のＬａもＴｉＮ膜１９およびＴｉＮ膜２３へ拡散する。しかし、下側のＴｉＮ膜１９へ拡散したＬａのほとんどはＴｉＮ膜１９に留まり、ｐＭＩＳ形成領域のＨｆＯ２膜１７にまで拡散するＬａは非常に少ない。従って、ｐＭＩＳ形成領域において、ＡｌのＨｆＯ２膜１７への拡散の効果がＬａの拡散によって相殺される危険性は低い。
【００５７】
また、Ｌａ２Ｏ３膜２２の厚さを約０．１〜０．３ｎｍと薄くしたことにより、熱処理によって、そのほとんどのＬａおよびＯ（酸素）はＴｉＮ膜１９またはＴｉＮ膜２３に拡散して、ＴｉＮ膜１９とＴｉＮ膜２３との界面におけるＬａおよびＯの濃度は低下する。従って、後の工程においてＴｉＮ膜１９およびＴｉＮ膜２３を加工する際に、ＴｉＮ膜１９とＴｉＮ膜２３との界面において、ＬａおよびＯが残存することによるエッチングの不具合（例えばエッチング速度の変化など）は生じにくい。
【００５８】
エッチング加工性を向上させたい場合は、前述の図９および図１０を用いて説明した工程を以下の如く変更する。すなわち、Ｌａ２Ｏ３膜２２を成膜した後に熱処理を行い、続いて硝酸過水溶液または塩酸過水溶液等でｐＭＩＳ形成領域のＴｉＮ膜１９の上部に残っているＬａを除去する。熱処理によってｐＭＩＳ形成領域ではＨｆＯ２膜１７中にＡｌが拡散していること、および結晶化しているＨｆＯ２膜１７は硝酸過水溶液または塩酸過水溶液等による処理を行ってもほとんどエッチングされないこと、の２つの理由により硝酸過水溶液または塩酸過水溶液等による処理を行ってもｐＭＩＳ形成領域のＨｆＯ２膜１７中にＡｌは存在する。その後、ＴｉＮ膜２３を成膜する。
【００５９】
次に、図１１に示すように、ＴｉＮ膜２３上に、例えばＣＶＤ法を用いて多結晶Ｓｉ膜２４を形成する。多結晶Ｓｉ膜２４の厚さは、例えば約５０ｎｍである。ｐＭＩＳ形成領域およびｎＭＩＳ形成領域の多結晶Ｓｉ膜２４は、ｎ型不純物またはｐ型不純物を導入することにより、同じ導電性を示す多結晶Ｓｉにより構成してもよいが、ｐＭＩＳ形成領域の多結晶Ｓｉ膜２４をｐ型の導電性を示す多結晶Ｓｉにより構成し、ｎＭＩＳ形成領域の多結晶Ｓｉ膜２４をｎ型の導電性を示す多結晶Ｓｉにより構成してもよい。
【００６０】
次に、図１２に示すように、フォトリソグラフィ法およびドライエッチング法を用いて、ｐＭＩＳ形成領域にゲート絶縁膜５およびゲート電極Ｇｐ１を形成し、ｎＭＩＳ形成領域にゲート絶縁膜１１およびゲート電極Ｇｎ１を形成する。
【００６１】
ｐＭＩＳ形成領域に形成されたゲート絶縁膜５はＳｉＯ２膜１６（酸化膜５ｓ）、Ａｌが拡散したＨｆＯ２膜１７（高誘電体膜５ｈ）、およびＡｌ２Ｏ３膜１８（金属酸化膜５ｍ１）により構成され、ゲート電極Ｇｐ１はメタルゲート電極６およびシリコンゲート電極７により構成されている。さらに、メタルゲート電極６はＴｉＮ膜１９（下層メタルゲート電極６Ｄ）およびＴｉＮ膜２３（上層メタルゲート電極６Ｕ）により構成され、シリコンゲート電極７は多結晶Ｓｉ膜２４により構成されている。
【００６２】
ｎＭＩＳ形成領域に形成されたゲート絶縁膜１１はＳｉＯ２膜１６（酸化膜５ｓ）、Ｌａが拡散したＨｆＯ２膜１７（高誘電体膜５ｈ）、およびＬａ２Ｏ３膜２２（金属酸化膜５ｍ２）により構成され、ゲート電極Ｇｎ１はメタルゲート電極１２およびシリコンゲート電極１３により構成されている。さらに、メタルゲート電極１２はＴｉＮ膜２３（上層メタルゲート電極６Ｕ）により構成され、シリコンゲート電極１３は多結晶Ｓｉ膜２４により構成されている。
【００６３】
ｐＭＩＳ形成領域に形成されたゲート電極Ｇｐ１の一部を構成するメタルゲート電極６はＴｉＮ膜１９およびＴｉＮ膜２３からなるが、ｎＭＩＳ形成領域に形成されたゲート電極Ｇｎ１の一部を構成するメタルゲート電極１２はＴｉＮ膜２３からなる。従って、ｐＭＩＳ形成領域に形成されたゲート電極Ｇｐ１の一部を構成するメタルゲート電極６の厚さおよびｎＭＩＳ形成領域に形成されたゲート電極Ｇｎ１の一部を構成するメタルゲート電極１２の厚さを、それぞれ仕事関数を考慮した最適な値に設定することができる。本実施の形態１では、ｐＭＩＳ形成領域に形成されたゲート電極Ｇｐ１の一部を構成するメタルゲート電極６の厚さを約１５ｎｍとし、ｎＭＩＳ形成領域に形成されたゲート電極Ｇｎ１の一部を構成するメタルゲート電極１２の厚さを約５ｎｍとして、互いの厚さを約１０ｎｍ異なる値に設定している。
【００６４】
次に、図１３に示すように、フォトリソグラフィ法およびイオン注入法を用いて、ｐＭＩＳ形成領域にゲート電極Ｇｐ１に対して自己整合的にｐ型拡張領域９を形成する。ｐ型拡張領域９は半導体領域であり、半導体基板１にＢなどのｐ型不純物を導入することにより形成することができる。同様に、フォトリソグラフィ法およびイオン注入法を用いて、ｎＭＩＳ形成領域にゲート電極Ｇｎ１に対して自己整合的にｎ型拡張領域１４を形成する。ｎ型拡張領域１４は半導体領域であり、半導体基板１にＰまたはＡｓなどのｎ型不純物を導入することにより形成することができる。
【００６５】
次に、半導体基板１の主面上に絶縁膜を形成した後、ドライエッチング法を用いて、この絶縁膜を異方性エッチングすることにより、ｐＭＩＳ形成領域のゲート電極Ｇｐ１およびｎＭＩＳ形成領域のゲート電極Ｇｎ１のそれぞれの側壁にサイドウォール８を形成する。
【００６６】
次に、フォトリソグラフィ法およびイオン注入法を用いて、ｐＭＩＳ形成領域にゲート電極Ｇｐ１およびサイドウォール８に対して自己整合的にｐ型拡散領域１０を形成する。ｐ型拡散領域１０は半導体領域であり、半導体基板１にＢなどのｐ型不純物を導入することにより形成することができる。同様に、フォトリソグラフィ法およびイオン注入法を用いて、ｎＭＩＳ形成領域にゲート電極Ｇｎ１およびサイドウォール８に対して自己整合的にｎ型拡散領域１５を形成する。ｎ型拡散領域１５は半導体領域であり、半導体基板１にＰまたはＡｓなどのｎ型不純物を導入することにより形成することができる。
【００６７】
次に、半導体基板１に対して熱処理を行う。熱処理は、例えば１０００℃の温度で実施される。この熱処理によって、ｐＭＩＳ形成領域のｐ型拡張領域９およびｐ型拡散領域１０に導入されたｐ型不純物を活性化し、ｎＭＩＳ形成領域のｎ型拡張領域１４およびｎ型拡散領域１５に導入されたｎ型不純物を活性化させる。この熱処理においてもｐＭＩＳ形成領域ではＡｌ２Ｏ３膜１８中のＡｌがＨｆＯ２膜１７に拡散し、ｎＭＩＳ形成領域ではＬａ２Ｏ３膜２２中のＬａがＨｆＯ２膜１７に拡散する。
【００６８】
次に、半導体基板１の主面上に、例えばＣＶＤ法を用いて層間絶縁膜２５、例えばＴＥＯＳ（テトラエトキシシラン（Ｓｉ（ＯＣ２Ｈ５）４））膜を形成した後、この層間絶縁膜２５の表面を、例えばＣＭＰ（Chemical Mechanical Polishing）法を用いて研削することにより、その表面を平坦に加工する。続いて、フォトリソグラフィ法およびドライエッチング法を用いて、層間絶縁膜２５に接続孔２６を形成する。
【００６９】
次に、接続孔２６の底面および内壁を含む層間絶縁膜２５上に、例えばスパッタリング法を用いてＴｉ（チタン）／ＴｉＮ（窒化チタン）膜を順次堆積してＴｉ／ＴｉＮ膜を形成する。Ｔｉ／ＴｉＮ膜は、例えば後の工程で接続孔２６の内部に埋め込まれる材料が拡散するのを防止する、いわゆるバリア機能を有している。続いて、半導体基板１の主面上に、例えばＣＶＤ法を用いて接続孔２６の内部を埋め込むようにＷ（タングステン）膜を形成する。続いて、Ｗ膜およびＴｉ／ＴｉＮ膜を、例えばＣＭＰ法を用いて研削することにより、接続孔２６の内部にプラグ２７を形成する。
【００７０】
続いて、半導体基板１の主面上にＴｉ／ＴｉＮ膜、Ａｌ膜、およびＴｉ／ＴｉＮ膜を、例えばスパッタリング法を用いて順次形成する。続いて、フォトリソグラフィ法およびドライエッチング法を用いて、これらの膜を加工して、配線２８を形成する。この後、さらに上層の配線を形成するが、ここでの説明は省略する。以上の工程により、ｐＭＩＳ１００ｐおよびｎＭＩＳ１００ｎからなるＣＭＩＳデバイスが略完成する。
【００７１】
このように、ｐＭＩＳ１００ｐのゲート絶縁膜５を構成するＨｆＯ２膜１７に接する金属酸化物（Ａｌ２Ｏ３膜１８）とｎＭＩＳ１００ｎのゲート絶縁膜１１を構成するＨｆＯ２膜１７に接する金属酸化物（Ｌａ２Ｏ３膜２２）とを作り分ける工程において、フォトリソグラフィ法およびドライエッチング法を用いた工程が１回であることから、フォトリソグラフィ工程における合わせずれに起因したｐＭＩＳ１００ｐまたはｎＭＩＳ１００ｎのトランジスタ特性のばらつきを低減することができる。
【００７２】
このように、本実施の形態１によれば、（１）ｐＭＩＳ１００ｐのゲート電極Ｇｐ１の一部を構成するメタルゲート電極６の厚さとｎＭＩＳ１００ｎのゲート電極Ｇｎ１の一部を構成するメタルゲート電極１２の厚さとをそれぞれ別に決めることができるので、閾値電圧の最適な設定が可能となる。（２）ｐＭＩＳ１００ｐのゲート絶縁膜５をＡｌが拡散した高誘電体膜５ｈ（例えばＨｆＯ２膜１７）で構成し、ｎＭＩＳ１００ｎのゲート絶縁膜１１をＬａ、Ｙ、Ｍｇ、またはＳｃが拡散した高誘電体膜５ｈ（例えばＨｆＯ２膜１７）で構成することができるので、それぞれについて閾値電圧の低減と最適な設定とが可能となる。（３）ｐＭＩＳ１００ｐのゲート絶縁膜５を構成する高誘電体膜５ｈ（例えばＨｆＯ２膜１７）に接する金属酸化膜５ｍ１（例えばＡｌ２Ｏ３膜１８）とｎＭＩＳ１００ｎのゲート絶縁膜１１を構成する高誘電体膜５ｈ（例えばＨｆＯ２膜１７）に接する金属酸化膜５ｍ２（例えばＬａ２Ｏ３膜２２）との作り分けを１回のリソグラフィ・エッチング工程で行うことにより重ね合わせずれが抑制できて、その結果としてトランジスタ特性のばらつきを低減することが可能となる。（４）ｐＭＩＳ１００ｐのゲート絶縁膜５を構成する高誘電体膜５ｈ（例えばＨｆＯ２膜１７）およびｎＭＩＳ１００ｎのゲート絶縁膜１１を構成する高誘電体膜５ｈ（例えばＨｆＯ２膜１７）に、それぞれ適した金属酸化膜５ｍ１、５ｍ２のみが接するプロセスフローを提供することができる。
【００７３】
（実施の形態２）
本実施の形態２によるＣＭＩＳデバイスを図１４を用いて説明する。前述した実施の形態１と相違する点は、ｐＭＩＳおよびｎＭＩＳのそれぞれのゲート電極の構造である。
【００７４】
すなわち、前述の実施の形態１では、ｐＭＩＳ１００ｐのゲート電極Ｇｐ１の一部を構成するメタルゲート電極６を２層のメタル膜（上層メタルゲート電極６Ｕおよび下層メタルゲート電極６Ｄ）で構成し、ｎＭＩＳ１００ｎのゲート電極Ｇｎ１の一部を構成するメタルゲート電極１２を１層のメタル膜（上層メタルゲート電極６Ｕ）で構成することにより、ｐＭＩＳ１００ｐのメタルゲート電極６の厚さをｎＭＩＳ１００ｎのメタルゲート電極１２の厚さよりも厚く形成している。
【００７５】
これに対して、本実施の形態２では、図１４に示すように、ｐＭＩＳ２００ｐのゲート電極Ｇｐ２の一部を構成するメタルゲート電極３０を相対的に厚い１層のメタル膜で構成し、ｎＭＩＳ２００ｎのゲート電極Ｇｎ２の一部を構成するメタルゲート電極３１を相対的に薄い１層のメタル膜で構成することにより、ｐＭＩＳ２００ｐのメタルゲート電極３０の厚さをｎＭＩＳ２００ｎのメタルゲート電極３１の厚さよりも厚く形成している。
【００７６】
また、前述の実施の形態１では、ｐＭＩＳ１００ｐのゲート電極Ｇｐ１の他の一部を構成するシリコンゲート電極７の厚さとｎＭＩＳ１００ｎのゲート電極Ｇｎ１の他の一部を構成するシリコンゲート電極１３の厚さとは、同じ厚さであり、半導体基板１の主面からｐＭＩＳ１００ｐのゲート電極Ｇｐ１の上面までの高さが、半導体基板１の主面からｎＭＩＳ１００ｎのゲート電極Ｇｎ１の上面までの高さよりも高い。
【００７７】
これに対して、本実施の形態２では、図１４に示すように、ｐＭＩＳ２００ｐのゲート電極Ｇｐ２の他の一部を構成するシリコンゲート電極３２の厚さをｎＭＩＳ２００ｎのゲート電極Ｇｎ２の他の一部を構成するシリコンゲート電極３３の厚さよりも薄く形成することにより、半導体基板１の主面からｐＭＩＳ２００ｐのゲート電極Ｇｐ２の上面までの高さと半導体基板１の主面からｎＭＩＳ２００ｎのゲート電極Ｇｎ２の上面までの高さとを同じにしている。
【００７８】
次に、本実施の形態２によるＣＭＩＳデバイスの製造方法を図１５〜図２０を用いて工程順に説明する。図１５〜図２０はＣＭＩＳデバイスの要部断面図である。なお、ｐＭＩＳ形成領域の半導体基板１の主面上にＳｉＯ２膜１６、ＨｆＯ２膜１７、Ａｌ２Ｏ３膜１８、ＴｉＮ膜１９、Ｌａ２Ｏ３膜２２、およびＴｉＮ膜２３を形成し、ｎＭＩＳ形成領域の半導体基板１の主面上にＳｉＯ２膜１６、ＨｆＯ２膜１７、Ｌａ２Ｏ３膜２２、およびＴｉＮ膜２３を形成するまでの製造過程（前述した実施の形態１において図２〜図９を用いて説明した工程）は、前述した実施の形態１と同様であるため、その説明を省略する。
【００７９】
前述した実施の形態１において図９を用いて説明した製造工程に続いて、図１５に示すように、ＴｉＮ膜２３上に、例えばＣＶＤ法を用いて多結晶Ｓｉ膜（第１シリコンゲート電極材料）３４を形成する。多結晶Ｓｉ膜３４の厚さは、例えば約１００ｎｍである。
【００８０】
次に、図１６に示すように、ｐＭＩＳ形成領域のＴｉＮ膜１９が露出するまで、例えばＣＭＰ法を用いて多結晶Ｓｉ膜３４、ＴｉＮ膜２３、およびＬａ２Ｏ３膜２２を研削する。これにより、ｐＭＩＳ形成領域の半導体基板１の主面上にＳｉＯ２膜１６、ＨｆＯ２膜１７、Ａｌ２Ｏ３膜１８、およびＴｉＮ膜１９を残し、ｎＭＩＳ形成領域の半導体基板１の主面上にＳｉＯ２膜１６、ＨｆＯ２膜１７、Ｌａ２Ｏ３膜２２、ＴｉＮ膜２３、および多結晶Ｓｉ膜３４を残す。ここで、ｐＭＩＳ形成領域の半導体基板１の主面からＴｉＮ膜１９の上面までの高さとｎＭＩＳ形成領域の半導体基板１の主面から多結晶Ｓｉ膜３４の上面までの高さとは同じになる。
【００８１】
次に、図１７に示すように、半導体基板１の主面上に、例えばＣＶＤ法を用いて多結晶Ｓｉ膜（第２シリコンゲート電極材料）３５を形成する。多結晶Ｓｉ膜３５の厚さは、例えば約５０ｎｍである。なお、ｐＭＩＳ形成領域の多結晶Ｓｉ膜３５およびｎＭＩＳ形成領域の多結晶Ｓｉ膜３４、３５は、ｎ型不純物またはｐ型不純物を導入することにより、同じ導電性を示す多結晶Ｓｉにより構成してもよいが、ｐＭＩＳ形成領域の多結晶Ｓｉ膜３５をｐ型の導電性を示す多結晶Ｓｉにより構成し、ｎＭＩＳ形成領域の多結晶Ｓｉ膜３４、３５をｎ型の導電性を示す多結晶Ｓｉにより構成してもよい。
【００８２】
次に、半導体基板１に対して熱処理を行う。熱処理は、例えば１０００℃の温度で実施される。この熱処理によって、ｐＭＩＳ形成領域ではＡｌ２Ｏ３膜１８中のＡｌがＨｆＯ２膜１７に拡散し、ｎＭＩＳ形成領域ではＬａ２Ｏ３膜２２中のＬａがＨｆＯ２膜１７に拡散する。
【００８３】
ここで、前述した実施の形態１では、ｐＭＩＳ形成領域においてＬａ２Ｏ３膜２２がＴｉＮ膜１９とＴｉＮ膜２３との間に挟まれており、熱処理によってＬａ２Ｏ３膜２２中のＬａがＴｉＮ膜１９およびＴｉＮ膜２３へ拡散する。しかし、本実施の形態２では、ｐＭＩＳ形成領域にＬａ２Ｏ３膜２２は形成されていないので、前述した実施の形態１のようなｐＭＩＳ形成領域における熱処理によるＬａの拡散の心配は全くない。
【００８４】
なお、前述した実施の形態１では、ＨｆＯ２膜１７へのＡｌまたはＬａの拡散を行う熱処理は、半導体基板１の主面上（全面）にＴｉＮ膜（上側のＴｉＮ膜）２３を形成した後に行ったが（前述の図１０を用いて説明した工程）、本実施の形態２では、上記熱処理は、半導体基板１の主面上（全面）に多結晶Ｓｉ膜（上側の多結晶Ｓｉ膜）３５を形成した後に行う。これは、本実施の形態２では、半導体基板１の主面上（全面）にＴｉＮ膜２３を形成し、さらにその上に多結晶Ｓｉ膜３４を形成し（前述の図１５を用いて説明した工程）、その後、ｐＭＩＳ形成領域のＴｉＮ膜１９が露出するまで、例えばＣＭＰ法により多結晶Ｓｉ膜３４、ＴｉＮ膜２３、およびＬａ２Ｏ３膜２２を研削する（前述の図１６を用いて説明した工程）。上記熱処理をこの研削工程よりも前に行っていると、Ｌａ２Ｏ３膜２２を完全に除去することができず、一部にＬａ２Ｏ３膜２２が残ってしまう。一部にでもＬａ２Ｏ３膜２２が残ると、前述した実施の形態１において説明したＬａおよびＯが残存することによるエッチングの不具合（例えばエッチング速度の変化など）が生じる。そのため、Ｌａ２Ｏ３膜２２を完全に除去するために、上記熱処理は、多結晶Ｓｉ膜３４、ＴｉＮ膜２３、およびＬａ２Ｏ３膜２２を研削する工程よりも後に行う。
【００８５】
次に、図１８に示すように、フォトリソグラフィ法およびドライエッチング法を用いて、ｐＭＩＳ形成領域にゲート絶縁膜５およびゲート電極Ｇｐ２を形成し、ｎＭＩＳ形成領域にゲート絶縁膜１１およびゲート電極Ｇｎ２を形成する。
【００８６】
ｐＭＩＳ形成領域に形成されたゲート絶縁膜５はＳｉＯ２膜１６（酸化膜５ｓ）、Ａｌが拡散したＨｆＯ２膜１７（高誘電体膜５ｈ）、およびＡｌ２Ｏ３膜１８（金属酸化膜５ｍ１）により構成され、ゲート電極Ｇｐ２はメタルゲート電極３０およびシリコンゲート電極３２により構成されている。さらに、メタルゲート電極３０はＴｉＮ膜１９により構成され、シリコンゲート電極３２は多結晶Ｓｉ膜３５により構成されている。
【００８７】
ｎＭＩＳ形成領域に形成されたゲート絶縁膜１１はＳｉＯ２膜１６（酸化膜５ｓ）、Ｌａが拡散したＨｆＯ２膜１７（高誘電体膜５ｈ）、およびＬａ２Ｏ３膜２２（金属酸化膜５ｍ２）により構成され、ゲート電極Ｇｎ２はメタルゲート電極３１およびシリコンゲート電極３３により構成されている。さらに、メタルゲート電極３１はＴｉＮ膜２３により構成され、シリコンゲート電極３３は多結晶Ｓｉ膜３４、３５により構成されている。
【００８８】
ｐＭＩＳ形成領域に形成されたゲート電極Ｇｐ２の一部を構成するメタルゲート電極３０はＴｉＮ膜１９により形成され、ｎＭＩＳ形成領域に形成されたゲート電極Ｇｎ２の一部を構成するメタルゲート電極３１は、ＴｉＮ膜１９とは異なる工程で形成されたＴｉＮ膜２３により形成される。従って、ＴｉＮ膜１９とＴｉＮ膜２３との厚さを互いに異なる厚さに設定することができるので、ｐＭＩＳ形成領域に形成されたゲート電極Ｇｐ２の一部を構成するメタルゲート電極３０の厚さおよびｎＭＩＳ形成領域に形成されたゲート電極Ｇｎ１の一部を構成するメタルゲート電極３１の厚さを、それぞれ仕事関数を考慮した最適な値に設定することができる。本実施の形態２では、ｐＭＩＳ形成領域に形成されたゲート電極Ｇｐ２の一部を構成するメタルゲート電極３０の厚さを約１５〜２０ｎｍとし、ｎＭＩＳ形成領域に形成されたゲート電極Ｇｎ２の一部を構成するメタルゲート電極３１の厚さを約２〜５ｎｍとして、互いの厚さを約１０〜１８ｎｍ異なる値に設定している。
【００８９】
フォトリソグラフィ法では、ｐＭＩＳ形成領域では多結晶Ｓｉ膜３５、ＴｉＮ膜１９、Ａｌ２Ｏ３膜１８、ＨｆＯ２膜１７、およびＳｉＯ２膜１６からなる積層膜を、ｎＭＩＳ形成領域では多結晶シリコン膜３４、３５、ＴｉＮ膜２３、Ｌａ２Ｏ３膜２２、ＨｆＯ２膜１７、およびＳｉＯ２膜１６からなる積層膜をドライエッチングによって順次加工する際のレジストパターンが形成される。このレジストパターンは、まず、半導体基板１の主面上にフォトレジスト膜を塗布し、その後、このフォトレジスト膜に対して露光および現像処理を施すことにより形成される。ｐＭＩＳ形成領域の上記積層膜の上面とｎＭＩＳ形成領域の上記積層膜の上面とに高低差があると、焦点距離の違いによる解像不良等が生じるが、本実施の形態２では、ｐＭＩＳ形成領域の上記積層膜の上面とｎＭＩＳ形成領域の上記積層膜の上面とに高低差はないので、解像度の良い微細なレジストパターンを形成することができる。従って、ｐＭＩＳ２００ｐのゲート電極Ｇｐ２およびｎＭＩＳ２００ｎのゲート電極Ｇｎ２を再現性良く、微細に加工することができる。
【００９０】
次に、図１９に示すように、フォトリソグラフィ法およびイオン注入法を用いて、ｐＭＩＳ形成領域にゲート電極Ｇｐ２に対して自己整合的にｐ型拡張領域９を形成する。ｐ型拡張領域９は半導体領域であり、半導体基板１にＢなどのｐ型不純物を導入することにより形成することができる。同様に、フォトリソグラフィ法およびイオン注入法を用いて、ｎＭＩＳ形成領域にゲート電極Ｇｎ２に対して自己整合的にｎ型拡張領域１４を形成する。ｎ型拡張領域１４は半導体領域であり、半導体基板１にＰまたはＡｓなどのｎ型不純物を導入することにより形成することができる。
【００９１】
次に、半導体基板１の主面上に絶縁膜を形成した後、ドライエッチング法を用いて、この絶縁膜を異方性エッチングすることにより、ｐＭＩＳ形成領域のゲート電極Ｇｐ２およびｎＭＩＳ形成領域のゲート電極Ｇｎ２のそれぞれの側壁にサイドウォール８を形成する。
【００９２】
次に、フォトリソグラフィ法およびイオン注入法を用いて、ｐＭＩＳ形成領域にゲート電極Ｇｐ２およびサイドウォール８に対して自己整合的にｐ型拡散領域１０を形成する。ｐ型拡散領域１０は半導体領域であり、半導体基板１にＢなどのｐ型不純物を導入することにより形成することができる。同様に、フォトリソグラフィ法およびイオン注入法を用いて、ｎＭＩＳ形成領域にゲート電極Ｇｎ２およびサイドウォール８に対して自己整合的にｎ型拡散領域１５を形成する。ｎ型拡散領域１５は半導体領域であり、半導体基板１にＰまたはＡｓなどのｎ型不純物を導入することにより形成することができる。
【００９３】
次に、半導体基板１に対して熱処理を行う。熱処理は、例えば１０００℃の温度で実施される。この熱処理によって、ｐＭＩＳ形成領域のｐ型拡張領域９およびｐ型拡散領域１０に導入されたｐ型不純物を活性化し、ｎＭＩＳ形成領域のｎ型拡張領域１４およびｎ型拡散領域１５に導入されたｎ型不純物を活性化させる。この熱処理においてもｐＭＩＳ形成領域ではＡｌ２Ｏ３膜１８中のＡｌがＨｆＯ２膜１７に拡散し、ｎＭＩＳ形成領域ではＬａ２Ｏ３膜２２中のＬａがＨｆＯ２膜１７に拡散する。
【００９４】
次に、半導体基板１の主面上に、例えばＣＶＤ法を用いて層間絶縁膜２５を形成した後、この層間絶縁膜２５の表面を、例えばＣＭＰ法を用いて研削することにより平坦に加工する。
【００９５】
次に、フォトリソグラフィ法およびドライエッチング法を用いて、層間絶縁膜２５に接続孔２６を形成する。フォトリソグラフィ法では、層間絶縁膜２５をドライエッチングによって加工する際のレジストパターンが形成される。前述したｐＭＩＳ２００ｐのゲート電極Ｇｐ２およびｎＭＩＳ２００ｎのゲート電極Ｇｎ２の形成と同様に、層間絶縁膜２５の表面に高低差があると、焦点距離の違いによる解像不良等が生じるが、本実施の形態２では、層間絶縁膜２５の表面は平坦であり高低差はないので、解像度の良い微細なレジストパターンを形成することができる。
【００９６】
さらに、ｐＭＩＳ形成領域の半導体基板１の主面からゲート電極Ｇｐ２の上面（シリコンゲート電極３２の上面）までの高さとｎＭＩＳ形成領域の半導体基板１の主面からゲート電極Ｇｎ２の上面（シリコンゲート電極３３の上面）までの高さとは同じであることから、ｐＭＩＳ２００ｐのゲート電極Ｇｐ２上の層間絶縁膜２５の厚さとｎＭＩＳ２００ｎのゲート電極Ｇｎ２上の層間絶縁膜２５の厚さとが同じになる。従って、ｐＭＩＳ２００ｐのゲート電極Ｇｐ２に達する接続孔２６とｎＭＩＳ２００ｎのゲート電極Ｇｎ２に達する接続孔２６とを同じ形状に形成することができて、ｐＭＩＳ形成領域およびｎＭＩＳ形成領域において、微細な接続孔２６を再現性良く形成することができる。
【００９７】
その後は、図２０に示すように、前述した実施の形態１と同様にして、プラグ２７および配線２８等を形成することにより、ＣＭＩＳデバイスが略完成する。
【００９８】
このように、本実施の形態２によれば、ｐＭＩＳ形成領域のゲート電極Ｇｐ２の一部を構成するメタルゲート電極３０は１層のＴｉＮ膜１９からなり、前述した実施の形態１のように、メタルゲート電極６の間にＬａ２Ｏ３膜２２を挿入していたことにより懸念されるＬａ拡散の影響を完全に払拭することができる。従って、ｐＭＩＳ形成領域において、ＡｌのＨｆＯ２膜１７への拡散の効果がＬａの拡散によって相殺される危険性は無い。
【００９９】
また、半導体基板１の主面からｐＭＩＳ２００ｐのゲート電極Ｇｐ２の上面までの高さと半導体基板１の主面からｎＭＩＳ２００ｎのゲート電極Ｇｎ２の上面までの高さが同じであることから、ｐＭＩＳ２００ｐのゲート電極Ｇｐ２およびｎＭＩＳ２００ｎのゲート電極Ｇｎ２をフォトリソグラフィ法およびドライエッチング法により形成する際、フォトリソグラフィ工程では解像度の良い微細なレジストパターンを形成することができるので、再現性の良い微細なｐＭＩＳ２００ｐのゲート電極Ｇｐ２およびｎＭＩＳ２００ｎのゲート電極Ｇｎ２が形成できる。
【０１００】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１０１】
本発明は、半導体装置、特にｈｐが３２ｎｍ以下の半導体装置を製造する製造業に幅広く利用することができる。
【符号の説明】
【０１０２】
１ 半導体基板
２ 素子分離
３ ｎ型ウェル
４ ｐ型ウェル
５ ゲート絶縁膜
５ｈ 高誘電体膜
５ｍ１、５ｍ２ 金属酸化膜
５ｓ 酸化膜
６ メタルゲート電極
６Ｄ 下層メタルゲート電極
６Ｕ 上層メタルゲート電極
７ シリコンゲート電極
８ サイドウォール
９ ｐ型拡張領域
１０ ｐ型拡散領域
１１ ゲート絶縁膜
１２ メタルゲート電極
１３ シリコンゲート電極
１４ ｎ型拡張領域
１５ ｎ型拡散領域
１６ ＳｉＯ２（酸化シリコン）膜
１７ ＨｆＯ２（酸化ハフニウム）膜
１８ Ａｌ２Ｏ３（酸化アルミニウム）膜
１９ ＴｉＮ（窒化チタン）膜
２０ ＳｉＮ（窒化シリコン）膜
２１ レジストパターン
２２ Ｌａ２Ｏ３（酸化ランタン）膜
２３ ＴｉＮ（窒化チタン）膜
２４ 多結晶Ｓｉ（シリコン）膜
２５ 層間絶縁膜
２６ 接続孔
２７ プラグ
２８ 配線
３０、３１ メタルゲート電極
３２、３３ シリコンゲート電極
３４、３５ 多結晶Ｓｉ（シリコン）膜
１００ｎ、２００ｎ ｎチャネル型ＭＩＳＦＥＴ
１００ｐ、２００ｐ ｐチャネル型ＭＩＳＦＥＴ
Ｇｎ１、Ｇｎ２、Ｇｐ１、Ｇｐ２ ゲート電極
ＳＤ ソース・ドレイン領域
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、金属からなるゲート電極および高誘電体膜からなるゲート絶縁膜を有する電界効果トランジスタの製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
例えば特開２００７−１１００９１号公報（特許文献１）には、第１の厚さを有する第１ゲート電極を含むＰＭＯＳトランジスタと、第１の厚さよりも薄い第２の厚さを有する第２ゲート電極を含むＮＭＯＳトランジスタとを有し、第１ゲート電極および第２ゲート電極の厚さによってＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの仕事関数を設定する技術が開示されている。
【０００３】
また、特開２００７−２４３００９号公報（特許文献２）には、酸化ハフニウム膜よりなるゲート絶縁膜と、ゲート絶縁膜上に形成された酸化アルミニウム膜よりなる金属酸化物膜と、金属酸化物膜上に形成された窒化タンタル膜よりなるゲート電極とを含み、金属酸化物膜はゲート電極の仕事関数値をシフトする機能を有するｐチャネル型ＭＩＳＦＥＴが開示されている。
【０００４】
また、特開２００７−１９４００号公報（特許文献３）には、ＰＭＯＳトランジスタのゲート電極を第１金属層／多結晶シリコン層の積層構造とし、ＮＭＯＳトランジスタのゲート電極を第２金属層／多結晶シリコン層の積層構造とし、第２金属層の厚さを第１金属層の厚さよりも薄く形成して、それぞれの閾値を制御する技術が開示されている。
【０００５】
また、S. Kubicek et al.、International Electron Devices Meeting 2008 Technical Digest、２００７年、ｐ．４９−５２（非特許文献１）には、ゲート電極をＴａＣを主材料とするメタルにより構成し、ｎＭＯＳのゲート絶縁膜にＬａを含むＨｆを主材料とするｈｉｇｈ−ｋ絶縁膜を用い、ｐＭＯＳのゲート絶縁膜にＡｌを含むＨｆを主材料とするｈｉｇｈ−ｋ絶縁膜を用いたＣＭＯＳデバイスが記載されている。
【０００６】
また、H. Rusty Harris et al., 2007 Symposium on VLSI Technology Digest of Technical Papers、２００７年、ｐ．１５４−１５５（非特許文献２）には、ＮＭＯＳのゲート絶縁膜（ｈｉｇｈ−ｋ絶縁膜）およびメタルゲート電極と、ＰＭＯＳのゲート絶縁膜（ｈｉｇｈ−ｋ絶縁膜）およびメタルゲート電極とをそれぞれ異なる工程で形成し、さらにＰＭＯＳのチャネルをエピタキシャル成長法により形成したＳｉＧｅに設けたＣＭＯＳデバイスが記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−１１００９１号公報
【特許文献２】特開２００７−２４３００９号公報
【特許文献３】特開２００７−１９４００号公報
【非特許文献】
【０００８】
【非特許文献１】S. Kubicek et al.、International Electron Devices Meeting 2008 Technical Digest、２００７年、ｐ．４９−５２
【非特許文献２】H. Rusty Harris et al., 2007 Symposium on VLSI Technology Digest of Technical Papers、２００７年、ｐ．１５４−１５５
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ＳｏＣ（System on a Chip）において使用されるｈｐ（ハーフピッチサイズ）が３２ｎｍ以下のプレーナ型電界効果トランジスタでは、縮小比例法則に従って、平面寸法のみならず高さ方向の寸法も縮小する必要がある。しかしながら、ゲート絶縁膜を介してゲート電極とシリコン基板との間のリーク電流またはゲート電極とソース・ドレインとの間のリーク電流を抑制する必要があるため、ゲート絶縁膜の物理膜厚を薄くしすぎることはできない。また、多結晶シリコンからなるゲート電極を用いる場合は、典型的に観測されるゲート空乏化は酸化膜換算で０．３ｎｍ程度となるため、ｈｐ３２ｎｍのプレーナ型電界効果トランジスタで要求される等価酸化膜厚（誘電率を考慮してＳｉＯ２膜と等価な電気的膜厚に換算した膜厚）が１ｎｍ程度では、ゲート空乏化の影響が相対的に大きくなり、ゲート容量の向上に限界が生じる。
【００１０】
そこで、これらの問題を解決する手段として、例えばゲート絶縁膜に、一般的にＨｉｇｈ−ｋ絶縁膜と呼ばれ誘電率がＳｉＯ２よりも大きい絶縁材料を用い、ゲート電極に、多結晶Ｓｉに変えてメタルを用いる方法が検討されている。前者の方法により、１ｎｍの等価酸化膜厚を確保しつつ、物理膜厚が薄くなりすぎることを防ぐことができる。また、後者の方法により、ゲート空乏化を抑制することができる。
【００１１】
ところで、ゲート電極をメタルにより構成した場合、ゲート電極に用いるメタルの仕事関数が電界効果トランジスタの閾値電圧を決める大きな要因の一つとなる。使用するメタル材質の候補にはＴｉＮ、ＴｉＳｉＮ、ＴａＳｉＮ、ＴａＣ、Ｗ、またはＭｏ等の様々なメタル材質があり、それぞれのメタル材質は基本的には固有の仕事関数を有する。しかしながら、それぞれのメタル材質の仕事関数は成膜条件や成膜前後のプロセス条件にも大きく依存する（例えば前述の特許文献１参照）。言い換えれば、メタル材質の選定のみならず成膜条件や成膜前後のプロセス条件の設定は、閾値電圧を調整するための第１の手段となる。
【００１２】
しかしながら、ゲート電極を同一のメタルにより構成し、そしてその膜厚を変えるだけでは、ｎチャネル型電界効果トランジスタの閾値電圧およびｐチャネル型電界効果トランジスタの閾値電圧をバランス良く設定することが難しい。例えばＬＳＴＰ（Low Standby Power）用としてｎチャネル型電界効果トランジスタで＋０．４Ｖ、ｐチャネル型電界効果トランジスタで−０．４Ｖの閾値電圧を得ること、ＬＯＰ（Low Operation Power）用としてｎチャネル型電界効果トランジスタで＋０．３Ｖ、ｐチャネル型電界効果トランジスタで−０．３Ｖの閾値電圧を得ること、ＨＰ（High Performance）用としてｎチャネル型電界効果トランジスタで＋０．２Ｖ、ｐチャネル型電界効果トランジスタで−０．２Ｖの閾値電圧を得ることは難しい。
【００１３】
そこで、近年、Ｈｉｇｈ−ｋ絶縁膜の上側または下側に金属酸化物を成膜させて閾値電圧の低減を図ることが検討されている。例えばｐチャネル型電界効果トランジスタにおいてＨｉｇｈ−ｋ絶縁膜とメタルゲート電極との間に金属酸化物、例えばＡｌ２Ｏ３膜を挿入する技術が開示されている（例えば前述の特許文献２参照）。金属酸化物を挿入する技術は電界効果トランジスタの閾値電圧を調整するための第２の手段として検討されている。
【００１４】
さらに、一方の電界効果トランジスタの閾値電圧の低減だけでなく、閾値電圧の低減と設定とを目的に、ｎチャネル型電界効果トランジスタおよびｐチャネル型電界効果トランジスタのそれぞれに、材質の異なる金属酸化物を挿入する検討も行われている（例えば前述の非特許文献１、２参照）。
【００１５】
ところで、Ｈｉｇｈ−ｋ絶縁膜および金属酸化物を採用した場合、ｎチャネル型電界効果トランジスタおよびｐチャネル型電界効果トランジスタを製造するプロセスにおいては、工程が複雑で加工が難しく、そして工程数が多いという問題がある。例えば先にｐチャネル型電界効果トランジスタを製造する場合、Ｈｉｇｈ−ｋ絶縁膜の成膜、ｐチャネル型電界効果トランジスタ用の金属酸化物の成膜、ｎチャネル型電界効果トランジスタ領域のみのｐチャネル型電界効果トランジスタ用の金属酸化物の除去、ｎチャネル型電界効果トランジスタ用の金属酸化物の成膜、そしてｐチャネル型電界効果トランジスタ領域のみのｎチャネル型電界効果トランジスタ用の金属酸化物の除去という第１のプロセスフローが考えられる。しかし、この第１のプロセスフローでは、ｎチャネル型電界効果トランジスタ領域とｐチャネル型電界効果トランジスタ領域とを分けるために、２回のリソグラフィ・エッチング工程が必要となる。ｈｐ３２ｎｍ以下のプレーナ型電界効果トランジスタのように微細化が進むと、特にＳＲＡＭ（Static Random Access Memory）のようなｎチャネル型電界効果トランジスタのゲート電極とｐチャネル型電界効果トランジスタのゲート電極とが接近して、正確な重ね合わせが必要とされる領域では、ｎチャネル型電界効果トランジスタおよびｐチャネル型電界効果トランジスタのそれぞれのトランジスタ特性のばらつき増加が懸念される。ＳＲＡＭでは、面積が小さい程、ｎチャネル型電界効果トランジスタおよびｐチャネル型電界効果トランジスタのそれぞれのトランジスタ特性のばらつきが増加して正常なＳＲＡＭ動作が妨げられるリスクが増加する。そのため、正確な重ね合わせは微細化が進むほど重要性が増す。
【００１６】
そこで、例えば前述した第１のプロセスフローにおいて、ｎチャネル型電界効果トランジスタ用の金属酸化物を成膜した後、ｐチャネル型電界効果トランジスタ領域のみのｎチャネル型電界効果トランジスタ用の金属酸化物の除去を行わない第２のプロセスフローが提案されている。この第２のプロセスフローを採用することにより、ｎチャネル型電界効果トランジスタ領域とｐチャネル型電界効果トランジスタ領域とを分けるためのリソグラフィ・エッチンング工程を１回に留められて、重ね合わせの問題を低減することができる。
【００１７】
また、この第２のプロセスフローを採用することにより、以下の利点を得ることができる。（１）仕事関数または移動度を考慮して、ｎチャネル型電界効果トランジスタのメタルゲート電極の厚さとｐチャネル型電界効果トランジスタのメタルゲート電極の厚さとをそれぞれ決めることができるので、閾値電圧の最適な設定が可能となる。（２）ｎチャネル型電界効果トランジスタのＨｉｇｈ−ｋ絶縁膜とｐチャネル型電界効果トランジスタのＨｉｇｈ−ｋ絶縁膜とを互いに異なる金属酸化物で構成することができるので、それぞれについて閾値電圧の低減と最適な設定とが可能となる。（３）ｎチャネル型電界効果トランジスタ用の金属酸化物とｐチャネル型電界効果トランジスタ用の金属酸化物との作り分けを１回のリソグラフィ・エッチング工程で行うことにより重ね合わせずれが抑制できて、その結果としてトランジスタ特性のばらつきを低減することが可能となる。
【００１８】
しかし、この第２のプロセスフローでは、ｐチャネル型電界効果トランジスタ領域において、ｐチャネル型電界効果トランジスタ用の金属酸化物にｎチャネル型電界効果トランジスタ用の金属酸化物が接することになる。その結果、互いの効果を相殺してしまい、ｐチャネル型電界効果トランジスタの閾値電圧の低下の効果が小さくなることが考えられる。この問題は、ｐチャネル型電界効果トランジスタのＨｉｇｈ−ｋ絶縁膜にはｐチャネル型電界効果トランジスタ用の金属酸化物が接するように、また、ｎチャネル型電界効果トランジスタのＨｉｇｈ−ｋ絶縁膜にはｎチャネル型電界効果トランジスタ用の金属酸化物が接するようにすれば解決する。しかし、前述したように、このようにそれぞれを作り分けるためには２回のリソグラフィ・エッチング工程が必要となり、重ね合わせの問題が生じる。
【００１９】
本発明の目的は、ｈｐ３２ｎｍ以下のＣＭＩＳデバイスを有する半導体装置において、ｎチャネル型電界効果トランジスタおよびｐチャネル型電界効果トランジスタのそれぞれの閾値電圧を適切に設定することのできる技術を提供することにある。
【００２０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２１】
本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。
【００２２】
この実施の形態は、半導体基板の第１領域にｐチャネル型電界効果トランジスタを形成し、半導体基板の第２領域にｎチャネル型電界効果トランジスタを形成する半導体装置の製造方法である。半導体基板の主面上に、ＳｉＯ２よりも誘電率の高いＨｆＯ２膜、Ａｌ２Ｏ３膜、および第１厚さを有する第１ＴｉＮ膜を形成する。続いて、第２領域の第１ＴｉＮ膜およびＡｌ２Ｏ３膜を除去した後、半導体基板の主面上にＬａ２Ｏ３膜および第１厚さよりも薄い第２厚さを有する第２ＴｉＮ膜を形成する。続いて、半導体基板に熱処理を施して、第１領域のＨｆＯ２膜にＡｌを拡散させ、第２領域のＨｆＯ２膜にＬａを拡散させた後、半導体基板の主面上に多結晶Ｓｉ膜を形成する。続いて、第１領域の多結晶Ｓｉ膜、第２ＴｉＮ膜、第１ＴｉＮ膜、Ａｌ２Ｏ３膜、およびＡｌが拡散したＨｆＯ２膜からなる積層膜を加工して、ｐチャネル型電界効果トランジスタの多結晶Ｓｉ膜、第２ＴｉＮ膜、および第１ＴｉＮ膜からなるゲート電極ならびにＡｌ２Ｏ３膜、およびＡｌが拡散したＨｆＯ２膜からなるゲート絶縁膜を形成し、第２領域の多結晶Ｓｉ膜、第２ＴｉＮ膜、Ｌａ２Ｏ３膜、およびＬａが拡散したＨｆＯ２膜からなる積層膜を加工して、ｎチャネル型電界効果トランジスタの多結晶Ｓｉ膜および第２ＴｉＮ膜からなるゲート電極ならびにＬａ２Ｏ３膜、およびＬａが拡散したＨｆＯ２膜からなるゲート絶縁膜を形成する。
【００２３】
また、この実施の形態は、半導体基板の第１領域にｐチャネル型電界効果トランジスタを形成し、半導体基板の第２領域にｎチャネル型電界効果トランジスタを形成する半導体装置の製造方法である。半導体基板の主面上に、ＳｉＯ２よりも誘電率の高いＨｆＯ２膜、Ａｌ２Ｏ３膜、および第１厚さを有する第１ＴｉＮ膜を形成する。続いて、第２領域の第１ＴｉＮ膜およびＡｌ２Ｏ３膜を除去した後、半導体基板の主面上にＬａ２Ｏ３膜および第１厚さよりも薄い第２厚さを有する第２ＴｉＮ膜を形成する。続いて、Ｌａ２Ｏ３膜上に第１多結晶Ｓｉ膜を形成した後、第１領域の第１ＴｉＮ膜の上面が露出するまで、第１多結晶Ｓｉ膜を研削する。続いて、半導体基板の主面上に第２多結晶Ｓｉ膜を形成した後、半導体基板に熱処理を施して、第１領域のＨｆＯ２膜にＡｌを拡散させ、第２領域のＨｆＯ２膜にＬａを拡散させる。続いて、第１領域の第２多結晶Ｓｉ膜、第１ＴｉＮ膜、Ａｌ２Ｏ３膜、およびＡｌが拡散したＨｆＯ２膜からなる積層膜を加工して、ｐチャネル型電界効果トランジスタの第２多結晶Ｓｉ膜および第１ＴｉＮ膜からなるゲート電極ならびにＡｌ２Ｏ３膜、およびＡｌが拡散したＨｆＯ２膜からなるゲート絶縁膜を形成し、第２領域の第２多結晶Ｓｉ膜、第１多結晶Ｓｉ膜、第２ＴｉＮ膜、Ｌａ２Ｏ３膜、およびＬａが拡散したＨｆＯ２膜からなる積層膜を加工して、ｎチャネル型電界効果トランジスタの第２多結晶Ｓｉ膜、第１多結晶Ｓｉ膜、および第２ＴｉＮ膜からなるゲート電極ならびにＬａ２Ｏ３膜、およびＬａが拡散したＨｆＯ２膜からなるゲート絶縁膜を形成する。
【発明の効果】
【００２４】
本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。
【００２５】
ｈｐ３２ｎｍ以下のＣＭＩＳデバイスを有する半導体装置において、ｎチャネル型電界効果トランジスタおよびｐチャネル型電界効果トランジスタのそれぞれの閾値電圧を適切に設定することができる。
【図面の簡単な説明】
【００２６】
【図１】本発明の実施の形態１によるＣＭＩＳデバイスを示す要部断面図である。
【図２】本発明の実施の形態１によるＣＭＩＳデバイスの製造工程を示す要部断面図である。
【図３】図２に続くＣＭＩＳデバイスの製造工程中の図２と同じ箇所の要部断面図である。
【図４】図３に続くＣＭＩＳデバイスの製造工程中の図２と同じ箇所の要部断面図である。
【図５】図４に続くＣＭＩＳデバイスの製造工程中の図２と同じ箇所の要部断面図である。
【図６】図５に続くＣＭＩＳデバイスの製造工程中の図２と同じ箇所の要部断面図である。
【図７】図６に続くＣＭＩＳデバイスの製造工程中の図２と同じ箇所の要部断面図である。
【図８】図７に続くＣＭＩＳデバイスの製造工程中の図２と同じ箇所の要部断面図である。
【図９】図８に続くＣＭＩＳデバイスの製造工程中の図２と同じ箇所の要部断面図である。
【図１０】図９に続くＣＭＩＳデバイスの製造工程中の図２と同じ箇所の要部断面図である。
【図１１】図１０に続くＣＭＩＳデバイスの製造工程中の図２と同じ箇所の要部断面図である。
【図１２】図１１に続くＣＭＩＳデバイスの製造工程中の図２と同じ箇所の要部断面図である。
【図１３】図１２に続くＣＭＩＳデバイスの製造工程中の図２と同じ箇所の要部断面図である。
【図１４】本発明の実施の形態２によるＣＭＩＳデバイスを示す要部断面図である。
【図１５】本発明の実施の形態２によるＣＭＩＳデバイスの製造工程を示す要部断面図である。
【図１６】図１５に続くＣＭＩＳデバイスの製造工程中の図１５と同じ箇所の要部断面図である。
【図１７】図１６に続くＣＭＩＳデバイスの製造工程中の図１５と同じ箇所の要部断面図である。
【図１８】図１７に続くＣＭＩＳデバイスの製造工程中の図１５と同じ箇所の要部断面図である。
【図１９】図１８に続くＣＭＩＳデバイスの製造工程中の図１５と同じ箇所の要部断面図である。
【図２０】図１９に続くＣＭＩＳデバイスの製造工程中の図１５と同じ箇所の要部断面図である。
【発明を実施するための形態】
【００２７】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２８】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２９】
また、以下の実施の形態においては、電界効果トランジスタを代表するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｐチャネル型ＭＩＳＦＥＴをｐＭＩＳと略し、ｎチャネル型ＭＩＳＦＥＴをｎＭＩＳと略す。また、以下の実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。
【００３０】
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００３１】
（実施の形態１）
本実施の形態１によるＣＭＩＳ（Complementary Metal Insulator Semiconductor）デバイスを図１を用いて説明する。
【００３２】
半導体基板１の主面には、素子分離２が形成されている。素子分離２は、半導体基板１に形成される素子間の干渉を防止する機能を有し、例えば半導体基板１に溝を形成し、この溝に絶縁膜を埋め込むＳＴＩ（Shallow Trench Isolation）法によって形成される。この素子分離２によって分離された活性領域が、ｐＭＩＳ形成領域（第１領域）またはｎＭＩＳ形成領域（第２領域）となっている。
【００３３】
ｐＭＩＳ形成領域の半導体基板１の主面には半導体領域であるｎ型ウェル３が形成されており、ｎＭＩＳ形成領域の半導体基板１の主面には半導体領域であるｐ型ウェル４が形成されている。ｎ型ウェル３にはＰ（リン）またはＡｓ（砒素）などのｎ型不純物が導入されており、ｐ型ウェル４にはＢ（ホウ素）などのｐ型不純物が導入されている。
【００３４】
次に、ｐＭＩＳ形成領域に形成されているｐＭＩＳ１００ｐの構成について説明する。図１に示すように、ｐＭＩＳ形成領域の半導体基板１の主面に形成されたｎ型ウェル３上には、ゲート絶縁膜５が形成されている。
【００３５】
このゲート絶縁膜５は主として、例えばＳｉＯ２（酸化シリコン）よりも誘電率の高い高誘電体膜５ｈから形成されている。高誘電体膜５ｈとしては、例えばＨｆＯ２（酸化ハフニウム）膜、ＨｆＯＮ（ハフニウムオキシナイトライド）膜、ＨｆＳｉＯ（ハフニウムシリケート）膜、またはＨｆＳｉＯＮ（ハフニウムシリコンオキシナイトライド）膜のようなハフニウム系絶縁膜を使用する。高誘電体膜５ｈの上面には金属酸化膜（第１金属酸化膜）５ｍ１、例えばＡｌ２Ｏ３（酸化アルミニウム）膜が形成されており、金属酸化膜５ｍ１に含まれる金属（第１金属）、例えばＡｌ（アルミニウム）が高誘電体膜５ｈに拡散している。半導体基板１と高誘電体膜５ｈとの間には、酸化膜５ｓ、例えばＳｉＯ２膜が形成されている。
【００３６】
ゲート絶縁膜５上には、メタルゲート電極６が形成されている。メタルゲート電極６は、第１メタルゲート電極材料からなる下層メタルゲート電極６Ｄと第２メタルゲート電極材料からなる上層メタルゲート電極６Ｕとを積層した構造を有している。下層メタルゲート電極６Ｄおよび上層メタルゲート電極６Ｕは、例えばＴｉＮ（窒化チタン）膜により構成されるが、これに限定されるものではない。例えばＴａＮ膜、ＴａＳｉＮ膜、ＴｉＡｌＮ膜、ＨｆＮ膜、ＮｉｘＳｉ１−ｘ膜、ＰｔＳｉ膜、ＮｉｘＴａ１−ｘＳｉ膜、ＮｉｘＰｔ１−ｘＳｉ膜、ＨｆＳｉ膜、ＷＳｉ膜、ＩｒｘＳｉ１−ｘ膜、ＴａＧｅ膜、ＴａＣｘ膜、Ｍｏ膜、またはＷ膜のいずれかの膜により、メタルゲート電極６を構成してもよい。さらに、メタルゲート電極６上には、シリコンゲート電極７が形成されている。シリコンゲート電極７は、例えば１×１０２０ｃｍ−３程度の不純物が導入された多結晶Ｓｉ膜（シリコンゲート電極材料）により構成される。従って、ｐＭＩＳ１００ｐのゲート電極Ｇｐ１は、メタルゲート電極６とシリコンゲート電極７とを積層した構造を有している。
【００３７】
ゲート電極Ｇｐ１の両側の側壁には、例えば絶縁膜よりなるサイドウォール８が形成されている。このサイドウォール８直下の半導体基板１（ｎ型ウェル３）には、半導体領域であるｐ型拡張領域９が形成されており、ｐ型拡張領域９の外側にはｐ型拡散領域１０が形成されている。ｐ型拡張領域９およびｐ型拡散領域１０にはＢなどのｐ型不純物が導入されており、ｐ型拡散領域１０にはｐ型拡張領域９に比べて高濃度にｐ型不純物が導入されている。ｐ型拡張領域９およびｐ型拡散領域１０によって、ExtensionまたはＬＤＤ（Lightly Doped Drain）構造を有するｐＭＩＳ１００ｐのソース・ドレイン領域ＳＤが形成される。
【００３８】
続いて、ｎＭＩＳ形成領域に形成されているｎＭＩＳ１００ｎの構成について説明する。図１に示すように、ｎＭＩＳ形成領域の半導体基板１の主面に形成されたｐ型ウェル４上には、ゲート絶縁膜１１が形成されている。
【００３９】
このゲート絶縁膜１１は主として、例えばＳｉＯ２よりも誘電率の高い高誘電体膜５ｈから形成されている。高誘電体膜５ｈとしては、例えばＨｆＯ２膜、ＨｆＯＮ膜、ＨｆＳｉＯ膜、またはＨｆＳｉＯＮ膜のようなハフニウム系絶縁膜を使用する。高誘電体膜５ｈの上面には金属酸化膜（第２金属酸化膜）５ｍ２、例えばＬａ２Ｏ３（酸化ランタン）膜、Ｙ２Ｏ３（酸化イットリウム）膜、ＭｇＯ（酸化マグネシウム）膜、またはＳｃ２Ｏ３（酸化スカンジウム）膜が形成されており、金属酸化膜５ｍ２に含まれる金属（第２金属）、例えばＬａ（ランタン）、Ｙ（イットリウム）、Ｍｇ（マグネシウム）、またはＳｃ（スカンジウム）が高誘電体膜５ｈに拡散している。半導体基板１と高誘電体膜５ｈとの間には、酸化膜５ｓ、例えばＳｉＯ２膜が形成されている。
【００４０】
ゲート絶縁膜１１上には、メタルゲート電極１２が形成されている。このメタルゲート電極１２は、前述したｐＭＩＳ１００ｐのゲート電極Ｇｐ１の一部を構成するメタルゲート電極６の上層に位置する上層メタルゲート電極６Ｕと同じ電極材料（第２メタルゲート電極材料）により構成されている。さらに、メタルゲート電極１２上には、シリコンゲート電極１３が形成されている。このシリコンゲート電極１３は、前述したｐＭＩＳ１００ｐのゲート電極Ｇｐ１の他の一部を構成するシリコンゲート電極７と同じシリコンゲート電極材料により構成されている。従って、ｎＭＩＳ１００ｎのゲート電極Ｇｎ１は、メタルゲート電極１２とシリコンゲート電極１３とを積層した構造を有しているが、ｎＭＩＳ１００ｎのゲート電極Ｇｎ１の厚さは、ｐＭＩＳ１００ｐのゲート電極Ｇｐ１の厚さよりも、ｐＭＩＳ１００ｐのゲート電極Ｇｐ１の一部を構成するメタルゲート電極６の下層に位置する下層メタルゲート電極６Ｄの厚さ分薄くなる。
【００４１】
ゲート電極Ｇｎ１の両側の側壁には、例えば絶縁膜よりなるサイドウォール８が形成されている。このサイドウォール８直下の半導体基板１（ｐ型ウェル４）には、半導体領域であるｎ型拡張領域１４が形成されており、ｎ型拡張領域１４の外側にはｎ型拡散領域１５が形成されている。ｎ型拡張領域１４およびｎ型拡散領域１５にはＰまたはＡｓなどのｎ型不純物が導入されており、ｎ型拡散領域１５にはｎ型拡張領域１４に比べて高濃度にｎ型不純物が導入されている。ｎ型拡張領域１４およびｎ型拡散領域１５によって、ＬＤＤ構造を有するｎＭＩＳ１００ｎのソース・ドレイン領域ＳＤが形成される。
【００４２】
このように、ｐＭＩＳ１００ｐのゲート絶縁膜５をＡｌが拡散した高誘電体膜（例えばＨｆＯ２膜）５ｈで構成し、ｎＭＩＳ１００ｎのゲート絶縁膜１１をＬａ、Ｙ、Ｍｇ、またはＳｃが拡散した高誘電体膜（例えばＨｆＯ２膜）５ｈで構成すること、ならびにｐＭＩＳ１００ｐのゲート電極Ｇｐ１の一部を構成するメタルゲート電極６の厚さ（第１厚さ）とｎＭＩＳ１００ｎのゲート電極Ｇｎ１の一部を構成するメタルゲート電極１２の厚さ（第２厚さ）とを変えて（ｐＭＩＳ１００ｐのゲート電極Ｇｐ１の一部を構成するメタルゲート電極６の厚さをｎＭＩＳ１００ｎのゲート電極Ｇｎ１の一部を構成するメタルゲート電極１２の厚さよりも薄く形成する）、ｐＭＩＳ１００ｐおよびｎＭＩＳ１００ｎのそれぞれの仕事関数を制御することによって、ｐＭＩＳ１００ｐおよびｎＭＩＳ１００ｎのそれぞれの閾値電圧を適切な値に設定することができる。
【００４３】
次に、本実施の形態１によるＣＭＩＳデバイスの製造方法について図２〜図１３を用いて工程順に説明する。図２〜図１３はＣＭＩＳデバイスの要部断面図である。
【００４４】
まず、図２に示すように、例えば単結晶Ｓｉに、例えばＢなどのｐ型不純物を導入した半導体基板（この段階では半導体ウエハと称する平面略円形状の半導体の薄板）１を用意する。次に、半導体基板１の主面に素子分離２を形成する。素子分離２は、例えばＳｉＯ２からなり、ＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon）法などによって形成される。図２では、半導体基板１に形成された溝にＳｉＯ２膜を埋め込むＳＴＩ法によって形成された素子分離２を示している。この素子分離２によって活性領域が分離され、ｐＭＩＳ形成領域およびｎＭＩＳ形成領域が形成される。
【００４５】
次に、フォトリソグラフィ法およびイオン注入法を用いて、ｐＭＩＳ形成領域にｎ型ウェル３を形成する。ｎ型ウェル３は半導体領域であり、ＰまたはＡｓなどのｎ型不純物が導入されている。同様に、フォトリソグラフィ法およびイオン注入法を用いて、ｎＭＩＳ形成領域にｐ型ウェル４を形成する。ｐ型ウェル４は半導体領域であり、Ｂなどのｐ型不純物が導入されている。
【００４６】
次に、半導体基板１の主面上に、例えば熱酸化法を用いてＳｉＯ２膜１６を形成する。ＳｉＯ２膜１６の厚さは、例えば１ｎｍ以下であり、代表的な厚さは、例えば約０．７ｎｍである。続いて、ＳｉＯ２膜１６上に、例えばＣＶＤ（Chemical Vapor Deposition）法またはＡＬＤ（Atomic Layer Deposition）法を用いて高誘電体膜、例えばＨｆＯ２膜１７を形成する。ＨｆＯ２膜１７の厚さは、例えば５ｎｍ以下であり、代表的な厚さは、例えば約２．０〜２．５ｎｍである。ＨｆＯ２膜１７に代えて、例えばＨｆＯＮ膜、ＨｆＳｉＯ膜、またはＨｆＳｉＯＮ膜などの他のハフニウム系絶縁膜を使用することもできる。
【００４７】
次に、半導体基板１に対して熱処理を行う。熱処理は、例えばＮ２雰囲気中において８５０℃で約５秒間実施される。この熱処理によりＨｆＯ２膜１７の結晶性を向上させることができる。
【００４８】
次に、図３に示すように、ＨｆＯ２膜１７上に、例えばＡＬＤ法を用いてＡｌ２Ｏ３膜１８を形成する。Ａｌ２Ｏ３膜１８の厚さは、例えば約０．５ｎｍである。
【００４９】
次に、図４に示すように、Ａｌ２Ｏ３膜１８上に、例えばスパッタリング法を用いて第１メタルゲート電極材料、例えばＴｉＮ膜１９を形成する。ＴｉＮ膜１９の厚さは、例えば約１０ｎｍである。続いて、ＴｉＮ膜１９上に、例えばＣＶＤ法を用いてＳｉＮ（窒化シリコン）膜２０を形成する。ＳｉＮ膜２０の厚さは、例えば約３０ｎｍである。
【００５０】
次に、図５に示すように、フォトリソグラフィ法を用いてｐＭＩＳ形成領域を覆うレジストパターン２１を形成し、このレジストパターン２１をマスクとして、レジストパターン２１から露出しているｎＭＩＳ形成領域のＳｉＮ膜２０を、例えばドライエッチング法を用いて除去する。
【００５１】
次に、図６に示すように、レジストパターン２１を除去した後、ＳｉＮ膜２０から露出しているｎＭＩＳ形成領域のＴｉＮ膜１９を、例えばウエットエッチング法を用いて除去する。このウエットエッチング法では、例えば過酸化水素（Ｈ２Ｏ２）を含む溶液を用いる。
【００５２】
次に、図７に示すように、ＳｉＮ膜２０を、例えばウエットエッチング法を用いて除去する。このウエットエッチング法では、例えばフッ酸（ＨＦ）を含む溶液を用いる。
【００５３】
次に、図８に示すように、露出しているｎＭＩＳ形成領域のＡｌ２Ｏ３膜１８を、例えばウエットエッチング法を用いて除去することにより、その下のＨｆＯ２膜１７を露出させる。ここでは、Ａｌ２Ｏ３膜１８の除去にウエットエッチング法を使用していることから、ＨｆＯ２膜１７はエッチングによるダメージを受けにくく、格子欠陥または酸素空乏などは形成されにくい。
【００５４】
次に、図９に示すように、例えばＡＬＤ法を用いて、ｐＭＩＳ形成領域ではＴｉＮ膜１９上に、ｎＭＩＳ形成領域ではＨｆＯ２膜１７上にＬａ２Ｏ３膜２２を形成する。Ｌａ２Ｏ３膜２２の厚さは、例えば約０．１〜０．３ｎｍである。続いて、例えばスパッタリング法を用いて、Ｌａ２Ｏ３膜２２上に第２メタルゲート電極材料、例えばＴｉＮ膜２３を形成する。ＴｉＮ膜２３の厚さは、例えば約５ｎｍである。Ｌａ２Ｏ３膜２２に代えて、Ｙ２Ｏ３膜、ＭｇＯ膜、またはＳｃ２Ｏ３膜を用いることもできる。
【００５５】
次に、図１０に示すように、半導体基板１に対して熱処理を行う。熱処理は、例えば１０００℃の温度で実施される。この熱処理によって、ｐＭＩＳ形成領域ではＡｌ２Ｏ３膜１８中のＡｌがＨｆＯ２膜１７に拡散し、ｎＭＩＳ形成領域ではＬａ２Ｏ３膜２２中のＬａがＨｆＯ２膜１７に拡散する。
【００５６】
ここで、ｐＭＩＳ形成領域ではＬａ２Ｏ３膜２２がＴｉＮ膜１９とＴｉＮ膜２３との間に挟まれており、このＬａ２Ｏ３膜２２中のＬａもＴｉＮ膜１９およびＴｉＮ膜２３へ拡散する。しかし、下側のＴｉＮ膜１９へ拡散したＬａのほとんどはＴｉＮ膜１９に留まり、ｐＭＩＳ形成領域のＨｆＯ２膜１７にまで拡散するＬａは非常に少ない。従って、ｐＭＩＳ形成領域において、ＡｌのＨｆＯ２膜１７への拡散の効果がＬａの拡散によって相殺される危険性は低い。
【００５７】
また、Ｌａ２Ｏ３膜２２の厚さを約０．１〜０．３ｎｍと薄くしたことにより、熱処理によって、そのほとんどのＬａおよびＯ（酸素）はＴｉＮ膜１９またはＴｉＮ膜２３に拡散して、ＴｉＮ膜１９とＴｉＮ膜２３との界面におけるＬａおよびＯの濃度は低下する。従って、後の工程においてＴｉＮ膜１９およびＴｉＮ膜２３を加工する際に、ＴｉＮ膜１９とＴｉＮ膜２３との界面において、ＬａおよびＯが残存することによるエッチングの不具合（例えばエッチング速度の変化など）は生じにくい。
【００５８】
エッチング加工性を向上させたい場合は、前述の図９および図１０を用いて説明した工程を以下の如く変更する。すなわち、Ｌａ２Ｏ３膜２２を成膜した後に熱処理を行い、続いて硝酸過水溶液または塩酸過水溶液等でｐＭＩＳ形成領域のＴｉＮ膜１９の上部に残っているＬａを除去する。熱処理によってｐＭＩＳ形成領域ではＨｆＯ２膜１７中にＡｌが拡散していること、および結晶化しているＨｆＯ２膜１７は硝酸過水溶液または塩酸過水溶液等による処理を行ってもほとんどエッチングされないこと、の２つの理由により硝酸過水溶液または塩酸過水溶液等による処理を行ってもｐＭＩＳ形成領域のＨｆＯ２膜１７中にＡｌは存在する。その後、ＴｉＮ膜２３を成膜する。
【００５９】
次に、図１１に示すように、ＴｉＮ膜２３上に、例えばＣＶＤ法を用いて多結晶Ｓｉ膜２４を形成する。多結晶Ｓｉ膜２４の厚さは、例えば約５０ｎｍである。ｐＭＩＳ形成領域およびｎＭＩＳ形成領域の多結晶Ｓｉ膜２４は、ｎ型不純物またはｐ型不純物を導入することにより、同じ導電性を示す多結晶Ｓｉにより構成してもよいが、ｐＭＩＳ形成領域の多結晶Ｓｉ膜２４をｐ型の導電性を示す多結晶Ｓｉにより構成し、ｎＭＩＳ形成領域の多結晶Ｓｉ膜２４をｎ型の導電性を示す多結晶Ｓｉにより構成してもよい。
【００６０】
次に、図１２に示すように、フォトリソグラフィ法およびドライエッチング法を用いて、ｐＭＩＳ形成領域にゲート絶縁膜５およびゲート電極Ｇｐ１を形成し、ｎＭＩＳ形成領域にゲート絶縁膜１１およびゲート電極Ｇｎ１を形成する。
【００６１】
ｐＭＩＳ形成領域に形成されたゲート絶縁膜５はＳｉＯ２膜１６（酸化膜５ｓ）、Ａｌが拡散したＨｆＯ２膜１７（高誘電体膜５ｈ）、およびＡｌ２Ｏ３膜１８（金属酸化膜５ｍ１）により構成され、ゲート電極Ｇｐ１はメタルゲート電極６およびシリコンゲート電極７により構成されている。さらに、メタルゲート電極６はＴｉＮ膜１９（下層メタルゲート電極６Ｄ）およびＴｉＮ膜２３（上層メタルゲート電極６Ｕ）により構成され、シリコンゲート電極７は多結晶Ｓｉ膜２４により構成されている。
【００６２】
ｎＭＩＳ形成領域に形成されたゲート絶縁膜１１はＳｉＯ２膜１６（酸化膜５ｓ）、Ｌａが拡散したＨｆＯ２膜１７（高誘電体膜５ｈ）、およびＬａ２Ｏ３膜２２（金属酸化膜５ｍ２）により構成され、ゲート電極Ｇｎ１はメタルゲート電極１２およびシリコンゲート電極１３により構成されている。さらに、メタルゲート電極１２はＴｉＮ膜２３（上層メタルゲート電極６Ｕ）により構成され、シリコンゲート電極１３は多結晶Ｓｉ膜２４により構成されている。
【００６３】
ｐＭＩＳ形成領域に形成されたゲート電極Ｇｐ１の一部を構成するメタルゲート電極６はＴｉＮ膜１９およびＴｉＮ膜２３からなるが、ｎＭＩＳ形成領域に形成されたゲート電極Ｇｎ１の一部を構成するメタルゲート電極１２はＴｉＮ膜２３からなる。従って、ｐＭＩＳ形成領域に形成されたゲート電極Ｇｐ１の一部を構成するメタルゲート電極６の厚さおよびｎＭＩＳ形成領域に形成されたゲート電極Ｇｎ１の一部を構成するメタルゲート電極１２の厚さを、それぞれ仕事関数を考慮した最適な値に設定することができる。本実施の形態１では、ｐＭＩＳ形成領域に形成されたゲート電極Ｇｐ１の一部を構成するメタルゲート電極６の厚さを約１５ｎｍとし、ｎＭＩＳ形成領域に形成されたゲート電極Ｇｎ１の一部を構成するメタルゲート電極１２の厚さを約５ｎｍとして、互いの厚さを約１０ｎｍ異なる値に設定している。
【００６４】
次に、図１３に示すように、フォトリソグラフィ法およびイオン注入法を用いて、ｐＭＩＳ形成領域にゲート電極Ｇｐ１に対して自己整合的にｐ型拡張領域９を形成する。ｐ型拡張領域９は半導体領域であり、半導体基板１にＢなどのｐ型不純物を導入することにより形成することができる。同様に、フォトリソグラフィ法およびイオン注入法を用いて、ｎＭＩＳ形成領域にゲート電極Ｇｎ１に対して自己整合的にｎ型拡張領域１４を形成する。ｎ型拡張領域１４は半導体領域であり、半導体基板１にＰまたはＡｓなどのｎ型不純物を導入することにより形成することができる。
【００６５】
次に、半導体基板１の主面上に絶縁膜を形成した後、ドライエッチング法を用いて、この絶縁膜を異方性エッチングすることにより、ｐＭＩＳ形成領域のゲート電極Ｇｐ１およびｎＭＩＳ形成領域のゲート電極Ｇｎ１のそれぞれの側壁にサイドウォール８を形成する。
【００６６】
次に、フォトリソグラフィ法およびイオン注入法を用いて、ｐＭＩＳ形成領域にゲート電極Ｇｐ１およびサイドウォール８に対して自己整合的にｐ型拡散領域１０を形成する。ｐ型拡散領域１０は半導体領域であり、半導体基板１にＢなどのｐ型不純物を導入することにより形成することができる。同様に、フォトリソグラフィ法およびイオン注入法を用いて、ｎＭＩＳ形成領域にゲート電極Ｇｎ１およびサイドウォール８に対して自己整合的にｎ型拡散領域１５を形成する。ｎ型拡散領域１５は半導体領域であり、半導体基板１にＰまたはＡｓなどのｎ型不純物を導入することにより形成することができる。
【００６７】
次に、半導体基板１に対して熱処理を行う。熱処理は、例えば１０００℃の温度で実施される。この熱処理によって、ｐＭＩＳ形成領域のｐ型拡張領域９およびｐ型拡散領域１０に導入されたｐ型不純物を活性化し、ｎＭＩＳ形成領域のｎ型拡張領域１４およびｎ型拡散領域１５に導入されたｎ型不純物を活性化させる。この熱処理においてもｐＭＩＳ形成領域ではＡｌ２Ｏ３膜１８中のＡｌがＨｆＯ２膜１７に拡散し、ｎＭＩＳ形成領域ではＬａ２Ｏ３膜２２中のＬａがＨｆＯ２膜１７に拡散する。
【００６８】
次に、半導体基板１の主面上に、例えばＣＶＤ法を用いて層間絶縁膜２５、例えばＴＥＯＳ（テトラエトキシシラン（Ｓｉ（ＯＣ２Ｈ５）４））膜を形成した後、この層間絶縁膜２５の表面を、例えばＣＭＰ（Chemical Mechanical Polishing）法を用いて研削することにより、その表面を平坦に加工する。続いて、フォトリソグラフィ法およびドライエッチング法を用いて、層間絶縁膜２５に接続孔２６を形成する。
【００６９】
次に、接続孔２６の底面および内壁を含む層間絶縁膜２５上に、例えばスパッタリング法を用いてＴｉ（チタン）／ＴｉＮ（窒化チタン）膜を順次堆積してＴｉ／ＴｉＮ膜を形成する。Ｔｉ／ＴｉＮ膜は、例えば後の工程で接続孔２６の内部に埋め込まれる材料が拡散するのを防止する、いわゆるバリア機能を有している。続いて、半導体基板１の主面上に、例えばＣＶＤ法を用いて接続孔２６の内部を埋め込むようにＷ（タングステン）膜を形成する。続いて、Ｗ膜およびＴｉ／ＴｉＮ膜を、例えばＣＭＰ法を用いて研削することにより、接続孔２６の内部にプラグ２７を形成する。
【００７０】
続いて、半導体基板１の主面上にＴｉ／ＴｉＮ膜、Ａｌ膜、およびＴｉ／ＴｉＮ膜を、例えばスパッタリング法を用いて順次形成する。続いて、フォトリソグラフィ法およびドライエッチング法を用いて、これらの膜を加工して、配線２８を形成する。この後、さらに上層の配線を形成するが、ここでの説明は省略する。以上の工程により、ｐＭＩＳ１００ｐおよびｎＭＩＳ１００ｎからなるＣＭＩＳデバイスが略完成する。
【００７１】
このように、ｐＭＩＳ１００ｐのゲート絶縁膜５を構成するＨｆＯ２膜１７に接する金属酸化物（Ａｌ２Ｏ３膜１８）とｎＭＩＳ１００ｎのゲート絶縁膜１１を構成するＨｆＯ２膜１７に接する金属酸化物（Ｌａ２Ｏ３膜２２）とを作り分ける工程において、フォトリソグラフィ法およびドライエッチング法を用いた工程が１回であることから、フォトリソグラフィ工程における合わせずれに起因したｐＭＩＳ１００ｐまたはｎＭＩＳ１００ｎのトランジスタ特性のばらつきを低減することができる。
【００７２】
このように、本実施の形態１によれば、（１）ｐＭＩＳ１００ｐのゲート電極Ｇｐ１の一部を構成するメタルゲート電極６の厚さとｎＭＩＳ１００ｎのゲート電極Ｇｎ１の一部を構成するメタルゲート電極１２の厚さとをそれぞれ別に決めることができるので、閾値電圧の最適な設定が可能となる。（２）ｐＭＩＳ１００ｐのゲート絶縁膜５をＡｌが拡散した高誘電体膜５ｈ（例えばＨｆＯ２膜１７）で構成し、ｎＭＩＳ１００ｎのゲート絶縁膜１１をＬａ、Ｙ、Ｍｇ、またはＳｃが拡散した高誘電体膜５ｈ（例えばＨｆＯ２膜１７）で構成することができるので、それぞれについて閾値電圧の低減と最適な設定とが可能となる。（３）ｐＭＩＳ１００ｐのゲート絶縁膜５を構成する高誘電体膜５ｈ（例えばＨｆＯ２膜１７）に接する金属酸化膜５ｍ１（例えばＡｌ２Ｏ３膜１８）とｎＭＩＳ１００ｎのゲート絶縁膜１１を構成する高誘電体膜５ｈ（例えばＨｆＯ２膜１７）に接する金属酸化膜５ｍ２（例えばＬａ２Ｏ３膜２２）との作り分けを１回のリソグラフィ・エッチング工程で行うことにより重ね合わせずれが抑制できて、その結果としてトランジスタ特性のばらつきを低減することが可能となる。（４）ｐＭＩＳ１００ｐのゲート絶縁膜５を構成する高誘電体膜５ｈ（例えばＨｆＯ２膜１７）およびｎＭＩＳ１００ｎのゲート絶縁膜１１を構成する高誘電体膜５ｈ（例えばＨｆＯ２膜１７）に、それぞれ適した金属酸化膜５ｍ１、５ｍ２のみが接するプロセスフローを提供することができる。
【００７３】
（実施の形態２）
本実施の形態２によるＣＭＩＳデバイスを図１４を用いて説明する。前述した実施の形態１と相違する点は、ｐＭＩＳおよびｎＭＩＳのそれぞれのゲート電極の構造である。
【００７４】
すなわち、前述の実施の形態１では、ｐＭＩＳ１００ｐのゲート電極Ｇｐ１の一部を構成するメタルゲート電極６を２層のメタル膜（上層メタルゲート電極６Ｕおよび下層メタルゲート電極６Ｄ）で構成し、ｎＭＩＳ１００ｎのゲート電極Ｇｎ１の一部を構成するメタルゲート電極１２を１層のメタル膜（上層メタルゲート電極６Ｕ）で構成することにより、ｐＭＩＳ１００ｐのメタルゲート電極６の厚さをｎＭＩＳ１００ｎのメタルゲート電極１２の厚さよりも厚く形成している。
【００７５】
これに対して、本実施の形態２では、図１４に示すように、ｐＭＩＳ２００ｐのゲート電極Ｇｐ２の一部を構成するメタルゲート電極３０を相対的に厚い１層のメタル膜で構成し、ｎＭＩＳ２００ｎのゲート電極Ｇｎ２の一部を構成するメタルゲート電極３１を相対的に薄い１層のメタル膜で構成することにより、ｐＭＩＳ２００ｐのメタルゲート電極３０の厚さをｎＭＩＳ２００ｎのメタルゲート電極３１の厚さよりも厚く形成している。
【００７６】
また、前述の実施の形態１では、ｐＭＩＳ１００ｐのゲート電極Ｇｐ１の他の一部を構成するシリコンゲート電極７の厚さとｎＭＩＳ１００ｎのゲート電極Ｇｎ１の他の一部を構成するシリコンゲート電極１３の厚さとは、同じ厚さであり、半導体基板１の主面からｐＭＩＳ１００ｐのゲート電極Ｇｐ１の上面までの高さが、半導体基板１の主面からｎＭＩＳ１００ｎのゲート電極Ｇｎ１の上面までの高さよりも高い。
【００７７】
これに対して、本実施の形態２では、図１４に示すように、ｐＭＩＳ２００ｐのゲート電極Ｇｐ２の他の一部を構成するシリコンゲート電極３２の厚さをｎＭＩＳ２００ｎのゲート電極Ｇｎ２の他の一部を構成するシリコンゲート電極３３の厚さよりも薄く形成することにより、半導体基板１の主面からｐＭＩＳ２００ｐのゲート電極Ｇｐ２の上面までの高さと半導体基板１の主面からｎＭＩＳ２００ｎのゲート電極Ｇｎ２の上面までの高さとを同じにしている。
【００７８】
次に、本実施の形態２によるＣＭＩＳデバイスの製造方法を図１５〜図２０を用いて工程順に説明する。図１５〜図２０はＣＭＩＳデバイスの要部断面図である。なお、ｐＭＩＳ形成領域の半導体基板１の主面上にＳｉＯ２膜１６、ＨｆＯ２膜１７、Ａｌ２Ｏ３膜１８、ＴｉＮ膜１９、Ｌａ２Ｏ３膜２２、およびＴｉＮ膜２３を形成し、ｎＭＩＳ形成領域の半導体基板１の主面上にＳｉＯ２膜１６、ＨｆＯ２膜１７、Ｌａ２Ｏ３膜２２、およびＴｉＮ膜２３を形成するまでの製造過程（前述した実施の形態１において図２〜図９を用いて説明した工程）は、前述した実施の形態１と同様であるため、その説明を省略する。
【００７９】
前述した実施の形態１において図９を用いて説明した製造工程に続いて、図１５に示すように、ＴｉＮ膜２３上に、例えばＣＶＤ法を用いて多結晶Ｓｉ膜（第１シリコンゲート電極材料）３４を形成する。多結晶Ｓｉ膜３４の厚さは、例えば約１００ｎｍである。
【００８０】
次に、図１６に示すように、ｐＭＩＳ形成領域のＴｉＮ膜１９が露出するまで、例えばＣＭＰ法を用いて多結晶Ｓｉ膜３４、ＴｉＮ膜２３、およびＬａ２Ｏ３膜２２を研削する。これにより、ｐＭＩＳ形成領域の半導体基板１の主面上にＳｉＯ２膜１６、ＨｆＯ２膜１７、Ａｌ２Ｏ３膜１８、およびＴｉＮ膜１９を残し、ｎＭＩＳ形成領域の半導体基板１の主面上にＳｉＯ２膜１６、ＨｆＯ２膜１７、Ｌａ２Ｏ３膜２２、ＴｉＮ膜２３、および多結晶Ｓｉ膜３４を残す。ここで、ｐＭＩＳ形成領域の半導体基板１の主面からＴｉＮ膜１９の上面までの高さとｎＭＩＳ形成領域の半導体基板１の主面から多結晶Ｓｉ膜３４の上面までの高さとは同じになる。
【００８１】
次に、図１７に示すように、半導体基板１の主面上に、例えばＣＶＤ法を用いて多結晶Ｓｉ膜（第２シリコンゲート電極材料）３５を形成する。多結晶Ｓｉ膜３５の厚さは、例えば約５０ｎｍである。なお、ｐＭＩＳ形成領域の多結晶Ｓｉ膜３５およびｎＭＩＳ形成領域の多結晶Ｓｉ膜３４、３５は、ｎ型不純物またはｐ型不純物を導入することにより、同じ導電性を示す多結晶Ｓｉにより構成してもよいが、ｐＭＩＳ形成領域の多結晶Ｓｉ膜３５をｐ型の導電性を示す多結晶Ｓｉにより構成し、ｎＭＩＳ形成領域の多結晶Ｓｉ膜３４、３５をｎ型の導電性を示す多結晶Ｓｉにより構成してもよい。
【００８２】
次に、半導体基板１に対して熱処理を行う。熱処理は、例えば１０００℃の温度で実施される。この熱処理によって、ｐＭＩＳ形成領域ではＡｌ２Ｏ３膜１８中のＡｌがＨｆＯ２膜１７に拡散し、ｎＭＩＳ形成領域ではＬａ２Ｏ３膜２２中のＬａがＨｆＯ２膜１７に拡散する。
【００８３】
ここで、前述した実施の形態１では、ｐＭＩＳ形成領域においてＬａ２Ｏ３膜２２がＴｉＮ膜１９とＴｉＮ膜２３との間に挟まれており、熱処理によってＬａ２Ｏ３膜２２中のＬａがＴｉＮ膜１９およびＴｉＮ膜２３へ拡散する。しかし、本実施の形態２では、ｐＭＩＳ形成領域にＬａ２Ｏ３膜２２は形成されていないので、前述した実施の形態１のようなｐＭＩＳ形成領域における熱処理によるＬａの拡散の心配は全くない。
【００８４】
なお、前述した実施の形態１では、ＨｆＯ２膜１７へのＡｌまたはＬａの拡散を行う熱処理は、半導体基板１の主面上（全面）にＴｉＮ膜（上側のＴｉＮ膜）２３を形成した後に行ったが（前述の図１０を用いて説明した工程）、本実施の形態２では、上記熱処理は、半導体基板１の主面上（全面）に多結晶Ｓｉ膜（上側の多結晶Ｓｉ膜）３５を形成した後に行う。これは、本実施の形態２では、半導体基板１の主面上（全面）にＴｉＮ膜２３を形成し、さらにその上に多結晶Ｓｉ膜３４を形成し（前述の図１５を用いて説明した工程）、その後、ｐＭＩＳ形成領域のＴｉＮ膜１９が露出するまで、例えばＣＭＰ法により多結晶Ｓｉ膜３４、ＴｉＮ膜２３、およびＬａ２Ｏ３膜２２を研削する（前述の図１６を用いて説明した工程）。上記熱処理をこの研削工程よりも前に行っていると、Ｌａ２Ｏ３膜２２を完全に除去することができず、一部にＬａ２Ｏ３膜２２が残ってしまう。一部にでもＬａ２Ｏ３膜２２が残ると、前述した実施の形態１において説明したＬａおよびＯが残存することによるエッチングの不具合（例えばエッチング速度の変化など）が生じる。そのため、Ｌａ２Ｏ３膜２２を完全に除去するために、上記熱処理は、多結晶Ｓｉ膜３４、ＴｉＮ膜２３、およびＬａ２Ｏ３膜２２を研削する工程よりも後に行う。
【００８５】
次に、図１８に示すように、フォトリソグラフィ法およびドライエッチング法を用いて、ｐＭＩＳ形成領域にゲート絶縁膜５およびゲート電極Ｇｐ２を形成し、ｎＭＩＳ形成領域にゲート絶縁膜１１およびゲート電極Ｇｎ２を形成する。
【００８６】
ｐＭＩＳ形成領域に形成されたゲート絶縁膜５はＳｉＯ２膜１６（酸化膜５ｓ）、Ａｌが拡散したＨｆＯ２膜１７（高誘電体膜５ｈ）、およびＡｌ２Ｏ３膜１８（金属酸化膜５ｍ１）により構成され、ゲート電極Ｇｐ２はメタルゲート電極３０およびシリコンゲート電極３２により構成されている。さらに、メタルゲート電極３０はＴｉＮ膜１９により構成され、シリコンゲート電極３２は多結晶Ｓｉ膜３５により構成されている。
【００８７】
ｎＭＩＳ形成領域に形成されたゲート絶縁膜１１はＳｉＯ２膜１６（酸化膜５ｓ）、Ｌａが拡散したＨｆＯ２膜１７（高誘電体膜５ｈ）、およびＬａ２Ｏ３膜２２（金属酸化膜５ｍ２）により構成され、ゲート電極Ｇｎ２はメタルゲート電極３１およびシリコンゲート電極３３により構成されている。さらに、メタルゲート電極３１はＴｉＮ膜２３により構成され、シリコンゲート電極３３は多結晶Ｓｉ膜３４、３５により構成されている。
【００８８】
ｐＭＩＳ形成領域に形成されたゲート電極Ｇｐ２の一部を構成するメタルゲート電極３０はＴｉＮ膜１９により形成され、ｎＭＩＳ形成領域に形成されたゲート電極Ｇｎ２の一部を構成するメタルゲート電極３１は、ＴｉＮ膜１９とは異なる工程で形成されたＴｉＮ膜２３により形成される。従って、ＴｉＮ膜１９とＴｉＮ膜２３との厚さを互いに異なる厚さに設定することができるので、ｐＭＩＳ形成領域に形成されたゲート電極Ｇｐ２の一部を構成するメタルゲート電極３０の厚さおよびｎＭＩＳ形成領域に形成されたゲート電極Ｇｎ１の一部を構成するメタルゲート電極３１の厚さを、それぞれ仕事関数を考慮した最適な値に設定することができる。本実施の形態２では、ｐＭＩＳ形成領域に形成されたゲート電極Ｇｐ２の一部を構成するメタルゲート電極３０の厚さを約１５〜２０ｎｍとし、ｎＭＩＳ形成領域に形成されたゲート電極Ｇｎ２の一部を構成するメタルゲート電極３１の厚さを約２〜５ｎｍとして、互いの厚さを約１０〜１８ｎｍ異なる値に設定している。
【００８９】
フォトリソグラフィ法では、ｐＭＩＳ形成領域では多結晶Ｓｉ膜３５、ＴｉＮ膜１９、Ａｌ２Ｏ３膜１８、ＨｆＯ２膜１７、およびＳｉＯ２膜１６からなる積層膜を、ｎＭＩＳ形成領域では多結晶シリコン膜３４、３５、ＴｉＮ膜２３、Ｌａ２Ｏ３膜２２、ＨｆＯ２膜１７、およびＳｉＯ２膜１６からなる積層膜をドライエッチングによって順次加工する際のレジストパターンが形成される。このレジストパターンは、まず、半導体基板１の主面上にフォトレジスト膜を塗布し、その後、このフォトレジスト膜に対して露光および現像処理を施すことにより形成される。ｐＭＩＳ形成領域の上記積層膜の上面とｎＭＩＳ形成領域の上記積層膜の上面とに高低差があると、焦点距離の違いによる解像不良等が生じるが、本実施の形態２では、ｐＭＩＳ形成領域の上記積層膜の上面とｎＭＩＳ形成領域の上記積層膜の上面とに高低差はないので、解像度の良い微細なレジストパターンを形成することができる。従って、ｐＭＩＳ２００ｐのゲート電極Ｇｐ２およびｎＭＩＳ２００ｎのゲート電極Ｇｎ２を再現性良く、微細に加工することができる。
【００９０】
次に、図１９に示すように、フォトリソグラフィ法およびイオン注入法を用いて、ｐＭＩＳ形成領域にゲート電極Ｇｐ２に対して自己整合的にｐ型拡張領域９を形成する。ｐ型拡張領域９は半導体領域であり、半導体基板１にＢなどのｐ型不純物を導入することにより形成することができる。同様に、フォトリソグラフィ法およびイオン注入法を用いて、ｎＭＩＳ形成領域にゲート電極Ｇｎ２に対して自己整合的にｎ型拡張領域１４を形成する。ｎ型拡張領域１４は半導体領域であり、半導体基板１にＰまたはＡｓなどのｎ型不純物を導入することにより形成することができる。
【００９１】
次に、半導体基板１の主面上に絶縁膜を形成した後、ドライエッチング法を用いて、この絶縁膜を異方性エッチングすることにより、ｐＭＩＳ形成領域のゲート電極Ｇｐ２およびｎＭＩＳ形成領域のゲート電極Ｇｎ２のそれぞれの側壁にサイドウォール８を形成する。
【００９２】
次に、フォトリソグラフィ法およびイオン注入法を用いて、ｐＭＩＳ形成領域にゲート電極Ｇｐ２およびサイドウォール８に対して自己整合的にｐ型拡散領域１０を形成する。ｐ型拡散領域１０は半導体領域であり、半導体基板１にＢなどのｐ型不純物を導入することにより形成することができる。同様に、フォトリソグラフィ法およびイオン注入法を用いて、ｎＭＩＳ形成領域にゲート電極Ｇｎ２およびサイドウォール８に対して自己整合的にｎ型拡散領域１５を形成する。ｎ型拡散領域１５は半導体領域であり、半導体基板１にＰまたはＡｓなどのｎ型不純物を導入することにより形成することができる。
【００９３】
次に、半導体基板１に対して熱処理を行う。熱処理は、例えば１０００℃の温度で実施される。この熱処理によって、ｐＭＩＳ形成領域のｐ型拡張領域９およびｐ型拡散領域１０に導入されたｐ型不純物を活性化し、ｎＭＩＳ形成領域のｎ型拡張領域１４およびｎ型拡散領域１５に導入されたｎ型不純物を活性化させる。この熱処理においてもｐＭＩＳ形成領域ではＡｌ２Ｏ３膜１８中のＡｌがＨｆＯ２膜１７に拡散し、ｎＭＩＳ形成領域ではＬａ２Ｏ３膜２２中のＬａがＨｆＯ２膜１７に拡散する。
【００９４】
次に、半導体基板１の主面上に、例えばＣＶＤ法を用いて層間絶縁膜２５を形成した後、この層間絶縁膜２５の表面を、例えばＣＭＰ法を用いて研削することにより平坦に加工する。
【００９５】
次に、フォトリソグラフィ法およびドライエッチング法を用いて、層間絶縁膜２５に接続孔２６を形成する。フォトリソグラフィ法では、層間絶縁膜２５をドライエッチングによって加工する際のレジストパターンが形成される。前述したｐＭＩＳ２００ｐのゲート電極Ｇｐ２およびｎＭＩＳ２００ｎのゲート電極Ｇｎ２の形成と同様に、層間絶縁膜２５の表面に高低差があると、焦点距離の違いによる解像不良等が生じるが、本実施の形態２では、層間絶縁膜２５の表面は平坦であり高低差はないので、解像度の良い微細なレジストパターンを形成することができる。
【００９６】
さらに、ｐＭＩＳ形成領域の半導体基板１の主面からゲート電極Ｇｐ２の上面（シリコンゲート電極３２の上面）までの高さとｎＭＩＳ形成領域の半導体基板１の主面からゲート電極Ｇｎ２の上面（シリコンゲート電極３３の上面）までの高さとは同じであることから、ｐＭＩＳ２００ｐのゲート電極Ｇｐ２上の層間絶縁膜２５の厚さとｎＭＩＳ２００ｎのゲート電極Ｇｎ２上の層間絶縁膜２５の厚さとが同じになる。従って、ｐＭＩＳ２００ｐのゲート電極Ｇｐ２に達する接続孔２６とｎＭＩＳ２００ｎのゲート電極Ｇｎ２に達する接続孔２６とを同じ形状に形成することができて、ｐＭＩＳ形成領域およびｎＭＩＳ形成領域において、微細な接続孔２６を再現性良く形成することができる。
【００９７】
その後は、図２０に示すように、前述した実施の形態１と同様にして、プラグ２７および配線２８等を形成することにより、ＣＭＩＳデバイスが略完成する。
【００９８】
このように、本実施の形態２によれば、ｐＭＩＳ形成領域のゲート電極Ｇｐ２の一部を構成するメタルゲート電極３０は１層のＴｉＮ膜１９からなり、前述した実施の形態１のように、メタルゲート電極６の間にＬａ２Ｏ３膜２２を挿入していたことにより懸念されるＬａ拡散の影響を完全に払拭することができる。従って、ｐＭＩＳ形成領域において、ＡｌのＨｆＯ２膜１７への拡散の効果がＬａの拡散によって相殺される危険性は無い。
【００９９】
また、半導体基板１の主面からｐＭＩＳ２００ｐのゲート電極Ｇｐ２の上面までの高さと半導体基板１の主面からｎＭＩＳ２００ｎのゲート電極Ｇｎ２の上面までの高さが同じであることから、ｐＭＩＳ２００ｐのゲート電極Ｇｐ２およびｎＭＩＳ２００ｎのゲート電極Ｇｎ２をフォトリソグラフィ法およびドライエッチング法により形成する際、フォトリソグラフィ工程では解像度の良い微細なレジストパターンを形成することができるので、再現性の良い微細なｐＭＩＳ２００ｐのゲート電極Ｇｐ２およびｎＭＩＳ２００ｎのゲート電極Ｇｎ２が形成できる。
【０１００】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１０１】
本発明は、半導体装置、特にｈｐが３２ｎｍ以下の半導体装置を製造する製造業に幅広く利用することができる。
【符号の説明】
【０１０２】
１ 半導体基板
２ 素子分離
３ ｎ型ウェル
４ ｐ型ウェル
５ ゲート絶縁膜
５ｈ 高誘電体膜
５ｍ１、５ｍ２ 金属酸化膜
５ｓ 酸化膜
６ メタルゲート電極
６Ｄ 下層メタルゲート電極
６Ｕ 上層メタルゲート電極
７ シリコンゲート電極
８ サイドウォール
９ ｐ型拡張領域
１０ ｐ型拡散領域
１１ ゲート絶縁膜
１２ メタルゲート電極
１３ シリコンゲート電極
１４ ｎ型拡張領域
１５ ｎ型拡散領域
１６ ＳｉＯ２（酸化シリコン）膜
１７ ＨｆＯ２（酸化ハフニウム）膜
１８ Ａｌ２Ｏ３（酸化アルミニウム）膜
１９ ＴｉＮ（窒化チタン）膜
２０ ＳｉＮ（窒化シリコン）膜
２１ レジストパターン
２２ Ｌａ２Ｏ３（酸化ランタン）膜
２３ ＴｉＮ（窒化チタン）膜
２４ 多結晶Ｓｉ（シリコン）膜
２５ 層間絶縁膜
２６ 接続孔
２７ プラグ
２８ 配線
３０、３１ メタルゲート電極
３２、３３ シリコンゲート電極
３４、３５ 多結晶Ｓｉ（シリコン）膜
１００ｎ、２００ｎ ｎチャネル型ＭＩＳＦＥＴ
１００ｐ、２００ｐ ｐチャネル型ＭＩＳＦＥＴ
Ｇｎ１、Ｇｎ２、Ｇｐ１、Ｇｐ２ ゲート電極
ＳＤ ソース・ドレイン領域
【特許請求の範囲】
【請求項１】
半導体基板の第１領域にｐチャネル型電界効果トランジスタを形成し、前記半導体基板の第２領域にｎチャネル型電界効果トランジスタを形成する半導体装置の製造方法であって、
（ａ）前記半導体基板の主面上にＳｉＯ２よりも誘電率の高い高誘電体膜を形成する工程と、
（ｂ）前記高誘電体膜上に第１金属を含む第１金属酸化膜を形成する工程と、
（ｃ）前記第１金属酸化膜上に第１厚さを有する第１メタルゲート電極材料を形成する工程と、
（ｄ）前記第２領域の前記第１メタルゲート電極材料および前記第１金属酸化膜を除去する工程と、
（ｅ）前記（ｄ）工程の後、前記半導体基板の主面上に第２金属を含む第２金属酸化膜を形成する工程と、
（ｆ）前記第２金属酸化膜上に第２厚さを有する第２メタルゲート電極材料を形成する工程と、
（ｇ）前記（ｆ）工程の後、前記半導体基板に熱処理を施して、前記第１領域の前記高誘電体膜に前記第１金属を拡散させ、前記第２領域の前記高誘電体膜に前記第２金属を拡散させる工程と、
（ｈ）前記（ｇ）工程の後、前記半導体基板の主面上にシリコンゲート電極材料を形成する工程と、
（ｉ）前記第１領域の前記シリコンゲート電極材料、前記第２メタルゲート電極材料、前記第１メタルゲート電極材料、前記第１金属酸化膜、および前記第１金属が拡散した前記高誘電体膜からなる積層膜を加工して、前記ｐチャネル型電界効果トランジスタの前記シリコンゲート電極材料、前記第２メタルゲート電極材料、および前記第１メタルゲート電極材料からなるゲート電極ならびに前記第１金属酸化膜、および前記第１金属が拡散した前記高誘電体膜からなるゲート絶縁膜を形成し、
前記第２領域の前記シリコンゲート電極材料、前記第２メタルゲート電極材料、前記第２金属酸化膜、および前記第２金属が拡散した前記高誘電体膜からなる積層膜を加工して、前記ｎチャネル型電界効果トランジスタの前記シリコンゲート電極材料および前記第２メタルゲート電極材料からなるゲート電極ならびに前記第２金属酸化膜、および前記第２金属が拡散した前記高誘電体膜からなるゲート絶縁膜を形成する工程と、
を含み、
前記第２メタルゲート電極材料の前記第２厚さは、前記第１メタルゲート電極材料の前記第１厚さよりも薄いことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、前記高誘電体膜は、ＨｆＯ２膜、ＨｆＯＮ膜、ＨｆＳｉＯ膜、またはＨｆＳｉＯｎ膜であることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、前記第１金属は、Ａｌであることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、前記第２金属は、Ｌａ、Ｙ、Ｍｇ、またはＳｃであることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、前記第１および第２メタルゲート電極材料は、ＴｉＮ、ＴａＮ、ＴａＳｉＮ、ＴｉＡｌＮ、ＨｆＮ、ＮｉｘＳｉ１−ｘ、ＰｔＳｉ、ＮｉｘＴａ１−ｘＳｉ、ＮｉｘＰｔ１−ｘＳｉ、ＨｆＳｉ、ＷＳｉ、ＩｒｘＳｉ１−ｘ、ＴａＧｅ、ＴａＣｘ、Ｍｏ、またはＷであることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、前記第１および第２メタルゲート電極材料に前記第２金属が拡散していることを特徴とする半導体装置の製造方法。
【請求項７】
請求項１記載の半導体装置の製造方法において、前記第１金属酸化膜の厚さは、０．５ｎｍであることを特徴とする半導体装置の製造方法。
【請求項８】
請求項１記載の半導体装置の製造方法において、前記第２金属酸化膜の厚さは、０．１ｎｍ〜０．３ｎｍであることを特徴とする半導体装置の製造方法。
【請求項９】
請求項１記載の半導体装置の製造方法において、前記（ａ）工程の前に、
（ｊ）前記半導体基板の主面上にＳｉＯ２膜を形成する工程と、
をさらに含むことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項１記載の半導体装置の製造方法において、前記（ｄ）工程は、
（ｄ１）前記第１メタルゲート電極材料上に絶縁膜を形成する工程と、
（ｄ２）前記第２領域の前記絶縁膜をフォトリソグラフィ法およびドライエッチング法を用いて除去する工程と、
（ｄ３）前記第２領域の前記第１メタルゲート電極材料をウエットエッチング法を用いて除去する工程と、
（ｄ４）前記第１領域の前記絶縁膜をウエットエッチング法を用いて除去する工程と、
（ｄ５）前記第２領域の前記第１金属酸化膜をウエットエッチング法を用いて除去する工程と、
をさらに含むことを特徴とする半導体装置の製造方法。
【請求項１１】
半導体基板の第１領域にｐチャネル型電界効果トランジスタを形成し、前記半導体基板の第２領域にｎチャネル型電界効果トランジスタを形成する半導体装置の製造方法であって、
（ａ）前記半導体基板の主面上にＳｉＯ２よりも誘電率の高い高誘電体膜を形成する工程と、
（ｂ）前記高誘電体膜上に第１金属を含む第１金属酸化膜を形成する工程と、
（ｃ）前記第１金属酸化膜上に第１厚さを有する第１メタルゲート電極材料を形成する工程と、
（ｄ）前記第２領域の前記第１メタルゲート電極材料および前記第１金属酸化膜を除去する工程と、
（ｅ）前記（ｄ）工程の後、前記半導体基板の主面上に第２金属を含む第２金属酸化膜を形成する工程と、
（ｆ）前記第２金属酸化膜上に第２厚さを有する第２メタルゲート電極材料を形成する工程と、
（ｇ）前記第２メタルゲート電極材料上に第１シリコンゲート電極材料を形成する工程と、
（ｈ）前記第１領域の前記第１メタルゲート電極材料の上面が露出するまで、前記第１シリコンゲート電極材料を研削する工程と、
（ｉ）前記（ｈ）工程の後、前記半導体基板の主面上に第２シリコンゲート電極材料を形成する工程と、
（ｊ）前記（ｉ）工程の後、前記半導体基板に熱処理を施して、前記第１領域の前記高誘電体膜に前記第１金属を拡散させ、前記第２領域の前記高誘電体膜に前記第２金属を拡散させる工程と、
（ｋ）前記第１領域の前記第２シリコンゲート電極材料、前記第１メタルゲート電極材料、前記第１金属酸化膜、および前記第１金属が拡散した前記高誘電体膜からなる積層膜を加工して、前記ｐチャネル型電界効果トランジスタの前記第２シリコンゲート電極材料および前記第１メタルゲート電極材料からなるゲート電極、ならびに前記第１金属酸化膜および前記第１金属が拡散した前記高誘電体膜からなるゲート絶縁膜を形成し、
前記第２領域の前記第２シリコンゲート電極材料、前記第１シリコンゲート電極材料、前記第２メタルゲート電極材料、前記第２金属酸化膜、および前記第２金属が拡散した前記高誘電体膜からなる積層膜を加工して、前記ｎチャネル型電界効果トランジスタの前記第２シリコンゲート電極材料、前記第１シリコンゲート電極材料および前記第２メタルゲート電極材料からなるゲート電極、ならびに前記第２金属酸化膜および前記第２金属が拡散した前記高誘電体膜からなるゲート絶縁膜を形成する工程と、
を含み、
前記第２メタルゲート電極材料の前記第２厚さは、前記第１メタルゲート電極材料の前記第１厚さよりも薄いことを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、前記高誘電体膜は、ＨｆＯ２膜、ＨｆＯＮ膜、ＨｆＳｉＯ膜、またはＨｆＳｉＯｎ膜であることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１１記載の半導体装置の製造方法において、前記第１金属は、Ａｌであることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１１記載の半導体装置の製造方法において、前記第２金属は、Ｌａ、Ｙ、Ｍｇ、またはＳｃであることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１１記載の半導体装置の製造方法において、前記第１および第２メタルゲート電極材料は、ＴｉＮ、ＴａＮ、ＴａＳｉＮ、ＴｉＡｌＮ、ＨｆＮ、ＮｉｘＳｉ１−ｘ、ＰｔＳｉ、ＮｉｘＴａ１−ｘＳｉ、ＮｉｘＰｔ１−ｘＳｉ、ＨｆＳｉ、ＷＳｉ、ＩｒｘＳｉ１−ｘ、ＴａＧｅ、ＴａＣｘ、Ｍｏ、またはＷであることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１１記載の半導体装置の製造方法において、前記第１金属酸化膜の厚さは、０．５ｎｍであることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１１記載の半導体装置の製造方法において、前記第２金属酸化膜の厚さは、０．１ｎｍから０．３ｎｍであることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１１記載の半導体装置の製造方法において、前記第１領域の前記半導体基板の主面から前記ｐチャネル型電界効果トランジスタのゲート電極の上面までの高さと、前記第２領域の前記半導体基板の主面から前記ｎチャネル型電界効果トランジスタのゲート電極の上面までの高さとが同じであることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１１記載の半導体装置の製造方法において、前記（ａ）工程の前に、
（ｋ）前記半導体基板の主面上にＳｉＯ２膜を形成する工程と、
をさらに含むことを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１１記載の半導体装置の製造方法において、前記（ｄ）工程は、
（ｄ１）前記第１メタルゲート電極材料上に絶縁膜を形成する工程と、
（ｄ２）前記第２領域の前記絶縁膜をフォトリソグラフィ法およびドライエッチング法を用いて除去する工程と、
（ｄ３）前記第２領域の前記第１メタルゲート電極材料をウエットエッチング法を用いて除去する工程と、
（ｄ４）前記第１領域の前記絶縁膜をウエットエッチング法を用いて除去する工程と、
（ｄ５）前記第２領域の前記第１金属酸化膜をウエットエッチング法を用いて除去する工程と、
をさらに含むことを特徴とする半導体装置の製造方法。
【請求項１】
半導体基板の第１領域にｐチャネル型電界効果トランジスタを形成し、前記半導体基板の第２領域にｎチャネル型電界効果トランジスタを形成する半導体装置の製造方法であって、
（ａ）前記半導体基板の主面上にＳｉＯ２よりも誘電率の高い高誘電体膜を形成する工程と、
（ｂ）前記高誘電体膜上に第１金属を含む第１金属酸化膜を形成する工程と、
（ｃ）前記第１金属酸化膜上に第１厚さを有する第１メタルゲート電極材料を形成する工程と、
（ｄ）前記第２領域の前記第１メタルゲート電極材料および前記第１金属酸化膜を除去する工程と、
（ｅ）前記（ｄ）工程の後、前記半導体基板の主面上に第２金属を含む第２金属酸化膜を形成する工程と、
（ｆ）前記第２金属酸化膜上に第２厚さを有する第２メタルゲート電極材料を形成する工程と、
（ｇ）前記（ｆ）工程の後、前記半導体基板に熱処理を施して、前記第１領域の前記高誘電体膜に前記第１金属を拡散させ、前記第２領域の前記高誘電体膜に前記第２金属を拡散させる工程と、
（ｈ）前記（ｇ）工程の後、前記半導体基板の主面上にシリコンゲート電極材料を形成する工程と、
（ｉ）前記第１領域の前記シリコンゲート電極材料、前記第２メタルゲート電極材料、前記第１メタルゲート電極材料、前記第１金属酸化膜、および前記第１金属が拡散した前記高誘電体膜からなる積層膜を加工して、前記ｐチャネル型電界効果トランジスタの前記シリコンゲート電極材料、前記第２メタルゲート電極材料、および前記第１メタルゲート電極材料からなるゲート電極ならびに前記第１金属酸化膜、および前記第１金属が拡散した前記高誘電体膜からなるゲート絶縁膜を形成し、
前記第２領域の前記シリコンゲート電極材料、前記第２メタルゲート電極材料、前記第２金属酸化膜、および前記第２金属が拡散した前記高誘電体膜からなる積層膜を加工して、前記ｎチャネル型電界効果トランジスタの前記シリコンゲート電極材料および前記第２メタルゲート電極材料からなるゲート電極ならびに前記第２金属酸化膜、および前記第２金属が拡散した前記高誘電体膜からなるゲート絶縁膜を形成する工程と、
を含み、
前記第２メタルゲート電極材料の前記第２厚さは、前記第１メタルゲート電極材料の前記第１厚さよりも薄いことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、前記高誘電体膜は、ＨｆＯ２膜、ＨｆＯＮ膜、ＨｆＳｉＯ膜、またはＨｆＳｉＯｎ膜であることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、前記第１金属は、Ａｌであることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、前記第２金属は、Ｌａ、Ｙ、Ｍｇ、またはＳｃであることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、前記第１および第２メタルゲート電極材料は、ＴｉＮ、ＴａＮ、ＴａＳｉＮ、ＴｉＡｌＮ、ＨｆＮ、ＮｉｘＳｉ１−ｘ、ＰｔＳｉ、ＮｉｘＴａ１−ｘＳｉ、ＮｉｘＰｔ１−ｘＳｉ、ＨｆＳｉ、ＷＳｉ、ＩｒｘＳｉ１−ｘ、ＴａＧｅ、ＴａＣｘ、Ｍｏ、またはＷであることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、前記第１および第２メタルゲート電極材料に前記第２金属が拡散していることを特徴とする半導体装置の製造方法。
【請求項７】
請求項１記載の半導体装置の製造方法において、前記第１金属酸化膜の厚さは、０．５ｎｍであることを特徴とする半導体装置の製造方法。
【請求項８】
請求項１記載の半導体装置の製造方法において、前記第２金属酸化膜の厚さは、０．１ｎｍ〜０．３ｎｍであることを特徴とする半導体装置の製造方法。
【請求項９】
請求項１記載の半導体装置の製造方法において、前記（ａ）工程の前に、
（ｊ）前記半導体基板の主面上にＳｉＯ２膜を形成する工程と、
をさらに含むことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項１記載の半導体装置の製造方法において、前記（ｄ）工程は、
（ｄ１）前記第１メタルゲート電極材料上に絶縁膜を形成する工程と、
（ｄ２）前記第２領域の前記絶縁膜をフォトリソグラフィ法およびドライエッチング法を用いて除去する工程と、
（ｄ３）前記第２領域の前記第１メタルゲート電極材料をウエットエッチング法を用いて除去する工程と、
（ｄ４）前記第１領域の前記絶縁膜をウエットエッチング法を用いて除去する工程と、
（ｄ５）前記第２領域の前記第１金属酸化膜をウエットエッチング法を用いて除去する工程と、
をさらに含むことを特徴とする半導体装置の製造方法。
【請求項１１】
半導体基板の第１領域にｐチャネル型電界効果トランジスタを形成し、前記半導体基板の第２領域にｎチャネル型電界効果トランジスタを形成する半導体装置の製造方法であって、
（ａ）前記半導体基板の主面上にＳｉＯ２よりも誘電率の高い高誘電体膜を形成する工程と、
（ｂ）前記高誘電体膜上に第１金属を含む第１金属酸化膜を形成する工程と、
（ｃ）前記第１金属酸化膜上に第１厚さを有する第１メタルゲート電極材料を形成する工程と、
（ｄ）前記第２領域の前記第１メタルゲート電極材料および前記第１金属酸化膜を除去する工程と、
（ｅ）前記（ｄ）工程の後、前記半導体基板の主面上に第２金属を含む第２金属酸化膜を形成する工程と、
（ｆ）前記第２金属酸化膜上に第２厚さを有する第２メタルゲート電極材料を形成する工程と、
（ｇ）前記第２メタルゲート電極材料上に第１シリコンゲート電極材料を形成する工程と、
（ｈ）前記第１領域の前記第１メタルゲート電極材料の上面が露出するまで、前記第１シリコンゲート電極材料を研削する工程と、
（ｉ）前記（ｈ）工程の後、前記半導体基板の主面上に第２シリコンゲート電極材料を形成する工程と、
（ｊ）前記（ｉ）工程の後、前記半導体基板に熱処理を施して、前記第１領域の前記高誘電体膜に前記第１金属を拡散させ、前記第２領域の前記高誘電体膜に前記第２金属を拡散させる工程と、
（ｋ）前記第１領域の前記第２シリコンゲート電極材料、前記第１メタルゲート電極材料、前記第１金属酸化膜、および前記第１金属が拡散した前記高誘電体膜からなる積層膜を加工して、前記ｐチャネル型電界効果トランジスタの前記第２シリコンゲート電極材料および前記第１メタルゲート電極材料からなるゲート電極、ならびに前記第１金属酸化膜および前記第１金属が拡散した前記高誘電体膜からなるゲート絶縁膜を形成し、
前記第２領域の前記第２シリコンゲート電極材料、前記第１シリコンゲート電極材料、前記第２メタルゲート電極材料、前記第２金属酸化膜、および前記第２金属が拡散した前記高誘電体膜からなる積層膜を加工して、前記ｎチャネル型電界効果トランジスタの前記第２シリコンゲート電極材料、前記第１シリコンゲート電極材料および前記第２メタルゲート電極材料からなるゲート電極、ならびに前記第２金属酸化膜および前記第２金属が拡散した前記高誘電体膜からなるゲート絶縁膜を形成する工程と、
を含み、
前記第２メタルゲート電極材料の前記第２厚さは、前記第１メタルゲート電極材料の前記第１厚さよりも薄いことを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、前記高誘電体膜は、ＨｆＯ２膜、ＨｆＯＮ膜、ＨｆＳｉＯ膜、またはＨｆＳｉＯｎ膜であることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１１記載の半導体装置の製造方法において、前記第１金属は、Ａｌであることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１１記載の半導体装置の製造方法において、前記第２金属は、Ｌａ、Ｙ、Ｍｇ、またはＳｃであることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１１記載の半導体装置の製造方法において、前記第１および第２メタルゲート電極材料は、ＴｉＮ、ＴａＮ、ＴａＳｉＮ、ＴｉＡｌＮ、ＨｆＮ、ＮｉｘＳｉ１−ｘ、ＰｔＳｉ、ＮｉｘＴａ１−ｘＳｉ、ＮｉｘＰｔ１−ｘＳｉ、ＨｆＳｉ、ＷＳｉ、ＩｒｘＳｉ１−ｘ、ＴａＧｅ、ＴａＣｘ、Ｍｏ、またはＷであることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１１記載の半導体装置の製造方法において、前記第１金属酸化膜の厚さは、０．５ｎｍであることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１１記載の半導体装置の製造方法において、前記第２金属酸化膜の厚さは、０．１ｎｍから０．３ｎｍであることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１１記載の半導体装置の製造方法において、前記第１領域の前記半導体基板の主面から前記ｐチャネル型電界効果トランジスタのゲート電極の上面までの高さと、前記第２領域の前記半導体基板の主面から前記ｎチャネル型電界効果トランジスタのゲート電極の上面までの高さとが同じであることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１１記載の半導体装置の製造方法において、前記（ａ）工程の前に、
（ｋ）前記半導体基板の主面上にＳｉＯ２膜を形成する工程と、
をさらに含むことを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１１記載の半導体装置の製造方法において、前記（ｄ）工程は、
（ｄ１）前記第１メタルゲート電極材料上に絶縁膜を形成する工程と、
（ｄ２）前記第２領域の前記絶縁膜をフォトリソグラフィ法およびドライエッチング法を用いて除去する工程と、
（ｄ３）前記第２領域の前記第１メタルゲート電極材料をウエットエッチング法を用いて除去する工程と、
（ｄ４）前記第１領域の前記絶縁膜をウエットエッチング法を用いて除去する工程と、
（ｄ５）前記第２領域の前記第１金属酸化膜をウエットエッチング法を用いて除去する工程と、
をさらに含むことを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【公開番号】特開２０１０−２７２５９６（Ｐ２０１０−２７２５９６Ａ）
【公開日】平成２２年１２月２日（２０１０．１２．２）
【国際特許分類】
【出願番号】特願２００９−１２１３７１（Ｐ２００９−１２１３７１）
【出願日】平成２１年５月１９日（２００９．５．１９）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２２年１２月２日（２０１０．１２．２）
【国際特許分類】
【出願日】平成２１年５月１９日（２００９．５．１９）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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