【課題】貴金属を含む合金を用いて金属シリサイドを形成する工程において、新たな製造設備の導入や運用コストの増加をもたらすことなく、貴金属の残渣を生じることなく、未反応のまま残存している合金を除去しうる半導体装置の製造方法を提供する。
【解決手段】シリコンが部分的に露出した領域を含む半導体基板上に、Ｎｉ等の金属と貴金属との合金よりなる金属合金膜を形成する工程と、熱処理により、前記露出した領域のシリコンと金属合金膜とを選択的に反応させ、Ｎｉ等の金属及び貴金属を含む金属シリサイド膜を前記露出した領域上に形成する工程と、未反応のまま残存している金属合金膜を、Ｎｉ等の金属よりもイオン化傾向の高い遷移金属を溶解した、過酸化水素を含有する溶液を用いて除去する工程とを有する。 （もっと読む）

【課題】微細化・高速化可能な半導体装置に必要なＮｉシリサイド層を形成する際に、低抵抗層であるＮｉＳｉ層を安定して形成すると共にシリコン−シリサイド界面抵抗を低減する。
【解決手段】シリコン基板１００上にゲート電極１０３を形成した後、シリコン基板１００におけるゲート電極１０３の両側にソース・ドレイン領域となる不純物拡散層１０９を形成する。その後、不純物拡散層１０９上にＨｆ膜１１０を形成した後、熱処理を行って、不純物拡散層１０９上にＨｆシリサイド層１１１を形成する。その後、Ｈｆシリサイド層１１１上にＮｉシリサイド層１１３を形成する。 （もっと読む）

【課題】微細化してもリーク電流の少ない、信頼性に優れたフルシリサイド化ゲート電極を備えたＭＩＳ型半導体装置の製造方法を提供することにある。
【解決手段】シリコン基板１上に、ゲート絶縁膜４及び多結晶シリコン膜５からなるゲート領域を形成した後、プラズマ窒化処理を行って、多結晶シリコン膜５の側面に窒素を導入する。その後、ゲート領域をマスクに、シリコン基板表面にソース、ドレイン領域１０、１１を形成した後、多結晶シリコン膜５上に金属膜１４、１７を形成し、然る後、多結晶シリコン膜５と金属膜１４、１７とをシリサイド化反応させて、多結晶シリコン膜５の全領域がフルシリサイド化されてなるゲート電極１５、１８を形成する。 （もっと読む）

【課題】対向するゲート電極パターンの間隙をリソグラフィーの限界を超えて狭く形成した上で、両ゲート電極の全体をシリサイド化して閾値を調整可能とする。
【解決手段】分離形成すべきゲート電極を連結した一体のパターンとして形成し、ゲート電極を被覆する第１絶縁膜を形成後、第１絶縁膜を平坦化しながら膜厚を減じてゲート電極表面を露出させる。その後、ゲート電極パターンの分離すべき箇所をエッチングにより除去してゲート電極パターンを２つの部分２０，２１に分断する。その上で、開口部全体を第２絶縁膜２２で埋め、両ゲート電極２０，２１及び第２絶縁膜２２上に金属膜２３を形成する。その後、熱処理によって、金属膜２３とシリコンとを反応させて両ゲート電極２０，２１を金属シリサイド化する。その後、７層〜９層のＣｕ配線を両トランジスタ上方に形成する。 （もっと読む）

【課題】ゲート電極層の除去に伴うトランジスタの性能の低下を抑制すること。
【解決手段】第１及び第２導電型のトランジスタをそれぞれ基板上の第１及び第２領域に形成する半導体装置の製造方法であって、前記第１及び第２領域にわたってゲート絶縁膜と犠牲層とを堆積し、前記第１領域から前記犠牲層を除去し、前記第１領域に露出した前記ゲート絶縁膜上及び前記第２領域に残存する前記犠牲層上に第１のゲート電極層を堆積し、前記第２領域から前記第１のゲート電極層と前記犠牲層とを除去し、前記第２領域に露出した前記ゲート絶縁膜上に第２のゲート電極層を堆積し、前記ゲート絶縁膜と前記第１のゲート電極層とを含む前記第１導電型のトランジスタを形成し、前記ゲート絶縁膜と前記第２のゲート電極層とを含む前記第２導電型のトランジスタを形成することを特徴とする半導体装置の製造方法。 （もっと読む）

【課題】 横方向に可変の仕事関数を有するゲート電極を含む半導体構造体を提供する。
【解決手段】 ＣＭＯＳ構造体などの半導体構造体が、横方向に可変の仕事関数を有するゲート電極を含む。横方向に可変の仕事関数を有するゲート電極は、角度傾斜イオン注入法又は逐次積層法を用いて形成することができる。横方向に可変の仕事関数を有するゲート電極は、非ドープ・チャネルの電界効果トランジスタ・デバイスに向上した電気的性能をもたらす。 （もっと読む）

【課題】
半導体装置、特にデュアルフリーシリサイド（ＦＵＳＩ）金属ゲートを有するデュアル仕事関数の半導体装置を製造するための良好な方法を提供する。
【解決手段】
デュアル仕事関数半導体装置の製造方法が、第１領域（１０１ａ）の第１電極（１０２ａ）上に、第１金属層（１０８）と、少なくとも第１仕事関数変調元素を提供する工程を含む。更に、第２領域（１０１ｂ）の少なくとも第２電極（１０２ｂ）上に、第２金属の第２金属層（１０９）が形成される。第１電極（１０２ａ）の第１シリサイド化と、第２電極（１０２ｂ）の第２シリサイド化とは、同時に行われる。 （もっと読む）

【課題】シリコンゲート電極のシリサイド化に際し、電極の体積膨張に起因するゲートの側壁絶縁膜の破壊を防止する。
【解決手段】電極シリコン層のパターニング、ゲート電極のための第１及び第２側壁絶縁膜２１０、２２０の形成、及び、電極シリコン層及び側壁絶縁膜２１０、２２０と自己整合的なソース・ドレイン拡散領域１０３へのイオン注入を行った後に、電極シリコン層に接する第１の側壁絶縁膜２１０を、底部付近の一部を残してエッチング除去して、電極シリコン層の側面に空隙２１１を形成する。その後、金属層を堆積し、電極シリコン層のシリサイド化を行って、電極シリサイド層１２１を形成する。 （もっと読む）

【課題】半導体基板とは格子定数の異なる半導体層からチャネル部に対して効果的に応力を印加することが可能でこれによりキャリア移動度の向上を図り高機能化の達成が可能な半導体装置を提供する。
【解決手段】半導体基板３上にゲート絶縁膜５を介して設けられたゲート電極７と、ゲート電極７の両脇において半導体基板３の表面を掘り下げた部分にエピタキシャル成長によって形成された半導体層（応力印加層）９とを備えた半導体装置１において、半導体層９は、半導体基板３とは格子定数の異なる層であり、ゲート絶縁膜５およびゲート電極７は、半導体層９間において半導体基板３の表面を掘り下げた部分を埋め込む状態で設けられている。半導体基板３の表面に対するゲート絶縁膜５の深さ位置ｄ２は、半導体層９の深さ位置ｄ１よりも浅いこととする。 （もっと読む）

【課題】特定の領域毎に同一材料を用いて異なる品質の半導体要素を作り分ける。
【解決手段】素子分離２及びウェル３，４が形成されたシリコン基板１表面にゲート酸化膜５を形成し、ゲート酸化膜５上にゲート電極７を形成する。ゲート電極７を挟むシリコン基板１上層に、エクステンション用の浅い拡散層８を形成する。ＮＭＯＳ領域を覆うように反射膜２８を形成した後、光源から可視光を照射することにより、ＰＭＯＳ領域にソース／ドレイン領域１０ａを形成する。反射膜２８を除去した後、光源から可視光を再度照射することにより、ソース／ドレイン領域１０ａとは異なる品質のソース／ドレイン領域がＮＭＯＳ領域に形成される。 （もっと読む）

【課題】空乏化を生じず、また、製造工程における酸化、薬液による腐食、含有する金属による熱処理装置の汚染を抑えることのできるゲート電極を有し、且つトランジスタのオン電流の低下を抑えることのできる半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置は、半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された金属含有層、並びに前記金属含有層の上面および側面を覆う不純物イオンを含んだ多結晶シリコン層からなるゲート電極と、を有する。 （もっと読む）

【課題】溝の埋め込み性を改善することと、溝の埋め込み高さを確保することを両立させることができる半導体装置の製造方法を実現する。
【解決手段】半導体装置の製造方法として、半導体基板１上の層間膜２に幅の異なる溝３，４を形成する工程と、溝３，４が形成された層間膜２上にバリアメタル層５を形成する工程と、バリアメタル層５を覆いかつ溝３，４の形成部位に開口部を有するレジストマスク７を形成する工程と、レジストマスク７を用いてバリアメタル層５をエッチングすることによりオーバーハング部６を除去する工程と、レジストマスク７を除去した後、半導体基板１上で溝３，４に配線材料を埋め込む工程と、半導体基板１上で配線材料とバリアメタル層５の余剰部を研磨により除去する工程とによって溝配線を形成する。 （もっと読む）

【課題】ゲートスタックのシート抵抗及びコンタクト抵抗が小さいながらも、不純物の外部拡散を効果的に抑制することのできる拡散防止膜を備える半導体素子を提供すること。
【解決手段】第１導電層（２１１）と、第１導電層（２１１）上に形成され、且つ金属シリサイド膜（２１２Ａ）及び窒素含有の金属膜（２１２Ｂ）の順に積層された第１拡散防止膜と、該第１拡散防止膜上の少なくとも窒素含有の金属シリサイド膜（２１２Ｄ）を含む第２拡散防止膜と、該第２拡散防止膜上の第２導電層（２１３）とを備える。 （もっと読む）

【課題】ゲートスタックのシート抵抗及びコンタクト抵抗が小さいながらも、不純物の外部拡散を効果的に抑制することのできる拡散防止膜を備える半導体素子の製造方法を提供すること。
【解決手段】本発明に係る半導体素子の製造方法は、第１導電層（２１）上に、少なくとも第１金属膜（２２Ａ）および窒素含有の金属シリサイド膜（２２Ｃ）を含む積層構造で拡散防止膜を形成するステップと、該拡散防止膜上に第２導電層（２３）を形成するステップとを含む。 （もっと読む）

【課題】複数の誘電体を備えた半導体装置を製造するためのより良い方法を提供する。
【解決手段】基板２００上に、第１制御電極誘電体材料２０２を設けること、基板２００の少なくとも第１領域２１０ａに、第１誘電体材料２０２を覆うパターン化した犠牲層を設けること、第１領域２１０ａではパターン化した犠牲層を覆い、第２領域２１０ｂでは第１誘電体材料２０２を覆う第２誘電体材料２０３を設けること、但し、第２領域２１０ｂは、第１領域２１０ａと異なっており、第２誘電体材料２０３をパターン化して、パターン化した第２誘電体材料が、第２領域２１０ｂでは第１誘電体材料２０２を覆い、第１領域２１０ａではパターン化した犠牲層を覆わないようにすること、パターン化した犠牲層を除去することを含む。 （もっと読む）

【課題】均一なシリサイド層を有し、低抵抗化されたゲート電極を備えた半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、半導体基板１０１内に形成された低濃度ソース・ドレイン領域１０６および高濃度ソース・ドレイン領域１０８と、半導体基板１０１のうち平面的に見て低濃度ソース・ドレイン領域１０６の間に位置する領域の上に形成されたゲート絶縁膜１０２と、ゲート絶縁膜１０２上に形成され、金属シリサイドからなるゲート電極１０３とを備えている。ゲート電極１０３の上部におけるゲート長は、ゲート電極の他の部分におけるゲート長よりも大きくなっている。 （もっと読む）

【課題】 開口部ＴＨの形成時におけるサイドウォールの膜減りにより、共通コンタクトの形成部分で配線層から半導体基板のウェル領域に電流漏れが生じるおそれがある。
【解決手段】 第１トランジスタのゲート電極と第２トランジスタの拡散領域とを第１開口部内で接続する第１配線層を備えるＳＲＡＭセルであって、第１配線層は、第１開口部内において、第１トランジスタ及び第２トランジスタが形成される半導体基板の主面と離間して形成される。 （もっと読む）

【課題】ｐ型ＭＯＳＦＥＴとｎ型ＭＯＳＦＥＴとの間で異なる所望のしきい値を得ることが可能な半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、半導体基板上にＨｆ、 Ｚｒの少なくとも１つと、Ｓｉ、Ｏ、Ｎを含むゲート絶縁膜を形成し、第１、第２のゲート電極層を形成し、第１のゲート電極層上および第２のゲート電極層上に、第１の金属含有層を形成し、第２の金属含有層を形成し、保護膜を形成し、保護膜を選択的に除去し、残存する保護膜をマスクとして、第１の金属含有層および第２の金属含有層を選択的に除去し、第１の金属含有層および第２の金属含有層が選択的に除去された第２のゲート電極層上に、第３の金属含有層を成膜し、加熱処理により、第１のゲート電極層を合金化するとともに、第２のゲート電極層を合金化し、異なる組成のゲート電極を形成する。 （もっと読む）

【課題】フルシリサイドゲート電極を有するＭＩＳＦＥＴにおいて、ゲート配線抵抗が小さい半導体装置を提供する。
【解決手段】半導体基板１０における素子分離領域１１によって囲まれた第１の活性領域１３Ａ上に形成されたｐ型ＭＩＳトランジスタを備えた半導体装置は、第１の活性領域１３Ａ上に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜を介して第１の活性領域１３Ａを跨ぐように形成され、第１の活性領域１３Ａ上の第１のフルシリサイドゲート電極２４Ａと素子分離領域１１上の第１のフルシリサイドゲート配線２４Ｅとからなる第１のフルシリサイドゲートパターン２４ａとを備える。第１のフルシリサイドゲート電極２４Ａの厚さは、第１のフルシリサイドゲート配線２４Ｅの厚さよりも薄い。 （もっと読む）

【課題】 本発明は、半導体プロセスに関する。より具体的には、本発明は、化学気相成長法によって形成される金属含有膜を半導体素子に集積する方法に関する。
【解決手段】 たとえばゲートスタックのような、半導体素子中の金属含有膜を集積する方法。一の実施例では、当該方法は、処理チャンバ内に基板を供する手順、その基板をタングステンカルボニル含有ガスに曝露することによって、その基板上に、第１基板温度でタングステン含有膜を成膜する手順、第１基板温度よりも高温である第２基板温度でタングステン含有膜を熱処理することで、そのタングステン含有膜から一酸化炭素を除去する手順、及びその熱処理されたタングステン含有膜上にバリヤ層を形成する手順、を有する。タングステン含有膜の例には、Ｗ、ＷＮ、ＷＳｉ、及びＷＣが含まれる。他の実施例は、Ｎｉ、Ｍｏ、Ｃｏ、Ｒｈ、Ｒｅ、Ｃｒ又はＲｕを含む金属含有膜を、各金属元素に対応した金属カルボニル先駆体から堆積する手順を有する。 （もっと読む）