複数の誘電体を備えた半導体装置の製造方法
【課題】複数の誘電体を備えた半導体装置を製造するためのより良い方法を提供する。
【解決手段】基板２００上に、第１制御電極誘電体材料２０２を設けること、基板２００の少なくとも第１領域２１０ａに、第１誘電体材料２０２を覆うパターン化した犠牲層を設けること、第１領域２１０ａではパターン化した犠牲層を覆い、第２領域２１０ｂでは第１誘電体材料２０２を覆う第２誘電体材料２０３を設けること、但し、第２領域２１０ｂは、第１領域２１０ａと異なっており、第２誘電体材料２０３をパターン化して、パターン化した第２誘電体材料が、第２領域２１０ｂでは第１誘電体材料２０２を覆い、第１領域２１０ａではパターン化した犠牲層を覆わないようにすること、パターン化した犠牲層を除去することを含む。
【解決手段】基板２００上に、第１制御電極誘電体材料２０２を設けること、基板２００の少なくとも第１領域２１０ａに、第１誘電体材料２０２を覆うパターン化した犠牲層を設けること、第１領域２１０ａではパターン化した犠牲層を覆い、第２領域２１０ｂでは第１誘電体材料２０２を覆う第２誘電体材料２０３を設けること、但し、第２領域２１０ｂは、第１領域２１０ａと異なっており、第２誘電体材料２０３をパターン化して、パターン化した第２誘電体材料が、第２領域２１０ｂでは第１誘電体材料２０２を覆い、第１領域２１０ａではパターン化した犠牲層を覆わないようにすること、パターン化した犠牲層を除去することを含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に半導体装置に関し、特に、異なる誘電体材料を備えた半導体構造を含む半導体装置の製造に関する。例えば、本発明は、相補型金属酸化物半導体（ＣＭＯＳ）装置に関するものでもある。
【背景技術】
【０００２】
今まで、半導体産業は、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の幾何形状のスケール縮小によって推進されている。従来のＭＯＳＦＥＴ技術では、二酸化シリコン（ＳｉＯ２）をゲート誘電体として用い、多結晶シリコン（ポリ(poly)−Ｓｉ）をゲート材料として用いることによって、１００ｎｍ以下にスケール縮小した場合、多くの問題が発生している。
【０００３】
ゲート誘電体の厚さが減少すると、ゲート直接トンネリング電流が指数関数的に増加する。４５ｎｍノードおよびそれ以上では、この問題を解決する１つの方法は、ゲート誘電体として、いわゆる高誘電率(high-k)の誘電体の導入である。高誘電率(high-k)の誘電体は、ＳｉＯ２の誘電率より高い誘電率（ｋ）、即ち、ｋ＞３．９という特徴を有する誘電体である。高誘電率(high-k)の誘電体は、同じ実効容量を得るために、かなり薄いＳｉＯ２層を用いて得られるものより、（ＳｉＯ２と比べて）より大きな物理的厚さを可能にする。高誘電率(high-k)材料の物理的厚さが大きいほど、ゲート漏れ電流を減少させることになる。
【０００４】
ゲート誘電体のスケール縮小とともに、ゲート寸法もスケール縮小される。しかしながら、２ｎｍ以下のＳｉＯ２酸化物では、ポリシリコン（ポリ−Ｓｉ）空乏効果が、ポリ−Ｓｉゲートにおいて支配的になり始める。この問題の解決法は、ゲート材料（制御電極材料）として金属の導入である。金属ゲートの利点は、ポリシリコン空乏効果の排除、極めて低い抵抗、可能性あるドーパント浸透が生じないこと、高誘電率(high-k)ゲート誘電体とのより良い適合性である。
【０００５】
しかしながら、金属ゲートを導入することによって、ＭＯＳＦＥＴの閾値電圧が金属の仕事関数によって制御可能になる。ポリシリコンゲートＭＯＳＦＥＴに匹敵する金属ゲートを備えたＭＯＳＦＥＴ（ｎＭＯＳＦＥＴおよびｐＭＯＳＦＥＴ）の製造は、産業研究者へ多大な挑戦を残している。金属電極の実効仕事関数は、組成、下地となる誘電体、処理中のヒートサイクルなど幾つかの要因に影響されるからである。
【０００６】
例えば、高誘電率(high-k)誘電体および金属ゲート電極など、新たな材料の導入は簡単ではない。エッチングや剥離(strip)など、製造処理工程において問題が発生することがあるからである。高い熱量も問題を引き起こすことがある。よって、相補型金属酸化物半導体（ＣＭＯＳ）装置における高誘電率(high-k)誘電体および金属ゲート電極の集積化では、新しい代替物を処理フローに導入する必要がある。
【０００７】
金属ゲート電極に関して、ＰＭＯＳよりもＮＭＯＳについて異なる仕事関数が必要であるため、仕事関数の調整は単純ではない。ポリシリコンゲート電極の仕事関数は、イオン注入(implantation)によって調整可能であるのに対して、金属ゲート電極の仕事関数は、容易に変更できない材料特性である。
【０００８】
金属ゲートの仕事関数についての要件に応じて、幾つかの集積化機構が、金属ゲートをＣＭＯＳ処理フローに組み込むために可能である。例えば、完全にシリサイド化した(FUSI)金属ゲートや、２つの異なるバンド端の金属ゲート、または選択的に調整した仕事関数を備えた単一の金属ゲートを用いて、ｎチャネル素子およびｐチャネル素子について所望の値を作成できる。
【０００９】
ＮＭＯＳおよびＰＭＯＳトランジスタの仕事関数を独立に調整するために、ＮＭＯＳおよびＰＭＯＳトランジスタの上に、異なる誘電体材料または異なる誘電体キャップ層を配置できることが必要であろう。ＮＭＯＳおよびＰＭＯＳについて異なる誘電体材料の集積化では、誘電体材料がウエハ上に堆積したブランケット(blanket)であり、ｎ型およびｐ型トランジスタのうちの１つから除去しなければならない。例えば、文献（Hyung-Suk Jung et al. and presented at 2006 Symposium on VLSI Technology）では、窒素およびフッ素を取り込んだ選択ＡｌＯｘエッチングプロセスを用いた、デュアル高誘電率(high-k)ゲート誘電体技術が提案されている。最終結果は、図１に示している。
【００１０】
基板１００において、浅い溝分離（ＳＴＩ）１０１を用いて、ＰＭＯＳ領域およびＮＭＯＳ領域が規定される。ＣＭＯＳ素子は、ＮＭＯＳについてはＨｆＳｉＯ １０２／ポリ−Ｓｉ １０４の積層を備え、ＰＭＯＳについてはＨｆＳｉＯ １０２／ＡｌＯｘ １０３／ポリ−Ｓｉ １０４の積層を備える。
【００１１】
プロセス集積化機構では、ＡｌＯｘ １０３からなる誘電体キャップ層が高誘電率(high-k)誘電体１０２の上に設けられ、ＰＭＯＳの仕事関数を調整している。高誘電率(high-k)誘電体１０２（ＨｆＳｉＯ）の堆積後、第１の堆積後(post)アニールが行われ、ＨＦエッチング溶液に対してより良い選択性を持つようにする。ＨｆＳｉＯ上のＡｌＯｘ １０３の堆積後、第２の堆積後(post)アニールが行われる。ＰＭＯＳ領域をブロックするためのフォトレジストのパターン形成に続いて、ＨＦ溶液によってＡｌＯｘ １０３がＮＭＯＳ領域から除去される。ポリ−Ｓｉ １０４の堆積後、残りの処理工程については標準的なＣＭＯＳ集積手順が採用できる。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
例えば、文献（Hyung-Suk Jung et al.）に提案されたような先行技術の方法を用いた主な不具合は、下地となる高誘電率(high-k)誘電体を損傷させることなく、誘電体キャップ材料を除去することが困難な点である。
【００１３】
本発明の目的は、複数の誘電体を備えた半導体装置を製造するためのより良い方法を提供することである。
【課題を解決するための手段】
【００１４】
本発明の利点は、ホスト誘電体材料とも称される、同じ誘電体材料を半導体装置の異なる半導体構造に使用する点である。１つのホスト誘電体材料（即ち、第１誘電体材料）が、異なる半導体構造に使用されるため、処理が、周知である従来のＣＭＯＳプロセスに接近し、ゲート誘電体材料の完全性性能のより良い制御を与える。
【００１５】
本発明の利点は、下地となる第１誘電体材料を損傷させることなく、第２誘電体材料及び／又は第３誘電体材料を設けることができる点である。ホスト誘電体材料（即ち、第１誘電体材料）は、犠牲層の使用により、処理全体の間で無傷のままとなる。
【００１６】
基板上に、第１誘電体材料を設けることと、
基板の少なくとも第１領域に、第１誘電体材料を覆うパターン化した犠牲層を設けることと、
第１領域ではパターン化した犠牲層を覆い、基板の少なくとも第２領域では第１誘電体材料を覆う第２誘電体材料を設けること（第２領域は、第１領域と異なる）と、
第２誘電体材料をパターン化して、パターン化した第２誘電体材料が、第２領域では第１誘電体材料を覆い、第１領域ではパターン化した犠牲層を覆わないようにすることと、
パターン化した犠牲層を除去することとを含む半導体装置の製造方法が開示されている。
【００１７】
本発明の好ましい実施形態において、パターン化した犠牲層を除去することは、犠牲層によって覆われた第１誘電体材料を損傷することなく行ってもよい。
【００１８】
本発明の好ましい他の実施形態において、半導体装置の製造方法は、第１電極を第１領域に、第２電極を第２領域に設けることをさらに含んでもよい。
【００１９】
第１電極および第２電極は、同じ電極材料層で形成してもよい。代替として、第１電極および第２電極は、異なる電極材料層で形成してもよい。
【００２０】
前記電極材料は、金属含有材料であってもよい。金属含有材料は、金属、金属合金、金属シリサイド(silicide)、導電性金属窒化物(nitride)、または導電性金属酸化物(oxide)の何れかを含む。前記電極材料は、Ｔａ，Ｈｆ，Ｍｏ，Ｗ，またはＲｕを含んでもよい。前記電極材料は、ポリシリコンでもよい。
【００２１】
前記第１及び／又は第２電極は、シリサイド化した電極でもよい。前記シリサイド化した第１及び／又は第２電極は、完全にシリサイド化(fully silicided)されることが好ましい。
【００２２】
本発明の好ましい他の実施形態において、半導体装置の製造方法は、
第２誘電体材料を設けた後、第２誘電体材料の上に、これと接触する第２電極を形成することと、
第２電極をパターン化して、第２電極が、第２領域では第２誘電体材料を覆い、第１領域では第１誘電体材料を覆わないようにすることと、をさらに含んでもよく、
第２電極のパターン化および第２誘電体材料のパターン化は、同時に行うようにする。
【００２３】
第１誘電体材料は、シリコンベースの誘電体材料を含んでもよい。シリコンベースの誘電体材料は、ＳｉＯ２，Ｓｉ３Ｎ４，またはＳｉＯＮを含んでもよい。
【００２４】
第１誘電体材料は、高誘電率(high-k)誘電体材料を含んでもよい。高誘電率(high-k)誘電体材料は、Ａｌ２Ｏ３，Ｓｉ３Ｎ４，Ｇｄ２Ｏ３，Ｙｂ２Ｏ３，Ｄｙ２Ｏ３，Ｎｂ２Ｏ５，Ｙ２Ｏ３，Ｌａ２Ｏ３，ＺｒＯ２，ＨｆＯ２，ＴｉＯ２，Ｔａ２Ｏ５，ＳｒＴｉＯ３，ＢａｘＳｒ１−ｘＴｉＯ３，ＺｒＯ２５，ＺｒｘＳｉ１−ｘＯｙ，ＨｆｘＳｉ１−ｘＯｙ，ＡｌｘＺｒ１−ｘＯ２，Ｐｒ２Ｏ３またはこれらの何れの組合せを含んでもよい。
【００２５】
第２誘電体材料は、第１及び／又は第２電極の仕事関数を調整するのに適した材料を含んでもよい。第２誘電体材料は、誘電体キャップ層でもよい。第２誘電体材料は、ＬａＯ（Ｎ），ＡｌＯ（Ｎ），ＡｌＮ，ＤｙＯ（Ｎ），ＳｃＯ（Ｎ），ＧｄＯ（Ｎ），ＣｅＯ（Ｎ），ＴｂＯ（Ｎ），ＥｒＯ（Ｎ），ＹｂＯ（Ｎ）またはこれらの何れの組合せを含んでもよい。
【００２６】
犠牲層は、ＴｉＮ，Ｇｅまたはアモルファス・カーボンを含んでもよい。
【００２７】
第１誘電体材料は、０．２ｎｍ〜３ｎｍ（２Å〜３０Å）の範囲の等価酸化物膜厚を有してもよい。
【００２８】
第２誘電体材料は、０．２ｎｍ〜１ｎｍ（２Å〜１０Å）の範囲の等価酸化物膜厚を有してもよい。
【００２９】
犠牲層は、５ｎｍ〜１００ｎｍの範囲の厚さを有してもよい。
【００３０】
本発明の好ましい他の実施形態において、半導体装置の製造方法は、第１領域において、第１誘電体材料と第１電極の間に第３誘電体材料を設けることをさらに含んでもよい。
【００３１】
前記第３誘電体材料を設けることは、
第１領域では第１誘電体材料を覆い、第２領域では第２誘電体材料を覆う第３誘電体材料を設けることと、
第３誘電体材料をパターン化して、パターン化した第３誘電体材料が、第１領域では第１誘電体材料を覆い、第２領域では第２誘電体材料を覆わないようにすることと、を含んでもよい。
【００３２】
第３誘電体材料は、第１及び／又は第２電極の仕事関数を調整するのに適した材料を含んでもよい。第３誘電体材料は、ＬａＯ（Ｎ），ＡｌＯ（Ｎ），ＡｌＮ，ＤｙＯ（Ｎ），ＳｃＯ（Ｎ），ＧｄＯ（Ｎ），ＣｅＯ（Ｎ），ＴｂＯ（Ｎ），ＥｒＯ（Ｎ），ＹｂＯ（Ｎ）またはこれらの何れの組合せを含んでもよい。第３誘電体材料は、０．２ｎｍ〜１ｎｍ（２Å〜１０Å）の範囲の等価酸化物膜厚を有してもよい。
【００３３】
本発明の上記または他の特性、特徴および利点は、本発明の原理を例として示した添付図面と関連した下記詳細な説明から明らかとなろう。この説明は、本発明の範囲を制限することなく、例示のために過ぎない。下記の参照図は添付図面を参照している。
【００３４】
全ての図面は、本発明の幾つかの態様および実施形態を示すことを意図している。記載した図面は、概略的であって、非限定なものである。図面において、幾つかの要素のサイズは、強調しているかもしれず、説明目的のため縮尺どおりには描いていない。
【００３５】
例示の実施形態は、図面の参照図に図示されている。ここで開示した実施形態および図は、限定的ではなくて例示的であることを意図している。
【発明を実施するための最良の形態】
【００３６】
本発明の１つ又はそれ以上の実施形態について、添付した図面を参照しつつ詳細に説明する。本発明は、これによっては限定されず、請求項によって限定される。記載した図面は、概略的であって、非限定なものである。図面において、幾つかの要素のサイズは、強調しているかもしれず、説明目的のため縮尺どおりには描いていない。寸法および相対寸法は、本発明の現実の実施に必ずしも対応していない。当業者は、本発明の範囲に包含される本発明の数多くの変形および修正を認識することができる。従って、好ましい実施形態の説明は、本発明の範囲を制限するものとみなすべきでない。
【００３７】
さらに、説明および請求項の中の用語「第１」「第２」等は、類似した要素を区別するために用いており、必ずしも連続した順番または時系列の順番を記述するためのものでない。こうして用いた用語は、適切な状況下で交換可能であって、ここで説明した本発明の実施形態がここで説明または図示した以外の他の順番で動作可能であると理解すべきである。
【００３８】
さらに、説明および請求項の中の用語「上(above)」、「底(bottom)」、「の上に(over)」、「の下に(under)」等は、説明目的で使用しており、必ずしも相対的な位置を記述するためのものでない。こうして用いた用語は、適切な状況下で交換可能であって、ここで説明した本発明の実施形態がここで説明または図示した以外の他の向きで動作可能である。例えば、要素の「下(underneath)」と「上(above)」は、この要素の対向する側に配置されていることを示す。
【００３９】
請求項で使用した用語「備える、含む(comprising)」は、それ以降に列挙された手段に限定されるものと解釈すきべきでなく、他の要素またはステップを除外していないことに留意すべきである。そして「手段Ａ，Ｂを備える素子」という表現の範囲は、構成要素Ａ，Ｂだけからなる素子に限定すべきでない。本発明に関して、素子の関連した構成要素だけがＡ，Ｂであることを意味する。
【００４０】
下記において、ドレイン、ソースおよびゲートを有する電界効果トランジスタなどの参照デバイス構造を用いて、ある実施形態について説明しているが、本発明の態様はこれに限定されない。下記において、シリコン基板を参照しつつある実施形態について説明しているが、ある発明の態様は他の半導体基板にも等しく適用されると理解すべきである。実施形態において、「基板」は、例えば、シリコン、ガリウムヒ素（ＧａＡｓ）、ガリウムヒ素リン（ＧａＡｓＰ）、インジウムリン（ＩｎＰ）、ゲルマニウム（Ｇｅ）またはシリコンゲルマニウム（ＳｉＧｅ）の基板などの半導体基板を含んでもよい。「基板」は、半導体基板部に追加された、例えば、ＳｉＯ２またはＳｉ３Ｎ４層などの絶縁層を含んでもよい。こうして用語「基板」は、シリコン・オン・ガラス、シリコン・オン・サファイアの基板を含んでもよい。用語「基板」は、興味のある層または部分の下地となる層に関する要素を一般的に定義するために使用している。「基板」は、例えば、ガラスまたは金属の層など、その上にある層が形成される何れか他のベースでもよい。従って、基板は、ブランケットウエハなどのウエハでもよく、あるいは他のベース材料に成膜した層、例えば、下層の上に成長したエピタキシャル層などでもよい。
【００４１】
幾つかの実施形態は、ＣＭＯＳデバイスを提供するＣＭＯＳプロセスへの組み込みに適している。こうしたプロセスにおいて、活性領域は、半導体層をドーピングすることによって形成できる。活性領域は、例えば、Ａｓ，Ｂ，Ｐｈ，Ｓｂなどのドーピングの注入(implantation)によって活性化する何れの領域として規定される。ＭＯＳデバイスにおいて、この活性領域は、しばしばソース領域及び／又はドレイン領域と称される。しかしながら、ある発明の態様はこれに限定されない。
【００４２】
本発明は、異なる半導体構造を含み、少なくとも第１および第２誘電体材料を含む半導体装置の製造方法を提供する。本発明の方法によれば、下地となる誘電体材料を損傷することなく除去可能な犠牲層が用いられる。
【００４３】
本発明に係る方法は、基板上に、第１誘電体材料を設けることと、
基板の少なくとも第１領域に、第１誘電体材料を覆うパターン化した犠牲層を設けることと、
前記第１領域ではパターン化した犠牲層を覆い、基板の少なくとも第２領域では第１誘電体材料を覆う第２誘電体材料を設けること（第２領域は、第１領域と異なる）と、
前記第２誘電体材料をパターン化して、前記パターン化した第２誘電体材料が、前記第２領域では第１誘電体材料を覆い、第１領域ではパターン化した犠牲層を覆わないようにすることと、
前記パターン化した犠牲材料を除去することとを含む。
【００４４】
本発明に係る方法は、半導体デバイスを製造するための多くの方法で使用できる。一例は、異なる半導体構造を含み、それぞれが制御電極、例えば、ゲート電極と、少なくとも２つの主電極、例えば、ソース電極およびドレイン電極とを含む半導体デバイスの製造である。以下の説明では、２つの半導体構造を有し、それぞれが制御電極としてゲート電極と、第１および第２主電極としてソースおよびドレイン領域を備えた半導体デバイスの製造について説明している。この例は、説明容易のために用いており、本発明を限定するものではない。
【００４５】
本発明の実施形態に係る半導体デバイスの製造方法は、図６のフローチャートに示しており、異なるステップを図示している。
【００４６】
第１ステップ６１０は、基板内で少なくとも第１領域を規定することと、前記基板内で少なくとも第２領域を規定することとを含み、第１領域は第２領域と異なっている。基板は、上述したような何れのタイプの基板でもよい。第１領域とは、基板の少なくとも一部を意味する。第２領域とは、基板の少なくとも他の部分を意味する。第１領域と第２領域の間に重複部分は存在しない。第１領域および第２領域は、例えば、浅い溝分離（ＳＴＩ：shallow trench isolation）ゾーンまたはシリコン局所酸化（ＬＯＣＯＳ：local oxidation of silicon）ゾーンなど、前記第１および第２領域の間の分離を用いて分離してもよい。
【００４７】
第２ステップ６１１において、第１誘電体材料は、基板上に、例えば、前記基板の前記第１領域および前記第２領域の上に設けられる。前記誘電体材料は、基板全体を覆ってもよく、その一部だけを覆ってもよい。前記第１誘電体材料は、半導体デバイス全体について、即ち、基板上に形成された異なる半導体構造について同一であるホスト誘電体材料として機能する。この例において、第１誘電体材料またはホスト誘電体材料は、第１領域および第２領域の両方について同一である。ホスト誘電体材料とは、誘電体材料が、主たる目的として、半導体デバイスにおける制御電極誘電体、例えば、ゲート誘電体として、即ち、制御電極、例えば、ゲート電極と、半導体デバイスを形成する半導体構造のチャネル領域との間の誘電体バリアとして用いられることを意味する。
【００４８】
第３ステップ６１２において、パターン化した犠牲層を設けて、基板の少なくとも第１領域で第１誘電体材料を覆うようにする。前記パターン化した犠牲層は、前記第１領域において、前記下地となる第１誘電体材料の上にあって、これと接触している。「接触」とは、犠牲層が、基板と犠牲層との間に位置決めされた第１誘電体材料と直接に接していることを意味し、換言すると、犠牲層は、パターン化した犠牲層の下に横たわる誘電体材料と直接に接していることを意味する。「犠牲」とは、この層が、本発明の実施形態に係る方法によって形成された半導体デバイスの適切な作動のための機能を有していないことを意味する。換言すると、犠牲層は、半導体デバイスの適切な電気的作動に必要ではない。犠牲層は、本発明に係る方法の処理フローまたは異なるステップにおける支援として機能する。エッチングや除去ステップなどの後続の処理ステップの際、犠牲層は、下地となる材料、即ち、下地となる第１誘電体材料、即ち、下地となるホスト誘電体材料への損傷を防止するために用いられることが本発明の利点である。
【００４９】
次のステップ６１３は、第１領域ではパターン化した犠牲層を覆い、第２領域では第１誘電体材料を覆う第２誘電体材料を設けることを含む。前記第２誘電体材料は、前記第１領域では前記パターン化した犠牲層の上にあって、これと直接に接触しており、前記第２領域では前記第１ゲート誘電体材料の上にあって、これと直接に接触している。換言すると、第１領域において、犠牲層は、第２誘電体材料と第１誘電体材料の間に挟まれており、一方、第２領域では、第２誘電体材料は、第１誘電体材料の上にあって、これと直接に接触している。第２領域において、第１誘電体材料は、基板と第２誘電体材料の間に挟まれている。第２誘電体材料は、第２領域での仕事関数を所望の値に調整するために用いられる。
【００５０】
次のステップ６１４において、前記第２誘電体材料はパターン化されて、パターン化した第２誘電体材料が、第２領域では第１誘電体材料を覆い、第１領域ではパターン化した犠牲層を覆わないようにする。前記パターン化した第２誘電体材料は、前記第２領域において前記第１誘電体材料の上にあり、これと直接に接触した状態にある。換言すると、第２誘電体材料は、第２誘電体材料をパターン化した後、第１領域にはもはや存在していない。
【００５１】
次のステップ６１５において、前記パターン化した犠牲層は除去される。パターン化した犠牲層の除去は、下地となる第１誘電体材料をほぼ損傷することなく行われる。
【００５２】
本発明は、本発明の幾つかの特定の実施形態についての詳細な説明によって説明する。本発明の他の実施形態は、本発明の真の精神または技術的な教示から逸脱することなく、当業者の知識に従って構成可能であることは明らかであり、本発明は添付請求項の用語によってのみ限定される。
【００５３】
図２Ａ〜図２Ｈは、下地となる誘電体材料を損傷することなく除去可能な犠牲層を用いて、本発明の実施形態に従って、半導体基板２００の上に複数の誘電体材料を備えた半導体デバイスを製造するための方法を示す。
【００５４】
本発明の本実施形態に係る第１ステップにおいて、少なくとも第１領域および第２領域が基板内に規定される（図２Ａ）。好ましくは、基板２００は、複数の別個の領域を含んでもよい。最も好ましくは、２つの別個の領域は基板２００内に規定してもよく、図２Ａに示すように、第１領域２１０ａ（左側に見える）と第２領域２１０ｂ（右側に見える）とである。第２領域は、別個であり、第１領域とは重なっていない。前記第１領域は、例えば、前記半導体デバイスのＮＭＯＳ領域を提供できるものであり、前記第２領域は、例えば、前記半導体デバイスのＰＭＯＳ領域を提供できるものであり、あるいは逆も同様である。
【００５５】
前記第１領域および第２領域を互いに分離する可能な方法は、間にある浅い溝分離（ＳＴＩ）２０１を用いることである。ＳＴＩは、集積回路の半導体基板内で隣接デバイス間にエッチングされ、酸化物で充填された深く狭い溝であり、両者間に電気分離を提供している。代替として、シリコン局所酸化（ＬＯＣＯＳ）を使用してもよい。代替として、例えば、シリコン・オン・インシュレータ（ＳＯＩ）基板を用いた場合には、メサ分離を使用してもよい。
【００５６】
最初に、基板２００の表面は、例えば、ＲＣＡクリーンなどの標準的なクリーニング技術を用いて前洗浄してもよく、ウエハ表面または半導体基板の上にある有機汚染物や元々の酸化物を除去する。
【００５７】
本発明の本実施形態に係る次のステップでは、第１誘電体材料２０２が基板２００の上に設けられる（図２Ａ）。
【００５８】
第１誘電体材料２０２は、好ましくは、高誘電率(high-k)誘電体材料を含んでもよい。本発明の実施形態によれば、高誘電率(high-k)材料は、３．９より大きい、例えば、４より高く、４〜３０の範囲にあるｋ値を有してもよい。典型的な値は、１０〜１２の範囲である。約４またはこれより高い誘電率を有する誘電体材料の例は、例えば、Ａｌ２Ｏ３，Ｓｉ３Ｎ４，Ｇｄ２Ｏ３，Ｙｂ２Ｏ３，Ｄｙ２Ｏ３，Ｎｂ２Ｏ５，Ｙ２Ｏ３，Ｌａ２Ｏ３，ＺｒＯ２，ＨｆＯ２，ＴｉＯ２，Ｔａ２Ｏ５，ＳｒＴｉＯ３，ＢａｘＳｒ１−ｘＴｉＯ３，ＺｒＯ２５，ＺｒｘＳｉ１−ｘＯｙ，ＨｆｘＳｉ１−ｘＯｙ，ＡｌｘＺｒ１−ｘＯ２，Ｐｒ２Ｏ３またはこれらの何れの組合せである。前記高誘電率(high-k)誘電体材料は、通常、化学気相成長（ＣＶＤ）技術によって成膜してもよい。最も広く用いられるものは、金属有機ＣＶＤ（ＭＯＣＶＤ）および原子層堆積（ＡＬＤ）である。物理気相成長（ＰＶＤ）も使用できる。代替として、前記第１誘電体材料２０２は、当業者に知られた他の適切な成膜技術を用いて成膜してもよい。
【００５９】
第１誘電体材料２０２は、代替として、例えば、Ｓｉ３Ｎ４，ＳｉＯ２，ＳｉＯＮまたは何れか他のシリコンベースの誘電体など、他の誘電体材料でもよい。前記第１誘電体材料２０２の成膜は、酸化、例えば、ＵＶ酸化、プラズマ酸化、急速熱(rapid thermal)酸化などで行ってもよい。
【００６０】
第１誘電体材料２０２は、好ましくは、０．２ｎｍ〜３ｎｍ（２Å〜３０Å）の範囲、０．２ｎｍ〜２ｎｍ（２Å〜２０Å）の範囲、０．２ｎｍ〜１ｎｍ（２Å〜１０Å）の範囲にある等価酸化物膜厚（ＥＯＴ）を有してもよい。膜厚Ｔおよび比誘電率ｋを持つゲート誘電体については、ＥＯＴは、ＥＯＴ＝Ｔ／（ｋ／３．９）で定義される。ここで、３．９は、熱シリコン酸化物の比誘電率である。
【００６１】
こうして膜厚Ｔのゲート誘電体を備えたＭＯＳＦＥＴでは、理想的な単位面積当りのゲート容量は、膜厚ＥＯＴを持つ熱二酸化シリコンからなるゲート誘電体を備えた同様なＭＯＳＦＥＴと同じである。例として、比誘電率１６を持つ第１誘電体材料２０２は、約４．１ｎｍの物理厚さで１ｎｍのＥＯＴを得ることが可能になる。
【００６２】
前記第１誘電体材料２０２は、前記基板２００の少なくとも第１および少なくとも第２領域２１０ａ，２１０ｂの両方に成膜され、ホスト誘電体材料とも称される。前記第１誘電体材料２０２は、半導体デバイス全体に渡って、即ち、第１領域２１０ａおよび第２領域２１０ｂの両方に存在するホスト誘電体材料として機能する。ホスト誘電体材料とは、誘電体材料が、主たる目的として、半導体デバイスにおける制御電極誘電体、例えば、ゲート誘電体として、即ち、制御電極、例えば、ゲート電極と、半導体デバイスのチャネル領域との間の誘電体バリアとして用いられることを意味する。
【００６３】
次に、第１誘電体材料２０２の電気的特性を改善するために、成膜後アニール（ＰＤＡ：post-deposition annealing）を行ってもよい。
【００６４】
本発明の本実施形態に係る次のステップにおいて、パターン化した犠牲層２０４が前記第１誘電体材料２０２の上に設けられる（図２Ａ）。このパターン化犠牲層２０４の１つの目的は、下地となる誘電体材料（本実施形態によれば、第１誘電体材料２０２）を、例えば、第２誘電体材料のパターン化の際など、後続の処理ステップから保護することである。
【００６５】
材料が、犠牲層２０４をパターン化するために用いられるエッチング薬品に対して鋭敏である場合、多くの誘電体材料は著しく損傷を受けることがあることは先行技術から知られている。これは、前記犠牲層２０４の一部を除去するステップを含む何れか後続の処理ステップにおいて、前記犠牲層２０４の除去は、下地となる誘電体材料に関して選択的に行うことができるか、あるいは下地となる誘電体材料（本実施形態によれば、第１誘電体材料２０２、即ち、ホスト誘電体材料）への損傷無しで行うようにする必要があることを意味する。
【００６６】
前記犠牲層２０４を除去するのに要する薬品は、使用する下地となる誘電体材料に対して適合させるべきである。「犠牲」とは、この層が、本発明の実施形態に係る方法によって形成された半導体デバイスの適切な作動のための機能を有していないことを意味する。換言すると、犠牲層２０４は、半導体デバイスの適切な電気的作動に必要ではない。犠牲層２０４は、本発明に係る方法の処理フローまたは異なるステップにおける支援として機能する。エッチングや除去ステップなどの後続の処理ステップの際、犠牲層２０４は、下地となる材料、即ち、本実施形態によれば、下地となる第１誘電体材料２０２、即ち、下地となるホスト誘電体材料への損傷を防止するために用いられることが本発明の利点である。
【００６７】
本発明の実施形態によれば、犠牲層２０４は、下地となる誘電体材料、本実施形態によれば、第１誘電体材料２０２を損傷することなく除去可能である何れの材料を含んでもよい。より好ましくは、犠牲層２０４は、ＴｉＮ、Ｇｅまたはアモルファス・カーボンを含んでもよい。
【００６８】
犠牲層２０４の膜厚は、前記犠牲層２０４を除去するために用いられる薬品に依存して、５〜１００ｎｍの範囲であってもよい。例えば、前記犠牲層２０４が、下地となる誘電体材料に対して選択的であるウェットエッチングによって除去される場合、前記犠牲層２０４の膜厚は、好ましくは５〜３０ｎｍの範囲でもよい。例えば、前記犠牲層２０４が、下地となる誘電体材料に対して選択的であるリフトオフ(lift-off)によって除去される場合、前記犠牲層２０４の膜厚はより厚いのが好ましく、例えば、１０〜１００ｎｍの範囲でもよい。
【００６９】
前記犠牲層２０４は、通常、ＣＶＤ，ＡＬＤまたはＰＶＤ技術によって成膜してもよい。代替として、前記犠牲層２０４は、当業者に知られた他の適切な低温成膜技術を用いて成膜してもよい。前記犠牲層２０４の成膜後、犠牲層２０４は、下地となる第１誘電体材料２０２と直接に接触している。こうして第１誘電体材料２０２は、基板２００と犠牲層２０４との間に位置決めされる。
【００７０】
前記犠牲層２０４は、犠牲層２０４が前記基板の第１領域２１０ａだけに残り、前記基板の前記第２領域２１０ｂから除去されるようにして、パターン化する必要がある（図２Ｂ）。換言すると、本実施形態によれば、パターン化した犠牲層２０４は、第１領域２１０ａでは第１誘電体材料２０２を覆っているが、基板２００の第２領域２１０ｂでは第１誘電体材料２０２を覆っていない。前記犠牲層２０４のパターン化では、例えば、レジスト２０５など、マスキング材料２０５が前記犠牲層２０４の上に成膜され、続いてリソグラフステップが行われる。
【００７１】
リソグラフステップは、マスクを用いてレジスト２０５を露光し、続いて、露光領域をパターン化して、前記露光領域（即ち、本実施形態では、前記第２領域２１０ｂ）が除去されるようにする。代替として、使用するリソグラフの種類に依存して、第１領域２１０ａが露光され、レジストの未露光部分、即ち、第２領域２１０ｂにあるレジストが除去される。
【００７２】
前記リソグラフステップの後、前記犠牲層２０４は、例えば、エッチングステップを用いることによって、前記第２領域２１０ｂから容易に除去できる。犠牲層２０４を第２領域２１０ｂから除去するために、好ましくは、ウェットエッチングを使用してもよい。本発明によれば、前記エッチング薬品は、エッチングステップの際、前記下地となる第１誘電体材料２０２が損傷しないようにすることが好ましい。
【００７３】
前記犠牲層２０４をパターン化する前記ステップの後、前記マスキング材料２０５、例えば、レジストが、除去され、例えば、剥離される。除去、例えば、剥離が完了した後、脱イオン水を用いたリンスが行われ、残留する薬品やレジスト材料を除去する。
【００７４】
本発明の本実施形態に係る次のステップでは、第２誘電体材料２０３が、前記第１領域２１０ａでは、前記パターン化した犠牲層２０４の上に、これと接触するように設けられ、前記第２領域２１０ｂでは、前記第１誘電体材料２０２の上に、これと接触するように設けられる（図２Ｃ）。換言すると、第２誘電体材料２０３は、第１領域２１０ａではパターン化した犠牲層２０４を覆っており、基板２００の第２領域２１０ｂでは第１誘電体材料２０２を覆っている。
【００７５】
前記第２誘電体材料２０３は、典型的には、ＣＶＤ，ＡＬＤまたはＰＶＤ技術によって成膜してもよい。代替として、前記第２誘電体材料２０３は、当業者に知られた他の適切な低温成膜技術を用いて成膜してもよい。第２誘電体材料２０３を設けるステップの後、前記パターン化した犠牲層２０４は、前記第１領域２１０ａにおいて、前記第１誘電体材料２０２と前記第２誘電体材料２０３の間にある。第２誘電体材料２０３を設けるステップの後、前記第２誘電体材料２０３は、前記第２領域２１０ｂにおいて、前記第１誘電体材料２０２と直接に接触している。
【００７６】
本発明の本実施形態によれば、前記第２誘電体材料２０３は、後続の処理ステップにおいて前記第１誘電体材料２０２の上に形成されるゲート電極の仕事関数を調整できる誘電体材料を含んでもよい。こうした誘電体材料は、しばしば誘電体キャップ層と称される。
【００７７】
前記誘電体材料は、ＬａＯ（Ｎ），ＡｌＯ（Ｎ），ＡｌＮ，ＤｙＯ（Ｎ），ＳｃＯ（Ｎ），ＧｄＯ（Ｎ），ＣｅＯ（Ｎ），ＴｂＯ（Ｎ），ＥｒＯ（Ｎ），ＹｂＯ（Ｎ）またはこれらの何れの組合せ、あるいは誘電体／金属界面、例えば、誘電体／金属制御電極界面、例えば、誘電体／金属ゲート電極界面、の仕事関数を調整できる何れか他の誘電体材料を含んでもよい。
【００７８】
第２誘電体材料２０３は、好ましくは、０．２ｎｍ〜１ｎｍ（２Å〜１０Å）の範囲、０．２ｎｍ〜０．５ｎｍ（２Å〜５Å）の範囲にある等価酸化物膜厚（ＥＯＴ）を有してもよい。
【００７９】
本発明の本実施形態に係る次のステップでは、前記第２誘電体材料２０３はパターン化されて、前記第２誘電体材料２０３は前記第１領域２１０ａでは除去されるが、パターン化した第２誘電体材料２０３は、前記第２領域２１０ｂでは前記第１誘電体材料２０２の上にあって、これと接触するようにしている（図２Ｄ，図２Ｅ，図２Ｆ）。前記第２誘電体材料２０３のパターン化では、例えば、レジストなど、マスキング材料２０５’が前記第２誘電体材料２０３の上に成膜され、続いてリソグラフステップが行われる（図２Ｄ）。
【００８０】
このリソグラフステップは、マスクを用いてレジストを露光し、続いて、露光領域をパターン化して、前記露光領域（即ち、前記第１領域２１０ａ）が除去されるようにする（図２Ｅ）。代替として、使用するリソグラフの種類に依存して、第２領域２１０ｂが露光され、レジストの未露光部分、即ち、第１領域２１０ａにあるレジストが除去される。
【００８１】
前記リソグラフステップの後、前記第２誘電体材料２０３は、材料に応じてドライエッチングまたはウェットエッチング技術を用いて、エッチングすることができる（図２Ｅ）。第１領域２１０ａでは、犠牲層２０４が前記第１誘電体材料２０２と前記第２誘電体材料２０３の間にあるため、前記第２誘電体材料２０３についてのこのエッチングステップは、第１誘電体材料２０２が損傷しないように行うことができる。
【００８２】
前記第２誘電体材料２０３のエッチングは、犠牲層２０４に関して選択的に実施することができ、前記犠牲層２０４の上で停止するようになる。ある誘電体材料は、下地となる誘電体材料を損傷しないで除去することができないことが知られている。本発明によれば、間にある犠牲層を使用することによって、この問題を回避することができる。
【００８３】
本発明の本実施形態に係る次のステップでは、前記パターン化した犠牲層２０４が除去される（図２Ｆ）。前記第２誘電体材料２０３をパターン化した後、前記下地にある犠牲層２０４は、例えば、エッチングステップを用いることによって、前記第１領域２１０ａから容易に除去できる。犠牲層２０４を除去するために、好ましくは、ウェットエッチングが用いられる。前記エッチング薬品は、エッチングステップの際、前記下地となる第１誘電体材料２０２が損傷しないようにするものである。
【００８４】
犠牲層２０４を除去する前記ステップの後、第１領域２１０ａは、第１誘電体材料２０２を備え、第２領域２１０ｂは、第１誘電体材料２０２と、第１誘電体材料２０２の上にある第２誘電体材料２０３とを備える（図２Ｆ）。
【００８５】
代替として、前記第２誘電体材料２０３のパターン化と、第１領域２１０ａでの犠牲層２０４の除去とを同時に実施してもよい。これは、第１領域２１０ａにおいて前記犠牲層２０４のリフトオフによって行うことができる。前記第１領域２１０ａにおいて犠牲層２０４のリフトオフを行う場合、第２誘電体材料２０３の重複部分もリフトオフされるようになる。こうして第１誘電体材料２０２が前記第１領域２１０ａ（および前記第２領域２１０ｂ）に残って、第２誘電体材料２０３は、前記第２領域２１０ｂにおいて前記第１誘電体材料２０２の上にあり、これと接触している。
【００８６】
本発明の実施形態によれば、前記パターン化した犠牲層２０４を除去する前記ステップの後、第１電極、例えば、第１ゲート電極が、前記第１領域２１０ａにおいて前記第１誘電体材料２０２の上に、これと接触するように形成することができ、第２電極、例えば、第２ゲート電極が、前記第２領域２１０ｂにおいて、前記第２誘電体材料２０３の上に、これと接触するように形成することができる。
【００８７】
本発明の実施形態によれば、第１電極は第２電極と同じでもよく、換言すると、第１電極および第２電極、例えば、第１ゲート電極および第２ゲート電極は、同じ層の電極材料、例えば、ゲート材料で形成できる。こうして、前記パターン化した犠牲層２０４を除去する前記ステップの後、代替として、ゲート電極２０６は、前記第１領域２１０ａでは前記第１誘電体材料２０２の上に、これと接触するように、そして、前記第２領域２１０ｂでは前記第２誘電体材料２０３の上に、これと接触するように形成することができる（図２Ｇ）。
【００８８】
前記第１及び／又は第２ゲート電極材料２０６は、金属含有材料を含んで、ゲート電極を形成することができる。金属含有材料では、金属、金属合金、金属シリサイド(silicide)、導電性金属窒化物(nitride)、導電性金属酸化物(oxide)が考えられ、例えば、金属含有材料は、Ｔａ，Ｈｆ，Ｍｏ，Ｗ，またはＲｕを含んでもよく、あるいはＴａベースの金属、例えば、ＴＡＣｘＮｙを含んでもよい。
【００８９】
使用する金属含有材料に応じて、前記金属含有材料の仕事関数は、従来のｐ型ドープ半導体の仕事関数または従来のｎ型ドープ半導体の仕事関数と同程度であってもよい。例えば、ニッケル（Ｎｉ）、ルテニウム酸化物（ＲｕＯ）およびモリブデン窒化物（ＭｏＮ）は、ｐ型ドープ半導体材料と同程度の仕事関数を有する。例えば、ルテニウム（Ｒｕ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、チタンシリサイド（ＴｉＳｉ２）は、ｎ型ドープ半導体材料と同程度の仕事関数を有する。
【００９０】
例えば、前記第１領域２１０ａが前記半導体デバイスのＮＭＯＳトランジスタを備え、前記第２領域２１０ｂが前記半導体デバイスのＰＭＯＳトランジスタを備える場合、ｎ型金属ゲート電極２０６を、前記第１および第２領域２１０ａ，２１０ｂの両方に成膜してもよい。ＰＭＯＳ領域（前記第２領域）における前記ｎ型金属ゲート電極２０６の仕事関数を調整するためには、第２誘電体材料２０３が前記第１誘電体材料２０２の上に成膜される。
【００９１】
前記ゲート電極２０６は、代替として、ポリシリコンを含んでもよく、あるいは完全シリサイド化（ＦＵＳＩ）金属ゲートであってもよい。ＦＵＳＩ技術において、従来のＣＭＯＳプロセスのように、薄いポリシリコンゲートが成膜される。次に、金属（例えば、ニッケルまたはハフニウム）が成膜され、続いて急速熱アニール（ＲＴＡ：rapid thermal anneal)が行われ、膜を完全にシリサイド化する。
【００９２】
ゲート電極２０６の成膜後、当業者に知られた従来のＣＭＯＳプロセスのような更なる処理ステップを実施してもよい（図２Ｈ）。前記処理ステップは、前記ゲート電極２０６、第１誘電体材料２０２および第２誘電体材料２０３のパターン化、前記第１領域２１０ａおよび前記第２領域２１０ｂにおけるソース領域およびドレイン領域を形成するための注入ステップ、ゲート電極２０６の側方にスペーサの形成を含んでもよい。
【００９３】
本発明の他の実施形態によれば、さらに、第３誘電体材料を設けてパターン化してもよく、前記パターン化した第３誘電体材料が、前記第１領域２１０ａにおいて前記第１誘電体材料２０２の上にあって、これと接触するようにしてもよい（図３Ａ〜図３Ｋ）。第３誘電体材料は、第１領域において第１誘電体材料と第１電極の間に設けてもよい。
【００９４】
本実施形態に係る方法の第１ステップは、第１実施形態で説明したような方法で実施されるステップと同様であり、即ち、第１領域３１０ａおよび第２領域３１０ｂを基板３００内に規定するステップ（図３Ａ）、第１誘電体材料３０２を前記基板３００の上に設けるステップ（図３Ａ）、犠牲層３０４をパターン化して、前記パターン化した犠牲層３０４が、前記第１領域３１０ａでは前記下地となる第１誘電体材料３０２と接触するが、前記第２領域３１０ｂでは接触しないようにするステップ（図３Ｂ）、第２誘電体材料３０３を、前記第１領域３１０ａでは前記パターン化した犠牲層３０４の上に、これと接触するように、前記第２領域３１０ｂでは前記第１ゲート誘電体３０２の上に、これと接触するように形成するステップ（図３Ｃ）、前記第２誘電体材料３０３をパターン化して、前記第２領域３１０ｂにおいて前記第１誘電体材料３０４の上に、これと接触するようにするステップ（図３Ｄ〜図３Ｅ）、前記パターン化した犠牲層３０４を除去するステップ（図３Ｆ）を含む。
【００９５】
上述したステップを実施した後、第３誘電体材料３０７を、前記第１領域３１０ａでは前記第１誘電体材料３０２の上に、これと接触するように、前記第２領域３１０ｂでは前記第２誘電体材料３０３の上に、これと接触するように設けてもよい（図３Ｇ）。第３誘電体材料は、第１領域における仕事関数を所望の値に調整するために用いられる。
【００９６】
本発明の実施形態によれば、前記第３誘電体材料３０７は、後続の処理ステップにおいて第１領域３１０ａで前記第１誘電体材料３０２の上に形成されるゲート電極の仕事関数を調整できる誘電体材料を含んでもよい。こうした誘電体材料は、しばしば誘電体キャップ層と称される。
【００９７】
前記第３誘電体材料は、ＬａＯ（Ｎ），ＡｌＯ（Ｎ），ＡｌＮ，ＤｙＯ（Ｎ），ＳｃＯ（Ｎ），ＧｄＯ（Ｎ），ＣｅＯ（Ｎ），ＴｂＯ（Ｎ），ＥｒＯ（Ｎ），ＹｂＯ（Ｎ）またはこれらの何れの組合せ、あるいは金属ゲート電極材料の仕事関数を調整できる何れか他の誘電体材料を含んでもよい。
【００９８】
第３誘電体材料３０７は、好ましくは、０．２ｎｍ〜１ｎｍ（２Å〜１０Å）の範囲、０．２ｎｍ〜０．５ｎｍ（２Å〜５Å）の範囲にある等価酸化物膜厚（ＥＯＴ）を有してもよい。
【００９９】
前記第３誘電体材料３０７を設けた後、前記第３誘電体材料３０７をパターン化して、前記第３誘電体材料３０７が、前記第１領域３１０ａにおいて前記第１誘電体材料３０２の上にあり、これと接触するようにしてもよい（図３Ｈ〜図３Ｉ）。換言すると、第３誘電体材料３０７をパターン化した後、パターン化した第３誘電体材料３０７は、第１領域３１０ａでは第１誘電体材料３０２を覆っているが、第２領域３１０ｂでは第２誘電体材料３０３を覆っていない。
【０１００】
前記第３誘電体材料３０７のパターン化では、例えば、レジストなど、マスキング材料３０５”が前記第１領域３１０ａにおいて前記第３誘電体材料３０７の上に成膜され、続いてリソグラフステップが行われる（図３Ｈ）。
【０１０１】
リソグラフステップは、マスクを用いてレジストを露光し、続いて、露光領域をパターン化して、前記露光領域（即ち、前記第２領域３１０ｂ）が除去されるようにする。代替として、使用するリソグラフの種類に依存して、第１領域３１０ａが露光され、レジスト３０５”の未露光部分、即ち、第２領域３１０ｂにあるレジストが除去される。
【０１０２】
前記リソグラフステップの後、前記第３誘電体材料３０７は、材料に応じてドライエッチングまたはウェットエッチング技術を用いて、エッチングされる（図３Ｈ）。前記第３誘電体材料３０７のエッチングは、第２誘電体材料３０３に関して選択的に実施することができ、前記第２誘電体材料３０３の上で停止するようになる。
【０１０３】
このパターン化ステップの後、前記第１領域３１０ａは、前記下地となる第１誘電体材料３０２と接触した第３誘電体材料３０７を備え、前記第２領域３１０ｂは、前記下地となる第１誘電体材料３０２と接触した第２誘電体材料３０３を備える。
【０１０４】
本発明の実施形態によれば、制御電極、例えば、ゲート電極３０６が、前記第１領域３１０ａでは前記第３誘電体材料３０７の上に、これと接触するように、そして、前記第２領域３１０ｂでは前記第２誘電体材料３０３の上に、これと接触するように形成することができる（図３Ｊ）。
【０１０５】
前記ゲート電極材料３０６は、金属含有材料を含んで、ゲート電極を形成することができる。金属含有材料では、金属、金属合金、金属シリサイド(silicide)、導電性金属窒化物(nitride)、導電性金属酸化物(oxide)が考えられる。金属に応じて、前記金属含有材料の仕事関数は、従来のｐ型ドープ半導体の仕事関数または従来のｎ型ドープ半導体の仕事関数と同程度であってもよい。例えば、ニッケル（Ｎｉ）、ルテニウム酸化物（ＲｕＯ）およびモリブデン窒化物（ＭｏＮ）は、ｐ型ドープ半導体材料と同程度の仕事関数を有する。例えば、ルテニウム（Ｒｕ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、チタンシリサイド（ＴｉＳｉ２）は、ｎ型ドープ半導体材料と同程度の仕事関数を有する。
【０１０６】
例えば、前記第１領域３１０ａが前記半導体デバイスのＮＭＯＳトランジスタを備え、第２領域３１０ｂが前記半導体デバイスのＰＭＯＳトランジスタを備える場合、ｎ型金属ゲート電極３０６を、前記第１および第２領域３１０ａ，３１０ｂの両方に成膜してもよい。ＰＭＯＳ領域（前記第２領域）における前記ｎ型金属ゲート電極３０６の仕事関数を調整するためには、第２誘電体材料３０３が前記第１誘電体材料３０２の上に成膜される。必要ならば、前記第１誘電体材料３０２の上に成膜される第３誘電体材料３０７によって、ＮＭＯＳ領域（前記第１領域３１０ａ）における前記ｎ型金属ゲート電極３０６の仕事関数を調整してもよい。
【０１０７】
前記ゲート電極３０６は、代替として、ポリシリコンを含んでもよく、あるいは完全シリサイド化（ＦＵＳＩ）金属ゲートであってもよい。ＦＵＳＩ技術において、従来のＣＭＯＳプロセスのように、薄いポリシリコンゲートが成膜される。次に、金属（例えば、ニッケルまたはハフニウム）が成膜され、続いて急速熱アニール（ＲＴＡ：rapid thermal anneal)が行われ、膜を完全にシリサイド化する。
【０１０８】
ゲート電極３０６の成膜後、当業者に知られた従来のＣＭＯＳプロセスのような更なる処理ステップを実施してもよい（図３Ｋ）。前記処理ステップは、前記ゲート電極３０６、第１誘電体材料３０２、第２誘電体材料３０３および第３誘電体材料３０７のパターン化、前記第１領域３１０ａおよび前記第２領域３１０ｂにおけるソース領域およびドレイン領域を形成するための注入ステップ、ゲート電極３０６の側方にスペーサの形成を含んでもよい。
【０１０９】
本発明に係るさらに他の実施形態において、前記第２誘電体材料４０３を設けた後、第１ゲート電極を、前記第２誘電体材料４０３の上に、これと接触するように形成してもよい（図４Ａ〜図４Ｉ）。
【０１１０】
本実施形態に係る方法の第１ステップは、第１および第２実施形態で説明したようなステップと同様であり、即ち、第１領域４１０ａおよび第２領域４１０ｂを基板４００内に規定するステップ（図４Ａ）、第１誘電体材料４０２を前記基板４００の上に設けるステップ（図４Ａ）、犠牲層４０４をパターン化して、前記パターン化した犠牲層４０４が、前記第１領域４１０ａでは前記下地となる第１誘電体材料４０２と接触するようにするステップ（図４Ｂ）、第２誘電体材料４０３を、前記第１領域４１０ａでは前記パターン化した犠牲層４０４の上に、これと接触するように、前記第２領域４１０ｂでは前記第１誘電体材料４０２の上に、これと接触するように形成するステップ（図４Ｃ）を含む。
【０１１１】
上述したステップを実施した後、第１ゲート電極４０６を、基板２００全体に渡って、本実施形態によれば、第１領域４１０ａおよび第２領域４１０ｂに渡って、前記第２誘電体材料４０３の上に、これと接触するように設けてもよい（図４Ｄ）。
【０１１２】
前記第１ゲート電極材料４０６は、金属含有材料を含んで、ゲート電極を形成することができる。金属含有材料では、金属、金属合金、導電性金属シリサイド(silicide)、導電性金属窒化物(nitride)、導電性金属酸化物(oxide)が考えられる。金属含有材料に応じて、前記金属含有材料の仕事関数は、従来のｐ型ドープ半導体の仕事関数または従来のｎ型ドープ半導体の仕事関数と同程度であってもよい。例えば、ニッケル（Ｎｉ）、ルテニウム酸化物（ＲｕＯ）およびモリブデン窒化物（ＭｏＮ）は、ｐ型ドープ半導体材料と同程度の仕事関数を有する。例えば、ルテニウム（Ｒｕ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、チタンシリサイド（ＴｉＳｉ２）は、ｎ型ドープ半導体材料と同程度の仕事関数を有する。
【０１１３】
例えば、前記第１領域４１０ａが前記半導体デバイスのＮＭＯＳトランジスタを備え、第２領域４１０ｂが前記半導体デバイスのＰＭＯＳトランジスタを備える場合、ｎ型金属ゲート電極４０６を前記ＮＭＯＳ（第１）領域の上に成膜してもよく、ｐ型金属ゲート電極４０６を前記ＰＭＯＳ（第２）領域の上に成膜してもよい。前記ｐ型金属ゲート電極４０６の仕事関数を調整するためには、第２誘電体材料４０３が、前記第２領域４１０ｂにおいて前記第１誘電体材料４０２の上に成膜される。
【０１１４】
前記第１ゲート電極４０６は、代替として、ポリシリコンを含んでもよく、あるいは完全シリサイド化（ＦＵＳＩ）金属ゲートであってもよい。ＦＵＳＩ技術において、従来のＣＭＯＳプロセスのように、薄いポリシリコンゲートが成膜される。次に、金属（例えば、ニッケルまたはハフニウム）が成膜され、続いて急速熱アニール（ＲＴＡ：rapid thermal anneal)が行われ、膜を完全にシリサイド化する。
【０１１５】
次のステップにおいて、本実施形態に従って、前記第１ゲート電極４０６は、前記第２誘電体材料４０３のパターン化する同じステップでパターン化してもよく、前記第１ゲート電極４０６は、第２領域４１０ｂにおいて前記第２誘電体材料４０３の上にあって、これと接触するようにする（図４Ｅ〜図４Ｆ）。
【０１１６】
例えば、レジストなど、マスキング材料４０５’を前記第２領域４１０ｂにおいて前記第１ゲート電極４０６の上に成膜した後に、このパターン化ステップは、第１領域４１０ａにおいて前記犠牲層４０４のリフトオフによって１つのステップで行ってもよい。続いてリソグラフステップが行われる。リフトオフ処理では、第２誘電体材料４０３および第１ゲート電極材料４０６が除去されることになる。
【０１１７】
代替として、異なるエッチングステップを実施してもよい。例えば、前記第１ゲート電極４０６を最初にエッチングし、次に、前記第２誘電体材料４０３をエッチングし、最後に、前記犠牲層４０４が、例えば、エッチングによって除去される。エッチングステップは、犠牲層４０４の材料に応じてウェットエッチングまたはドライエッチングを含んでもよい。
【０１１８】
この方法の利点は、第１ゲート電極４０６および第２誘電体材料４０３のエッチングステップの際、前記第１誘電体材料４０２と前記第２誘電体材料４０３の間に位置する保護用犠牲層４０４に起因して、下地となる第１誘電体材料４０２が損傷しない点である。さらに、他の利点は、レジストパターニングおよび第１ゲート電極４０６によるレジスト剥離の際、第２誘電体材料が保護される点である。
【０１１９】
前記パターン化ステップの後、レジスト４０５’が剥離され（図４Ｇ）、前記第１領域４１０ａは第１誘電体材料４０２を備え、前記第２領域４１０ｂは、前記第１誘電体材料４０２と接する第２誘電体材料４０３の上にあって、これと接触する第１ゲート電極４０６を備える。
【０１２０】
本発明の実施形態によれば、第２ゲート電極４０８を形成してもよい（図４Ｈ）。前記第２ゲート電極４０８は、金属、ポリシリコンまたは完全シリサイド化金属ゲートを含んでもよく、これらは、仕事関数の調整の際に追加の自由度を提供する第１ゲート電極４０６と同じである必要はない。
【０１２１】
第１ゲート電極４０６及び／又は第２ゲート電極４０８を成膜する前記ステップの後、当業者に知られた従来のＣＭＯＳプロセスのような更なる処理ステップを実施してもよい（図４Ｉ）。前記処理ステップは、前記ゲート電極４０６のパターン化、前記第１領域４１０ａおよび前記第２領域（４１０ｂ）におけるソース領域およびドレイン領域を形成するための注入ステップ、ゲート電極４０６，４０８の側方にスペーサの形成を含んでもよい。
【０１２２】
本発明の他の実施形態によれば、例えば、ＮＭＯＳ領域（即ち、第１領域）における前記ｎ型金属ゲート電極の仕事関数を調整するために、第３誘電体材料５０７を第１誘電体材料５０２の上に成膜してもよい（図５Ａ〜図５Ｊ）。換言すると、複数の誘電体材料が設けられ、複数の制御電極が設けられ、第３誘電体材料は第１領域における第１制御電極を調整するためのものであり、第２誘電体材料は第２領域における第２制御電極を調整するためのものである。
【０１２３】
本実施形態に係る方法の第１ステップは、第１および第２実施形態で説明したようなステップと同様であり、即ち、第１領域５１０ａおよび第２領域５１０ｂを基板５００内に規定するステップ（図５Ａ）、第１誘電体材料５０２、即ち、ホスト誘電体材料を前記基板５００の上に設けるステップ（図５Ａ）、犠牲層５０４をパターン化して、前記パターン化した犠牲層５０４が、前記第１領域５１０ａでは前記下地となる第１誘電体材料５０２と接触するが、前記第２領域５１０ｂでは第１誘電体材料５０２を覆わないようにするステップ（図５Ｂ）、第２誘電体材料５０３を、前記第１領域５１０ａでは前記パターン化した犠牲層５０４の上に、これと接触するように、前記第２領域５１０ｂでは前記第１誘電体材料５０２の上に、これと接触するように設けるステップ（図５Ｃ）を含む。
【０１２４】
第２誘電体材料５０３を設けた後、第２ゲート電極５０６を成膜してもよい。第２ゲート電極５０６は、前記第１および第２領域５１０ａ，５１０ｂを覆っている（図５Ｄ参照）。
【０１２５】
次に、第２ゲート電極５０６をパターン化して、パターン化した第２ゲート電極５０６は第２領域５１０ｂでは第２誘電体材料５０３を覆っているが、第１領域５１０ａでは第１誘電体材料５０２を覆わないようにする（図５Ｆ参照）。パターン化は、第２領域５１０ｂでは第２ゲート電極５０６を覆い、第１領域５１０ａでは覆っていない、例えば、レジストなどのマスク５０５’を設けることによって実施してもよい（図５Ｅ参照）。第２ゲート電極５０６をパターン化した後、マスク５０５’は除去される（図５Ｇ参照）。
【０１２６】
第２ゲート電極５０６の成膜およびパターン化のステップ後、第１ゲート電極５０８を成膜するステップの前に、第３誘電体材料５０７を設けて（図５Ｈ参照）、パターン化してもよく（図５Ｉ参照）、パターン化した第３誘電体材料５０７が第１領域５１０ａでは第１誘電体材料５０２を覆っているが、第２領域５１０ｂではパターン化した第２ゲート電極５０６を覆わないようにする。
【０１２７】
前記第３誘電体材料のパターン化は、第１ゲート電極のパターン化と同時に実施してもよい（図５Ｉ参照）。前記パターン化は、レジスト５０５”などのマスキング材料とリソグラフステップを用いて実施してもよい。
【０１２８】
前記リソグラフステップの後、第２領域５１０ｂにおける前記第３誘電体材料５０７および前記第１ゲート電極材料５０８が、例えば、第２ゲート電極材料５０６に対して選択的なエッチングによって除去される。
【０１２９】
上記ステップを行った後、当業者に知られた従来のＣＭＯＳプロセスのような更なる処理ステップを実施してもよい。前記処理ステップは、前記ゲート電極５０６，５０８、第１誘電体材料５０２、第２誘電体材料５０３および第３誘電体材料５０７のパターン化（図５Ｉ）、前記第１領域５１０ａおよび前記第２領域（５１０ｂ）におけるソース領域およびドレイン領域を形成するための注入ステップ、ゲート電極５０６，５０８の側方にスペーサの形成を含んでもよい。
【０１３０】
上記方法の実施形態により、第１誘電体材料５０２の上にあって、これと接触する下地となる第３誘電体材料５０７の上にあって、これと接触する第１ゲート電極５０８を含む第１領域５１０ａと、第１誘電体材料５０２の上にあって、これと接触する第２誘電体材料５０３の上にあって、これと接触する第２ゲート電極５０６を含む第２領域５１０ｂとを備えた半導体デバイスが製造可能である。
【０１３１】
本発明に係るデバイスとして、好ましい実施形態、特定の構造および構成、そして材料についてここで説明したが、本発明の範囲および精神から逸脱することなく、形態および詳細での種々の変化や変更が可能であると理解すべきである。例えば、ステップは、本発明の範囲内で記述された方法に対して追加または削除してもよい。
【図面の簡単な説明】
【０１３２】
【図１】（先行技術）デュアル高誘電率(high-k)ゲート技術の概略図である。本発明に係るガスエッチングプロセスを示す。
【図２Ａ】第１領域および第２領域について２つの異なるゲート誘電体を備えた半導体装置を製造するための、本発明に係る方法の実施形態を示す。
【図２Ｂ】第１領域および第２領域について２つの異なるゲート誘電体を備えた半導体装置を製造するための、本発明に係る方法の実施形態を示す。
【図２Ｃ】第１領域および第２領域について２つの異なるゲート誘電体を備えた半導体装置を製造するための、本発明に係る方法の実施形態を示す。
【図２Ｄ】第１領域および第２領域について２つの異なるゲート誘電体を備えた半導体装置を製造するための、本発明に係る方法の実施形態を示す。
【図２Ｅ】第１領域および第２領域について２つの異なるゲート誘電体を備えた半導体装置を製造するための、本発明に係る方法の実施形態を示す。
【図２Ｆ】第１領域および第２領域について２つの異なるゲート誘電体を備えた半導体装置を製造するための、本発明に係る方法の実施形態を示す。
【図２Ｇ】第１領域および第２領域について２つの異なるゲート誘電体を備えた半導体装置を製造するための、本発明に係る方法の実施形態を示す。
【図２Ｈ】第１領域および第２領域について２つの異なるゲート誘電体を備えた半導体装置を製造するための、本発明に係る方法の実施形態を示す。
【図３Ａ】第１領域および第２領域について３つの異なるゲート誘電体を備えた半導体装置を製造するための、本発明に係る方法の実施形態を示す。
【図３Ｂ】第１領域および第２領域について３つの異なるゲート誘電体を備えた半導体装置を製造するための、本発明に係る方法の実施形態を示す。
【図３Ｃ】第１領域および第２領域について３つの異なるゲート誘電体を備えた半導体装置を製造するための、本発明に係る方法の実施形態を示す。
【図３Ｄ】第１領域および第２領域について３つの異なるゲート誘電体を備えた半導体装置を製造するための、本発明に係る方法の実施形態を示す。
【図３Ｅ】第１領域および第２領域について３つの異なるゲート誘電体を備えた半導体装置を製造するための、本発明に係る方法の実施形態を示す。
【図３Ｆ】第１領域および第２領域について３つの異なるゲート誘電体を備えた半導体装置を製造するための、本発明に係る方法の実施形態を示す。
【図３Ｇ】第１領域および第２領域について３つの異なるゲート誘電体を備えた半導体装置を製造するための、本発明に係る方法の実施形態を示す。
【図３Ｈ】第１領域および第２領域について３つの異なるゲート誘電体を備えた半導体装置を製造するための、本発明に係る方法の実施形態を示す。
【図３Ｉ】第１領域および第２領域について３つの異なるゲート誘電体を備えた半導体装置を製造するための、本発明に係る方法の実施形態を示す。
【図３Ｊ】第１領域および第２領域について３つの異なるゲート誘電体を備えた半導体装置を製造するための、本発明に係る方法の実施形態を示す。
【図３Ｋ】第１領域および第２領域について３つの異なるゲート誘電体を備えた半導体装置を製造するための、本発明に係る方法の実施形態を示す。
【図４Ａ】第１領域および第２領域について２つの異なるゲート誘電体と、第１領域および第２領域について異なるゲート電極を備えた半導体装置を製造するための、本発明に係る方法の実施形態を示す。
【図４Ｂ】第１領域および第２領域について２つの異なるゲート誘電体と、第１領域および第２領域について異なるゲート電極を備えた半導体装置を製造するための、本発明に係る方法の実施形態を示す。
【図４Ｃ】第１領域および第２領域について２つの異なるゲート誘電体と、第１領域および第２領域について異なるゲート電極を備えた半導体装置を製造するための、本発明に係る方法の実施形態を示す。
【図４Ｄ】第１領域および第２領域について２つの異なるゲート誘電体と、第１領域および第２領域について異なるゲート電極を備えた半導体装置を製造するための、本発明に係る方法の実施形態を示す。
【図４Ｅ】第１領域および第２領域について２つの異なるゲート誘電体と、第１領域および第２領域について異なるゲート電極を備えた半導体装置を製造するための、本発明に係る方法の実施形態を示す。
【図４Ｆ】第１領域および第２領域について２つの異なるゲート誘電体と、第１領域および第２領域について異なるゲート電極を備えた半導体装置を製造するための、本発明に係る方法の実施形態を示す。
【図４Ｇ】第１領域および第２領域について２つの異なるゲート誘電体と、第１領域および第２領域について異なるゲート電極を備えた半導体装置を製造するための、本発明に係る方法の実施形態を示す。
【図４Ｈ】第１領域および第２領域について２つの異なるゲート誘電体と、第１領域および第２領域について異なるゲート電極を備えた半導体装置を製造するための、本発明に係る方法の実施形態を示す。
【図４Ｉ】第１領域および第２領域について２つの異なるゲート誘電体と、第１領域および第２領域について異なるゲート電極を備えた半導体装置を製造するための、本発明に係る方法の実施形態を示す。
【図５Ａ】第１領域および第２領域について３つの異なるゲート誘電体と、第１領域および第２領域について異なるゲート電極を備えた半導体装置を製造するための、本発明に係る方法の実施形態を示す。
【図５Ｂ】第１領域および第２領域について３つの異なるゲート誘電体と、第１領域および第２領域について異なるゲート電極を備えた半導体装置を製造するための、本発明に係る方法の実施形態を示す。
【図５Ｃ】第１領域および第２領域について３つの異なるゲート誘電体と、第１領域および第２領域について異なるゲート電極を備えた半導体装置を製造するための、本発明に係る方法の実施形態を示す。
【図５Ｄ】第１領域および第２領域について３つの異なるゲート誘電体と、第１領域および第２領域について異なるゲート電極を備えた半導体装置を製造するための、本発明に係る方法の実施形態を示す。
【図５Ｅ】第１領域および第２領域について３つの異なるゲート誘電体と、第１領域および第２領域について異なるゲート電極を備えた半導体装置を製造するための、本発明に係る方法の実施形態を示す。
【図５Ｆ】第１領域および第２領域について３つの異なるゲート誘電体と、第１領域および第２領域について異なるゲート電極を備えた半導体装置を製造するための、本発明に係る方法の実施形態を示す。
【図５Ｇ】第１領域および第２領域について３つの異なるゲート誘電体と、第１領域および第２領域について異なるゲート電極を備えた半導体装置を製造するための、本発明に係る方法の実施形態を示す。
【図５Ｈ】第１領域および第２領域について３つの異なるゲート誘電体と、第１領域および第２領域について異なるゲート電極を備えた半導体装置を製造するための、本発明に係る方法の実施形態を示す。
【図５Ｉ】第１領域および第２領域について３つの異なるゲート誘電体と、第１領域および第２領域について異なるゲート電極を備えた半導体装置を製造するための、本発明に係る方法の実施形態を示す。
【図５Ｊ】第１領域および第２領域について３つの異なるゲート誘電体と、第１領域および第２領域について異なるゲート電極を備えた半導体装置を製造するための、本発明に係る方法の実施形態を示す。
【図６】本発明の実施形態に係る方法を表すフローチャートを示す。
【技術分野】
【０００１】
本発明は、一般に半導体装置に関し、特に、異なる誘電体材料を備えた半導体構造を含む半導体装置の製造に関する。例えば、本発明は、相補型金属酸化物半導体（ＣＭＯＳ）装置に関するものでもある。
【背景技術】
【０００２】
今まで、半導体産業は、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の幾何形状のスケール縮小によって推進されている。従来のＭＯＳＦＥＴ技術では、二酸化シリコン（ＳｉＯ２）をゲート誘電体として用い、多結晶シリコン（ポリ(poly)−Ｓｉ）をゲート材料として用いることによって、１００ｎｍ以下にスケール縮小した場合、多くの問題が発生している。
【０００３】
ゲート誘電体の厚さが減少すると、ゲート直接トンネリング電流が指数関数的に増加する。４５ｎｍノードおよびそれ以上では、この問題を解決する１つの方法は、ゲート誘電体として、いわゆる高誘電率(high-k)の誘電体の導入である。高誘電率(high-k)の誘電体は、ＳｉＯ２の誘電率より高い誘電率（ｋ）、即ち、ｋ＞３．９という特徴を有する誘電体である。高誘電率(high-k)の誘電体は、同じ実効容量を得るために、かなり薄いＳｉＯ２層を用いて得られるものより、（ＳｉＯ２と比べて）より大きな物理的厚さを可能にする。高誘電率(high-k)材料の物理的厚さが大きいほど、ゲート漏れ電流を減少させることになる。
【０００４】
ゲート誘電体のスケール縮小とともに、ゲート寸法もスケール縮小される。しかしながら、２ｎｍ以下のＳｉＯ２酸化物では、ポリシリコン（ポリ−Ｓｉ）空乏効果が、ポリ−Ｓｉゲートにおいて支配的になり始める。この問題の解決法は、ゲート材料（制御電極材料）として金属の導入である。金属ゲートの利点は、ポリシリコン空乏効果の排除、極めて低い抵抗、可能性あるドーパント浸透が生じないこと、高誘電率(high-k)ゲート誘電体とのより良い適合性である。
【０００５】
しかしながら、金属ゲートを導入することによって、ＭＯＳＦＥＴの閾値電圧が金属の仕事関数によって制御可能になる。ポリシリコンゲートＭＯＳＦＥＴに匹敵する金属ゲートを備えたＭＯＳＦＥＴ（ｎＭＯＳＦＥＴおよびｐＭＯＳＦＥＴ）の製造は、産業研究者へ多大な挑戦を残している。金属電極の実効仕事関数は、組成、下地となる誘電体、処理中のヒートサイクルなど幾つかの要因に影響されるからである。
【０００６】
例えば、高誘電率(high-k)誘電体および金属ゲート電極など、新たな材料の導入は簡単ではない。エッチングや剥離(strip)など、製造処理工程において問題が発生することがあるからである。高い熱量も問題を引き起こすことがある。よって、相補型金属酸化物半導体（ＣＭＯＳ）装置における高誘電率(high-k)誘電体および金属ゲート電極の集積化では、新しい代替物を処理フローに導入する必要がある。
【０００７】
金属ゲート電極に関して、ＰＭＯＳよりもＮＭＯＳについて異なる仕事関数が必要であるため、仕事関数の調整は単純ではない。ポリシリコンゲート電極の仕事関数は、イオン注入(implantation)によって調整可能であるのに対して、金属ゲート電極の仕事関数は、容易に変更できない材料特性である。
【０００８】
金属ゲートの仕事関数についての要件に応じて、幾つかの集積化機構が、金属ゲートをＣＭＯＳ処理フローに組み込むために可能である。例えば、完全にシリサイド化した(FUSI)金属ゲートや、２つの異なるバンド端の金属ゲート、または選択的に調整した仕事関数を備えた単一の金属ゲートを用いて、ｎチャネル素子およびｐチャネル素子について所望の値を作成できる。
【０００９】
ＮＭＯＳおよびＰＭＯＳトランジスタの仕事関数を独立に調整するために、ＮＭＯＳおよびＰＭＯＳトランジスタの上に、異なる誘電体材料または異なる誘電体キャップ層を配置できることが必要であろう。ＮＭＯＳおよびＰＭＯＳについて異なる誘電体材料の集積化では、誘電体材料がウエハ上に堆積したブランケット(blanket)であり、ｎ型およびｐ型トランジスタのうちの１つから除去しなければならない。例えば、文献（Hyung-Suk Jung et al. and presented at 2006 Symposium on VLSI Technology）では、窒素およびフッ素を取り込んだ選択ＡｌＯｘエッチングプロセスを用いた、デュアル高誘電率(high-k)ゲート誘電体技術が提案されている。最終結果は、図１に示している。
【００１０】
基板１００において、浅い溝分離（ＳＴＩ）１０１を用いて、ＰＭＯＳ領域およびＮＭＯＳ領域が規定される。ＣＭＯＳ素子は、ＮＭＯＳについてはＨｆＳｉＯ １０２／ポリ−Ｓｉ １０４の積層を備え、ＰＭＯＳについてはＨｆＳｉＯ １０２／ＡｌＯｘ １０３／ポリ−Ｓｉ １０４の積層を備える。
【００１１】
プロセス集積化機構では、ＡｌＯｘ １０３からなる誘電体キャップ層が高誘電率(high-k)誘電体１０２の上に設けられ、ＰＭＯＳの仕事関数を調整している。高誘電率(high-k)誘電体１０２（ＨｆＳｉＯ）の堆積後、第１の堆積後(post)アニールが行われ、ＨＦエッチング溶液に対してより良い選択性を持つようにする。ＨｆＳｉＯ上のＡｌＯｘ １０３の堆積後、第２の堆積後(post)アニールが行われる。ＰＭＯＳ領域をブロックするためのフォトレジストのパターン形成に続いて、ＨＦ溶液によってＡｌＯｘ １０３がＮＭＯＳ領域から除去される。ポリ−Ｓｉ １０４の堆積後、残りの処理工程については標準的なＣＭＯＳ集積手順が採用できる。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
例えば、文献（Hyung-Suk Jung et al.）に提案されたような先行技術の方法を用いた主な不具合は、下地となる高誘電率(high-k)誘電体を損傷させることなく、誘電体キャップ材料を除去することが困難な点である。
【００１３】
本発明の目的は、複数の誘電体を備えた半導体装置を製造するためのより良い方法を提供することである。
【課題を解決するための手段】
【００１４】
本発明の利点は、ホスト誘電体材料とも称される、同じ誘電体材料を半導体装置の異なる半導体構造に使用する点である。１つのホスト誘電体材料（即ち、第１誘電体材料）が、異なる半導体構造に使用されるため、処理が、周知である従来のＣＭＯＳプロセスに接近し、ゲート誘電体材料の完全性性能のより良い制御を与える。
【００１５】
本発明の利点は、下地となる第１誘電体材料を損傷させることなく、第２誘電体材料及び／又は第３誘電体材料を設けることができる点である。ホスト誘電体材料（即ち、第１誘電体材料）は、犠牲層の使用により、処理全体の間で無傷のままとなる。
【００１６】
基板上に、第１誘電体材料を設けることと、
基板の少なくとも第１領域に、第１誘電体材料を覆うパターン化した犠牲層を設けることと、
第１領域ではパターン化した犠牲層を覆い、基板の少なくとも第２領域では第１誘電体材料を覆う第２誘電体材料を設けること（第２領域は、第１領域と異なる）と、
第２誘電体材料をパターン化して、パターン化した第２誘電体材料が、第２領域では第１誘電体材料を覆い、第１領域ではパターン化した犠牲層を覆わないようにすることと、
パターン化した犠牲層を除去することとを含む半導体装置の製造方法が開示されている。
【００１７】
本発明の好ましい実施形態において、パターン化した犠牲層を除去することは、犠牲層によって覆われた第１誘電体材料を損傷することなく行ってもよい。
【００１８】
本発明の好ましい他の実施形態において、半導体装置の製造方法は、第１電極を第１領域に、第２電極を第２領域に設けることをさらに含んでもよい。
【００１９】
第１電極および第２電極は、同じ電極材料層で形成してもよい。代替として、第１電極および第２電極は、異なる電極材料層で形成してもよい。
【００２０】
前記電極材料は、金属含有材料であってもよい。金属含有材料は、金属、金属合金、金属シリサイド(silicide)、導電性金属窒化物(nitride)、または導電性金属酸化物(oxide)の何れかを含む。前記電極材料は、Ｔａ，Ｈｆ，Ｍｏ，Ｗ，またはＲｕを含んでもよい。前記電極材料は、ポリシリコンでもよい。
【００２１】
前記第１及び／又は第２電極は、シリサイド化した電極でもよい。前記シリサイド化した第１及び／又は第２電極は、完全にシリサイド化(fully silicided)されることが好ましい。
【００２２】
本発明の好ましい他の実施形態において、半導体装置の製造方法は、
第２誘電体材料を設けた後、第２誘電体材料の上に、これと接触する第２電極を形成することと、
第２電極をパターン化して、第２電極が、第２領域では第２誘電体材料を覆い、第１領域では第１誘電体材料を覆わないようにすることと、をさらに含んでもよく、
第２電極のパターン化および第２誘電体材料のパターン化は、同時に行うようにする。
【００２３】
第１誘電体材料は、シリコンベースの誘電体材料を含んでもよい。シリコンベースの誘電体材料は、ＳｉＯ２，Ｓｉ３Ｎ４，またはＳｉＯＮを含んでもよい。
【００２４】
第１誘電体材料は、高誘電率(high-k)誘電体材料を含んでもよい。高誘電率(high-k)誘電体材料は、Ａｌ２Ｏ３，Ｓｉ３Ｎ４，Ｇｄ２Ｏ３，Ｙｂ２Ｏ３，Ｄｙ２Ｏ３，Ｎｂ２Ｏ５，Ｙ２Ｏ３，Ｌａ２Ｏ３，ＺｒＯ２，ＨｆＯ２，ＴｉＯ２，Ｔａ２Ｏ５，ＳｒＴｉＯ３，ＢａｘＳｒ１−ｘＴｉＯ３，ＺｒＯ２５，ＺｒｘＳｉ１−ｘＯｙ，ＨｆｘＳｉ１−ｘＯｙ，ＡｌｘＺｒ１−ｘＯ２，Ｐｒ２Ｏ３またはこれらの何れの組合せを含んでもよい。
【００２５】
第２誘電体材料は、第１及び／又は第２電極の仕事関数を調整するのに適した材料を含んでもよい。第２誘電体材料は、誘電体キャップ層でもよい。第２誘電体材料は、ＬａＯ（Ｎ），ＡｌＯ（Ｎ），ＡｌＮ，ＤｙＯ（Ｎ），ＳｃＯ（Ｎ），ＧｄＯ（Ｎ），ＣｅＯ（Ｎ），ＴｂＯ（Ｎ），ＥｒＯ（Ｎ），ＹｂＯ（Ｎ）またはこれらの何れの組合せを含んでもよい。
【００２６】
犠牲層は、ＴｉＮ，Ｇｅまたはアモルファス・カーボンを含んでもよい。
【００２７】
第１誘電体材料は、０．２ｎｍ〜３ｎｍ（２Å〜３０Å）の範囲の等価酸化物膜厚を有してもよい。
【００２８】
第２誘電体材料は、０．２ｎｍ〜１ｎｍ（２Å〜１０Å）の範囲の等価酸化物膜厚を有してもよい。
【００２９】
犠牲層は、５ｎｍ〜１００ｎｍの範囲の厚さを有してもよい。
【００３０】
本発明の好ましい他の実施形態において、半導体装置の製造方法は、第１領域において、第１誘電体材料と第１電極の間に第３誘電体材料を設けることをさらに含んでもよい。
【００３１】
前記第３誘電体材料を設けることは、
第１領域では第１誘電体材料を覆い、第２領域では第２誘電体材料を覆う第３誘電体材料を設けることと、
第３誘電体材料をパターン化して、パターン化した第３誘電体材料が、第１領域では第１誘電体材料を覆い、第２領域では第２誘電体材料を覆わないようにすることと、を含んでもよい。
【００３２】
第３誘電体材料は、第１及び／又は第２電極の仕事関数を調整するのに適した材料を含んでもよい。第３誘電体材料は、ＬａＯ（Ｎ），ＡｌＯ（Ｎ），ＡｌＮ，ＤｙＯ（Ｎ），ＳｃＯ（Ｎ），ＧｄＯ（Ｎ），ＣｅＯ（Ｎ），ＴｂＯ（Ｎ），ＥｒＯ（Ｎ），ＹｂＯ（Ｎ）またはこれらの何れの組合せを含んでもよい。第３誘電体材料は、０．２ｎｍ〜１ｎｍ（２Å〜１０Å）の範囲の等価酸化物膜厚を有してもよい。
【００３３】
本発明の上記または他の特性、特徴および利点は、本発明の原理を例として示した添付図面と関連した下記詳細な説明から明らかとなろう。この説明は、本発明の範囲を制限することなく、例示のために過ぎない。下記の参照図は添付図面を参照している。
【００３４】
全ての図面は、本発明の幾つかの態様および実施形態を示すことを意図している。記載した図面は、概略的であって、非限定なものである。図面において、幾つかの要素のサイズは、強調しているかもしれず、説明目的のため縮尺どおりには描いていない。
【００３５】
例示の実施形態は、図面の参照図に図示されている。ここで開示した実施形態および図は、限定的ではなくて例示的であることを意図している。
【発明を実施するための最良の形態】
【００３６】
本発明の１つ又はそれ以上の実施形態について、添付した図面を参照しつつ詳細に説明する。本発明は、これによっては限定されず、請求項によって限定される。記載した図面は、概略的であって、非限定なものである。図面において、幾つかの要素のサイズは、強調しているかもしれず、説明目的のため縮尺どおりには描いていない。寸法および相対寸法は、本発明の現実の実施に必ずしも対応していない。当業者は、本発明の範囲に包含される本発明の数多くの変形および修正を認識することができる。従って、好ましい実施形態の説明は、本発明の範囲を制限するものとみなすべきでない。
【００３７】
さらに、説明および請求項の中の用語「第１」「第２」等は、類似した要素を区別するために用いており、必ずしも連続した順番または時系列の順番を記述するためのものでない。こうして用いた用語は、適切な状況下で交換可能であって、ここで説明した本発明の実施形態がここで説明または図示した以外の他の順番で動作可能であると理解すべきである。
【００３８】
さらに、説明および請求項の中の用語「上(above)」、「底(bottom)」、「の上に(over)」、「の下に(under)」等は、説明目的で使用しており、必ずしも相対的な位置を記述するためのものでない。こうして用いた用語は、適切な状況下で交換可能であって、ここで説明した本発明の実施形態がここで説明または図示した以外の他の向きで動作可能である。例えば、要素の「下(underneath)」と「上(above)」は、この要素の対向する側に配置されていることを示す。
【００３９】
請求項で使用した用語「備える、含む(comprising)」は、それ以降に列挙された手段に限定されるものと解釈すきべきでなく、他の要素またはステップを除外していないことに留意すべきである。そして「手段Ａ，Ｂを備える素子」という表現の範囲は、構成要素Ａ，Ｂだけからなる素子に限定すべきでない。本発明に関して、素子の関連した構成要素だけがＡ，Ｂであることを意味する。
【００４０】
下記において、ドレイン、ソースおよびゲートを有する電界効果トランジスタなどの参照デバイス構造を用いて、ある実施形態について説明しているが、本発明の態様はこれに限定されない。下記において、シリコン基板を参照しつつある実施形態について説明しているが、ある発明の態様は他の半導体基板にも等しく適用されると理解すべきである。実施形態において、「基板」は、例えば、シリコン、ガリウムヒ素（ＧａＡｓ）、ガリウムヒ素リン（ＧａＡｓＰ）、インジウムリン（ＩｎＰ）、ゲルマニウム（Ｇｅ）またはシリコンゲルマニウム（ＳｉＧｅ）の基板などの半導体基板を含んでもよい。「基板」は、半導体基板部に追加された、例えば、ＳｉＯ２またはＳｉ３Ｎ４層などの絶縁層を含んでもよい。こうして用語「基板」は、シリコン・オン・ガラス、シリコン・オン・サファイアの基板を含んでもよい。用語「基板」は、興味のある層または部分の下地となる層に関する要素を一般的に定義するために使用している。「基板」は、例えば、ガラスまたは金属の層など、その上にある層が形成される何れか他のベースでもよい。従って、基板は、ブランケットウエハなどのウエハでもよく、あるいは他のベース材料に成膜した層、例えば、下層の上に成長したエピタキシャル層などでもよい。
【００４１】
幾つかの実施形態は、ＣＭＯＳデバイスを提供するＣＭＯＳプロセスへの組み込みに適している。こうしたプロセスにおいて、活性領域は、半導体層をドーピングすることによって形成できる。活性領域は、例えば、Ａｓ，Ｂ，Ｐｈ，Ｓｂなどのドーピングの注入(implantation)によって活性化する何れの領域として規定される。ＭＯＳデバイスにおいて、この活性領域は、しばしばソース領域及び／又はドレイン領域と称される。しかしながら、ある発明の態様はこれに限定されない。
【００４２】
本発明は、異なる半導体構造を含み、少なくとも第１および第２誘電体材料を含む半導体装置の製造方法を提供する。本発明の方法によれば、下地となる誘電体材料を損傷することなく除去可能な犠牲層が用いられる。
【００４３】
本発明に係る方法は、基板上に、第１誘電体材料を設けることと、
基板の少なくとも第１領域に、第１誘電体材料を覆うパターン化した犠牲層を設けることと、
前記第１領域ではパターン化した犠牲層を覆い、基板の少なくとも第２領域では第１誘電体材料を覆う第２誘電体材料を設けること（第２領域は、第１領域と異なる）と、
前記第２誘電体材料をパターン化して、前記パターン化した第２誘電体材料が、前記第２領域では第１誘電体材料を覆い、第１領域ではパターン化した犠牲層を覆わないようにすることと、
前記パターン化した犠牲材料を除去することとを含む。
【００４４】
本発明に係る方法は、半導体デバイスを製造するための多くの方法で使用できる。一例は、異なる半導体構造を含み、それぞれが制御電極、例えば、ゲート電極と、少なくとも２つの主電極、例えば、ソース電極およびドレイン電極とを含む半導体デバイスの製造である。以下の説明では、２つの半導体構造を有し、それぞれが制御電極としてゲート電極と、第１および第２主電極としてソースおよびドレイン領域を備えた半導体デバイスの製造について説明している。この例は、説明容易のために用いており、本発明を限定するものではない。
【００４５】
本発明の実施形態に係る半導体デバイスの製造方法は、図６のフローチャートに示しており、異なるステップを図示している。
【００４６】
第１ステップ６１０は、基板内で少なくとも第１領域を規定することと、前記基板内で少なくとも第２領域を規定することとを含み、第１領域は第２領域と異なっている。基板は、上述したような何れのタイプの基板でもよい。第１領域とは、基板の少なくとも一部を意味する。第２領域とは、基板の少なくとも他の部分を意味する。第１領域と第２領域の間に重複部分は存在しない。第１領域および第２領域は、例えば、浅い溝分離（ＳＴＩ：shallow trench isolation）ゾーンまたはシリコン局所酸化（ＬＯＣＯＳ：local oxidation of silicon）ゾーンなど、前記第１および第２領域の間の分離を用いて分離してもよい。
【００４７】
第２ステップ６１１において、第１誘電体材料は、基板上に、例えば、前記基板の前記第１領域および前記第２領域の上に設けられる。前記誘電体材料は、基板全体を覆ってもよく、その一部だけを覆ってもよい。前記第１誘電体材料は、半導体デバイス全体について、即ち、基板上に形成された異なる半導体構造について同一であるホスト誘電体材料として機能する。この例において、第１誘電体材料またはホスト誘電体材料は、第１領域および第２領域の両方について同一である。ホスト誘電体材料とは、誘電体材料が、主たる目的として、半導体デバイスにおける制御電極誘電体、例えば、ゲート誘電体として、即ち、制御電極、例えば、ゲート電極と、半導体デバイスを形成する半導体構造のチャネル領域との間の誘電体バリアとして用いられることを意味する。
【００４８】
第３ステップ６１２において、パターン化した犠牲層を設けて、基板の少なくとも第１領域で第１誘電体材料を覆うようにする。前記パターン化した犠牲層は、前記第１領域において、前記下地となる第１誘電体材料の上にあって、これと接触している。「接触」とは、犠牲層が、基板と犠牲層との間に位置決めされた第１誘電体材料と直接に接していることを意味し、換言すると、犠牲層は、パターン化した犠牲層の下に横たわる誘電体材料と直接に接していることを意味する。「犠牲」とは、この層が、本発明の実施形態に係る方法によって形成された半導体デバイスの適切な作動のための機能を有していないことを意味する。換言すると、犠牲層は、半導体デバイスの適切な電気的作動に必要ではない。犠牲層は、本発明に係る方法の処理フローまたは異なるステップにおける支援として機能する。エッチングや除去ステップなどの後続の処理ステップの際、犠牲層は、下地となる材料、即ち、下地となる第１誘電体材料、即ち、下地となるホスト誘電体材料への損傷を防止するために用いられることが本発明の利点である。
【００４９】
次のステップ６１３は、第１領域ではパターン化した犠牲層を覆い、第２領域では第１誘電体材料を覆う第２誘電体材料を設けることを含む。前記第２誘電体材料は、前記第１領域では前記パターン化した犠牲層の上にあって、これと直接に接触しており、前記第２領域では前記第１ゲート誘電体材料の上にあって、これと直接に接触している。換言すると、第１領域において、犠牲層は、第２誘電体材料と第１誘電体材料の間に挟まれており、一方、第２領域では、第２誘電体材料は、第１誘電体材料の上にあって、これと直接に接触している。第２領域において、第１誘電体材料は、基板と第２誘電体材料の間に挟まれている。第２誘電体材料は、第２領域での仕事関数を所望の値に調整するために用いられる。
【００５０】
次のステップ６１４において、前記第２誘電体材料はパターン化されて、パターン化した第２誘電体材料が、第２領域では第１誘電体材料を覆い、第１領域ではパターン化した犠牲層を覆わないようにする。前記パターン化した第２誘電体材料は、前記第２領域において前記第１誘電体材料の上にあり、これと直接に接触した状態にある。換言すると、第２誘電体材料は、第２誘電体材料をパターン化した後、第１領域にはもはや存在していない。
【００５１】
次のステップ６１５において、前記パターン化した犠牲層は除去される。パターン化した犠牲層の除去は、下地となる第１誘電体材料をほぼ損傷することなく行われる。
【００５２】
本発明は、本発明の幾つかの特定の実施形態についての詳細な説明によって説明する。本発明の他の実施形態は、本発明の真の精神または技術的な教示から逸脱することなく、当業者の知識に従って構成可能であることは明らかであり、本発明は添付請求項の用語によってのみ限定される。
【００５３】
図２Ａ〜図２Ｈは、下地となる誘電体材料を損傷することなく除去可能な犠牲層を用いて、本発明の実施形態に従って、半導体基板２００の上に複数の誘電体材料を備えた半導体デバイスを製造するための方法を示す。
【００５４】
本発明の本実施形態に係る第１ステップにおいて、少なくとも第１領域および第２領域が基板内に規定される（図２Ａ）。好ましくは、基板２００は、複数の別個の領域を含んでもよい。最も好ましくは、２つの別個の領域は基板２００内に規定してもよく、図２Ａに示すように、第１領域２１０ａ（左側に見える）と第２領域２１０ｂ（右側に見える）とである。第２領域は、別個であり、第１領域とは重なっていない。前記第１領域は、例えば、前記半導体デバイスのＮＭＯＳ領域を提供できるものであり、前記第２領域は、例えば、前記半導体デバイスのＰＭＯＳ領域を提供できるものであり、あるいは逆も同様である。
【００５５】
前記第１領域および第２領域を互いに分離する可能な方法は、間にある浅い溝分離（ＳＴＩ）２０１を用いることである。ＳＴＩは、集積回路の半導体基板内で隣接デバイス間にエッチングされ、酸化物で充填された深く狭い溝であり、両者間に電気分離を提供している。代替として、シリコン局所酸化（ＬＯＣＯＳ）を使用してもよい。代替として、例えば、シリコン・オン・インシュレータ（ＳＯＩ）基板を用いた場合には、メサ分離を使用してもよい。
【００５６】
最初に、基板２００の表面は、例えば、ＲＣＡクリーンなどの標準的なクリーニング技術を用いて前洗浄してもよく、ウエハ表面または半導体基板の上にある有機汚染物や元々の酸化物を除去する。
【００５７】
本発明の本実施形態に係る次のステップでは、第１誘電体材料２０２が基板２００の上に設けられる（図２Ａ）。
【００５８】
第１誘電体材料２０２は、好ましくは、高誘電率(high-k)誘電体材料を含んでもよい。本発明の実施形態によれば、高誘電率(high-k)材料は、３．９より大きい、例えば、４より高く、４〜３０の範囲にあるｋ値を有してもよい。典型的な値は、１０〜１２の範囲である。約４またはこれより高い誘電率を有する誘電体材料の例は、例えば、Ａｌ２Ｏ３，Ｓｉ３Ｎ４，Ｇｄ２Ｏ３，Ｙｂ２Ｏ３，Ｄｙ２Ｏ３，Ｎｂ２Ｏ５，Ｙ２Ｏ３，Ｌａ２Ｏ３，ＺｒＯ２，ＨｆＯ２，ＴｉＯ２，Ｔａ２Ｏ５，ＳｒＴｉＯ３，ＢａｘＳｒ１−ｘＴｉＯ３，ＺｒＯ２５，ＺｒｘＳｉ１−ｘＯｙ，ＨｆｘＳｉ１−ｘＯｙ，ＡｌｘＺｒ１−ｘＯ２，Ｐｒ２Ｏ３またはこれらの何れの組合せである。前記高誘電率(high-k)誘電体材料は、通常、化学気相成長（ＣＶＤ）技術によって成膜してもよい。最も広く用いられるものは、金属有機ＣＶＤ（ＭＯＣＶＤ）および原子層堆積（ＡＬＤ）である。物理気相成長（ＰＶＤ）も使用できる。代替として、前記第１誘電体材料２０２は、当業者に知られた他の適切な成膜技術を用いて成膜してもよい。
【００５９】
第１誘電体材料２０２は、代替として、例えば、Ｓｉ３Ｎ４，ＳｉＯ２，ＳｉＯＮまたは何れか他のシリコンベースの誘電体など、他の誘電体材料でもよい。前記第１誘電体材料２０２の成膜は、酸化、例えば、ＵＶ酸化、プラズマ酸化、急速熱(rapid thermal)酸化などで行ってもよい。
【００６０】
第１誘電体材料２０２は、好ましくは、０．２ｎｍ〜３ｎｍ（２Å〜３０Å）の範囲、０．２ｎｍ〜２ｎｍ（２Å〜２０Å）の範囲、０．２ｎｍ〜１ｎｍ（２Å〜１０Å）の範囲にある等価酸化物膜厚（ＥＯＴ）を有してもよい。膜厚Ｔおよび比誘電率ｋを持つゲート誘電体については、ＥＯＴは、ＥＯＴ＝Ｔ／（ｋ／３．９）で定義される。ここで、３．９は、熱シリコン酸化物の比誘電率である。
【００６１】
こうして膜厚Ｔのゲート誘電体を備えたＭＯＳＦＥＴでは、理想的な単位面積当りのゲート容量は、膜厚ＥＯＴを持つ熱二酸化シリコンからなるゲート誘電体を備えた同様なＭＯＳＦＥＴと同じである。例として、比誘電率１６を持つ第１誘電体材料２０２は、約４．１ｎｍの物理厚さで１ｎｍのＥＯＴを得ることが可能になる。
【００６２】
前記第１誘電体材料２０２は、前記基板２００の少なくとも第１および少なくとも第２領域２１０ａ，２１０ｂの両方に成膜され、ホスト誘電体材料とも称される。前記第１誘電体材料２０２は、半導体デバイス全体に渡って、即ち、第１領域２１０ａおよび第２領域２１０ｂの両方に存在するホスト誘電体材料として機能する。ホスト誘電体材料とは、誘電体材料が、主たる目的として、半導体デバイスにおける制御電極誘電体、例えば、ゲート誘電体として、即ち、制御電極、例えば、ゲート電極と、半導体デバイスのチャネル領域との間の誘電体バリアとして用いられることを意味する。
【００６３】
次に、第１誘電体材料２０２の電気的特性を改善するために、成膜後アニール（ＰＤＡ：post-deposition annealing）を行ってもよい。
【００６４】
本発明の本実施形態に係る次のステップにおいて、パターン化した犠牲層２０４が前記第１誘電体材料２０２の上に設けられる（図２Ａ）。このパターン化犠牲層２０４の１つの目的は、下地となる誘電体材料（本実施形態によれば、第１誘電体材料２０２）を、例えば、第２誘電体材料のパターン化の際など、後続の処理ステップから保護することである。
【００６５】
材料が、犠牲層２０４をパターン化するために用いられるエッチング薬品に対して鋭敏である場合、多くの誘電体材料は著しく損傷を受けることがあることは先行技術から知られている。これは、前記犠牲層２０４の一部を除去するステップを含む何れか後続の処理ステップにおいて、前記犠牲層２０４の除去は、下地となる誘電体材料に関して選択的に行うことができるか、あるいは下地となる誘電体材料（本実施形態によれば、第１誘電体材料２０２、即ち、ホスト誘電体材料）への損傷無しで行うようにする必要があることを意味する。
【００６６】
前記犠牲層２０４を除去するのに要する薬品は、使用する下地となる誘電体材料に対して適合させるべきである。「犠牲」とは、この層が、本発明の実施形態に係る方法によって形成された半導体デバイスの適切な作動のための機能を有していないことを意味する。換言すると、犠牲層２０４は、半導体デバイスの適切な電気的作動に必要ではない。犠牲層２０４は、本発明に係る方法の処理フローまたは異なるステップにおける支援として機能する。エッチングや除去ステップなどの後続の処理ステップの際、犠牲層２０４は、下地となる材料、即ち、本実施形態によれば、下地となる第１誘電体材料２０２、即ち、下地となるホスト誘電体材料への損傷を防止するために用いられることが本発明の利点である。
【００６７】
本発明の実施形態によれば、犠牲層２０４は、下地となる誘電体材料、本実施形態によれば、第１誘電体材料２０２を損傷することなく除去可能である何れの材料を含んでもよい。より好ましくは、犠牲層２０４は、ＴｉＮ、Ｇｅまたはアモルファス・カーボンを含んでもよい。
【００６８】
犠牲層２０４の膜厚は、前記犠牲層２０４を除去するために用いられる薬品に依存して、５〜１００ｎｍの範囲であってもよい。例えば、前記犠牲層２０４が、下地となる誘電体材料に対して選択的であるウェットエッチングによって除去される場合、前記犠牲層２０４の膜厚は、好ましくは５〜３０ｎｍの範囲でもよい。例えば、前記犠牲層２０４が、下地となる誘電体材料に対して選択的であるリフトオフ(lift-off)によって除去される場合、前記犠牲層２０４の膜厚はより厚いのが好ましく、例えば、１０〜１００ｎｍの範囲でもよい。
【００６９】
前記犠牲層２０４は、通常、ＣＶＤ，ＡＬＤまたはＰＶＤ技術によって成膜してもよい。代替として、前記犠牲層２０４は、当業者に知られた他の適切な低温成膜技術を用いて成膜してもよい。前記犠牲層２０４の成膜後、犠牲層２０４は、下地となる第１誘電体材料２０２と直接に接触している。こうして第１誘電体材料２０２は、基板２００と犠牲層２０４との間に位置決めされる。
【００７０】
前記犠牲層２０４は、犠牲層２０４が前記基板の第１領域２１０ａだけに残り、前記基板の前記第２領域２１０ｂから除去されるようにして、パターン化する必要がある（図２Ｂ）。換言すると、本実施形態によれば、パターン化した犠牲層２０４は、第１領域２１０ａでは第１誘電体材料２０２を覆っているが、基板２００の第２領域２１０ｂでは第１誘電体材料２０２を覆っていない。前記犠牲層２０４のパターン化では、例えば、レジスト２０５など、マスキング材料２０５が前記犠牲層２０４の上に成膜され、続いてリソグラフステップが行われる。
【００７１】
リソグラフステップは、マスクを用いてレジスト２０５を露光し、続いて、露光領域をパターン化して、前記露光領域（即ち、本実施形態では、前記第２領域２１０ｂ）が除去されるようにする。代替として、使用するリソグラフの種類に依存して、第１領域２１０ａが露光され、レジストの未露光部分、即ち、第２領域２１０ｂにあるレジストが除去される。
【００７２】
前記リソグラフステップの後、前記犠牲層２０４は、例えば、エッチングステップを用いることによって、前記第２領域２１０ｂから容易に除去できる。犠牲層２０４を第２領域２１０ｂから除去するために、好ましくは、ウェットエッチングを使用してもよい。本発明によれば、前記エッチング薬品は、エッチングステップの際、前記下地となる第１誘電体材料２０２が損傷しないようにすることが好ましい。
【００７３】
前記犠牲層２０４をパターン化する前記ステップの後、前記マスキング材料２０５、例えば、レジストが、除去され、例えば、剥離される。除去、例えば、剥離が完了した後、脱イオン水を用いたリンスが行われ、残留する薬品やレジスト材料を除去する。
【００７４】
本発明の本実施形態に係る次のステップでは、第２誘電体材料２０３が、前記第１領域２１０ａでは、前記パターン化した犠牲層２０４の上に、これと接触するように設けられ、前記第２領域２１０ｂでは、前記第１誘電体材料２０２の上に、これと接触するように設けられる（図２Ｃ）。換言すると、第２誘電体材料２０３は、第１領域２１０ａではパターン化した犠牲層２０４を覆っており、基板２００の第２領域２１０ｂでは第１誘電体材料２０２を覆っている。
【００７５】
前記第２誘電体材料２０３は、典型的には、ＣＶＤ，ＡＬＤまたはＰＶＤ技術によって成膜してもよい。代替として、前記第２誘電体材料２０３は、当業者に知られた他の適切な低温成膜技術を用いて成膜してもよい。第２誘電体材料２０３を設けるステップの後、前記パターン化した犠牲層２０４は、前記第１領域２１０ａにおいて、前記第１誘電体材料２０２と前記第２誘電体材料２０３の間にある。第２誘電体材料２０３を設けるステップの後、前記第２誘電体材料２０３は、前記第２領域２１０ｂにおいて、前記第１誘電体材料２０２と直接に接触している。
【００７６】
本発明の本実施形態によれば、前記第２誘電体材料２０３は、後続の処理ステップにおいて前記第１誘電体材料２０２の上に形成されるゲート電極の仕事関数を調整できる誘電体材料を含んでもよい。こうした誘電体材料は、しばしば誘電体キャップ層と称される。
【００７７】
前記誘電体材料は、ＬａＯ（Ｎ），ＡｌＯ（Ｎ），ＡｌＮ，ＤｙＯ（Ｎ），ＳｃＯ（Ｎ），ＧｄＯ（Ｎ），ＣｅＯ（Ｎ），ＴｂＯ（Ｎ），ＥｒＯ（Ｎ），ＹｂＯ（Ｎ）またはこれらの何れの組合せ、あるいは誘電体／金属界面、例えば、誘電体／金属制御電極界面、例えば、誘電体／金属ゲート電極界面、の仕事関数を調整できる何れか他の誘電体材料を含んでもよい。
【００７８】
第２誘電体材料２０３は、好ましくは、０．２ｎｍ〜１ｎｍ（２Å〜１０Å）の範囲、０．２ｎｍ〜０．５ｎｍ（２Å〜５Å）の範囲にある等価酸化物膜厚（ＥＯＴ）を有してもよい。
【００７９】
本発明の本実施形態に係る次のステップでは、前記第２誘電体材料２０３はパターン化されて、前記第２誘電体材料２０３は前記第１領域２１０ａでは除去されるが、パターン化した第２誘電体材料２０３は、前記第２領域２１０ｂでは前記第１誘電体材料２０２の上にあって、これと接触するようにしている（図２Ｄ，図２Ｅ，図２Ｆ）。前記第２誘電体材料２０３のパターン化では、例えば、レジストなど、マスキング材料２０５’が前記第２誘電体材料２０３の上に成膜され、続いてリソグラフステップが行われる（図２Ｄ）。
【００８０】
このリソグラフステップは、マスクを用いてレジストを露光し、続いて、露光領域をパターン化して、前記露光領域（即ち、前記第１領域２１０ａ）が除去されるようにする（図２Ｅ）。代替として、使用するリソグラフの種類に依存して、第２領域２１０ｂが露光され、レジストの未露光部分、即ち、第１領域２１０ａにあるレジストが除去される。
【００８１】
前記リソグラフステップの後、前記第２誘電体材料２０３は、材料に応じてドライエッチングまたはウェットエッチング技術を用いて、エッチングすることができる（図２Ｅ）。第１領域２１０ａでは、犠牲層２０４が前記第１誘電体材料２０２と前記第２誘電体材料２０３の間にあるため、前記第２誘電体材料２０３についてのこのエッチングステップは、第１誘電体材料２０２が損傷しないように行うことができる。
【００８２】
前記第２誘電体材料２０３のエッチングは、犠牲層２０４に関して選択的に実施することができ、前記犠牲層２０４の上で停止するようになる。ある誘電体材料は、下地となる誘電体材料を損傷しないで除去することができないことが知られている。本発明によれば、間にある犠牲層を使用することによって、この問題を回避することができる。
【００８３】
本発明の本実施形態に係る次のステップでは、前記パターン化した犠牲層２０４が除去される（図２Ｆ）。前記第２誘電体材料２０３をパターン化した後、前記下地にある犠牲層２０４は、例えば、エッチングステップを用いることによって、前記第１領域２１０ａから容易に除去できる。犠牲層２０４を除去するために、好ましくは、ウェットエッチングが用いられる。前記エッチング薬品は、エッチングステップの際、前記下地となる第１誘電体材料２０２が損傷しないようにするものである。
【００８４】
犠牲層２０４を除去する前記ステップの後、第１領域２１０ａは、第１誘電体材料２０２を備え、第２領域２１０ｂは、第１誘電体材料２０２と、第１誘電体材料２０２の上にある第２誘電体材料２０３とを備える（図２Ｆ）。
【００８５】
代替として、前記第２誘電体材料２０３のパターン化と、第１領域２１０ａでの犠牲層２０４の除去とを同時に実施してもよい。これは、第１領域２１０ａにおいて前記犠牲層２０４のリフトオフによって行うことができる。前記第１領域２１０ａにおいて犠牲層２０４のリフトオフを行う場合、第２誘電体材料２０３の重複部分もリフトオフされるようになる。こうして第１誘電体材料２０２が前記第１領域２１０ａ（および前記第２領域２１０ｂ）に残って、第２誘電体材料２０３は、前記第２領域２１０ｂにおいて前記第１誘電体材料２０２の上にあり、これと接触している。
【００８６】
本発明の実施形態によれば、前記パターン化した犠牲層２０４を除去する前記ステップの後、第１電極、例えば、第１ゲート電極が、前記第１領域２１０ａにおいて前記第１誘電体材料２０２の上に、これと接触するように形成することができ、第２電極、例えば、第２ゲート電極が、前記第２領域２１０ｂにおいて、前記第２誘電体材料２０３の上に、これと接触するように形成することができる。
【００８７】
本発明の実施形態によれば、第１電極は第２電極と同じでもよく、換言すると、第１電極および第２電極、例えば、第１ゲート電極および第２ゲート電極は、同じ層の電極材料、例えば、ゲート材料で形成できる。こうして、前記パターン化した犠牲層２０４を除去する前記ステップの後、代替として、ゲート電極２０６は、前記第１領域２１０ａでは前記第１誘電体材料２０２の上に、これと接触するように、そして、前記第２領域２１０ｂでは前記第２誘電体材料２０３の上に、これと接触するように形成することができる（図２Ｇ）。
【００８８】
前記第１及び／又は第２ゲート電極材料２０６は、金属含有材料を含んで、ゲート電極を形成することができる。金属含有材料では、金属、金属合金、金属シリサイド(silicide)、導電性金属窒化物(nitride)、導電性金属酸化物(oxide)が考えられ、例えば、金属含有材料は、Ｔａ，Ｈｆ，Ｍｏ，Ｗ，またはＲｕを含んでもよく、あるいはＴａベースの金属、例えば、ＴＡＣｘＮｙを含んでもよい。
【００８９】
使用する金属含有材料に応じて、前記金属含有材料の仕事関数は、従来のｐ型ドープ半導体の仕事関数または従来のｎ型ドープ半導体の仕事関数と同程度であってもよい。例えば、ニッケル（Ｎｉ）、ルテニウム酸化物（ＲｕＯ）およびモリブデン窒化物（ＭｏＮ）は、ｐ型ドープ半導体材料と同程度の仕事関数を有する。例えば、ルテニウム（Ｒｕ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、チタンシリサイド（ＴｉＳｉ２）は、ｎ型ドープ半導体材料と同程度の仕事関数を有する。
【００９０】
例えば、前記第１領域２１０ａが前記半導体デバイスのＮＭＯＳトランジスタを備え、前記第２領域２１０ｂが前記半導体デバイスのＰＭＯＳトランジスタを備える場合、ｎ型金属ゲート電極２０６を、前記第１および第２領域２１０ａ，２１０ｂの両方に成膜してもよい。ＰＭＯＳ領域（前記第２領域）における前記ｎ型金属ゲート電極２０６の仕事関数を調整するためには、第２誘電体材料２０３が前記第１誘電体材料２０２の上に成膜される。
【００９１】
前記ゲート電極２０６は、代替として、ポリシリコンを含んでもよく、あるいは完全シリサイド化（ＦＵＳＩ）金属ゲートであってもよい。ＦＵＳＩ技術において、従来のＣＭＯＳプロセスのように、薄いポリシリコンゲートが成膜される。次に、金属（例えば、ニッケルまたはハフニウム）が成膜され、続いて急速熱アニール（ＲＴＡ：rapid thermal anneal)が行われ、膜を完全にシリサイド化する。
【００９２】
ゲート電極２０６の成膜後、当業者に知られた従来のＣＭＯＳプロセスのような更なる処理ステップを実施してもよい（図２Ｈ）。前記処理ステップは、前記ゲート電極２０６、第１誘電体材料２０２および第２誘電体材料２０３のパターン化、前記第１領域２１０ａおよび前記第２領域２１０ｂにおけるソース領域およびドレイン領域を形成するための注入ステップ、ゲート電極２０６の側方にスペーサの形成を含んでもよい。
【００９３】
本発明の他の実施形態によれば、さらに、第３誘電体材料を設けてパターン化してもよく、前記パターン化した第３誘電体材料が、前記第１領域２１０ａにおいて前記第１誘電体材料２０２の上にあって、これと接触するようにしてもよい（図３Ａ〜図３Ｋ）。第３誘電体材料は、第１領域において第１誘電体材料と第１電極の間に設けてもよい。
【００９４】
本実施形態に係る方法の第１ステップは、第１実施形態で説明したような方法で実施されるステップと同様であり、即ち、第１領域３１０ａおよび第２領域３１０ｂを基板３００内に規定するステップ（図３Ａ）、第１誘電体材料３０２を前記基板３００の上に設けるステップ（図３Ａ）、犠牲層３０４をパターン化して、前記パターン化した犠牲層３０４が、前記第１領域３１０ａでは前記下地となる第１誘電体材料３０２と接触するが、前記第２領域３１０ｂでは接触しないようにするステップ（図３Ｂ）、第２誘電体材料３０３を、前記第１領域３１０ａでは前記パターン化した犠牲層３０４の上に、これと接触するように、前記第２領域３１０ｂでは前記第１ゲート誘電体３０２の上に、これと接触するように形成するステップ（図３Ｃ）、前記第２誘電体材料３０３をパターン化して、前記第２領域３１０ｂにおいて前記第１誘電体材料３０４の上に、これと接触するようにするステップ（図３Ｄ〜図３Ｅ）、前記パターン化した犠牲層３０４を除去するステップ（図３Ｆ）を含む。
【００９５】
上述したステップを実施した後、第３誘電体材料３０７を、前記第１領域３１０ａでは前記第１誘電体材料３０２の上に、これと接触するように、前記第２領域３１０ｂでは前記第２誘電体材料３０３の上に、これと接触するように設けてもよい（図３Ｇ）。第３誘電体材料は、第１領域における仕事関数を所望の値に調整するために用いられる。
【００９６】
本発明の実施形態によれば、前記第３誘電体材料３０７は、後続の処理ステップにおいて第１領域３１０ａで前記第１誘電体材料３０２の上に形成されるゲート電極の仕事関数を調整できる誘電体材料を含んでもよい。こうした誘電体材料は、しばしば誘電体キャップ層と称される。
【００９７】
前記第３誘電体材料は、ＬａＯ（Ｎ），ＡｌＯ（Ｎ），ＡｌＮ，ＤｙＯ（Ｎ），ＳｃＯ（Ｎ），ＧｄＯ（Ｎ），ＣｅＯ（Ｎ），ＴｂＯ（Ｎ），ＥｒＯ（Ｎ），ＹｂＯ（Ｎ）またはこれらの何れの組合せ、あるいは金属ゲート電極材料の仕事関数を調整できる何れか他の誘電体材料を含んでもよい。
【００９８】
第３誘電体材料３０７は、好ましくは、０．２ｎｍ〜１ｎｍ（２Å〜１０Å）の範囲、０．２ｎｍ〜０．５ｎｍ（２Å〜５Å）の範囲にある等価酸化物膜厚（ＥＯＴ）を有してもよい。
【００９９】
前記第３誘電体材料３０７を設けた後、前記第３誘電体材料３０７をパターン化して、前記第３誘電体材料３０７が、前記第１領域３１０ａにおいて前記第１誘電体材料３０２の上にあり、これと接触するようにしてもよい（図３Ｈ〜図３Ｉ）。換言すると、第３誘電体材料３０７をパターン化した後、パターン化した第３誘電体材料３０７は、第１領域３１０ａでは第１誘電体材料３０２を覆っているが、第２領域３１０ｂでは第２誘電体材料３０３を覆っていない。
【０１００】
前記第３誘電体材料３０７のパターン化では、例えば、レジストなど、マスキング材料３０５”が前記第１領域３１０ａにおいて前記第３誘電体材料３０７の上に成膜され、続いてリソグラフステップが行われる（図３Ｈ）。
【０１０１】
リソグラフステップは、マスクを用いてレジストを露光し、続いて、露光領域をパターン化して、前記露光領域（即ち、前記第２領域３１０ｂ）が除去されるようにする。代替として、使用するリソグラフの種類に依存して、第１領域３１０ａが露光され、レジスト３０５”の未露光部分、即ち、第２領域３１０ｂにあるレジストが除去される。
【０１０２】
前記リソグラフステップの後、前記第３誘電体材料３０７は、材料に応じてドライエッチングまたはウェットエッチング技術を用いて、エッチングされる（図３Ｈ）。前記第３誘電体材料３０７のエッチングは、第２誘電体材料３０３に関して選択的に実施することができ、前記第２誘電体材料３０３の上で停止するようになる。
【０１０３】
このパターン化ステップの後、前記第１領域３１０ａは、前記下地となる第１誘電体材料３０２と接触した第３誘電体材料３０７を備え、前記第２領域３１０ｂは、前記下地となる第１誘電体材料３０２と接触した第２誘電体材料３０３を備える。
【０１０４】
本発明の実施形態によれば、制御電極、例えば、ゲート電極３０６が、前記第１領域３１０ａでは前記第３誘電体材料３０７の上に、これと接触するように、そして、前記第２領域３１０ｂでは前記第２誘電体材料３０３の上に、これと接触するように形成することができる（図３Ｊ）。
【０１０５】
前記ゲート電極材料３０６は、金属含有材料を含んで、ゲート電極を形成することができる。金属含有材料では、金属、金属合金、金属シリサイド(silicide)、導電性金属窒化物(nitride)、導電性金属酸化物(oxide)が考えられる。金属に応じて、前記金属含有材料の仕事関数は、従来のｐ型ドープ半導体の仕事関数または従来のｎ型ドープ半導体の仕事関数と同程度であってもよい。例えば、ニッケル（Ｎｉ）、ルテニウム酸化物（ＲｕＯ）およびモリブデン窒化物（ＭｏＮ）は、ｐ型ドープ半導体材料と同程度の仕事関数を有する。例えば、ルテニウム（Ｒｕ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、チタンシリサイド（ＴｉＳｉ２）は、ｎ型ドープ半導体材料と同程度の仕事関数を有する。
【０１０６】
例えば、前記第１領域３１０ａが前記半導体デバイスのＮＭＯＳトランジスタを備え、第２領域３１０ｂが前記半導体デバイスのＰＭＯＳトランジスタを備える場合、ｎ型金属ゲート電極３０６を、前記第１および第２領域３１０ａ，３１０ｂの両方に成膜してもよい。ＰＭＯＳ領域（前記第２領域）における前記ｎ型金属ゲート電極３０６の仕事関数を調整するためには、第２誘電体材料３０３が前記第１誘電体材料３０２の上に成膜される。必要ならば、前記第１誘電体材料３０２の上に成膜される第３誘電体材料３０７によって、ＮＭＯＳ領域（前記第１領域３１０ａ）における前記ｎ型金属ゲート電極３０６の仕事関数を調整してもよい。
【０１０７】
前記ゲート電極３０６は、代替として、ポリシリコンを含んでもよく、あるいは完全シリサイド化（ＦＵＳＩ）金属ゲートであってもよい。ＦＵＳＩ技術において、従来のＣＭＯＳプロセスのように、薄いポリシリコンゲートが成膜される。次に、金属（例えば、ニッケルまたはハフニウム）が成膜され、続いて急速熱アニール（ＲＴＡ：rapid thermal anneal)が行われ、膜を完全にシリサイド化する。
【０１０８】
ゲート電極３０６の成膜後、当業者に知られた従来のＣＭＯＳプロセスのような更なる処理ステップを実施してもよい（図３Ｋ）。前記処理ステップは、前記ゲート電極３０６、第１誘電体材料３０２、第２誘電体材料３０３および第３誘電体材料３０７のパターン化、前記第１領域３１０ａおよび前記第２領域３１０ｂにおけるソース領域およびドレイン領域を形成するための注入ステップ、ゲート電極３０６の側方にスペーサの形成を含んでもよい。
【０１０９】
本発明に係るさらに他の実施形態において、前記第２誘電体材料４０３を設けた後、第１ゲート電極を、前記第２誘電体材料４０３の上に、これと接触するように形成してもよい（図４Ａ〜図４Ｉ）。
【０１１０】
本実施形態に係る方法の第１ステップは、第１および第２実施形態で説明したようなステップと同様であり、即ち、第１領域４１０ａおよび第２領域４１０ｂを基板４００内に規定するステップ（図４Ａ）、第１誘電体材料４０２を前記基板４００の上に設けるステップ（図４Ａ）、犠牲層４０４をパターン化して、前記パターン化した犠牲層４０４が、前記第１領域４１０ａでは前記下地となる第１誘電体材料４０２と接触するようにするステップ（図４Ｂ）、第２誘電体材料４０３を、前記第１領域４１０ａでは前記パターン化した犠牲層４０４の上に、これと接触するように、前記第２領域４１０ｂでは前記第１誘電体材料４０２の上に、これと接触するように形成するステップ（図４Ｃ）を含む。
【０１１１】
上述したステップを実施した後、第１ゲート電極４０６を、基板２００全体に渡って、本実施形態によれば、第１領域４１０ａおよび第２領域４１０ｂに渡って、前記第２誘電体材料４０３の上に、これと接触するように設けてもよい（図４Ｄ）。
【０１１２】
前記第１ゲート電極材料４０６は、金属含有材料を含んで、ゲート電極を形成することができる。金属含有材料では、金属、金属合金、導電性金属シリサイド(silicide)、導電性金属窒化物(nitride)、導電性金属酸化物(oxide)が考えられる。金属含有材料に応じて、前記金属含有材料の仕事関数は、従来のｐ型ドープ半導体の仕事関数または従来のｎ型ドープ半導体の仕事関数と同程度であってもよい。例えば、ニッケル（Ｎｉ）、ルテニウム酸化物（ＲｕＯ）およびモリブデン窒化物（ＭｏＮ）は、ｐ型ドープ半導体材料と同程度の仕事関数を有する。例えば、ルテニウム（Ｒｕ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、チタンシリサイド（ＴｉＳｉ２）は、ｎ型ドープ半導体材料と同程度の仕事関数を有する。
【０１１３】
例えば、前記第１領域４１０ａが前記半導体デバイスのＮＭＯＳトランジスタを備え、第２領域４１０ｂが前記半導体デバイスのＰＭＯＳトランジスタを備える場合、ｎ型金属ゲート電極４０６を前記ＮＭＯＳ（第１）領域の上に成膜してもよく、ｐ型金属ゲート電極４０６を前記ＰＭＯＳ（第２）領域の上に成膜してもよい。前記ｐ型金属ゲート電極４０６の仕事関数を調整するためには、第２誘電体材料４０３が、前記第２領域４１０ｂにおいて前記第１誘電体材料４０２の上に成膜される。
【０１１４】
前記第１ゲート電極４０６は、代替として、ポリシリコンを含んでもよく、あるいは完全シリサイド化（ＦＵＳＩ）金属ゲートであってもよい。ＦＵＳＩ技術において、従来のＣＭＯＳプロセスのように、薄いポリシリコンゲートが成膜される。次に、金属（例えば、ニッケルまたはハフニウム）が成膜され、続いて急速熱アニール（ＲＴＡ：rapid thermal anneal)が行われ、膜を完全にシリサイド化する。
【０１１５】
次のステップにおいて、本実施形態に従って、前記第１ゲート電極４０６は、前記第２誘電体材料４０３のパターン化する同じステップでパターン化してもよく、前記第１ゲート電極４０６は、第２領域４１０ｂにおいて前記第２誘電体材料４０３の上にあって、これと接触するようにする（図４Ｅ〜図４Ｆ）。
【０１１６】
例えば、レジストなど、マスキング材料４０５’を前記第２領域４１０ｂにおいて前記第１ゲート電極４０６の上に成膜した後に、このパターン化ステップは、第１領域４１０ａにおいて前記犠牲層４０４のリフトオフによって１つのステップで行ってもよい。続いてリソグラフステップが行われる。リフトオフ処理では、第２誘電体材料４０３および第１ゲート電極材料４０６が除去されることになる。
【０１１７】
代替として、異なるエッチングステップを実施してもよい。例えば、前記第１ゲート電極４０６を最初にエッチングし、次に、前記第２誘電体材料４０３をエッチングし、最後に、前記犠牲層４０４が、例えば、エッチングによって除去される。エッチングステップは、犠牲層４０４の材料に応じてウェットエッチングまたはドライエッチングを含んでもよい。
【０１１８】
この方法の利点は、第１ゲート電極４０６および第２誘電体材料４０３のエッチングステップの際、前記第１誘電体材料４０２と前記第２誘電体材料４０３の間に位置する保護用犠牲層４０４に起因して、下地となる第１誘電体材料４０２が損傷しない点である。さらに、他の利点は、レジストパターニングおよび第１ゲート電極４０６によるレジスト剥離の際、第２誘電体材料が保護される点である。
【０１１９】
前記パターン化ステップの後、レジスト４０５’が剥離され（図４Ｇ）、前記第１領域４１０ａは第１誘電体材料４０２を備え、前記第２領域４１０ｂは、前記第１誘電体材料４０２と接する第２誘電体材料４０３の上にあって、これと接触する第１ゲート電極４０６を備える。
【０１２０】
本発明の実施形態によれば、第２ゲート電極４０８を形成してもよい（図４Ｈ）。前記第２ゲート電極４０８は、金属、ポリシリコンまたは完全シリサイド化金属ゲートを含んでもよく、これらは、仕事関数の調整の際に追加の自由度を提供する第１ゲート電極４０６と同じである必要はない。
【０１２１】
第１ゲート電極４０６及び／又は第２ゲート電極４０８を成膜する前記ステップの後、当業者に知られた従来のＣＭＯＳプロセスのような更なる処理ステップを実施してもよい（図４Ｉ）。前記処理ステップは、前記ゲート電極４０６のパターン化、前記第１領域４１０ａおよび前記第２領域（４１０ｂ）におけるソース領域およびドレイン領域を形成するための注入ステップ、ゲート電極４０６，４０８の側方にスペーサの形成を含んでもよい。
【０１２２】
本発明の他の実施形態によれば、例えば、ＮＭＯＳ領域（即ち、第１領域）における前記ｎ型金属ゲート電極の仕事関数を調整するために、第３誘電体材料５０７を第１誘電体材料５０２の上に成膜してもよい（図５Ａ〜図５Ｊ）。換言すると、複数の誘電体材料が設けられ、複数の制御電極が設けられ、第３誘電体材料は第１領域における第１制御電極を調整するためのものであり、第２誘電体材料は第２領域における第２制御電極を調整するためのものである。
【０１２３】
本実施形態に係る方法の第１ステップは、第１および第２実施形態で説明したようなステップと同様であり、即ち、第１領域５１０ａおよび第２領域５１０ｂを基板５００内に規定するステップ（図５Ａ）、第１誘電体材料５０２、即ち、ホスト誘電体材料を前記基板５００の上に設けるステップ（図５Ａ）、犠牲層５０４をパターン化して、前記パターン化した犠牲層５０４が、前記第１領域５１０ａでは前記下地となる第１誘電体材料５０２と接触するが、前記第２領域５１０ｂでは第１誘電体材料５０２を覆わないようにするステップ（図５Ｂ）、第２誘電体材料５０３を、前記第１領域５１０ａでは前記パターン化した犠牲層５０４の上に、これと接触するように、前記第２領域５１０ｂでは前記第１誘電体材料５０２の上に、これと接触するように設けるステップ（図５Ｃ）を含む。
【０１２４】
第２誘電体材料５０３を設けた後、第２ゲート電極５０６を成膜してもよい。第２ゲート電極５０６は、前記第１および第２領域５１０ａ，５１０ｂを覆っている（図５Ｄ参照）。
【０１２５】
次に、第２ゲート電極５０６をパターン化して、パターン化した第２ゲート電極５０６は第２領域５１０ｂでは第２誘電体材料５０３を覆っているが、第１領域５１０ａでは第１誘電体材料５０２を覆わないようにする（図５Ｆ参照）。パターン化は、第２領域５１０ｂでは第２ゲート電極５０６を覆い、第１領域５１０ａでは覆っていない、例えば、レジストなどのマスク５０５’を設けることによって実施してもよい（図５Ｅ参照）。第２ゲート電極５０６をパターン化した後、マスク５０５’は除去される（図５Ｇ参照）。
【０１２６】
第２ゲート電極５０６の成膜およびパターン化のステップ後、第１ゲート電極５０８を成膜するステップの前に、第３誘電体材料５０７を設けて（図５Ｈ参照）、パターン化してもよく（図５Ｉ参照）、パターン化した第３誘電体材料５０７が第１領域５１０ａでは第１誘電体材料５０２を覆っているが、第２領域５１０ｂではパターン化した第２ゲート電極５０６を覆わないようにする。
【０１２７】
前記第３誘電体材料のパターン化は、第１ゲート電極のパターン化と同時に実施してもよい（図５Ｉ参照）。前記パターン化は、レジスト５０５”などのマスキング材料とリソグラフステップを用いて実施してもよい。
【０１２８】
前記リソグラフステップの後、第２領域５１０ｂにおける前記第３誘電体材料５０７および前記第１ゲート電極材料５０８が、例えば、第２ゲート電極材料５０６に対して選択的なエッチングによって除去される。
【０１２９】
上記ステップを行った後、当業者に知られた従来のＣＭＯＳプロセスのような更なる処理ステップを実施してもよい。前記処理ステップは、前記ゲート電極５０６，５０８、第１誘電体材料５０２、第２誘電体材料５０３および第３誘電体材料５０７のパターン化（図５Ｉ）、前記第１領域５１０ａおよび前記第２領域（５１０ｂ）におけるソース領域およびドレイン領域を形成するための注入ステップ、ゲート電極５０６，５０８の側方にスペーサの形成を含んでもよい。
【０１３０】
上記方法の実施形態により、第１誘電体材料５０２の上にあって、これと接触する下地となる第３誘電体材料５０７の上にあって、これと接触する第１ゲート電極５０８を含む第１領域５１０ａと、第１誘電体材料５０２の上にあって、これと接触する第２誘電体材料５０３の上にあって、これと接触する第２ゲート電極５０６を含む第２領域５１０ｂとを備えた半導体デバイスが製造可能である。
【０１３１】
本発明に係るデバイスとして、好ましい実施形態、特定の構造および構成、そして材料についてここで説明したが、本発明の範囲および精神から逸脱することなく、形態および詳細での種々の変化や変更が可能であると理解すべきである。例えば、ステップは、本発明の範囲内で記述された方法に対して追加または削除してもよい。
【図面の簡単な説明】
【０１３２】
【図１】（先行技術）デュアル高誘電率(high-k)ゲート技術の概略図である。本発明に係るガスエッチングプロセスを示す。
【図２Ａ】第１領域および第２領域について２つの異なるゲート誘電体を備えた半導体装置を製造するための、本発明に係る方法の実施形態を示す。
【図２Ｂ】第１領域および第２領域について２つの異なるゲート誘電体を備えた半導体装置を製造するための、本発明に係る方法の実施形態を示す。
【図２Ｃ】第１領域および第２領域について２つの異なるゲート誘電体を備えた半導体装置を製造するための、本発明に係る方法の実施形態を示す。
【図２Ｄ】第１領域および第２領域について２つの異なるゲート誘電体を備えた半導体装置を製造するための、本発明に係る方法の実施形態を示す。
【図２Ｅ】第１領域および第２領域について２つの異なるゲート誘電体を備えた半導体装置を製造するための、本発明に係る方法の実施形態を示す。
【図２Ｆ】第１領域および第２領域について２つの異なるゲート誘電体を備えた半導体装置を製造するための、本発明に係る方法の実施形態を示す。
【図２Ｇ】第１領域および第２領域について２つの異なるゲート誘電体を備えた半導体装置を製造するための、本発明に係る方法の実施形態を示す。
【図２Ｈ】第１領域および第２領域について２つの異なるゲート誘電体を備えた半導体装置を製造するための、本発明に係る方法の実施形態を示す。
【図３Ａ】第１領域および第２領域について３つの異なるゲート誘電体を備えた半導体装置を製造するための、本発明に係る方法の実施形態を示す。
【図３Ｂ】第１領域および第２領域について３つの異なるゲート誘電体を備えた半導体装置を製造するための、本発明に係る方法の実施形態を示す。
【図３Ｃ】第１領域および第２領域について３つの異なるゲート誘電体を備えた半導体装置を製造するための、本発明に係る方法の実施形態を示す。
【図３Ｄ】第１領域および第２領域について３つの異なるゲート誘電体を備えた半導体装置を製造するための、本発明に係る方法の実施形態を示す。
【図３Ｅ】第１領域および第２領域について３つの異なるゲート誘電体を備えた半導体装置を製造するための、本発明に係る方法の実施形態を示す。
【図３Ｆ】第１領域および第２領域について３つの異なるゲート誘電体を備えた半導体装置を製造するための、本発明に係る方法の実施形態を示す。
【図３Ｇ】第１領域および第２領域について３つの異なるゲート誘電体を備えた半導体装置を製造するための、本発明に係る方法の実施形態を示す。
【図３Ｈ】第１領域および第２領域について３つの異なるゲート誘電体を備えた半導体装置を製造するための、本発明に係る方法の実施形態を示す。
【図３Ｉ】第１領域および第２領域について３つの異なるゲート誘電体を備えた半導体装置を製造するための、本発明に係る方法の実施形態を示す。
【図３Ｊ】第１領域および第２領域について３つの異なるゲート誘電体を備えた半導体装置を製造するための、本発明に係る方法の実施形態を示す。
【図３Ｋ】第１領域および第２領域について３つの異なるゲート誘電体を備えた半導体装置を製造するための、本発明に係る方法の実施形態を示す。
【図４Ａ】第１領域および第２領域について２つの異なるゲート誘電体と、第１領域および第２領域について異なるゲート電極を備えた半導体装置を製造するための、本発明に係る方法の実施形態を示す。
【図４Ｂ】第１領域および第２領域について２つの異なるゲート誘電体と、第１領域および第２領域について異なるゲート電極を備えた半導体装置を製造するための、本発明に係る方法の実施形態を示す。
【図４Ｃ】第１領域および第２領域について２つの異なるゲート誘電体と、第１領域および第２領域について異なるゲート電極を備えた半導体装置を製造するための、本発明に係る方法の実施形態を示す。
【図４Ｄ】第１領域および第２領域について２つの異なるゲート誘電体と、第１領域および第２領域について異なるゲート電極を備えた半導体装置を製造するための、本発明に係る方法の実施形態を示す。
【図４Ｅ】第１領域および第２領域について２つの異なるゲート誘電体と、第１領域および第２領域について異なるゲート電極を備えた半導体装置を製造するための、本発明に係る方法の実施形態を示す。
【図４Ｆ】第１領域および第２領域について２つの異なるゲート誘電体と、第１領域および第２領域について異なるゲート電極を備えた半導体装置を製造するための、本発明に係る方法の実施形態を示す。
【図４Ｇ】第１領域および第２領域について２つの異なるゲート誘電体と、第１領域および第２領域について異なるゲート電極を備えた半導体装置を製造するための、本発明に係る方法の実施形態を示す。
【図４Ｈ】第１領域および第２領域について２つの異なるゲート誘電体と、第１領域および第２領域について異なるゲート電極を備えた半導体装置を製造するための、本発明に係る方法の実施形態を示す。
【図４Ｉ】第１領域および第２領域について２つの異なるゲート誘電体と、第１領域および第２領域について異なるゲート電極を備えた半導体装置を製造するための、本発明に係る方法の実施形態を示す。
【図５Ａ】第１領域および第２領域について３つの異なるゲート誘電体と、第１領域および第２領域について異なるゲート電極を備えた半導体装置を製造するための、本発明に係る方法の実施形態を示す。
【図５Ｂ】第１領域および第２領域について３つの異なるゲート誘電体と、第１領域および第２領域について異なるゲート電極を備えた半導体装置を製造するための、本発明に係る方法の実施形態を示す。
【図５Ｃ】第１領域および第２領域について３つの異なるゲート誘電体と、第１領域および第２領域について異なるゲート電極を備えた半導体装置を製造するための、本発明に係る方法の実施形態を示す。
【図５Ｄ】第１領域および第２領域について３つの異なるゲート誘電体と、第１領域および第２領域について異なるゲート電極を備えた半導体装置を製造するための、本発明に係る方法の実施形態を示す。
【図５Ｅ】第１領域および第２領域について３つの異なるゲート誘電体と、第１領域および第２領域について異なるゲート電極を備えた半導体装置を製造するための、本発明に係る方法の実施形態を示す。
【図５Ｆ】第１領域および第２領域について３つの異なるゲート誘電体と、第１領域および第２領域について異なるゲート電極を備えた半導体装置を製造するための、本発明に係る方法の実施形態を示す。
【図５Ｇ】第１領域および第２領域について３つの異なるゲート誘電体と、第１領域および第２領域について異なるゲート電極を備えた半導体装置を製造するための、本発明に係る方法の実施形態を示す。
【図５Ｈ】第１領域および第２領域について３つの異なるゲート誘電体と、第１領域および第２領域について異なるゲート電極を備えた半導体装置を製造するための、本発明に係る方法の実施形態を示す。
【図５Ｉ】第１領域および第２領域について３つの異なるゲート誘電体と、第１領域および第２領域について異なるゲート電極を備えた半導体装置を製造するための、本発明に係る方法の実施形態を示す。
【図５Ｊ】第１領域および第２領域について３つの異なるゲート誘電体と、第１領域および第２領域について異なるゲート電極を備えた半導体装置を製造するための、本発明に係る方法の実施形態を示す。
【図６】本発明の実施形態に係る方法を表すフローチャートを示す。
【特許請求の範囲】
【請求項１】
異なる半導体構造を備えた半導体装置の製造方法であって、
各構造は制御電極を有し、半導体装置は少なくとも第１および第２制御電極誘電体材料を含んでおり、
該方法は、基板（２００，３００，４００，５００）上に、第１制御電極誘電体材料（２０２，３０２，４０２，５０２）を設けること、
基板（２００，３００，４００，５００）の少なくとも第１領域（２１０ａ，３１０ａ，４１０ａ，５１０ａ）に、第１制御電極誘電体材料（２０２，３０２，４０２，５０２）を覆うパターン化した犠牲層（２０４，３０４，４０４，５０４）を設けること、
第１領域（２１０ａ，３１０ａ，４１０ａ，５１０ａ）ではパターン化した犠牲層（２０４，３０４，４０４，５０４）を覆い、基板（２００，３００，４００，５００）の少なくとも第２領域（２１０ｂ）では第１制御電極誘電体材料（２０２，３０２，４０２，５０２）を覆う第２制御電極誘電体材料（２０３，３０３，４０３，５０３）を設けること、但し、第２領域（２１０ｂ）は、第１領域（２１０ａ，３１０ａ，４１０ａ，５１０ａ）と異なるものであり、
第２制御電極誘電体材料（２０３，３０３，４０３，５０３）をパターン化して、パターン化した第２制御電極誘電体材料が、第２領域（２１０ｂ）では第１制御電極誘電体材料（２０２，３０２，４０２，５０２）を覆い、第１領域（２１０ａ，３１０ａ，４１０ａ，５１０ａ）ではパターン化した犠牲層（２０４，３０４，４０４，５０４）を覆わないようにすること、
パターン化した犠牲層（２０４，３０４，４０４，５０４）を除去すること、を含む半導体装置の製造方法。
【請求項２】
パターン化した犠牲層（２０４，３０４，４０４，５０４）を除去することは、犠牲層（２０４，３０４，４０４，５０４）によって覆われた第１制御電極誘電体材料（２０２，３０２，４０２，５０２）を損傷することなく行うようにした請求項１記載の半導体装置の製造方法。
【請求項３】
第１制御電極（２０６，３０６，４０８，５０８）を第１領域（２１０ａ，３１０ａ，４１０ａ，５１０ａ）に、第２制御電極（２０６，３０６，４０６，５０６）を第２領域（２１０ｂ，３１０ｂ，４１０ｂ，５１０ｂ）に設けることをさらに含む請求項１または２記載の半導体装置の製造方法。
【請求項４】
第１制御電極（２０６，３０６）および第２制御電極（２０６，３０６）は、同じ電極材料層で形成される請求項３記載の半導体装置の製造方法。
【請求項５】
第１制御電極（４０８，５０８）および第２制御電極（４０６，５０６）は、異なる電極材料層で形成される請求項３記載の半導体装置の製造方法。
【請求項６】
電極材料は、金属含有材料である請求項４または５記載の半導体装置の製造方法。
【請求項７】
第２制御電極誘電体材料（４０３）を設けた後、第２制御電極誘電体材料（４０３）の上に、これと接触する第２制御電極（４０６）を形成すること、
第２制御電極（４０６）をパターン化して、第２制御電極（４０６）が、第２領域（４１０ｂ）では第２制御電極誘電体材料（４０３）を覆い、第１領域（４１０ａ）では第１制御電極誘電体材料（４０２）を覆わないようにすること、をさらに含み、
第２制御電極（４０６）のパターン化および第２制御電極誘電体材料（４０３）のパターン化は、同時に実施するようにした請求項３〜６のいずれかに記載の半導体装置の製造方法。
【請求項８】
第１制御電極誘電体材料（２０２，３０２，４０２，５０２）は、シリコンベースの誘電体材料を含む請求項１〜７のいずれかに記載の半導体装置の製造方法。
【請求項９】
シリコンベースの誘電体材料は、ＳｉＯ２，Ｓｉ３Ｎ４またはＳｉＯＮを含む請求項８記載の半導体装置の製造方法。
【請求項１０】
第１制御電極誘電体材料（２０２，３０２，４０２，５０２）は、高誘電率誘電体材料を含む請求項１〜７のいずれかに記載の半導体装置の製造方法。
【請求項１１】
高誘電率誘電体材料は、Ａｌ２Ｏ３，Ｓｉ３Ｎ４，Ｇｄ２Ｏ３，Ｙｂ２Ｏ３，Ｄｙ２Ｏ３，Ｎｂ２Ｏ５，Ｙ２Ｏ３，Ｌａ２Ｏ３，ＺｒＯ２，ＨｆＯ２，ＴｉＯ２，Ｔａ２Ｏ５，ＳｒＴｉＯ３，ＢａｘＳｒ１−ｘＴｉＯ３，ＺｒＯ２５，ＺｒｘＳｉ１−ｘＯｙ，ＨｆｘＳｉ１−ｘＯｙ，ＡｌｘＺｒ１−ｘＯ２，Ｐｒ２Ｏ３またはこれらの何れの組合せを含む請求項１０記載の半導体装置の製造方法。
【請求項１２】
第２制御電極誘電体材料（２０３，３０３，４０３，５０３）は、第１制御電極（２０６，３０６，４０８，５０８）及び／又は第２制御電極（２０６，３０６，４０６，５０６）の仕事関数を調整するのに適した材料を含む請求項３〜１１のいずれかに記載の半導体装置の製造方法。
【請求項１３】
第２制御電極誘電体材料（２０３，３０３，４０３，５０３）は、ＬａＯ（Ｎ），ＡｌＯ（Ｎ），ＡｌＮ，ＤｙＯ（Ｎ），ＳｃＯ（Ｎ），ＧｄＯ（Ｎ），ＣｅＯ（Ｎ），ＴｂＯ（Ｎ），ＥｒＯ（Ｎ），ＹｂＯ（Ｎ）またはこれらの何れの組合せを含む請求項１〜１２のいずれかに記載の半導体装置の製造方法。
【請求項１４】
犠牲層（２０４，３０４，４０４，５０４）は、ＴｉＮ，Ｇｅまたはアモルファス・カーボンを含む請求項１〜１３のいずれかに記載の半導体装置の製造方法。
【請求項１５】
第１制御電極誘電体材料（２０２，３０２，４０２，５０２）は、０．２ｎｍ〜３ｎｍの範囲の等価酸化物膜厚を有する請求項１〜１４のいずれかに記載の半導体装置の製造方法。
【請求項１６】
第２制御電極誘電体材料（２０３，３０３，４０３，５０３）は、０．２ｎｍ〜１ｎｍの範囲の等価酸化物膜厚を有する請求項１〜１５のいずれかに記載の半導体装置の製造方法。
【請求項１７】
犠牲層（２０４，３０４，４０４，５０４）は、５ｎｍ〜１００ｎｍの範囲の厚さを有する請求項１〜１６のいずれかに記載の半導体装置の製造方法。
【請求項１８】
第１領域（３１０ａ）において、第１制御電極誘電体材料（３０２）と第１制御電極（３０６）の間に第３制御電極誘電体材料（３０７）を設けることをさらに含む請求項３〜１７のいずれかに記載の半導体装置の製造方法。
【請求項１９】
第３制御電極誘電体材料（３０７）を設けることは、
第１領域（３１０ａ）では第１制御電極誘電体材料（３０２）を覆い、第２領域（３１０ｂ）では第２制御電極誘電体材料（３０３）を覆う第３制御電極誘電体材料（３０７）を設けること、
第３制御電極誘電体材料（３０７）をパターン化して、パターン化した第３制御電極誘電体材料（３０７）が、第１領域（３１０ａ）では第１制御電極誘電体材料（３０２）を覆い、第２領域（３１０ｂ）では第２制御電極誘電体材料（３０３）を覆わないようにすること、を含む請求項１８記載の半導体装置の製造方法。
【請求項２０】
第３制御電極誘電体材料（３０７）は、第１及び／又は第２制御電極の仕事関数を調整するのに適した材料を含む請求項１８〜１９のいずれかに記載の半導体装置の製造方法。
【請求項２１】
第３制御電極誘電体材料（３０７）は、ＬａＯ（Ｎ），ＡｌＯ（Ｎ），ＡｌＮ，ＤｙＯ（Ｎ），ＳｃＯ（Ｎ），ＧｄＯ（Ｎ），ＣｅＯ（Ｎ），ＴｂＯ（Ｎ），ＥｒＯ（Ｎ），ＹｂＯ（Ｎ）またはこれらの何れの組合せを含む請求項１８〜２０のいずれかに記載の半導体装置の製造方法。
【請求項２２】
第３制御電極誘電体材料（３０７）は、０．２ｎｍ〜１ｎｍの範囲の等価酸化物膜厚を有する請求項１８〜２１のいずれかに記載の半導体装置の製造方法。
【請求項１】
異なる半導体構造を備えた半導体装置の製造方法であって、
各構造は制御電極を有し、半導体装置は少なくとも第１および第２制御電極誘電体材料を含んでおり、
該方法は、基板（２００，３００，４００，５００）上に、第１制御電極誘電体材料（２０２，３０２，４０２，５０２）を設けること、
基板（２００，３００，４００，５００）の少なくとも第１領域（２１０ａ，３１０ａ，４１０ａ，５１０ａ）に、第１制御電極誘電体材料（２０２，３０２，４０２，５０２）を覆うパターン化した犠牲層（２０４，３０４，４０４，５０４）を設けること、
第１領域（２１０ａ，３１０ａ，４１０ａ，５１０ａ）ではパターン化した犠牲層（２０４，３０４，４０４，５０４）を覆い、基板（２００，３００，４００，５００）の少なくとも第２領域（２１０ｂ）では第１制御電極誘電体材料（２０２，３０２，４０２，５０２）を覆う第２制御電極誘電体材料（２０３，３０３，４０３，５０３）を設けること、但し、第２領域（２１０ｂ）は、第１領域（２１０ａ，３１０ａ，４１０ａ，５１０ａ）と異なるものであり、
第２制御電極誘電体材料（２０３，３０３，４０３，５０３）をパターン化して、パターン化した第２制御電極誘電体材料が、第２領域（２１０ｂ）では第１制御電極誘電体材料（２０２，３０２，４０２，５０２）を覆い、第１領域（２１０ａ，３１０ａ，４１０ａ，５１０ａ）ではパターン化した犠牲層（２０４，３０４，４０４，５０４）を覆わないようにすること、
パターン化した犠牲層（２０４，３０４，４０４，５０４）を除去すること、を含む半導体装置の製造方法。
【請求項２】
パターン化した犠牲層（２０４，３０４，４０４，５０４）を除去することは、犠牲層（２０４，３０４，４０４，５０４）によって覆われた第１制御電極誘電体材料（２０２，３０２，４０２，５０２）を損傷することなく行うようにした請求項１記載の半導体装置の製造方法。
【請求項３】
第１制御電極（２０６，３０６，４０８，５０８）を第１領域（２１０ａ，３１０ａ，４１０ａ，５１０ａ）に、第２制御電極（２０６，３０６，４０６，５０６）を第２領域（２１０ｂ，３１０ｂ，４１０ｂ，５１０ｂ）に設けることをさらに含む請求項１または２記載の半導体装置の製造方法。
【請求項４】
第１制御電極（２０６，３０６）および第２制御電極（２０６，３０６）は、同じ電極材料層で形成される請求項３記載の半導体装置の製造方法。
【請求項５】
第１制御電極（４０８，５０８）および第２制御電極（４０６，５０６）は、異なる電極材料層で形成される請求項３記載の半導体装置の製造方法。
【請求項６】
電極材料は、金属含有材料である請求項４または５記載の半導体装置の製造方法。
【請求項７】
第２制御電極誘電体材料（４０３）を設けた後、第２制御電極誘電体材料（４０３）の上に、これと接触する第２制御電極（４０６）を形成すること、
第２制御電極（４０６）をパターン化して、第２制御電極（４０６）が、第２領域（４１０ｂ）では第２制御電極誘電体材料（４０３）を覆い、第１領域（４１０ａ）では第１制御電極誘電体材料（４０２）を覆わないようにすること、をさらに含み、
第２制御電極（４０６）のパターン化および第２制御電極誘電体材料（４０３）のパターン化は、同時に実施するようにした請求項３〜６のいずれかに記載の半導体装置の製造方法。
【請求項８】
第１制御電極誘電体材料（２０２，３０２，４０２，５０２）は、シリコンベースの誘電体材料を含む請求項１〜７のいずれかに記載の半導体装置の製造方法。
【請求項９】
シリコンベースの誘電体材料は、ＳｉＯ２，Ｓｉ３Ｎ４またはＳｉＯＮを含む請求項８記載の半導体装置の製造方法。
【請求項１０】
第１制御電極誘電体材料（２０２，３０２，４０２，５０２）は、高誘電率誘電体材料を含む請求項１〜７のいずれかに記載の半導体装置の製造方法。
【請求項１１】
高誘電率誘電体材料は、Ａｌ２Ｏ３，Ｓｉ３Ｎ４，Ｇｄ２Ｏ３，Ｙｂ２Ｏ３，Ｄｙ２Ｏ３，Ｎｂ２Ｏ５，Ｙ２Ｏ３，Ｌａ２Ｏ３，ＺｒＯ２，ＨｆＯ２，ＴｉＯ２，Ｔａ２Ｏ５，ＳｒＴｉＯ３，ＢａｘＳｒ１−ｘＴｉＯ３，ＺｒＯ２５，ＺｒｘＳｉ１−ｘＯｙ，ＨｆｘＳｉ１−ｘＯｙ，ＡｌｘＺｒ１−ｘＯ２，Ｐｒ２Ｏ３またはこれらの何れの組合せを含む請求項１０記載の半導体装置の製造方法。
【請求項１２】
第２制御電極誘電体材料（２０３，３０３，４０３，５０３）は、第１制御電極（２０６，３０６，４０８，５０８）及び／又は第２制御電極（２０６，３０６，４０６，５０６）の仕事関数を調整するのに適した材料を含む請求項３〜１１のいずれかに記載の半導体装置の製造方法。
【請求項１３】
第２制御電極誘電体材料（２０３，３０３，４０３，５０３）は、ＬａＯ（Ｎ），ＡｌＯ（Ｎ），ＡｌＮ，ＤｙＯ（Ｎ），ＳｃＯ（Ｎ），ＧｄＯ（Ｎ），ＣｅＯ（Ｎ），ＴｂＯ（Ｎ），ＥｒＯ（Ｎ），ＹｂＯ（Ｎ）またはこれらの何れの組合せを含む請求項１〜１２のいずれかに記載の半導体装置の製造方法。
【請求項１４】
犠牲層（２０４，３０４，４０４，５０４）は、ＴｉＮ，Ｇｅまたはアモルファス・カーボンを含む請求項１〜１３のいずれかに記載の半導体装置の製造方法。
【請求項１５】
第１制御電極誘電体材料（２０２，３０２，４０２，５０２）は、０．２ｎｍ〜３ｎｍの範囲の等価酸化物膜厚を有する請求項１〜１４のいずれかに記載の半導体装置の製造方法。
【請求項１６】
第２制御電極誘電体材料（２０３，３０３，４０３，５０３）は、０．２ｎｍ〜１ｎｍの範囲の等価酸化物膜厚を有する請求項１〜１５のいずれかに記載の半導体装置の製造方法。
【請求項１７】
犠牲層（２０４，３０４，４０４，５０４）は、５ｎｍ〜１００ｎｍの範囲の厚さを有する請求項１〜１６のいずれかに記載の半導体装置の製造方法。
【請求項１８】
第１領域（３１０ａ）において、第１制御電極誘電体材料（３０２）と第１制御電極（３０６）の間に第３制御電極誘電体材料（３０７）を設けることをさらに含む請求項３〜１７のいずれかに記載の半導体装置の製造方法。
【請求項１９】
第３制御電極誘電体材料（３０７）を設けることは、
第１領域（３１０ａ）では第１制御電極誘電体材料（３０２）を覆い、第２領域（３１０ｂ）では第２制御電極誘電体材料（３０３）を覆う第３制御電極誘電体材料（３０７）を設けること、
第３制御電極誘電体材料（３０７）をパターン化して、パターン化した第３制御電極誘電体材料（３０７）が、第１領域（３１０ａ）では第１制御電極誘電体材料（３０２）を覆い、第２領域（３１０ｂ）では第２制御電極誘電体材料（３０３）を覆わないようにすること、を含む請求項１８記載の半導体装置の製造方法。
【請求項２０】
第３制御電極誘電体材料（３０７）は、第１及び／又は第２制御電極の仕事関数を調整するのに適した材料を含む請求項１８〜１９のいずれかに記載の半導体装置の製造方法。
【請求項２１】
第３制御電極誘電体材料（３０７）は、ＬａＯ（Ｎ），ＡｌＯ（Ｎ），ＡｌＮ，ＤｙＯ（Ｎ），ＳｃＯ（Ｎ），ＧｄＯ（Ｎ），ＣｅＯ（Ｎ），ＴｂＯ（Ｎ），ＥｒＯ（Ｎ），ＹｂＯ（Ｎ）またはこれらの何れの組合せを含む請求項１８〜２０のいずれかに記載の半導体装置の製造方法。
【請求項２２】
第３制御電極誘電体材料（３０７）は、０．２ｎｍ〜１ｎｍの範囲の等価酸化物膜厚を有する請求項１８〜２１のいずれかに記載の半導体装置の製造方法。
【図６】
【図１】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【図２Ｆ】
【図２Ｇ】
【図２Ｈ】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図３Ｅ】
【図３Ｆ】
【図３Ｇ】
【図３Ｈ】
【図３Ｉ】
【図３Ｊ】
【図３Ｋ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図４Ｅ】
【図４Ｆ】
【図４Ｇ】
【図４Ｈ】
【図４Ｉ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図５Ｄ】
【図５Ｅ】
【図５Ｆ】
【図５Ｇ】
【図５Ｈ】
【図５Ｉ】
【図５Ｊ】
【図１】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【図２Ｆ】
【図２Ｇ】
【図２Ｈ】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図３Ｅ】
【図３Ｆ】
【図３Ｇ】
【図３Ｈ】
【図３Ｉ】
【図３Ｊ】
【図３Ｋ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図４Ｅ】
【図４Ｆ】
【図４Ｇ】
【図４Ｈ】
【図４Ｉ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図５Ｄ】
【図５Ｅ】
【図５Ｆ】
【図５Ｇ】
【図５Ｈ】
【図５Ｉ】
【図５Ｊ】
【公開番号】特開２００８−１６６７１３（Ｐ２００８−１６６７１３Ａ）
【公開日】平成２０年７月１７日（２００８．７．１７）
【国際特許分類】
【外国語出願】
【出願番号】特願２００７−２７２２３２（Ｐ２００７−２７２２３２）
【出願日】平成１９年１０月１９日（２００７．１０．１９）
【出願人】（５９１０６０８９８）アンテルユニヴェルシテール・ミクロ−エレクトロニカ・サントリュム・ヴェー・ゼッド・ドゥブルヴェ (302)
【氏名又は名称原語表記】ＩＮＴＥＲＵＮＩＶＥＲＳＩＴＡＩＲ ＭＩＣＲＯ−ＥＬＥＫＴＲＯＮＩＣＡ ＣＥＮＴＲＵＭ ＶＺＷ
【Ｆターム（参考）】
【公開日】平成２０年７月１７日（２００８．７．１７）
【国際特許分類】
【出願番号】特願２００７−２７２２３２（Ｐ２００７−２７２２３２）
【出願日】平成１９年１０月１９日（２００７．１０．１９）
【出願人】（５９１０６０８９８）アンテルユニヴェルシテール・ミクロ−エレクトロニカ・サントリュム・ヴェー・ゼッド・ドゥブルヴェ (302)
【氏名又は名称原語表記】ＩＮＴＥＲＵＮＩＶＥＲＳＩＴＡＩＲ ＭＩＣＲＯ−ＥＬＥＫＴＲＯＮＩＣＡ ＣＥＮＴＲＵＭ ＶＺＷ
【Ｆターム（参考）】
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