【課題】 ダマシンゲート技術等を用いてゲート電極が作製される半導体装置において、半導体装置の微細化等を可能にする。
【解決手段】 Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタそれぞれのゲート電極が半導体基板に形成された凹部内にゲート絶縁膜を介して形成されている半導体装置であって、Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタの一方のゲート電極は第１の金属含有膜Ｆ１及び第１の金属含有膜上の第２の金属含有膜Ｆ２の積層構造によって構成され、Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタの他方のゲート電極は第３の金属含有膜Ｆ３及び第３の金属含有膜上の第２の金属含有膜Ｆ２の積層構造によって構成されている。 （もっと読む）

【課題】ＦＵＳＩゲート中のシリサイド組成が一定で、トランジスタ特性が安定なＭＯＳトランジスタを有した半導体装置を提供すること、および１つのウエハ内で、シリサイドの組成が異なるＭＯＳトランジスタを有した半導体装置を提供する。
【解決手段】半導体基板１上をレジストマスクＲＭで覆った後、フォトリソグラフィーおよびドライエッチングを用いて、ポリシリコンゲート１２の上面全体を露出させる開口部ＯＰを形成する。その後、開口部ＯＰを介してポリシリコンゲート１２内に窒素をイオン注入する。このときの注入エネルギーは、注入イオンがポリシリコンゲート１２を突き抜けないように設定する。 （もっと読む）

【課題】ゲート電極を好適な仕事関数を有する導電材料から構成することができ、ゲート電極の構成材料と層間絶縁層のエッチング条件との関係を考慮する必要のない半導体装置を提供する。
【解決手段】ＮＭＩＳＦＥＴ及びＰＭＩＳＦＥＴを含む半導体装置であって、各ゲート電極32A,32Bは、層間絶縁層の下層部28Aに設けられたゲート電極形成用開口部に埋め込まれており、ＮＭＩＳＦＥＴのゲート電極32Aの少なくとも底面部と側面部は第１の導電材料33Aから構成されており、ＰＭＩＳＦＥＴのゲート電極32Bの少なくとも底面部と側面部は第１の導電材料とは異なる第２の導電材料33Bから構成されており、各ゲート電極32A,32Bの頂面上には、導電性を有する保護層35A,35Bが形成されており、各ゲート電極用コンタクトプラグ44A,44Bは、保護層35A,35Bを介して、各ゲート電極32A,32Bの頂面に接続されている。 （もっと読む）

【課題】被コーティング部材を石英とする場合においてハフニウムコーティング膜を作製し得るハフニウムコーティング膜の形成方法を提供する。
【解決手段】ハフニウムを含む材料で形成した被エッチング部材１１にハロゲンガスのラジカルを作用させることによりハフニウムとハロゲンとの化合物である前駆体２４のガスを形成する一方、石英の表面にシリコン膜１６を形成した被コーティング部材３をチャンバ１内に収納した状態でその温度を被エッチング部材１１よりも低温に保持することにより前駆体２４をシリコン膜１６の表面に吸着させ、その後シリコン膜１６に吸着させた前駆体２４にハロゲンラジカルを作用させてこの前駆体２４を還元するとともにシリコン膜１６のシリサイド化を進行させことによりハフニウムシリサイドを含むコーティング膜を被コーティング部材３に形成する。 （もっと読む）

【課題】本発明は、ＰチャネルＭＯＳＦＥＴのゲート電極に所定値以上の仕事関数を有するメタルを用いた場合であっても、適正なしきい値電圧を有する半導体装置及び当該半導体装置の製造方法を提供することを目的とする。
【解決手段】本発明に係る半導体装置は、ＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦＥＴを含む半導体装置であって、前記ＰチャネルＭＯＳＦＥＴのゲート電極は、第１の濃度の酸素を含有する第１の導電性膜１１０ａと、前記第１の濃度より高い第２の濃度の酸素を含有する第２の導電性膜１１０ｂと、前記第２の濃度より低い第３の濃度の酸素を含有する第３の導電性膜１１０ｃと、を含む積層構造を有することを特徴とするものである。 （もっと読む）

【課題】ＦＵＳＩゲート電極を有し且つソース・ドレイン領域上にシリサイド膜を有する半導体装置において、ＦＵＳＩゲート電極及びシリサイド膜を制御性よく形成する。
【解決手段】フルシリサイド化された第１のゲート電極１１７を有する第１のＭＩＳトランジスタを備えた半導体装置において、第１のＭＩＳトランジスタは、半導体基板１００からなる第１の活性領域１００ａと、第１の活性領域上に形成された第１の金属シリサイド膜からなる第１のゲート電極１１７と、第１の活性領域における第１のゲート電極１１７の側方下に位置する領域に形成された第１のソース・ドレイン領域１１０と、第１のソース・ドレイン領域１１０上に形成された第１のシリサイド膜１１９と、第１の活性領域上に、第１のゲート電極１１７及び第１のシリサイド膜１１９に接するように形成された下地絶縁膜１２１と、下地絶縁膜１２１上に形成された層間絶縁膜１２２とを備えている。 （もっと読む）

【課題】セル面積を縮小化するとともに、サリサイドプロセスによるサイリスタを構成する領域間の短絡を防ぐことを可能とする。
【解決手段】第１伝導型の第１領域２１と、第２伝導型の第２領域２２と、第１伝導型の第３領域２３と、第２伝導型の第４領域２４とが順に接合されたもので、第３領域２３が半導体領域（半導体基板１１）に形成されたサイリスタ２０、および第３領域２３上に形成されたゲート（ゲート電極３２）を有する半導体装置１であって、第２領域２２は第３領域２３上に形成された絶縁膜４０の第３領域２３に達する開口部４７内部に形成され、第１領域２１は開口部４７内の第２領域２２上から絶縁膜４０上の一部にかけて形成され、第１領域２１上、ゲート電極３２上、第４領域２４上に金属シリサイド膜２５、２６，２７が形成されていることを特徴とする。 （もっと読む）

【課題】素子が微細化されても優れたプロセス安定性を有し、かつシリサイドが形成された領域での抵抗増大を抑制する。
【解決手段】基板主表面側に絶縁膜によって区分されたシリコン領域を形成する工程と、このシリコン領域表面にシリコン酸化膜を形成する工程と、このシリコン酸化膜を形成した基板上に第１の金属及び第２の金属の混合膜を形成する工程と、熱処理によりシリコン領域に形成されたシリコン酸化膜を第２の金属によって還元する工程と、熱処理により第１の金属とシリコン領域のシリコンとを反応させてシリコン領域の表面にのみシリサイド膜を形成する工程とを有し、第１の金属はＣｏ、Ｎｉ、Ｐｔ又はＰｄであり、第２の金属はＴｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ又はＣｒである。 （もっと読む）

【課題】電極の接触抵抗、電極自身の抵抗の低減によって高性能化した電界効果トランジスタを含む半導体装置およびその製造方法を提供する。
【解決手段】 半導体基板２００に形成されたチャネル領域１０６と、ゲート絶縁膜１０１を介して形成されたゲート電極と、チャネル領域１０６の両側に形成されたソース電極およびドレイン電極を具備するｎ型電界効果トランジスタを含み、ソース電極およびドレイン電極が第１の金属のシリサイド１１０ａで形成され、半導体基板２００と第１の金属のシリサイド１１０ａとの界面に、第２の金属１２０ａを含有する界面層が形成され、第２の金属１２０ａの仕事関数が第１の金属のシリサイド１１０ａの仕事関数よりも小さく、かつ、第２の金属１２０ａのシリサイドの仕事関数が第１の金属のシリサイド１１０ａの仕事関数よりも小さいことを特徴とする半導体装置およびその製造方法。 （もっと読む）

被加工物１００の表面を選択的に改質するために提供された方法及び装置である。被加工物１００の上部表面１３０と優先的に接触する被加工物表面作用装置１２０を用いる実施形態では、上部表面１３０の化学的改質は、フィールド領域１３０のキャビティ又はリセス１３２の表面に影響することなく、被加工物１００の所望のフィールド領域１３０上で実行される。被加工物表面作用装置は被加工物１００の表面１３０を形成する物質と化学的に反応性である化学活性物質１４０を含む。化学的活性物質１４０は被加工物１００の表面１３０と接触して表面を化学的に改質する薄膜又はコーティングの形態であってよい。ある実施形態では被加工物表面作用装置はローラ又は半透過性膜等の固相アプリケータの形態であってよい。被加工物表面を改質した後、被改質表面に物質が選択的に堆積されてよい。
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【課題】ＢＴＳ試験の影響のない半導体構造を有する高電圧ＭＯＳ素子を提供する。
【解決手段】高電圧ＭＯＳ素子は、基板上に横たわった第１高電圧ウェル（ＨＶＷ）領域２４と、基板上に横たわった第２ＨＶＷ領域２６と、基板上に横たわり、第１・第２ＨＶＷ領域の導電型とは反対の導電型となり、かつ、少なくとも一部が第１ＨＶＷ領域と第２ＨＶＷ領域との間に設けられる第３ＨＶＷ領域２８と、第１・第２・第３ＨＶＷ領域の中に設けられた絶縁領域３０と、第１ＨＶＷ領域から第２ＨＶＷ領域まで覆いかつ延伸するゲート誘電体と、ゲート誘電体上に設けられたゲート電極３８と、絶縁領域上に設けられ、前記ゲート電極から電気的に絶縁された遮蔽パターン４２と、を備える。ゲート電極と遮蔽パターンとの間隔は、好ましくは約０．４μｍ未満である。遮蔽パターンは、好ましくはゲート電極に印加されるストレス電圧よりも低い電圧に接続される。 （もっと読む）

【課題】リーク電流が少なく、適切なしきい値を有する半導体装置と製造方法を提供する。
【解決手段】第１ソース・ドレイン領域９，１０の間のｐ型半導体領域上に形成されたアモルファス層またはエピタキシャル層を有する第１ゲート絶縁膜５と、第１ゲート絶縁膜上に形成され４．３ｅＶ以下の仕事関数を有する第１金属の単体層である第１金属層６ａ、および第１金属層上に形成され第１金属と異なる第２金属とIV族半導体との化合物を含む第１化合物層６ｂの積層構造を有する第１ゲート電極６と、を有するｎチャネルＭＩＳトランジスタ１００と、第２ソース・ドレイン領域１９，２０と、第２ソース・ドレイン領域の間のｎ型半導体領域上に形成された第２ゲート絶縁膜１５と、第２ゲート絶縁膜上に形成され、第１化合物層と同じ組成の化合物を含む第２化合物層１６を有する第２ゲート電極１６と、を有するｐチャネルＭＩＳトランジスタ２００と、を備えている。 （もっと読む）

【課題】ゲート電極の下地側に不純物イオンが入り込むことを防止し、ゲート絶縁膜との界面側に適正な濃度の不純物イオンを有するドーピング層を備えたゲート電極を形成する半導体装置の製造方法および半導体装置を提供する。
【解決手段】まず、半導体基板１上にゲート絶縁膜２を介してポリシリコンからなるゲート電極膜３を形成する。次に、エッチングにより、ゲート電極膜３を加工して、逆テーパー形状のゲート電極３’を形成する。次いで、イオン注入法によって、不純物イオンがゲート絶縁膜２との界面に到達しないように、ゲート電極３’中に不純物イオンを導入する。続いて、ゲート電極３’上に金属膜１０を形成し、熱処理を行うことで、ゲート電極３’をフルシリサイド化し、フルシリサイド化されたゲート電極３''のゲート絶縁膜２との界面側にドーピング層３ａ''を形成する。その後、未反応の金属膜１０を除去する半導体装置の製造方法および半導体装置である。 （もっと読む）

本発明において、半導体デバイスの接触抵抗を減少する方法が提供される。一実施形態では、この方法は、ソース及びドレイン領域並びにゲート構造を有する半導体デバイスが形成された基板を準備するステップと、熱アニールプロセスにより基板上でケイ化プロセスを遂行するステップと、基板上でレーザーアニールプロセスを遂行するステップと、を備えている。別の実施形態では、この方法は、注入されたドーパントを有する基板を準備するステップと、熱アニールプロセスにより基板上でケイ化プロセスを遂行するステップと、レーザーアニールプロセスによってドーパントを活性化するステップと、を備えている。 （もっと読む）

【課題】エッチングにより除去した自然酸化膜がサイドウォールなどに再付着しないようにして、電気的特性に優れた半導体装置の製造方法を提供する。
【解決手段】三フッ化窒素ガス、フッ化水素ガス、六フッ化二炭素ガス、四フッ化炭素ガスおよび六フッ化硫黄ガスよりなる群から選ばれる少なくとも１種以上のフッ素系ガスとアルゴンガスとの混合ガスを用いてプラズマエッチングを行うことにより、シリコン基板１およびゲート電極３の表面に存在する自然酸化膜５を除去した後、シリコン基板１およびゲート電極３の上に金属シリサイド膜を形成する。 （もっと読む）

【課題】ｐ型ＭＯＳＦＥＴ構造で、ホール移動度を向上するとともに、ショットキバリアを低減することが可能な半導体装置を提供する。
【解決手段】ｐ型ＭＯＳダブルゲート構造を有する半導体装置１００は、上面が＜１００＞の結晶面方位のシリコンまたはゲルマニウムからなり、基板１上に第１の結晶面方位＜１１０＞に延びて形成されたｎ型のチャネル層２と、このチャネル層２と第１の結晶面方位＜１１０＞方向で隣接して基板１上に形成され、チャネル層２とショットキ接合するメタルまたはメタルシリサイドからなるソース層３、ドレイン層４と、第２の結晶面方位＜１１０＞方向に延びて基板１上およびチャネル層２上に形成されたゲート層５と、チャネル層２とゲート層５との間に設けられたゲート絶縁膜６と、を備える。1軸性引張り歪が電流方向と垂直な第２の結晶面方位＜１１０＞方向にチャネル層の側壁に対して加えられている。 （もっと読む）

【課題】簡略な工程で生産性良く半導体装置を製造することが可能な半導体装置の製造方法を得ること。
【解決手段】半導体基板上にゲート絶縁膜を介して複数のゲート電極を形成する工程と、ゲート電極を覆う絶縁膜を形成する工程と、ゲート電極の表面を露出させる工程と、半導体基板上に絶縁膜とのエッチング選択比が大きい金属膜を形成し、該金属膜をエッチングして少なくともゲート電極のうちシリサイド化を行わないゲート電極上に該ゲート電極のシリサイド化を防止するシリサイド化防止膜を形成する工程と、シリサイド化防止膜で覆われていないゲート電極上に、シリサイド膜形成用の金属膜を形成する工程と、ゲート電極と金属膜とを反応させ、該ゲート電極をシリサイド化する工程と、シリサイド膜形成用の金属膜のうち未反応の金属膜とシリサイド化防止膜とを除去する工程と、半導体基板上に層間絶縁膜を形成する工程と、を含む。 （もっと読む）

【課題】疎パターン領域と密パターン領域を有する半導体の製造方法において、再現性良く疎パターンと密パターン寸法の独立制御を可能とし、各パターンの露光完の寸法及びゲート電極寸法の長期変動を抑制する。
【解決手段】マスクパターンが疎に形成された領域と密に形成された領域とを有する半導体基板上に積層膜を成膜する成膜工程とマスクパターンを形成するリソグラフィ工程Ｓ１と装置内の堆積物を除去するクリーニング工程Ｓ１１Ｃとマスクパターンを細線化するトリミング工程Ｓ３とマスクパターンを積層膜に転写するドライエッチング工程Ｓ４、Ｓ５から成る半導体製造方法において、トリミング工程Ｓ３の前もしくは後に、シーズニング工程Ｓ１１Ｓに続いて堆積ステップ工程Ｓ２を導入する。 （もっと読む）

【課題】チャネル領域の電位に対するゲート電極の制御性を向上させ、且つ電流駆動力が高くすることを可能にする。
【解決手段】半導体基板１に形成された、特定の導電型の不純物を含む半導体領域３と、半導体領域中に相互に向かい合う様に形成され、金属または金属と半導体領域をなす半導体との化合物を含むソースおよびドレイン領域４ａ、４ｂと、ソースおよびドレイン領域と、ソース領域とドレイン領域との間の半導体領域を覆うとともにソースおよびドレイン領域のそれぞれの一部を覆うように形成された絶縁膜５と、絶縁膜上に形成されたゲート電極６と、を有し、ソースおよびドレイン領域間の半導体領域の少なくとも一部の領域上に於ける絶縁膜とゲート電極との界面は、ソースおよびドレイン領域と半導体領域との接合部の上に於ける絶縁膜とゲート電極との界面よりも半導体領域側に存在する。 （もっと読む）

【課題】一部のゲート絶縁膜に高誘電率膜を用いている半導体装置において、より簡略して形成することが半導体装置を提供する。
【解決手段】第一の領域と第二の領域とを有する半導体装置において、第一の領域（コア部１００）には、第一のゲート電極４、第二のゲート電極５および高誘電率ゲート絶縁膜３が形成されている。第一のゲート電極４と第二のゲート電極５とは、組成比が相違する。高誘電率ゲート絶縁膜３の上には、第一のゲート電極４と第二のゲート電極５が形成されている。また、第二の領域（Ｉ／Ｏ部２００）には、第三のゲート電極７、第四のゲート電極８およびＳｉＯＮ膜６またはＳｉＯ₂膜が形成されている。第三のゲート電極７と第四のゲート電極８とは、注入されている不純物元素の種類および／または濃度が異なる。また、ＳｉＯＮ膜６またはＳｉＯ₂膜上には、第三のゲート電極７と第四のゲート電極８が形成されている。 （もっと読む）