半導体装置及びその製造方法
【課題】ゲート電極を好適な仕事関数を有する導電材料から構成することができ、ゲート電極の構成材料と層間絶縁層のエッチング条件との関係を考慮する必要のない半導体装置を提供する。
【解決手段】NMISFET及びPMISFETを含む半導体装置であって、各ゲート電極32A,32Bは、層間絶縁層の下層部28Aに設けられたゲート電極形成用開口部に埋め込まれており、NMISFETのゲート電極32Aの少なくとも底面部と側面部は第1の導電材料33Aから構成されており、PMISFETのゲート電極32Bの少なくとも底面部と側面部は第1の導電材料とは異なる第2の導電材料33Bから構成されており、各ゲート電極32A,32Bの頂面上には、導電性を有する保護層35A,35Bが形成されており、各ゲート電極用コンタクトプラグ44A,44Bは、保護層35A,35Bを介して、各ゲート電極32A,32Bの頂面に接続されている。
【解決手段】NMISFET及びPMISFETを含む半導体装置であって、各ゲート電極32A,32Bは、層間絶縁層の下層部28Aに設けられたゲート電極形成用開口部に埋め込まれており、NMISFETのゲート電極32Aの少なくとも底面部と側面部は第1の導電材料33Aから構成されており、PMISFETのゲート電極32Bの少なくとも底面部と側面部は第1の導電材料とは異なる第2の導電材料33Bから構成されており、各ゲート電極32A,32Bの頂面上には、導電性を有する保護層35A,35Bが形成されており、各ゲート電極用コンタクトプラグ44A,44Bは、保護層35A,35Bを介して、各ゲート電極32A,32Bの頂面に接続されている。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、Nチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタを含む半導体装置、及び、その製造方法に関する。
【背景技術】
【0002】
MOSFET等の絶縁ゲート電界効果トランジスタ(MISFET:Metal Insulator Semiconductor FET)においては、酸化シリコンから成るゲート絶縁膜と、多結晶シリコン膜から成るゲート電極との組合せが広く用いられている。例えば、CMOS半導体装置においては、これを構成するNチャネル型MOSFET(以下、単に、NMOSと呼ぶ)とPチャネル型MOSFET(以下、単に、PMOSと呼ぶ)に対して、十分に低く、しかも、対称な閾値電圧が要求される。ゲート長が0.1μm以下のMOSFETにおいても、ゲート電極を多結晶シリコンから構成し、ゲート電極中の不純物やその濃度を調整することにより、NMOSとPMOSの各々に、最適な仕事関数の値を有するゲート電極を形成することができる。
【0003】
現在、所謂スケーリング則に基づきトランジスタの微細化を図ることにより、半導体装置の高集積化や動作速度の向上が図られている。絶縁ゲート電界効果トランジスタの微細化に際しては、所謂短チャネル効果の影響を抑制することが必要となる。ゲート電極を半導体材料から構成する限り、短チャネル効果の要因の1つであるゲート電極の空乏化を効果的に抑制することはできない。そのため、ゲート電極を、金属や金属窒化物等の導電材料から構成することが提案されている。ゲート電極を導電材料から形成する手法として、多結晶シリコン膜の代わりに例えば金属膜を成膜し、この金属膜を従来と同様にパターニングしてゲート電極の形成を行う方法の他、ゲート電極形成用開口部内に電極を埋め込む所謂ダマシン・プロセスによりゲート電極を形成する方法も提案されている(例えば、Atsushi Yagishita et al.,“High Performance Metal Gate MOSFETs Fabricated by CMP for 0.lμm Regime”, International Electron Devices Meeting 1998 Technical Digest pp.785-788(1998) (非特許文献1)を参照)。ダマシン・プロセスによりゲート電極を形成する方法においては、ダミーゲートを除去することにより形成したゲート電極形成用開口部内に、酸化シリコンよりも比誘電率が高い絶縁材料(例えば、酸化ハフニウム等)から成るゲート絶縁膜を形成し、次いで、ゲート電極を形成する。このダマシン・プロセスにあっては、ゲート電極を形成する以前に、各種の熱処理(例えば、ソース/ドレイン領域における不純物の活性化のためのアニール処理)が完了しているので、移動度の劣化等が生じ難く、絶縁ゲート電界効果トランジスタの特性の向上を図ることができる。
【0004】
種類の異なる絶縁ゲート電界効果トランジスタ、例えば、NMOSとPMOSにおいては、通常、ゲート電極における最適な仕事関数の値が相違する。CMOS半導体装置を構成するNMOSのゲート電極とPMOSのゲート電極とを同じ導電材料(例えば、同種の金属)から形成する構成においては、対称な閾値電圧特性等を確保することが困難である。換言すれば、NMOSとPMOSの各ゲート電極のそれぞれが最適な仕事関数の値を有する構成とすることが困難である。そのため、NMOSとPMOSの各ゲート電極を、それぞれ異なる導電材料から構成することも提案されている。また、ゲート電極における仕事関数の値の最適化と、ゲート電極の低抵抗化とを両立させるために、ダマシン・プロセスに基づきゲート電極を形成する際に、先ず、ゲート電極形成用開口部内に(より具体的には、ゲート電極形成用開口部内において、底面領域、側面領域、及び、底面領域と側面領域とによって囲まれた中央領域の内、底面領域及び側面領域に)、好適な仕事関数の値を有する導電材料から成る層(便宜上、仕事関数制御層と呼ぶ)を形成し、次いで、中央領域に、より抵抗率(比抵抗)の低い他の導電材料層(便宜上、中心層と呼ぶ)を形成して、ゲート電極を構成することも提案されている。
【0005】
絶縁ゲート電界効果トランジスタの微細化に伴い、ゲート電極やソース/ドレイン領域を覆う層間絶縁層に設けられ、そして、ゲート電極の頂面やソース/ドレイン領域に接続されるコンタクトプラグを形成する際の、位置合わせ裕度が減少している。従って、これらのコンタクトプラグを一連のプロセスにより同時に形成することが好ましい。コンタクトプラグは、層間絶縁層に、底部にゲート電極の頂面が露出したコンタクトプラグ形成用開口部と、底部にソース/ドレイン領域が露出したコンタクトプラグ形成用開口部とを形成した後、これらの開口部内にタングステン等を埋め込むことにより形成される。コンタクトプラグ形成用開口部は、周知のリソグラフィ技術及びエッチング技術により形成される。
【0006】
ゲート電極の頂面とソース/ドレイン領域との高さの差により、ゲート電極やソース/ドレイン領域を覆う層間絶縁層の厚さは、層間絶縁層の平坦化処理後にあっては、ゲート電極上は相対的に薄く、ソース/ドレイン領域上は相対的に厚い。従って、コンタクトプラグ形成用開口部を一連のエッチングプロセスにより層間絶縁層に形成する際、コンタクトプラグ形成用開口部の底部に露出したゲート電極の頂面は、コンタクトプラグ形成用開口部の底部に露出したソース/ドレイン領域よりも、相対的に長時間、エッチング処理に晒される。そのため、層間絶縁層のエッチング条件とゲート電極を構成する材料とは、エッチングに対する選択比が充分高い組合せであることが要求される。また、ゲート電極を構成する材料は、エッチング後に行われる一連の薬液処理においても、充分な耐性を有することが必要とされる。
【0007】
【非特許文献1】Atsushi Yagishita et al.,“High Performance Metal Gate MOSFETs Fabricated by CMP for 0.lμm Regime”, International Electron Devices Meeting 1998 Technical Digest pp.785-788(1998)
【発明の開示】
【発明が解決しようとする課題】
【0008】
しかしながら、種類の異なる絶縁ゲート電界効果トランジスタを含む半導体装置、例えばNMOSとPMOSとから構成されたCMOS半導体装置や、BiCMOS半導体装置において、NMOSとPMOSの各ゲート電極をそれぞれ異なる導電材料から形成する場合、各ゲート電極が共に好適な仕事関数の値を有し、各ゲート電極を構成する材料が共にエッチングに対して充分な選択比を持ち、更には、エッチング後に行われる薬液処理においても充分な耐性を有するものであることの全てを満足することは困難である。このことは、半導体装置の製造プロセスの最適化を図る上での阻害要因ともなる。また、ダマシン・プロセスによりゲート電極を形成する際、ゲート電極形成用開口部内に仕事関数制御層を形成し、次いで、より抵抗率の低い中心層を形成することでゲート電極を設けた場合、ゲート電極の頂面には各導電材料(具体的には、仕事関数制御層を構成する導電材料、及び、中心層を構成する導電材料)のそれぞれから成る領域が露出し、例えば、各導電材料のエッチングに対する選択比の差により、エッチング処理に晒されたゲート電極の頂面の平坦性が悪化する等の問題が生ずる。
【0009】
また、ゲート長(ゲート電極が延びる方向に直交する仮想平面でゲート電極を切断したときのゲート電極の幅)が短くなるに従い、ゲート電極の断面を考えたとき、仕事関数制御層の占める面積割合が相対的に高くなる。上述したとおり、一般に、仕事関数制御層を構成する導電材料の比抵抗は、中心層を構成する導電材料の比抵抗よりも高い。従って、仕事関数制御層の占める面積割合が相対的に高くなると、ゲート電極の電気抵抗値が高くなる。ゲート電極の高さ(T)を70nm、HfO2から成るゲート絶縁膜の厚さを5nm、仕事関数制御層を構成する導電材料をHfSiX(体積抵抗率:300μΩ・cm)、中心層を構成する導電材料をタングステン(W)としたとき(図18の(A)参照)、ゲート長(GL)とゲート電極のシート抵抗値との関係を計算した結果を図18の(B)に示す。尚、図18の(B)における各曲線におけるパラメータは、以下のとおりである。
【0010】
曲線 仕事関数制御層厚さ 中心層の電気抵抗値
A 5nm 15μΩ
B 10nm 15μΩ
C 20nm 15μΩ
D 5nm 30μΩ
E 10nm 30μΩ
F 20nm 30μΩ
G 5nm 100μΩ
H 10nm 100μΩ
I 20nm 100μΩ
【0011】
それ故、ゲート長が短くなり、仕事関数制御層の占める面積割合が相対的に高くなる結果、ゲート電極の電気抵抗が増加するといった現象の発生を抑制する手段が強く求められている。
【0012】
従って、本発明の第1の目的は、種類の異なる絶縁ゲート電界効果トランジスタを備え、ゲート電極を好適な仕事関数の値を有する導電材料から構成することができ、ゲート電極の構成材料と層間絶縁層のエッチング条件との関係を考慮する必要の無い構成、構造を有する半導体装置、及び、その製造方法を提供することにある。また、本発明の第2の目的は、種類の異なる絶縁ゲート電界効果トランジスタを備え、ゲート電極を好適な仕事関数の値を有する導電材料から構成することができ、ゲート長が短くなっても電気抵抗の増加が生じ難い構造、構成を有する半導体装置、及び、その製造方法を提供することにある。
【課題を解決するための手段】
【0013】
上記の第1の目的を達成するための本発明の第1の態様に係る半導体装置は、Nチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタを含む半導体装置であって、
(a)第1の絶縁層、及び、第1の絶縁層上に形成された第2の絶縁層、並びに、
(b)第2の絶縁層を貫通し、Nチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタの各ゲート電極に接続されたゲート電極用コンタクトプラグ、並びに、第1の絶縁層と第2の絶縁層とを貫通し、各ソース/ドレイン領域に接続されたソース/ドレイン領域用コンタクトプラグ、
を更に備えており、
(1)Nチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタの各ゲート電極は、第1の絶縁層に設けられたゲート電極形成用開口部に埋め込まれており、
(2)Nチャネル型絶縁ゲート電界効果トランジスタのゲート電極における底面部、側面部、及び、底面部と側面部とによって囲まれた中央部の内、少なくとも底面部及び側面部は、第1の導電材料から構成されており、
(3)Pチャネル型絶縁ゲート電界効果トランジスタのゲート電極における底面部、側面部、及び、底面部と側面部とによって囲まれた中央部の内、少なくとも底面部及び側面部は、第1の導電材料とは異なる第2の導電材料から構成されており、
(4)Nチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタの各ゲート電極の頂面上には、導電性を有する保護層が形成されており、
(5)Nチャネル型絶縁ゲート電界効果トランジスタのゲート電極用コンタクトプラグは、保護層を介して、Nチャネル型絶縁ゲート電界効果トランジスタのゲート電極の頂面に接続されており、Pチャネル型絶縁ゲート電界効果トランジスタのゲート電極用コンタクトプラグは、保護層を介して、Pチャネル型絶縁ゲート電界効果トランジスタのゲート電極の頂面に接続されていることを特徴とする。
【0014】
また、上記の第1の目的を達成するための本発明の第1の態様に係る半導体装置の製造方法は、Nチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタを含む半導体装置の製造方法であって、
(A)Nチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタのチャネル形成領域及びソース/ドレイン領域、第1の絶縁層、該第1の絶縁層に設けられたNチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタのゲート電極形成用開口部、並びに、少なくともゲート電極形成用開口部の底部に設けられたゲート絶縁膜を備えた基体を準備し、
(B)Nチャネル型絶縁ゲート電界効果トランジスタのゲート電極形成用開口部内において、底面領域、側面領域、及び、底面領域と側面領域とによって囲まれた中央領域の内、少なくとも底面領域及び側面領域に第1の導電材料から構成された第1の導電材料層を形成し、以て、少なくとも底面部及び側面部が第1の導電材料から構成されたゲート電極を形成し、
Pチャネル型絶縁ゲート電界効果トランジスタのゲート電極形成用開口部内において、底面領域、側面領域、及び、底面領域と側面領域とによって囲まれた中央領域の内、少なくとも底面領域及び側面領域に第1の導電材料とは異なる第2の導電材料から構成された第2の導電材料層を形成し、以て、少なくとも底面部及び側面部が第2の導電材料から構成されたゲート電極を形成し、
(C)Nチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタの各ゲート電極の頂面上に、導電性を有する保護層を形成した後、
(D)全面を覆う第2の絶縁層を形成し、次いで、
(E)第2の絶縁層を貫通してNチャネル型絶縁ゲート電界効果トランジスタのゲート電極の頂面に保護層を介して接続されたゲート電極用コンタクトプラグ、第2の絶縁層を貫通してPチャネル型絶縁ゲート電界効果トランジスタのゲート電極の頂面に保護層を介して接続されたゲート電極用コンタクトプラグ、第1の絶縁層及び第2の絶縁層を貫通してNチャネル型絶縁ゲート電界効果トランジスタのソース/ドレイン領域に接続されたソース/ドレイン領域用コンタクトプラグ、並びに、第1の絶縁層及び第2の絶縁層を貫通してPチャネル型絶縁ゲート電界効果トランジスタのソース/ドレイン領域に接続されたソース/ドレイン領域用コンタクトプラグを形成する、
ことを特徴とする。
【0015】
本発明の第1の態様に係る半導体装置の製造方法にあっては、保護層を、例えば、電子ビーム蒸着法や熱フィラメント蒸着法といった蒸着法、スパッタリング法、イオンプレーティング法、レーザアブレーション法といった各種の物理的気相成長法(PVD法);各種の化学的気相成長(CVD)法;電解めっき法、無電解めっき法等により形成することができるが、中でも、保護層を選択CVD法に基づき選択的に形成することが好ましい。これらの方法に依っては、保護層を、パターニングすることなくゲート電極の頂面上に選択的に形成することが可能であり、半導体装置の製造のプロセスをより簡便なものとすることができる。
【0016】
本発明の第1の態様に係る半導体装置、あるいは、上記の好ましい形態を含む本発明の第1の態様に係る半導体装置の製造方法により製造される半導体装置(以下、これらを総称して、単に、『本発明の第1の態様に係る半導体装置等』と呼ぶ場合がある)にあっては、Nチャネル型絶縁ゲート電界効果トランジスタのゲート電極(以下、単に、NMISFETゲート電極と呼ぶ場合がある)において、底面部と側面部(以下、底面部と側面部とを纏めて、『シェル部』と呼ぶ場合がある)とによって囲まれた中央部(ゲート電極の残部であり、以下、シェル部に対応しての『コア部』と呼ぶ場合がある)は、仕事関数の制御のための第1の導電材料から構成されていてもよいし、第1の導電材料とは異なる導電材料から構成されていてもよい。Pチャネル型絶縁ゲート電界効果トランジスタのゲート電極(以下、単に、PMISFETゲート電極と呼ぶ場合がある)のシェル部によって囲まれたコア部についても同様に、仕事関数の制御のための第2の導電材料から構成されていてもよいし、第2の導電材料とは異なる導電材料から構成されていてもよい。例えば、NMISFETゲート電極全体が、仕事関数の制御のための(即ち、仕事関数の制御という機能を有する)第1の導電材料から構成されている形態であってもよいし、NMISFETゲート電極のシェル部が第1の導電材料から形成されており、コア部が第1の導電材料よりも抵抗率の低い導電材料から構成されている形態であってもよい。前者の形態によれば、NMISFETゲート電極の形成工程をより単純なものとすることができるし、後者の形態によれば、NMISFETゲート電極の電気抵抗をより低いものとすることができる。また、ゲート電極のコア部とシェル部との間に、更に別の導電材料層が形成されている形態であってもよい。換言すれば、ゲート電極は3層以上の導電材料層が積層して形成されている形態である。PMISFETゲート電極についても同様とすることができる。仕事関数の制御のための(即ち、仕事関数の制御という機能を有する)第1の導電材料として、Nチャネル型絶縁ゲート電界効果トランジスタのチャネル形成領域との関係で好ましい仕事関数の値を有する導電材料を適宜選択すればよい。同様に、仕事関数の制御のための(即ち、仕事関数の制御という機能を有する)第2の導電材料として、Pチャネル型絶縁ゲート電界効果トランジスタのチャネル形成領域との関係で好ましい仕事関数の値を有する導電材料を適宜選択すればよい。
【0017】
尚、「チャネル形成領域」とは、チャネルが形成され得る領域を意味し、現実にチャネルが形成されている領域のみを示すものではない。例えば、ゲート電極に対向して位置する半導体層や半導体基板の部分は、「チャネル形成領域」に該当する。また、「ゲート電極」には、「チャネル形成領域」と対向する電極の部分の他、この電極の部分から延在する引き出し電極の部分も含まれる。本発明の第1の態様に係る半導体装置等、あるいは又、後述する本発明の第2の態様に係る半導体装置等として、例えばNMOSとPMOSとから構成されたCMOS半導体装置を挙げることができるし、NMOSとPMOSに加えてバイポーラトランジスタを含むBiCMOS半導体装置を挙げることもできる。
【0018】
上記の好ましい形態を含む本発明の第1の態様に係る半導体装置の製造方法にあっては、Nチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタの各ゲート電極の頂面上に、導電性を有する保護層を形成し、次いで、全面を覆う第2の絶縁層を形成する。尚、第1の絶縁層と第2の絶縁層との積層構造を、層間絶縁層と呼ぶ場合がある。本発明の第1の態様に係る半導体装置の製造方法によれば、コンタクトプラグ形成用開口部を一連のエッチングプロセスにより第2の絶縁層及び第1の絶縁層に形成する際、ゲート電極用コンタクトプラグが形成されるコンタクトプラグ形成用開口部の底部には、ゲート電極の頂面上に形成された保護層が露出する。従って、NMISFETゲート電極とPMISFETゲート電極とが異なる導電材料から構成されていても、これらの導電材料におけるエッチングに対する選択比の相違等は問題とならない。また、NMISFETゲート電極が異なる複数の導電材料から構成されている場合、あるいは、PMISFETゲート電極が異なる複数の導電材料から構成されている場合も、同様である。それ故、本発明の第1の態様に係る半導体装置の製造方法によれば、エッチングプロセスを、層間絶縁層と保護層との関係に基づいて最適化することができる。このように、本発明の第1の態様に係る半導体装置の製造方法によれば、ゲート電極を構成する導電材料の選択の自由度が増すことにより半導体装置の特性の向上を図ることができ、且つ、製造プロセスの最適化をも図ることができる。
【0019】
保護層は、Nチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタの各ゲート電極の頂面の全てを覆うように形成されていてもよいし、ゲート電極用コンタクトプラグが形成されるコンタクトプラグ形成用開口部の底部及びその近傍に位置するゲート電極の部分の頂面を覆うように形成されていてもよい。
【0020】
上記の第2の目的を達成するための本発明の第2の態様に係る半導体装置は、Nチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタを含み、絶縁層を備えた半導体装置であって、
(1)Nチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタの各ゲート電極は、絶縁層に設けられたゲート電極形成用開口部に埋め込まれており、
(2)Nチャネル型絶縁ゲート電界効果トランジスタのゲート電極は、第1の導電材料から構成されており、
(3)Pチャネル型絶縁ゲート電界効果トランジスタのゲート電極は、第1の導電材料とは異なる第2の導電材料から構成されており、
(4)Nチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタの各ゲート電極の頂面を覆うように、配線層が形成されていることを特徴とする。
【0021】
上記の第2の目的を達成するための本発明の第2の態様に係る半導体装置の製造方法は、Nチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタを含む半導体装置の製造方法であって、
(A)Nチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタのチャネル形成領域及びソース/ドレイン領域、絶縁層、該絶縁層に設けられたNチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタのゲート電極形成用開口部、並びに、少なくともゲート電極形成用開口部の底部に設けられたゲート絶縁膜を備えた基体を準備し、
(B)Nチャネル型絶縁ゲート電界効果トランジスタのゲート電極形成用開口部内において、第1の導電材料から構成されたゲート電極を形成し、
Pチャネル型絶縁ゲート電界効果トランジスタのゲート電極形成用開口部内において、第2の導電材料から構成されたゲート電極を形成し、次いで、
(C)Nチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタの各ゲート電極の頂面を覆うように、配線層を形成する、
ことを特徴とする。
【0022】
本発明の第2の態様に係る半導体装置の製造方法において、前記工程(C)は、全面に上層絶縁層を形成した後、Nチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタの各ゲート電極の頂面の上方の上層絶縁層の部分を選択的に除去することで、配線層用溝部を上層絶縁層に設けた後、配線層用溝部を導電材料層で埋め込み、次いで、上層絶縁層上の導電材料層を除去する工程から成る構成とすることができる。即ち、配線層を、所謂ダマシン・プロセスに基づき形成することもできる。
【0023】
あるいは又、本発明の第2の態様に係る半導体装置の製造方法において、前記工程(C)は、シリコン層を形成した後、該シリコン層をパターニングし、次いで、全面に金属層を形成した後、熱処理を施すことで、金属層を構成する金属とシリコン層を構成するシリコンとを反応させて金属シリコン層から成る配線層を形成し、その後、絶縁層上の金属層を除去する工程から成る構成とすることができる。
【0024】
本発明の第2の態様に係る半導体装置、あるいは、上記の好ましい構成を含む本発明の第2の態様に係る半導体装置の製造方法により製造される半導体装置(以下、これらを総称して、単に、『本発明の第2の態様に係る半導体装置等』と呼ぶ場合がある)にあっては、Nチャネル型絶縁ゲート電界効果トランジスタのゲート電極の頂面を覆うように形成された配線層と、Pチャネル型絶縁ゲート電界効果トランジスタのゲート電極の頂面を覆うように形成された配線層とは、共通である構成とすることができる。即ち、Nチャネル型絶縁ゲート電界効果トランジスタのゲート電極の頂面を覆うように形成された配線層の延在部が、Pチャネル型絶縁ゲート電界効果トランジスタのゲート電極の頂面を覆うように形成された配線層に相当する構造とすることができる。
【0025】
上記の各種好ましい構成を含む本発明の第2の態様に係る半導体装置等にあっては、Nチャネル型絶縁ゲート電界効果トランジスタのゲート電極と、Pチャネル型絶縁ゲート電界効果トランジスタのゲート電極との間には、絶縁層が存在する構成とすることができるが、即ち、Nチャネル型絶縁ゲート電界効果トランジスタのゲート電極と、Pチャネル型絶縁ゲート電界効果トランジスタのゲート電極とは分離されている構造とすることができるが、これに限定するものではなく、Nチャネル型絶縁ゲート電界効果トランジスタのゲート電極の延長に、Pチャネル型絶縁ゲート電界効果トランジスタのゲート電極が存在する構成とすることもできる。
【0026】
更には、以上に説明した好ましい構成を含む本発明の第2の態様に係る半導体装置等にあっては、配線層は1層の導電材料層から構成されている構成とすることもできるし、あるいは又、配線層は下層導電材料層及び上層導電材料層の積層構造を有し、下層導電材料層はシリコン層から成り、上層導電材料層はシリサイド層から成る構成とすることもできる。
【0027】
本発明の第2の態様に係る半導体装置あるいはその製造方法にあっては、配線層が、Nチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタの各ゲート電極の頂面を覆うように形成されているが、より具体的には、配線層は、これらのゲート電極の頂面上に形成され、更には、これらのゲート電極の近傍に位置する絶縁層の部分の頂面にまで延在して形成されている。
【0028】
上記の好ましい形態を含む本発明の第1の態様に係る半導体装置等において、ゲート電極を構成する材料として、ハフニウム(Hf)、タンタル(Ta)、チタン(Ti)、タングステン(W)、モリブデン(Mo)、ルテニウム(Ru)、ニッケル(Ni)、白金(Pt)等の金属(これらの金属から成る合金をも含む);これらの金属の窒化物等の化合物;金属シリサイド等の金属と半導体材料との化合物等を挙げることができる。上述したように、少なくともシェル部を構成する、仕事関数の制御のための(即ち、仕事関数の制御という機能を有する)材料として、チャネル形成領域との関係において良好な仕事関数の値を有する材料(例えば、金属や合金、金属窒化物等の金属化合物から成る導電材料)を適宜選択すればよい。例えば、チャネル形成領域がN型である場合には、ハフニウム(Hf)、タンタル(Ta)等を、チャネル形成領域がP型である場合には、モリブデン(Mo)、ルテニウム(Ru)、ニッケル(Ni)、白金(Pt)等を選択することができるが、これに限定するものではない。ゲート電極は、例えば、各種のPVD法;ALD(Atomic Layer Deposition)法や有機金属化学的気相成長法(MOCVD法)を含む各種のCVD法;電解めっき法、無電解めっき法を単独で行うか、あるいは、適宜組み合わせて行うことにより、ゲート電極形成用開口部を導電材料で埋め込み、次いで、化学的・機械的研磨法(CMP法)等により平坦化処理を行う周知のダマシン・プロセスにより形成することができる。
【0029】
本発明の第1の態様に係る半導体装置等において、保護層を構成する材料として、導電性を有する材料を広く用いることができ、例えば、タングステン(W)、タンタル(Ta)、白金(Pt)、チタン(Ti)等の金属(これらの金属から成る合金をも含む);これらの金属の窒化物等の化合物;金属シリサイド等の金属と半導体材料との化合物等を挙げることができる。保護層を構成する材料は、層間絶縁層のエッチングプロセスにおいて、層間絶縁層を構成する材料とのエッチングの選択比が充分大きいものを選択することが好ましい。保護層は、単層構造であってもよいし、積層構造であってもよい。例えば、保護層は、異なる複数の材料が積層されて形成されていてもよい。また、保護層は、ゲート電極を構成する材料と同一の材料により形成されていてもよいし、ゲート電極を構成する材料とは異なる材料により形成されていてもよい。
【0030】
上記の好ましい形態を含む本発明の第2の態様に係る半導体装置等において、Nチャネル型絶縁ゲート電界効果トランジスタにあっては、ゲート電極を構成し、仕事関数の制御のための(即ち、仕事関数の制御という機能を有する)材料として、ハフニウム(Hf)、ハフニウムシリサイド(HfSiX)、タンタル(Ta)、TaCといった金属や合金、金属窒化物等の金属化合物から成る導電材料を挙げることができる。また、Pチャネル型絶縁ゲート電界効果トランジスタにあっては、ゲート電極を構成し、仕事関数の制御のための(即ち、仕事関数の制御という機能を有する)材料として、モリブデン(Mo)、ルテニウム(Ru)、ニッケル(Ni)、白金(Pt)、TiN、タングステン(W)といった金属や合金、金属窒化物等の金属化合物から成る導電材料を挙げることができる。ゲート電極は、仕事関数の制御という機能をも有する。また、場合によっては、本発明の第1の態様に係る半導体装置等における保護層としての機能をも有する。ゲート電極は、例えば、各種のPVD法;ALD法やMOCVD法を含む各種のCVD法;電解めっき法、無電解めっき法を単独で行うか、あるいは、適宜組み合わせて行うことにより、ゲート電極形成用開口部を導電材料で埋め込み、次いで、化学的・機械的研磨法(CMP法)やドライエッチング法、エッチバック法等により平坦化処理を行う周知のダマシン・プロセスにより形成することができる。
【0031】
また、本発明の第2の態様に係る半導体装置等において、配線層を1層の導電材料層から構成する場合、係る導電材料層は、例えば、タングステン(W)、TiN、アルミニウム(Al)、銅(Cu)から構成すればよい。尚、配線層を例えばタングステン(W)から構成する場合、その下に、Ti層やTiN層から成る密着層を形成してもよい。一方、配線層を下層導電材料層及び上層導電材料層の積層構造から構成する場合、下層導電材料層をシリコン層(例えば、多結晶シリコン層やアモルファスシリコン層)から構成し、上層導電材料層を、ニッケルシリサイド層、ニッケル・白金シリサイド層、コバルトシリサイド層、チタンシリサイド層から構成とすることができ、この場合、金属層は、ニッケル、ニッケル・白金、コバルト、チタンから成る。
【0032】
本発明の第1の態様に係る半導体装置あるいはその製造方法、本発明の第2の態様に係る半導体装置あるいはその製造方法(以下、これらを総称して、単に、本発明と呼ぶ場合がある)にあっては、第1の絶縁層あるいは絶縁層にゲート電極形成用開口部を形成した後に、ゲート絶縁膜を形成する構成とすることができる。あるいは又、ゲート絶縁膜形成後に第1の絶縁層あるいは絶縁層を形成し、次いで、ゲート電極形成用開口部を形成する構成とすることもできるが、この場合には、底部にゲート絶縁膜を残してゲート電極形成用開口部を形成する必要がある。ゲート絶縁膜を構成する材料として、従来から一般的に用いられているSiO2系材料、SiOF系材料あるいはSiN系材料の他、比誘電率k(=ε/ε0)が概ね4.0以上の所謂高比誘電率材料を挙げることができる。高比誘電率材料としては、HfO2、ZrO2、Al2O3、Y2O3、La2Oを例示することができる。ゲート絶縁膜は、1種類の材料から形成されていてもよいし、複数種類の材料から形成されていてもよい。また、ゲート絶縁膜は、単一膜(複数の材料から成る複合膜を含む)であってもよいし、積層膜であってもよい。Nチャネル型絶縁ゲート電界効果トランジスタとPチャネル型絶縁ゲート電界効果トランジスタのゲート絶縁膜は、同一材料から成る構成とすることもできるし、それぞれ異なる材料から成る構成とすることもできる。ゲート絶縁膜は広く周知の方法により形成することができる。特に、上述した高比誘電率材料から成るゲート絶縁膜を形成する方法として、ALD法、MOCVD法等を例示することができる。
【0033】
本発明の第2の態様に係る半導体装置あるいはその製造方法にあっても、配線層を形成した後、全面に第2の絶縁層を形成することが望ましい。本発明の第2の態様に係る半導体装置あるいはその製造方法における絶縁層を、第1の絶縁層と呼ぶ場合があるし、絶縁層(第1の絶縁層)と第2の絶縁層の積層構造を、層間絶縁層と呼ぶ場合がある。
【0034】
本発明において、第1の絶縁層、第2の絶縁層、絶縁層、あるいは、上層絶縁層を構成する材料として、SiO2、SiN、SiON、SiOF、SiC、誘電率k(=ε/ε0)が例えば3.5以下の有機SOG、ポリイミド系樹脂、フッ素系樹脂といった低誘電率絶縁材料(例えば、フルオロカーボン、アモルファス・テトラフルオロエチレン、ポリアリールエーテル、フッ化アリールエーテル、フッ化ポリイミド、パリレン、ベンゾシクロブテン、アモルファス・カーボン、シクロパーフルオロカーボンポリマー、フッ化フラーレン)を挙げることができ、あるいは又、第1の絶縁層、第2の絶縁層、絶縁層、あるいは、上層絶縁層をこれらの材料の積層体から構成することもできる。また、層間絶縁層に設けられるコンタクトプラグを構成する材料として、不純物がドーピングされた多結晶シリコンやタングステン(W)等の高融点金属材料を挙げることができる。また、銅(Cu)を用いることもできる。コンタクトプラグは、層間絶縁層にコンタクトプラグ形成用開口部をRIE法等により形成した後、周知の方法によりコンタクトプラグ形成用開口部内を上述した材料で埋め込むことにより形成することができる。例えば、ブランケットCVD法によりコンタクトプラグ形成用開口部内にタングステンを埋め込み、次いで、層間絶縁層上の余剰のタングステン層を除去することによりコンタクトプラグを形成することができる。尚、密着層としてのTi層及びTiN層をコンタクトプラグ形成用開口部内に形成した後、ブランケットCVD法によりコンタクトプラグ形成用開口部内にタングステンを埋め込む形態であってもよい。
【0035】
本発明で用いられるソース/ドレイン領域やチャネル形成領域等を備えた基体として、半導体基板の他、表面に半導体層が形成された支持体(例えば、ガラス基板、石英基板、表面に絶縁層が形成されたシリコン基板、プラスチック基板、プラスチックフィルム等)を例示することができる。絶縁ゲート電界効果トランジスタは、例えば、半導体基板や半導体層のウェル領域等に形成される。絶縁ゲート電界効果トランジスタと絶縁ゲート電界効果トランジスタとの間には、例えばトレンチ構造の所謂素子分離領域が形成されていてもよい。素子分離領域は、LOCOS構造を有していてもよいし、トレンチ構造とLOCOS構造の組合せとしてもよい。更には、SIMOX法や基板貼合せ法によって得られたSOI構造を有する基体を用いてもよい。この場合には、素子分離領域の形成は不要である。
【発明の効果】
【0036】
本発明の第1の態様に係る半導体装置あるいはその製造方法にあっては、コンタクトプラグ形成用開口部を一連のエッチングプロセスにより層間絶縁層に形成する際、ゲート電極用コンタクトプラグを形成すべきコンタクトプラグ形成用開口部の底部には、ゲート電極の頂面上に形成された保護層が露出する。従って、NMISFETゲート電極の頂面とPMISFETゲート電極の頂面とが異なる導電材料から構成されている場合、NMISFETゲート電極の頂面が異なる複数の導電材料から構成されている場合、あるいは、PMISFETゲート電極の頂面が異なる複数の導電材料から構成されている場合のいずれにおいても、これらの導電材料におけるエッチングに対する選択比の相違等は問題とならない。それ故、本発明の第1の態様に係る半導体装置あるいはその製造方法によれば、ゲート電極を構成する導電材料の選択の自由度が増すことにより半導体装置の特性の向上を図ることができ、且つ、製造プロセスの最適化をも図ることができる。
【0037】
本発明の第2の態様に係る半導体装置あるいはその製造方法にあっては、Nチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタの各ゲート電極の頂面を覆うように配線層が形成されている。従って、各ゲート電極を好適な仕事関数の値を有する導電材料から構成することができ、しかも、配線層が設けられているので、ゲート長が短くなっても、全体としては、電気抵抗の増加が生じ難い。更には、配線層の上方にコンタクトプラグを設ける場合、コンタクトプラグ形成用開口部を一連のエッチングプロセスにより層間絶縁層に形成する際に、ゲート電極用コンタクトプラグを形成すべきコンタクトプラグ形成用開口部の底部には配線層が露出する。従って、NMISFETゲート電極の頂面とPMISFETゲート電極の頂面とが異なる導電材料から構成されているが、これらの導電材料におけるエッチングに対する選択比の相違等は問題とならない。それ故、本発明の第2の態様に係る半導体装置あるいはその製造方法によれば、ゲート電極を構成する導電材料の選択の自由度が増すことにより半導体装置の特性の向上を図ることができ、且つ、製造プロセスの最適化をも図ることができる。
【発明を実施するための最良の形態】
【0038】
以下、図面を参照して、実施例に基づき本発明を説明する。
【実施例1】
【0039】
実施例1は、本発明の第1の態様に係る半導体装置、及び、その製造方法に関する。実施例1の半導体装置を構成する絶縁ゲート電界効果トランジスタはMOSFETである。そして、実施例1の半導体装置は、NMOSとPMOSとを含む半導体装置である。後述する他の実施例においても同様である。
【0040】
図1の(A)に、実施例1の半導体装置を構成するNMOS100AとPMOS100Bの射影像を模式的に示す。図1の(A)において、破線は各種のコンタクトプラグを、一点鎖線はゲート電極を、二点鎖線はソース/ドレイン領域及びチャネル形成領域を示す。また、図1の(B)に、図1の(A)における矢印Aで示される三点鎖線に沿った一部断面図を示す。
【0041】
実施例1の半導体装置は、Nチャネル型絶縁ゲート電界効果トランジスタであるNMOS100A及びPチャネル型絶縁ゲート電界効果トランジスタであるPMOS100Bを含む半導体装置である。そして、この半導体装置は、第1の絶縁層28A、及び、第1の絶縁層28A上に形成された第2の絶縁層28Bを備えている。尚、第1の絶縁層28Aと第2の絶縁層28Bの積層構造を、層間絶縁層28と呼ぶ。また、この半導体装置は、更に、第2の絶縁層28Bを貫通し、NMOS100A及びPMOS100Bの各ゲート電極32A,32Bに接続されたゲート電極用コンタクトプラグ44A,44B、並びに、第1の絶縁層28Aと第2の絶縁層28Bとを貫通し、各ソース/ドレイン領域24に接続されたソース/ドレイン領域用コンタクトプラグ45A,45Bを更に備えている。そして、NMOS100A及びPMOS100Bの各ゲート電極32A,32Bは、第1の絶縁層28Aに設けられたゲート電極形成用開口部29A,29B(図3の(A)〜(C参照)に埋め込まれている。
【0042】
NMOS100Aのゲート電極32Aにおける底面部、側面部(以下、底面部と側面部とを纏めて、『シェル部』と呼ぶ場合がある)、及び、シェル部によって囲まれた中央部(ゲート電極の残部であり、以下、シェル部に対応しての『コア部』と呼ぶ場合がある)の内、少なくともシェル部は、仕事関数の制御のための第1の導電材料から構成されている。より具体的には、ゲート電極32Aは、ゲート電極形成用開口部29A(図3の(A)参照)内に積層された、第1の導電材料(例えば、HfSiX)から成る第1の導電材料層33A、及び、その上に積層された第3の導電材料層34Aから成る。第1の導電材料層33Aは、ゲート電極32Aのシェル部を構成し、第3の導電材料層34Aは、ゲート電極32Aのコア部を構成する。第3の導電材料層34A及び後述する第3の導電材料層34Bは、例えば、タングステン(W)から成る。ゲート電極32Aとチャネル形成領域27Aとの間には、ゲート絶縁膜31Aが形成されている。ゲート絶縁膜31A、及び、後述するゲート絶縁膜31Bは、例えば、HfO2から成る。
【0043】
PMOS100Bのゲート電極32Bにおけるシェル部、及び、シェル部によって囲まれたコア部の内、少なくともシェル部は、第1の導電材料とは異なる第2の導電材料から構成されている。ここで、第2の導電材料及び上述した第1の導電材料は、仕事関数の制御のために設けられている。より具体的には、ゲート電極32Bは、ゲート電極形成用開口部29B(図3の(A)参照)内に積層された、第1の導電材料とは異なる第2の導電材料(例えば、ルテニウム,Ru)から成る第2の導電材料層33B、及び、その上に積層された第3の導電材料層34Bから成る。第2の導電材料層33Bは、ゲート電極32Bのシェル部を構成し、第3の導電材料層34Bは、ゲート電極32Bのコア部を構成する。ゲート電極32Bとチャネル形成領域27Bの間には、ゲート絶縁膜31Bが形成されている。
【0044】
NMOS100A及びPMOS100Bの各ゲート電極32A,32Bの頂面上には、導電性を有する保護層35A,35Bが形成されている。保護層35A,35Bは、例えば、タングステン(W)を用いた選択CVD法に基づき形成されている。そして、NMOS100Aのゲート電極用コンタクトプラグ44Aは、保護層35Aを介して、NMOS100Aのゲート電極32Aの頂面に接続されており、PMOS100Bのゲート電極用コンタクトプラグ44Bは、保護層35Bを介して、PMOS100Bのゲート電極32Bの頂面に接続されている。
【0045】
以下、図2の(A)〜(C)、図3の(A)〜(C)、図4の(A)〜(C)、図5の(A)及び(B)、及び、図6の(A)及び(B)を参照して、実施例1の半導体装置の製造方法を説明する。これらの図は、図1の(A)における矢印Aで示される三点鎖線に沿った一部断面図と同等の一部断面図若しくは一部端面図である。これらの図においては、図面の簡素化のため、基体を構成する半導体基板10のハッチングを省略した。後述する他の実施例に関する図面においても同様である。
【0046】
[工程−100]
先ず、NMOS100A及びPMOS100Bのチャネル形成領域27A,27B及びソース/ドレイン領域24、第1の絶縁層28A、この第1の絶縁層28Aに設けられたNMOS100A及びPMOS100Bのゲート電極形成用開口部29A,29B、並びに、少なくともゲート電極形成用開口部29A,29Bの底部に設けられたゲート絶縁膜31A,31Bを備えた、シリコン(Si)から成る半導体基板10(基体)を準備する。以下、具体的な手順について説明する。
【0047】
即ち、先ず、半導体基板10に、例えばトレンチ構造を有する素子分離領域11を公知の方法に基づき形成する。そして、素子分離領域11と素子分離領域11の間に所定の導電型のウェル領域等を形成し、次いで、半導体基板10の表面を例えばパイロジェニック法により酸化し、絶縁膜21を形成する。その後、例えば多結晶シリコン層22をCVD法にて全面に形成した後、SiN層を全面に形成する。次いで、SiN層、多結晶シリコン層22及び絶縁膜21をパターニングして、所定の部分を残して除去する。これにより、多結晶シリコン層22から成るダミーゲート電極22A,22Bと、絶縁膜21から成るダミーゲート絶縁膜21A,21Bを形成することができる。尚、ダミーゲート電極22A,22B上には、SiN層から成るマスク層23A,23Bが形成されている。次いで、ダミーゲート電極22A,22Bをマスクとして(より具体的には、マスク層23A,23B、ダミーゲート電極22A,22B、ダミーゲート絶縁膜21A,21Bをマスクとして)、半導体基板10のソース/ドレイン領域24に対応する領域に浅いイオン注入を行う。これにより、図2の(A)に示す構造を得ることができる。
【0048】
その後、全面にCVD法にてSiN膜を形成し、このSiN膜をエッチバックすることによって、マスク層23A,23B及びダミーゲート電極22A,22Bの側部に、ゲートサイドウォール25を形成する。次いで、ダミーゲート電極22A,22B、及び、ゲートサイドウォール25をマスクとして、半導体基板10に深いイオン注入を施した後、活性化アニール処理を行い、次いで、周知の方法により自己整合的に例えばコバルトシリサイドから成る低抵抗層26を形成する。以上の工程により、エクステンション領域と低抵抗層26を備えたソース/ドレイン領域24を形成することができる(図2の(B)参照)。ソース/ドレイン領域24のエクステンション領域で挟まれた領域が、チャネル形成領域27A,27Bとなる。尚、ダミーゲート電極22A,22Bは多結晶シリコンから形成されているが、その上にマスク層23A,23Bが形成されているので、ダミーゲート電極22A,22Bがシリサイド化されることはない。
【0049】
[工程−110]
次いで、例えばCVD法に基づき、全面にSiO2から成る第1の絶縁層28Aを形成し、その後、ダミーゲート電極22A,22Bの頂面が露出するように、例えば周知のCMP法により第1の絶縁層28Aを平滑化する(図2の(C)参照)。尚、第1の絶縁層28を、SiNから成るストレスライナー層と、その上に形成されたSiO2から成る絶縁膜の2層構成とすることもできる。
【0050】
その後、例えばフッ素等のラジカルを使用するエッチング技術により、選択的にダミーゲート電極22A,22Bを除去する。その後、例えば希フッ酸等のウエットエッチング技術により、選択的にダミーゲート絶縁膜21A,21Bを除去する。これにより、NMOS100A及びPMOS100Bのゲート電極形成用開口部29A,29Bが形成される(図3の(A)参照)。
【0051】
次いで、ゲート電極形成用開口部29A,29Bの底部及び側部を含む全面に、例えばALD法によりHfO2から成る絶縁膜31を形成する(図3の(B)参照)。尚、ゲート電極形成用開口部29A、29B内に形成された絶縁膜31の部分が、ゲート絶縁膜を構成する。便宜上、ゲート電極形成用開口部29A、29B内に形成された絶縁膜31の部分を参照番号31A,31Bで示した。
【0052】
以上の[工程−100]〜[工程−110]により、NMOS100A及びPMOS100Bのチャネル形成領域27A,27B及びソース/ドレイン領域24、第1の絶縁層28A、第1の絶縁層28Aに設けられたNMOS100A及びPMOS100Bのゲート電極形成用開口部29A,29B、並びに、少なくともゲート電極形成用開口部29A,29Bの底部(実施例1にあっては、ゲート電極形成用開口部29A,29Bの底部及び側部)に設けられたゲート絶縁膜31A,31Bを備えた、シリコン(Si)から成る半導体基板10(基体)を得ることができる。
【0053】
[工程−120]
次いで、ゲート電極形成用開口部29A内において、底面領域、側面領域(底面領域及び側面領域を纏めて『シェル領域』と呼ぶ場合がある)、及び、シェル領域によって囲まれた中央領域(ゲート電極形成用開口部の残部であり、係る中央領域を、『コア領域』と呼ぶ場合がある)の内、少なくともシェル領域に第1の導電材料から構成された第1の導電材料層を形成し、以て、少なくともシェル部が第1の導電材料から構成されたゲート電極32Aを形成する。また、ゲート電極形成用開口部29B内において、シェル領域、及び、シェル領域によって囲まれたコア領域の内、少なくともシェル領域に第1の導電材料とは異なる第2の導電材料から構成された第2の導電材料層を形成し、以て、少なくともシェル部が第2の導電材料から構成されたゲート電極32Bを形成する。以下、具体的な工程について説明する。
【0054】
即ち、先ず、NMOS100Aの形成領域を覆うように第1の導電材料(例えば、HfSiX)から成る第1の導電材料層33Aを形成する。具体的には、全面に、例えばPVD法により第1の導電材料層33Aを形成する。尚、実施例1では、第1の導電材料層33Aがゲート電極形成用開口部29Aのシェル領域を覆い、且つ、ゲート電極形成用開口部29Aにおけるコア領域が残るように形成する。
【0055】
次いで、第1の導電材料層33A上に、PMOS100Bを形成すべき領域が開口したマスク(図示せず)を、周知の材料及び方法に基づき形成する。その後、周知のエッチング法により、PMOS100Bを形成すべき領域の第1の導電材料層33Aを除去する。次いで、係るマスクを除去した後、全面に、例えばPVD法により、第1の導電材料とは異なる第2の導電材料、例えば、ルテニウム(Ru)から成る第2の導電材料層33Bを形成する。実施例1では、第2の導電材料層33Bがゲート電極形成用開口部29Bのシェル領域を覆い、且つ、ゲート電極形成用開口部29Bにおけるコア領域が残るように形成する。その後、PMOS100Bを形成すべき領域を覆うマスク(図示せず)を形成し、周知のエッチング法により、NMOS100Aを形成すべき領域の第1の導電材料層33Aを残した状態でその上の第2の導電材料層33Bを除去する。次いで、係るマスクを除去する。以上の工程により、図3の(C)に示す構造を得ることができる。
【0056】
[工程−130]
次いで、全面に、例えばCVD法によりタングステン(W)から成る第3の導電材料層34を形成する。具体的には、第3の導電材料層34によって、ゲート電極形成用開口部29A,29Bにおけるコア部を埋め込む(図4の(A)参照)。尚、ゲート電極形成用開口部29A、29Bにおけるコア部に形成された第3の導電材料層34の部分を、参照番号34A,34Bで示した。その後、例えば周知のCMP法により、第1の絶縁層28Aが露出するように、全面の平滑化を行う(図4の(B)参照)。
【0057】
以上の[工程−120]〜[工程−130]により、ゲート電極形成用開口部29A,29Bに埋め込まれたゲート電極32A,32Bを得ることができる。
【0058】
実施例1にあっては、NMOS100Aのゲート電極32Aにおいて、シェル部によって囲まれたコア部は、第1の導電材料とは異なる導電材料から構成されている。また、PMOS100Bのゲート電極32Bにおいて、シェル部によって囲まれたコア部は、第2の導電材料とは異なる導電材料から構成されている。
【0059】
具体的には、上述したように、ゲート電極32Aは、仕事関数の制御のための第1の導電材料(HfSiX)から成る第1の導電材料層33A、及び、その上に積層されたタングステン(W)から成る第3の導電材料層34Aから構成されている。第1の導電材料層33Aは、ゲート電極32Aのシェル部を構成し、第3の導電材料層34Aは、ゲート電極32Aのコア部を構成する。また、ゲート電極32Bは、第1の導電材料とは異なる仕事関数の制御のための第2の導電材料(ルテニウム,Ru)から成る第2の導電材料層33B、及び、その上に積層されたタングステン(W)から成る第3の導電材料層34Bから構成されている。第2の導電材料層33Bは、ゲート電極32Bのシェル部を構成し、第3の導電材料層34Bは、ゲート電極32Bのコア部を構成する。
【0060】
[工程−140]
次いで、NMOS100A及びPMOS100Bの各ゲート電極32A,32Bの頂面上に、導電性を有する保護層を形成する。実施例1においては、例えばタングステン(W)を用いた周知の選択CVD法により、ゲート電極32A,32Bの頂面上に、タングステン(W)から成る保護層35A,35Bを形成する(図4の(C)参照)。尚、無電解めっき法により保護層35A,35Bを形成する形態であってもよい。
【0061】
[工程−150]
その後、例えばCVD法に基づき、全面をSiO2から成る第2の絶縁層28Bを形成することにより、第2の絶縁層28Bと第1の絶縁層28Aとから構成された層間絶縁層28を得ることができる(図5の(A)参照)。
【0062】
[工程−160]
次いで、第2の絶縁層28Bを貫通してNMOS100Aのゲート電極32Aの頂面に保護層35Aを介して接続されたゲート電極用コンタクトプラグ44A、第2の絶縁層28Bを貫通してPMOS100Bのゲート電極32Bの頂面に保護層35Bを介して接続されたゲート電極用コンタクトプラグ44B、第1の絶縁層28A及び第2の絶縁層28Bを貫通してNMOS100Aのソース/ドレイン領域24に接続されたソース/ドレイン領域用コンタクトプラグ45A、並びに、第1の絶縁層28A及び第2の絶縁層28Bを貫通してPMOS100Bのソース/ドレイン領域24に接続されたソース/ドレイン領域用コンタクトプラグ45Bを形成する。以下、具体的な工程について説明する。
【0063】
即ち、先ず、層間絶縁層28の上に、所定の位置に開口が設けられたレジスト層(図示せず)をマスクとして形成する。次いで、係るレジスト層を用いたドライエッチング法等の周知のエッチング技術により、層間絶縁層28にコンタクトプラグ形成用開口部41,42を形成する。コンタクトプラグ形成用開口部41は各ゲート電極32A,32Bに対応して形成され、コンタクトプラグ形成用開口部42は各ソース/ドレイン領域24に対応して形成される(図5の(B)参照)。図に示すように、コンタクトプラグ形成用開口部41の底部には、保護層35A,35Bが露出する。そのため、層間絶縁層28にコンタクトプラグ形成用開口部を設けるエッチングプロセスにおいては、ゲート電極32A,32Bを構成する導電材料のエッチング選択比が影響を与えることがない。
【0064】
[工程−170]
その後、例えばTiN層から成る所謂バリアメタル層(図示せず)を形成した後、タングステン(W)をブランケットCVD法に基づき堆積させ、コンタクトプラグ形成用開口部41,42を第4の導電材料層43で埋め込む(図6の(A)参照)。後述するように、コンタクトプラグ形成用開口部41内の第4の導電材料層43によってゲート電極用コンタクトプラグ44A,44Bが、コンタクトプラグ形成用開口部42内の第4の導電材料層43によってソース/ドレイン領域用コンタクトプラグ45A,45Bが形成される。
【0065】
次いで、例えば周知のCMP法により、層間絶縁層28(より具体的には、第2の絶縁層28B)が露出するように、全面の平滑化を行う(図6の(B)参照)。
【0066】
以上の[工程−160]〜[工程−170]により、ゲート電極用コンタクトプラグ44A,44B、ソース/ドレイン領域用コンタクトプラグ45A,45Bを得ることができる。
【0067】
[工程−180]
その後、必要に応じて層間絶縁層28の上に配線等(図示せず)を形成して、実施例1の半導体装置を得ることができる。
【0068】
実施例1の半導体装置にあっては、コンタクトプラグ形成用開口部41の底部には、保護層35A,35Bが露出する。そのため、ゲート電極32A,32Bのいずれもオーバーエッチングされることがない。また、ゲート電極32A,32Bは2層の導電材料層が積層して形成されている。即ち、ゲート電極32Aのシェル部は、第1の導電材料から成る第1の導電材料層33Aから構成されており、ゲート電極32Bのシェル部は、第1の導電材料とは異なる第2の導電材料から成る第2の導電材料層33Bから構成されている。従って、ゲート電極32A,32Bにおける仕事関数の値をチャネル形成領域27A,27Bに対して好適なものとすることができる。更には、ゲート電極32A,32Bのコア部は、抵抗率の低い導電材料から構成されているので、ゲート電極32A,32Bの電気抵抗をより低くすることができる。
【実施例2】
【0069】
実施例2は、実施例1の変形である。実施例2の半導体装置を構成するNMOS200AとPMOS200Bの射影像は、図1の(A)と同様である。図7は、実施例2の半導体装置の、図1の(A)における矢印Aで示される三点鎖線に沿った一部断面図と同等の一部断面図である。尚、NMOS200AとPMOS200Bの構成要素は基本的に実施例1と同様であるので、各構成要素には実施例1と同一の参照番号を付した。後述する他の実施例においても同様である。
【0070】
実施例2にあっては、NMOS200Aのゲート電極32Aが導電材料層33A,33B,34Aの積層構造から構成されている点が、実施例1と相違する。以下、図8の(A)〜(C)を参照して、実施例2の半導体装置の製造方法を説明する。
【0071】
[工程−200]
先ず、実施例1の[工程−100]〜[工程−110]と同様の工程に基づき、NMOS200A及びPMOS200Bのチャネル形成領域27A,27B及びソース/ドレイン領域24、第1の絶縁層28A、第1の絶縁層28Aに設けられたNMOS200A及びPMOS200Bのゲート電極形成用開口部29A,29B、並びに、少なくともゲート電極形成用開口部29A,29Bの底部に設けられたゲート絶縁膜31A,31Bを備えた、シリコン(Si)から成る半導体基板10(基体)を得る。
【0072】
[工程−210]
次いで、基本的には実施例1の[工程−120]〜[工程−130]と同様の工程に基づき、ゲート電極形成用開口部29A内に、ゲート電極32Aを形成する。また、ゲート電極形成用開口部29B内に、ゲート電極32Bを形成する。以下、具体的な工程について説明する。
【0073】
即ち、先ず、実施例1の[工程−120]で説明したと同様に、NMOS200Aの形成領域を覆うように(具体的には、全面に)、第1の導電材料(例えば、HfSiX)から成る第1の導電材料層33Aを形成する。
【0074】
次いで、実施例1の[工程−120]で説明したと同様に、第1の導電材料層33A上に、PMOS200Bを形成すべき領域が開口したマスク(図示せず)を、周知の材料及び方法に基づき形成する。その後、周知のエッチング法により、PMOS200Bを形成すべき領域の第1の導電材料層33Aを除去する。次いで、係るマスクを除去した後、全面に、例えばPVD法により、第1の導電材料とは異なる第2の導電材料、例えば、ルテニウム(Ru)から成る第2の導電材料層33Bを形成する。実施例1においては、次いで、NMOS100Aを形成すべき領域の第1の導電材料層33Aを残すようにして、その上の第2の導電材料層33Bを除去した。一方、実施例2においては、この工程を省略した。これにより図8の(A)に示す構造が得られる。
【0075】
[工程−220]
その後、実施例1の[工程−130]で説明したと同様に、全面に第3の導電材料層34を形成し(図8の(B)参照)、その後、例えば周知のCMP法により、第1の絶縁層28Aが露出するように、全面の平滑化を行う(図8の(C)参照)。
【0076】
以上の[工程−210]〜[工程−220]により、ゲート電極形成用開口部29A,29Bに埋め込まれたゲート電極32A,32Bを得ることができる(図8の(B)及び(C)参照)。
【0077】
[工程−230]
次いで、実施例1の[工程−140]〜[工程−180]と同様の工程を実行することにより、図7に示す実施例2の半導体装置を得ることができる。
【0078】
実施例2の半導体装置にあっては、ゲート電極32Aは3層の導電材料層が積層して形成されている。しかし、ゲート電極32Aのシェル部は、実施例1と同様に、仕事関数の制御のための第1の導電材料から成る第1の導電材料層33Aから構成されている。従って、ゲート電極32Aにおける仕事関数の値は実施例1と同様となる。
【実施例3】
【0079】
実施例3も、実施例1の変形である。実施例3の半導体装置を構成するNMOS300AとPMOS300Bの射影像は、図1の(A)と同様である。図9は、実施例3の半導体装置の、図1の(A)における矢印Aで示される三点鎖線に沿った一部断面図と同等の一部断面図である。
【0080】
実施例3にあっては、第3の導電材料層34の形成を省略している点が、実施例1と主に相違する。以下、図10の(A)及び(B)を参照して、実施例3の半導体装置の製造方法を説明する。
【0081】
[工程−300]
先ず、実施例1の[工程−100]−[工程−110]と同様の工程に基づき、NMOS300A及びPMOS300Bのチャネル形成領域27A,27B及びソース/ドレイン領域24、第1の絶縁層28A、第1の絶縁層28Aに設けられたNMOS100A及びPMOS100Bのゲート電極形成用開口部29A,29B、並びに、少なくともゲート電極形成用開口部29A,29Bの底部に設けられたゲート絶縁膜31A,31Bを備えた、シリコン(Si)から成る半導体基板10(基体)を得る。
【0082】
[工程−310]
次いで、基本的には実施例1の[工程−120]〜[工程−130]と同様の工程に基づき、ゲート電極形成用開口部29A内に、ゲート電極32Aを形成する。また、ゲート電極形成用開口部29B内に、ゲート電極32Bを形成する。以下、具体的な工程について説明する。
【0083】
即ち、実施例1の[工程−120]で説明したと同様に、先ず、NMOS300Aの形成領域を覆うように第1の導電材料(例えば、HfSiX)から成る第1の導電材料層33Aを形成する。実施例1では、ゲート電極形成用開口部29Aにおけるコア部が残るように第1の導電材料層33Aを形成した。一方、実施例3では、ゲート電極形成用開口部29Aの全体(即ち、シェル部及びコア部)を埋め込むように第1の導電材料層33Aを形成する点が、実施例1と相違する。後述する第2の導電材料層33Bについても同様である。
【0084】
次いで、実施例1の[工程−120]で説明したと同様に、第1の導電材料層33A上に、PMOS300Bを形成すべき領域が開口したマスク(図示せず)を形成する。その後、周知のエッチング法により、PMOS300Bを形成すべき領域の第1の導電材料層33Aを除去する。次いで、係るマスクを除去した後、全面に、例えばPVD法により、第2の導電材料層33Bを形成する。その後、PMOS300Bを形成すべき領域を覆うマスク(図示せず)を形成し、周知のエッチング法により、NMOS300Aを形成すべき領域の第1の導電材料層33Aを残した状態で、その上の第2の導電材料層33Bを除去する。次いで、係るマスクを除去する。以上の工程により、図10の(A)に示す構造を得ることができる。
【0085】
[工程−320]
その後、実施例1の[工程−130]で説明したと同様に、例えば周知のCMP法により、第1の絶縁層28Aが露出するように、全面の平滑化を行う(図10の(B)参照)。上述したように、実施例3においては、実施例1の[工程−130]で行っていた第3の導電材料層34の形成を省略して全面の平滑化を行う点が、実施例1と相違する。
【0086】
以上の工程により、ゲート電極形成用開口部29A,29Bに埋め込まれたゲート電極32A,32Bを得ることができる。
【0087】
[工程−330]
次いで、実施例1の[工程−140]〜[工程−180]と同様の工程を実行することにより、図9に示す実施例3の半導体装置を得ることができる。
【0088】
実施例3にあっては、NMOS300Aのゲート電極32Aにおいて、シェル部及びコア部は第1の導電材料層から構成されている。また、PMOS100Bのゲート電極32Bにおいて、シェル部及びコア部は第2の導電材料層から構成されている。
【0089】
実施例3の半導体装置にあっては、ゲート電極32Aは全体が第1の導電材料層33Aから構成され、ゲート電極32Bは全体が第2の導電材料層33Bから構成されている。実施例3は、実施例1及び実施例2と比較して、第3の導電材料層34の形成プロセスを省略することができる利点を有する。
【実施例4】
【0090】
実施例4は、本発明の第2の態様に係る半導体装置及びその製造方法に関する。実施例4の半導体装置を構成するNMOS400AとPMOS400Bの射影像は、図1の(A)と同様である。図11は、実施例4の半導体装置の、図1の(A)における矢印Aで示される三点鎖線に沿った一部断面図と同等の一部断面図である。
【0091】
実施例4の半導体装置は、実施例1と同様に、Nチャネル型絶縁ゲート電界効果トランジスタであるNMOS400A及びPチャネル型絶縁ゲート電界効果トランジスタであるPMOS400Bを含む半導体装置であり、絶縁層428Aを備えている。そして、この半導体装置にあっては、NMOS400A及びPMOS400Bの各ゲート電極432A,432Bは、絶縁層428Aに設けられたゲート電極形成用開口部29A,29Bに埋め込まれている。また、NMOS400Aのゲート電極432Aは、仕事関数の制御のための第1の導電材料(具体的にはHfSiX)から構成されており、PMOS400Bのゲート電極432Bは、第1の導電材料とは異なる仕事関数の制御のための第2の導電材料(具体的にはTiN)から構成されている。更には、NMOS400A及びPMOS400Bの各ゲート電極432A,432Bの頂面を覆うように、配線層450A,450Bが形成されている。尚、実施例4にあっては、配線層450A,450Bは、1層の導電材料層、具体的には、タングステン層から構成されている。ゲート電極432Aとチャネル形成領域27Aとの間には、ゲート絶縁膜31Aが形成されており、ゲート電極432Bとチャネル形成領域27Bとの間には、ゲート絶縁膜31Bが形成されている。ゲート絶縁膜31A,31Bは、例えば、HfO2から成る。
【0092】
以下、図12の(A)〜(C)を参照して、実施例4の半導体装置の製造方法を説明する。これらの図は、図1の(A)における矢印Aで示される三点鎖線に沿った一部断面図と同等の一部断面図若しくは一部端面図である。
【0093】
[工程−400]
先ず、NMOS400A及びPMOS400Bのチャネル形成領域27A,27B及びソース/ドレイン領域24、絶縁層428A、この絶縁層428Aに設けられたNMOS400A及びPMOS400Bのゲート電極形成用開口部29A,29B、並びに、少なくともゲート電極形成用開口部29A,29Bの底部に設けられたゲート絶縁膜31A,31Bを備えた、シリコン(Si)から成る半導体基板10(基体)を準備する。具体的には、実施例1の[工程−100]−[工程−110]と同様の工程を実行する。例えば、32nmノード・テクノロジー(Hp45nm)では、ゲート電極形成用開口部29A,29Bの幅を20〜30nm程度とすればよいが、このような値に限定するものではない。
【0094】
[工程−410]
次に、NMOS400Aのゲート電極形成用開口部29A内において、第1の導電材料(具体的には、HfSiX)から構成されたゲート電極432Aを形成し、PMOS400Bのゲート電極形成用開口部29B内において、第1の導電材料とは異なる第2の導電材料(具体的には、TiN)から構成されたゲート電極432Bを形成する。
【0095】
具体的には、先ず、NMOS400Aの形成領域を覆うように第1の導電材料(HfSiX)から成る第1の導電材料層433Aを、例えば、ALD法に基づき形成する。実施例4では、ゲート電極形成用開口部29A内を含む全面に第1の導電材料層433Aを形成する。次いで、実施例1の[工程−120]で説明したと同様に、第1の導電材料層433A上に、PMOS400Bを形成すべき領域が開口したマスク(図示せず)を形成する。その後、周知のエッチング法により、PMOS400Bを形成すべき領域の第1の導電材料層433Aを除去する。次いで、係るマスクを除去した後、全面に、例えば、ALD法に基づき第2の導電材料層433Bを形成する。その後、PMOS400Bを形成すべき領域を覆うマスク(図示せず)を形成し、周知のエッチング法により、NMOS400Aを形成すべき領域の第1の導電材料層433Aを残した状態で、その上の第2の導電材料層433Bを除去する。次いで、係るマスクを除去する。以上の工程により、図12の(A)に示す構造を得ることができる。
【0096】
[工程−420]
その後、実施例1の[工程−130]と同様の工程に基づき、例えば周知のCMP法により、絶縁層428Aが露出するように、全面の平滑化を行う(図12の(B)参照)。
【0097】
[工程−430]
次に、NMOS100A及びPMOS100Bのゲート電極432A,432Bの頂面を覆うように、配線層450A,450Bを形成する(図12の(C)参照)。具体的には、例えば、厚さ5〜20nmのTiN層から成る所謂バリアメタル層(図示せず)を全面に形成した後、厚さ30〜100nmのタングステン(W)層をCVD法に基づき全面に堆積させ、周知のリソグラフィ技術及びエッチング技術に基づきタングステン層及びバリアメタル層をパターニングすることで、配線層450A,450Bを得ることができる。尚、配線層450A,450Bの幅を、ゲート電極432A,432Bの幅よりも広くすることで、ゲート電極432A,432Bの頂面を覆うように配線層450A,450Bを形成することができる。尚、例えば32nmノード・テクノロジー(Hp45nm)では、ゲート電極形成用開口部29A,29Bの幅を20〜30nm程度としたとき、配線層450A,450Bの幅を30〜40nm程度とすることが望ましい。
【0098】
ここで、配線層450A,450Bは、あたかも、実施例1における保護層35A,35Bと同様の機能をも有する。
【0099】
[工程−440]
その後、実施例1の[工程−150]と同様の工程に基づき、例えばCVD法に基づき、全面をSiO2から成る第2の絶縁層428Bを形成することにより、第2の絶縁層428Bと絶縁層(第1の絶縁層)428Aとから構成された層間絶縁層428を得ることができる。次いで、実施例1の[工程−160]と同様の工程に基づき、第2の絶縁層428Bを貫通して配線層450Aに接続されたゲート電極用コンタクトプラグ444B、第2の絶縁層428Bを貫通して配線層450Bに接続されたゲート電極用コンタクトプラグ444B、第1の絶縁層428A及び第2の絶縁層428Bを貫通してNMOS400Aのソース/ドレイン領域24に接続されたソース/ドレイン領域用コンタクトプラグ445A、並びに、第1の絶縁層428A及び第2の絶縁層428Bを貫通してPMOS400Bのソース/ドレイン領域24に接続されたソース/ドレイン領域用コンタクトプラグ445Bを形成する。具体的には、実施例1の[工程−160]〜[工程−170]と同様の工程を実行すればよい。その後、必要に応じて層間絶縁層428の上に配線等(図示せず)を形成して、図11に示した実施例4の半導体装置を得ることができる。
【0100】
尚、[工程−430]と同様の工程において、代替的に、所謂ダマシン・プロセスに基づき配線層を形成してもよい。具体的には、全面にSiO2から成る上層絶縁層461を形成した後、NMOS400A及びPMOS400Bの各ゲート電極432A,432Bの頂面の上方の上層絶縁層461の部分を選択的に除去することで(具体的には、フォトリソグラフィ工程及びエッチング工程を経ることで)、配線層用溝部462A,462Bを上層絶縁層461に設ける(図13の(A)参照)。尚、配線層用溝部462A,462Bの幅を、ゲート電極432A,432Bの頂面の幅よりも広くすることで、ゲート電極432A,432Bの頂面を覆うように配線層を形成することができる。その後、配線層用溝部462A,462BをCuから成る導電材料層463で埋め込み(図13の(B)参照)、次いで、上層絶縁層461上の導電材料層463を、例えばCMP法やエッチバック法に基づき除去することで、配線層450A,450Bを形成してもよい。(図13の(C)参照)。
【実施例5】
【0101】
実施例5は、実施例4の変形である。実施例4にあっては、配線層450A,450Bを、タングステン層から構成した。一方、実施例5にあっては、配線層は、下層導電材料層及び上層導電材料層の積層構造を有し、下層導電材料層はシリコン層(具体的には、アモルファスシリコン層)から成り、上層導電材料層はシリサイド層(具体的には、コバルトシリサイド層)から成る。この点を除き、実施例5の半導体装置は、実施例4の半導体装置と同様の構成、構造を有するので、実施例5の半導体装置の詳細な説明は省略する。
【0102】
実施例5にあっては、実施例4の[工程−430]と同様の工程において、シリコン層を形成した後、このシリコン層をパターニングし、次いで、全面に金属層を形成した後、熱処理を施すことで、金属層を構成する金属とシリコン層を構成するシリコンとを反応させて金属シリコン層から成る配線層を形成し、その後、絶縁層上の金属層を除去する。具体的には、厚さ50〜150nmのアモルファスシリコン層を、全面に、減圧CVD法に基づき堆積させる。尚、アモルファスシリコン層の代わりに、多結晶シリコン層とすることもできる。次いで、リソグラフィ技術及びエッチング技術に基づき、アモルファスシリコン層を配線層の形状にパターニングする。尚、パターニングされたアモルファスシリコン層の幅を、ゲート電極432A,432Bの幅よりも広くすることで、ゲート電極432A,432Bの頂面を覆うように配線層を形成することができる。
【0103】
その後、例えば、金属層を構成する厚さ6〜10nmのニッケル(Ni)をスパッタリング法に基づき、全面に堆積させる。次いで、350〜500゜C、30秒の条件のRTA処理を行い、パターニングされたアモルファスシリコン層上のニッケル層(金属層に相当する)のみをシリサイド化してNiSiXを得た後、H2SO4/H2O2によって層間絶縁層上の未反応のニッケル層を除去する。尚、Niの代わりに、CoやNiPtを堆積させることにより、シリサイド層を形成することも可能である。いずれの場合にも、RTA処理における温度は適宜設定することができる。
【0104】
以上、本発明を好ましい実施例に基づき説明したが、本発明は、これらの実施例に限定されるものではない。実施例において説明した半導体装置の構造、構成は例示であり、適宜、変更することができるし、実施例において説明した半導体装置の製造工程等も例示であり、適宜、変更することができる。
【0105】
実施例においては、ダミーゲート電極22A,22Bと、ダミーゲート絶縁膜21A,21Bとを除去することにより、ゲート電極形成用開口部29A,29Bを形成したが、代替的に、ダミーゲート電極22A,22Bのみを除去して、ゲート電極形成用開口部29A,29Bを形成する形態としてもよい。この形態では、ダミーゲート絶縁膜21A,21Bを、そのままゲート絶縁膜として用いることができるので、ゲート絶縁膜31A,31Bの形成が基本的には不要となる。但し、ゲート絶縁膜31A,31Bを更に積層する形態であってもよい。また、ゲートサイドウォール25を、ゲート電極に近い側から、SiNから成るゲートサイドウォール、SiO2から成るゲートサイドウォールの2層構造としてもよい。
【0106】
実施例1〜実施例3においては、Nチャネル型絶縁ゲート電界効果トランジスタとPチャネル型絶縁ゲート電界効果トランジスタとが並置された構成、構造を説明したが、半導体装置を構成する絶縁ゲート電界効果トランジスタは係る構成、構造に限定されず、例えば、Nチャネル型絶縁ゲート電界効果トランジスタのゲート電極とPチャネル型絶縁ゲート電界効果トランジスタのゲート電極とを共通とした構成、構造とすることもできる。即ち、所謂デュアルゲート構造を有するCMOS半導体装置としてもよい。尚、係る半導体装置を構成するNMOS100AとPMOS100Bの射影像を図14に模式的に示すが、破線は各種のコンタクトプラグを、一点鎖線はゲート電極を、二点鎖線はソース/ドレイン領域及びチャネル形成領域を示す。
【0107】
また、実施例4〜実施例5においても、Nチャネル型絶縁ゲート電界効果トランジスタとPチャネル型絶縁ゲート電界効果トランジスタとが並置された構成、構造を説明したが、半導体装置を構成する絶縁ゲート電界効果トランジスタは係る構成、構造に限定されず、例えば、Nチャネル型絶縁ゲート電界効果トランジスタのゲート電極とPチャネル型絶縁ゲート電界効果トランジスタのゲート電極とを共通とした構成、構造とすることもできる。即ち、所謂デュアルゲート構造を有するCMOS半導体装置としてもよい。尚、係る半導体装置を構成するNMOS400AとPMOS400Bの射影像を図15に模式的に示すが、破線は各種のコンタクトプラグを、一点鎖線はゲート電極を、二点鎖線はソース/ドレイン領域及びチャネル形成領域を示す。この場合、NMOS400Aのゲート電極432Aの頂面を覆うように形成された配線層450Aと、PMOS400Bのゲート電極432Bの頂面を覆うように形成された配線層450Bとは、共通である。即ち、NMOS400Aのゲート電極432Aの頂面を覆うように形成された配線層450Aの延在部が、PMOS400Bのゲート電極432Bの頂面を覆うように形成された配線層450Bに相当する。また、図16の(A)に、配線層450A,450B(実線で示す)、及び、ゲート電極432A,432B(点線で示す)の模式的な配置図を示すが、NMOS400Aのゲート電極432Aの延長に、PMOS400Bのゲート電極432Bが存在していてもよい。あるいは又、図16の(B)に、配線層450A,450B(実線で示す)、及び、ゲート電極432A,432B(点線で示す)の模式的な配置図を示すように、NMOS400Aのゲート電極432Aと、PMOS400Bのゲート電極432Bとの間には絶縁層428Aが存在する構成(即ち、NMOS400Aのゲート電極432AとPMOS400Bのゲート電極432Bとが分離されている構造)とすることもできる。
【0108】
実施例1〜実施例5にあっては、第1の絶縁層28Aあるいは絶縁層428Aを、SiO2から成る単層構成としたが、代替的に、SiNから成るストレスライナー層と、SiO2から成る絶縁膜の2層構成とすることもできる。
【0109】
図17の(A)は、実施例1における[工程−130]の前段(図4の(A)参照)に相当する図である。実施例1においては、[工程−130]の後段において、周知のCMP法により、第1の絶縁層28Aが露出するように、全面の平滑化を行った。これに対して、図17の(B)は、第1の絶縁層28A上の導電材料層をパターニングして、第1の絶縁層28A上にゲート電極32A,32Bを覆う配線部を形成した実施例1の変形例である。この変形例においても、ゲート電極32A,32Bの上部には同一の材料から成る導電材料層(具体的には、第3の導電材料層34)が形成されている。従って、ゲート電極を構成する材料のエッチングに対する選択比の相違等は問題とならず、エッチングプロセスを、層間絶縁層と第3の導電材料層34との関係に基づいて最適化することができる。
【0110】
本発明では、ゲート電極の構成材料を変えることによりゲート電極における仕事関数の値を好適なものとした。これに対して、ゲート絶縁膜の構成材料を変えることにより、仕事関数の値を調整する方法も提案されている(例えば、特開2006−24594号公報)。この場合には、Nチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタのゲート電極を同一の種類の導電材料から構成することができる。しかし、ゲート電極を構成する導電材料の種類によっては、例えば、コンタクトプラグの形成過程において、エッチング耐性が不充分である等の問題が発生する場合がある。このような場合には、ゲート電極の頂面に保護層を形成すればよい。
【図面の簡単な説明】
【0111】
【図1】図1の(A)は、実施例1の半導体装置を構成するNチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタの射影像を模式的に示す図であり、図1の(B)は、図1の(A)において矢印Aで示される三点鎖線に沿った一部断面図である。
【図2】図2の(A)〜(C)は、実施例1の半導体装置の製造方法を説明するための、半導体基板等の模式的な一部端面図である。
【図3】図3の(A)〜(C)は、図2の(C)に引き続き、実施例1の半導体装置の製造方法を説明するための、半導体基板等の模式的な一部端面図である。
【図4】図4の(A)〜(C)は、図3の(C)に引き続き、実施例1の半導体装置の製造方法を説明するための、半導体基板等の模式的な一部端面図である。
【図5】図5の(A)及び(B)は、図4の(C)に引き続き、実施例1の半導体装置の製造方法を説明するための、半導体基板等の模式的な一部端面図である。
【図6】図6の(A)及び(B)は、図5の(B)に引き続き、実施例1の半導体装置の製造方法を説明するための、半導体基板等の模式的な一部端面図である。
【図7】図7は、実施例2の半導体装置の、図1の(A)における矢印Aで示される三点鎖線に沿った一部断面図と同等の一部断面図である。
【図8】図8の(A)〜(C)は、実施例2の半導体装置の製造方法を説明するための、半導体基板等の模式的な一部端面図である。
【図9】図9は、実施例3の半導体装置の、図1の(A)における矢印Aで示される三点鎖線に沿った一部断面図と同等の一部断面図である。
【図10】図10の(A)及び(B)は、実施例3の半導体装置の製造方法を説明するための、半導体基板等の模式的な一部端面図である。
【図11】図11は、実施例4の半導体装置の、図1の(A)における矢印Aで示される三点鎖線に沿った一部断面図と同等の一部断面図である。
【図12】図12の(A)〜(C)は、実施例4の半導体装置の製造方法を説明するための、半導体基板等の模式的な一部端面図である。
【図13】図13の(A)〜(C)は、実施例4の半導体装置の製造方法の変形例を説明するための、半導体基板等の模式的な一部端面図である。
【図14】図14は、実施例1の半導体装置の変形例を構成するNチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタの射影像を模式的に示す図である。
【図15】図15は、実施例4の半導体装置の変形例を構成するNチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタの射影像を模式的に示す図である。
【図16】図16の(A)及び(B)は、実施例4の半導体装置の変形例を構成するNチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタにおける配線層及びゲート電極の配置関係を模式的に示す図である。
【図17】図17の(A)は、実施例1における[工程−130]の前段に相当する図であり、図17の(B)は、第1の絶縁層上の導電材料層をパターニングして、第1の絶縁層上にゲート電極を覆う配線部を形成した例である。
【図18】図18の(A)は、従来のダマシン・プロセスにより形成された従来のゲート電極の模式的な一部断面図であり、図18の(B)は、ゲート長(GL)とゲート電極のシート抵抗値との関係を計算した結果を示すグラフである。
【符号の説明】
【0112】
10・・・半導体基板、11・・・素子分離領域、21・・・絶縁膜、21A,21B・・・ダミーゲート絶縁膜、22・・・多結晶シリコン層、22A,22B・・・ダミーゲート電極、23A,23B・・・マスク層、24・・・ソース/ドレイン領域、25・・・ゲートサイドウォール、26・・・低抵抗層、27A,27B・・・チャネル形成領域、28,428・・・層間絶縁層、28A・・・第1の絶縁層、428・・・絶縁層(第1の絶縁層)、28B,428B・・・第2の絶縁層、29A,29B・・・ゲート電極形成用開口部、31・・・絶縁膜、31A,31B・・・ゲート絶縁膜、32A,32B,432A,432B・・・ゲート電極、33A,433A・・・第1の導電材料層、33B,433B・・・第2の導電材料層、34,34A,34B・・・第3の導電材料層、35A,35B・・・保護層、41、42・・・コンタクトプラグ形成用開口部、43・・・第4の導電材料層、44A,44B,444A,444B・・・ゲート電極用コンタクトプラグ、45A,45B,445A,445B・・・ソース/ドレイン領域用コンタクトプラグ、450A,450B・・・配線層、461・・・上層絶縁層、462A,462B・・・配線層用溝部、463・・・導電材料層、100A,200A,300A・・・NMOS、100B,200B,300B,400A,400B・・・PMOS
【技術分野】
【0001】
本発明は、Nチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタを含む半導体装置、及び、その製造方法に関する。
【背景技術】
【0002】
MOSFET等の絶縁ゲート電界効果トランジスタ(MISFET:Metal Insulator Semiconductor FET)においては、酸化シリコンから成るゲート絶縁膜と、多結晶シリコン膜から成るゲート電極との組合せが広く用いられている。例えば、CMOS半導体装置においては、これを構成するNチャネル型MOSFET(以下、単に、NMOSと呼ぶ)とPチャネル型MOSFET(以下、単に、PMOSと呼ぶ)に対して、十分に低く、しかも、対称な閾値電圧が要求される。ゲート長が0.1μm以下のMOSFETにおいても、ゲート電極を多結晶シリコンから構成し、ゲート電極中の不純物やその濃度を調整することにより、NMOSとPMOSの各々に、最適な仕事関数の値を有するゲート電極を形成することができる。
【0003】
現在、所謂スケーリング則に基づきトランジスタの微細化を図ることにより、半導体装置の高集積化や動作速度の向上が図られている。絶縁ゲート電界効果トランジスタの微細化に際しては、所謂短チャネル効果の影響を抑制することが必要となる。ゲート電極を半導体材料から構成する限り、短チャネル効果の要因の1つであるゲート電極の空乏化を効果的に抑制することはできない。そのため、ゲート電極を、金属や金属窒化物等の導電材料から構成することが提案されている。ゲート電極を導電材料から形成する手法として、多結晶シリコン膜の代わりに例えば金属膜を成膜し、この金属膜を従来と同様にパターニングしてゲート電極の形成を行う方法の他、ゲート電極形成用開口部内に電極を埋め込む所謂ダマシン・プロセスによりゲート電極を形成する方法も提案されている(例えば、Atsushi Yagishita et al.,“High Performance Metal Gate MOSFETs Fabricated by CMP for 0.lμm Regime”, International Electron Devices Meeting 1998 Technical Digest pp.785-788(1998) (非特許文献1)を参照)。ダマシン・プロセスによりゲート電極を形成する方法においては、ダミーゲートを除去することにより形成したゲート電極形成用開口部内に、酸化シリコンよりも比誘電率が高い絶縁材料(例えば、酸化ハフニウム等)から成るゲート絶縁膜を形成し、次いで、ゲート電極を形成する。このダマシン・プロセスにあっては、ゲート電極を形成する以前に、各種の熱処理(例えば、ソース/ドレイン領域における不純物の活性化のためのアニール処理)が完了しているので、移動度の劣化等が生じ難く、絶縁ゲート電界効果トランジスタの特性の向上を図ることができる。
【0004】
種類の異なる絶縁ゲート電界効果トランジスタ、例えば、NMOSとPMOSにおいては、通常、ゲート電極における最適な仕事関数の値が相違する。CMOS半導体装置を構成するNMOSのゲート電極とPMOSのゲート電極とを同じ導電材料(例えば、同種の金属)から形成する構成においては、対称な閾値電圧特性等を確保することが困難である。換言すれば、NMOSとPMOSの各ゲート電極のそれぞれが最適な仕事関数の値を有する構成とすることが困難である。そのため、NMOSとPMOSの各ゲート電極を、それぞれ異なる導電材料から構成することも提案されている。また、ゲート電極における仕事関数の値の最適化と、ゲート電極の低抵抗化とを両立させるために、ダマシン・プロセスに基づきゲート電極を形成する際に、先ず、ゲート電極形成用開口部内に(より具体的には、ゲート電極形成用開口部内において、底面領域、側面領域、及び、底面領域と側面領域とによって囲まれた中央領域の内、底面領域及び側面領域に)、好適な仕事関数の値を有する導電材料から成る層(便宜上、仕事関数制御層と呼ぶ)を形成し、次いで、中央領域に、より抵抗率(比抵抗)の低い他の導電材料層(便宜上、中心層と呼ぶ)を形成して、ゲート電極を構成することも提案されている。
【0005】
絶縁ゲート電界効果トランジスタの微細化に伴い、ゲート電極やソース/ドレイン領域を覆う層間絶縁層に設けられ、そして、ゲート電極の頂面やソース/ドレイン領域に接続されるコンタクトプラグを形成する際の、位置合わせ裕度が減少している。従って、これらのコンタクトプラグを一連のプロセスにより同時に形成することが好ましい。コンタクトプラグは、層間絶縁層に、底部にゲート電極の頂面が露出したコンタクトプラグ形成用開口部と、底部にソース/ドレイン領域が露出したコンタクトプラグ形成用開口部とを形成した後、これらの開口部内にタングステン等を埋め込むことにより形成される。コンタクトプラグ形成用開口部は、周知のリソグラフィ技術及びエッチング技術により形成される。
【0006】
ゲート電極の頂面とソース/ドレイン領域との高さの差により、ゲート電極やソース/ドレイン領域を覆う層間絶縁層の厚さは、層間絶縁層の平坦化処理後にあっては、ゲート電極上は相対的に薄く、ソース/ドレイン領域上は相対的に厚い。従って、コンタクトプラグ形成用開口部を一連のエッチングプロセスにより層間絶縁層に形成する際、コンタクトプラグ形成用開口部の底部に露出したゲート電極の頂面は、コンタクトプラグ形成用開口部の底部に露出したソース/ドレイン領域よりも、相対的に長時間、エッチング処理に晒される。そのため、層間絶縁層のエッチング条件とゲート電極を構成する材料とは、エッチングに対する選択比が充分高い組合せであることが要求される。また、ゲート電極を構成する材料は、エッチング後に行われる一連の薬液処理においても、充分な耐性を有することが必要とされる。
【0007】
【非特許文献1】Atsushi Yagishita et al.,“High Performance Metal Gate MOSFETs Fabricated by CMP for 0.lμm Regime”, International Electron Devices Meeting 1998 Technical Digest pp.785-788(1998)
【発明の開示】
【発明が解決しようとする課題】
【0008】
しかしながら、種類の異なる絶縁ゲート電界効果トランジスタを含む半導体装置、例えばNMOSとPMOSとから構成されたCMOS半導体装置や、BiCMOS半導体装置において、NMOSとPMOSの各ゲート電極をそれぞれ異なる導電材料から形成する場合、各ゲート電極が共に好適な仕事関数の値を有し、各ゲート電極を構成する材料が共にエッチングに対して充分な選択比を持ち、更には、エッチング後に行われる薬液処理においても充分な耐性を有するものであることの全てを満足することは困難である。このことは、半導体装置の製造プロセスの最適化を図る上での阻害要因ともなる。また、ダマシン・プロセスによりゲート電極を形成する際、ゲート電極形成用開口部内に仕事関数制御層を形成し、次いで、より抵抗率の低い中心層を形成することでゲート電極を設けた場合、ゲート電極の頂面には各導電材料(具体的には、仕事関数制御層を構成する導電材料、及び、中心層を構成する導電材料)のそれぞれから成る領域が露出し、例えば、各導電材料のエッチングに対する選択比の差により、エッチング処理に晒されたゲート電極の頂面の平坦性が悪化する等の問題が生ずる。
【0009】
また、ゲート長(ゲート電極が延びる方向に直交する仮想平面でゲート電極を切断したときのゲート電極の幅)が短くなるに従い、ゲート電極の断面を考えたとき、仕事関数制御層の占める面積割合が相対的に高くなる。上述したとおり、一般に、仕事関数制御層を構成する導電材料の比抵抗は、中心層を構成する導電材料の比抵抗よりも高い。従って、仕事関数制御層の占める面積割合が相対的に高くなると、ゲート電極の電気抵抗値が高くなる。ゲート電極の高さ(T)を70nm、HfO2から成るゲート絶縁膜の厚さを5nm、仕事関数制御層を構成する導電材料をHfSiX(体積抵抗率:300μΩ・cm)、中心層を構成する導電材料をタングステン(W)としたとき(図18の(A)参照)、ゲート長(GL)とゲート電極のシート抵抗値との関係を計算した結果を図18の(B)に示す。尚、図18の(B)における各曲線におけるパラメータは、以下のとおりである。
【0010】
曲線 仕事関数制御層厚さ 中心層の電気抵抗値
A 5nm 15μΩ
B 10nm 15μΩ
C 20nm 15μΩ
D 5nm 30μΩ
E 10nm 30μΩ
F 20nm 30μΩ
G 5nm 100μΩ
H 10nm 100μΩ
I 20nm 100μΩ
【0011】
それ故、ゲート長が短くなり、仕事関数制御層の占める面積割合が相対的に高くなる結果、ゲート電極の電気抵抗が増加するといった現象の発生を抑制する手段が強く求められている。
【0012】
従って、本発明の第1の目的は、種類の異なる絶縁ゲート電界効果トランジスタを備え、ゲート電極を好適な仕事関数の値を有する導電材料から構成することができ、ゲート電極の構成材料と層間絶縁層のエッチング条件との関係を考慮する必要の無い構成、構造を有する半導体装置、及び、その製造方法を提供することにある。また、本発明の第2の目的は、種類の異なる絶縁ゲート電界効果トランジスタを備え、ゲート電極を好適な仕事関数の値を有する導電材料から構成することができ、ゲート長が短くなっても電気抵抗の増加が生じ難い構造、構成を有する半導体装置、及び、その製造方法を提供することにある。
【課題を解決するための手段】
【0013】
上記の第1の目的を達成するための本発明の第1の態様に係る半導体装置は、Nチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタを含む半導体装置であって、
(a)第1の絶縁層、及び、第1の絶縁層上に形成された第2の絶縁層、並びに、
(b)第2の絶縁層を貫通し、Nチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタの各ゲート電極に接続されたゲート電極用コンタクトプラグ、並びに、第1の絶縁層と第2の絶縁層とを貫通し、各ソース/ドレイン領域に接続されたソース/ドレイン領域用コンタクトプラグ、
を更に備えており、
(1)Nチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタの各ゲート電極は、第1の絶縁層に設けられたゲート電極形成用開口部に埋め込まれており、
(2)Nチャネル型絶縁ゲート電界効果トランジスタのゲート電極における底面部、側面部、及び、底面部と側面部とによって囲まれた中央部の内、少なくとも底面部及び側面部は、第1の導電材料から構成されており、
(3)Pチャネル型絶縁ゲート電界効果トランジスタのゲート電極における底面部、側面部、及び、底面部と側面部とによって囲まれた中央部の内、少なくとも底面部及び側面部は、第1の導電材料とは異なる第2の導電材料から構成されており、
(4)Nチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタの各ゲート電極の頂面上には、導電性を有する保護層が形成されており、
(5)Nチャネル型絶縁ゲート電界効果トランジスタのゲート電極用コンタクトプラグは、保護層を介して、Nチャネル型絶縁ゲート電界効果トランジスタのゲート電極の頂面に接続されており、Pチャネル型絶縁ゲート電界効果トランジスタのゲート電極用コンタクトプラグは、保護層を介して、Pチャネル型絶縁ゲート電界効果トランジスタのゲート電極の頂面に接続されていることを特徴とする。
【0014】
また、上記の第1の目的を達成するための本発明の第1の態様に係る半導体装置の製造方法は、Nチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタを含む半導体装置の製造方法であって、
(A)Nチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタのチャネル形成領域及びソース/ドレイン領域、第1の絶縁層、該第1の絶縁層に設けられたNチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタのゲート電極形成用開口部、並びに、少なくともゲート電極形成用開口部の底部に設けられたゲート絶縁膜を備えた基体を準備し、
(B)Nチャネル型絶縁ゲート電界効果トランジスタのゲート電極形成用開口部内において、底面領域、側面領域、及び、底面領域と側面領域とによって囲まれた中央領域の内、少なくとも底面領域及び側面領域に第1の導電材料から構成された第1の導電材料層を形成し、以て、少なくとも底面部及び側面部が第1の導電材料から構成されたゲート電極を形成し、
Pチャネル型絶縁ゲート電界効果トランジスタのゲート電極形成用開口部内において、底面領域、側面領域、及び、底面領域と側面領域とによって囲まれた中央領域の内、少なくとも底面領域及び側面領域に第1の導電材料とは異なる第2の導電材料から構成された第2の導電材料層を形成し、以て、少なくとも底面部及び側面部が第2の導電材料から構成されたゲート電極を形成し、
(C)Nチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタの各ゲート電極の頂面上に、導電性を有する保護層を形成した後、
(D)全面を覆う第2の絶縁層を形成し、次いで、
(E)第2の絶縁層を貫通してNチャネル型絶縁ゲート電界効果トランジスタのゲート電極の頂面に保護層を介して接続されたゲート電極用コンタクトプラグ、第2の絶縁層を貫通してPチャネル型絶縁ゲート電界効果トランジスタのゲート電極の頂面に保護層を介して接続されたゲート電極用コンタクトプラグ、第1の絶縁層及び第2の絶縁層を貫通してNチャネル型絶縁ゲート電界効果トランジスタのソース/ドレイン領域に接続されたソース/ドレイン領域用コンタクトプラグ、並びに、第1の絶縁層及び第2の絶縁層を貫通してPチャネル型絶縁ゲート電界効果トランジスタのソース/ドレイン領域に接続されたソース/ドレイン領域用コンタクトプラグを形成する、
ことを特徴とする。
【0015】
本発明の第1の態様に係る半導体装置の製造方法にあっては、保護層を、例えば、電子ビーム蒸着法や熱フィラメント蒸着法といった蒸着法、スパッタリング法、イオンプレーティング法、レーザアブレーション法といった各種の物理的気相成長法(PVD法);各種の化学的気相成長(CVD)法;電解めっき法、無電解めっき法等により形成することができるが、中でも、保護層を選択CVD法に基づき選択的に形成することが好ましい。これらの方法に依っては、保護層を、パターニングすることなくゲート電極の頂面上に選択的に形成することが可能であり、半導体装置の製造のプロセスをより簡便なものとすることができる。
【0016】
本発明の第1の態様に係る半導体装置、あるいは、上記の好ましい形態を含む本発明の第1の態様に係る半導体装置の製造方法により製造される半導体装置(以下、これらを総称して、単に、『本発明の第1の態様に係る半導体装置等』と呼ぶ場合がある)にあっては、Nチャネル型絶縁ゲート電界効果トランジスタのゲート電極(以下、単に、NMISFETゲート電極と呼ぶ場合がある)において、底面部と側面部(以下、底面部と側面部とを纏めて、『シェル部』と呼ぶ場合がある)とによって囲まれた中央部(ゲート電極の残部であり、以下、シェル部に対応しての『コア部』と呼ぶ場合がある)は、仕事関数の制御のための第1の導電材料から構成されていてもよいし、第1の導電材料とは異なる導電材料から構成されていてもよい。Pチャネル型絶縁ゲート電界効果トランジスタのゲート電極(以下、単に、PMISFETゲート電極と呼ぶ場合がある)のシェル部によって囲まれたコア部についても同様に、仕事関数の制御のための第2の導電材料から構成されていてもよいし、第2の導電材料とは異なる導電材料から構成されていてもよい。例えば、NMISFETゲート電極全体が、仕事関数の制御のための(即ち、仕事関数の制御という機能を有する)第1の導電材料から構成されている形態であってもよいし、NMISFETゲート電極のシェル部が第1の導電材料から形成されており、コア部が第1の導電材料よりも抵抗率の低い導電材料から構成されている形態であってもよい。前者の形態によれば、NMISFETゲート電極の形成工程をより単純なものとすることができるし、後者の形態によれば、NMISFETゲート電極の電気抵抗をより低いものとすることができる。また、ゲート電極のコア部とシェル部との間に、更に別の導電材料層が形成されている形態であってもよい。換言すれば、ゲート電極は3層以上の導電材料層が積層して形成されている形態である。PMISFETゲート電極についても同様とすることができる。仕事関数の制御のための(即ち、仕事関数の制御という機能を有する)第1の導電材料として、Nチャネル型絶縁ゲート電界効果トランジスタのチャネル形成領域との関係で好ましい仕事関数の値を有する導電材料を適宜選択すればよい。同様に、仕事関数の制御のための(即ち、仕事関数の制御という機能を有する)第2の導電材料として、Pチャネル型絶縁ゲート電界効果トランジスタのチャネル形成領域との関係で好ましい仕事関数の値を有する導電材料を適宜選択すればよい。
【0017】
尚、「チャネル形成領域」とは、チャネルが形成され得る領域を意味し、現実にチャネルが形成されている領域のみを示すものではない。例えば、ゲート電極に対向して位置する半導体層や半導体基板の部分は、「チャネル形成領域」に該当する。また、「ゲート電極」には、「チャネル形成領域」と対向する電極の部分の他、この電極の部分から延在する引き出し電極の部分も含まれる。本発明の第1の態様に係る半導体装置等、あるいは又、後述する本発明の第2の態様に係る半導体装置等として、例えばNMOSとPMOSとから構成されたCMOS半導体装置を挙げることができるし、NMOSとPMOSに加えてバイポーラトランジスタを含むBiCMOS半導体装置を挙げることもできる。
【0018】
上記の好ましい形態を含む本発明の第1の態様に係る半導体装置の製造方法にあっては、Nチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタの各ゲート電極の頂面上に、導電性を有する保護層を形成し、次いで、全面を覆う第2の絶縁層を形成する。尚、第1の絶縁層と第2の絶縁層との積層構造を、層間絶縁層と呼ぶ場合がある。本発明の第1の態様に係る半導体装置の製造方法によれば、コンタクトプラグ形成用開口部を一連のエッチングプロセスにより第2の絶縁層及び第1の絶縁層に形成する際、ゲート電極用コンタクトプラグが形成されるコンタクトプラグ形成用開口部の底部には、ゲート電極の頂面上に形成された保護層が露出する。従って、NMISFETゲート電極とPMISFETゲート電極とが異なる導電材料から構成されていても、これらの導電材料におけるエッチングに対する選択比の相違等は問題とならない。また、NMISFETゲート電極が異なる複数の導電材料から構成されている場合、あるいは、PMISFETゲート電極が異なる複数の導電材料から構成されている場合も、同様である。それ故、本発明の第1の態様に係る半導体装置の製造方法によれば、エッチングプロセスを、層間絶縁層と保護層との関係に基づいて最適化することができる。このように、本発明の第1の態様に係る半導体装置の製造方法によれば、ゲート電極を構成する導電材料の選択の自由度が増すことにより半導体装置の特性の向上を図ることができ、且つ、製造プロセスの最適化をも図ることができる。
【0019】
保護層は、Nチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタの各ゲート電極の頂面の全てを覆うように形成されていてもよいし、ゲート電極用コンタクトプラグが形成されるコンタクトプラグ形成用開口部の底部及びその近傍に位置するゲート電極の部分の頂面を覆うように形成されていてもよい。
【0020】
上記の第2の目的を達成するための本発明の第2の態様に係る半導体装置は、Nチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタを含み、絶縁層を備えた半導体装置であって、
(1)Nチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタの各ゲート電極は、絶縁層に設けられたゲート電極形成用開口部に埋め込まれており、
(2)Nチャネル型絶縁ゲート電界効果トランジスタのゲート電極は、第1の導電材料から構成されており、
(3)Pチャネル型絶縁ゲート電界効果トランジスタのゲート電極は、第1の導電材料とは異なる第2の導電材料から構成されており、
(4)Nチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタの各ゲート電極の頂面を覆うように、配線層が形成されていることを特徴とする。
【0021】
上記の第2の目的を達成するための本発明の第2の態様に係る半導体装置の製造方法は、Nチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタを含む半導体装置の製造方法であって、
(A)Nチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタのチャネル形成領域及びソース/ドレイン領域、絶縁層、該絶縁層に設けられたNチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタのゲート電極形成用開口部、並びに、少なくともゲート電極形成用開口部の底部に設けられたゲート絶縁膜を備えた基体を準備し、
(B)Nチャネル型絶縁ゲート電界効果トランジスタのゲート電極形成用開口部内において、第1の導電材料から構成されたゲート電極を形成し、
Pチャネル型絶縁ゲート電界効果トランジスタのゲート電極形成用開口部内において、第2の導電材料から構成されたゲート電極を形成し、次いで、
(C)Nチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタの各ゲート電極の頂面を覆うように、配線層を形成する、
ことを特徴とする。
【0022】
本発明の第2の態様に係る半導体装置の製造方法において、前記工程(C)は、全面に上層絶縁層を形成した後、Nチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタの各ゲート電極の頂面の上方の上層絶縁層の部分を選択的に除去することで、配線層用溝部を上層絶縁層に設けた後、配線層用溝部を導電材料層で埋め込み、次いで、上層絶縁層上の導電材料層を除去する工程から成る構成とすることができる。即ち、配線層を、所謂ダマシン・プロセスに基づき形成することもできる。
【0023】
あるいは又、本発明の第2の態様に係る半導体装置の製造方法において、前記工程(C)は、シリコン層を形成した後、該シリコン層をパターニングし、次いで、全面に金属層を形成した後、熱処理を施すことで、金属層を構成する金属とシリコン層を構成するシリコンとを反応させて金属シリコン層から成る配線層を形成し、その後、絶縁層上の金属層を除去する工程から成る構成とすることができる。
【0024】
本発明の第2の態様に係る半導体装置、あるいは、上記の好ましい構成を含む本発明の第2の態様に係る半導体装置の製造方法により製造される半導体装置(以下、これらを総称して、単に、『本発明の第2の態様に係る半導体装置等』と呼ぶ場合がある)にあっては、Nチャネル型絶縁ゲート電界効果トランジスタのゲート電極の頂面を覆うように形成された配線層と、Pチャネル型絶縁ゲート電界効果トランジスタのゲート電極の頂面を覆うように形成された配線層とは、共通である構成とすることができる。即ち、Nチャネル型絶縁ゲート電界効果トランジスタのゲート電極の頂面を覆うように形成された配線層の延在部が、Pチャネル型絶縁ゲート電界効果トランジスタのゲート電極の頂面を覆うように形成された配線層に相当する構造とすることができる。
【0025】
上記の各種好ましい構成を含む本発明の第2の態様に係る半導体装置等にあっては、Nチャネル型絶縁ゲート電界効果トランジスタのゲート電極と、Pチャネル型絶縁ゲート電界効果トランジスタのゲート電極との間には、絶縁層が存在する構成とすることができるが、即ち、Nチャネル型絶縁ゲート電界効果トランジスタのゲート電極と、Pチャネル型絶縁ゲート電界効果トランジスタのゲート電極とは分離されている構造とすることができるが、これに限定するものではなく、Nチャネル型絶縁ゲート電界効果トランジスタのゲート電極の延長に、Pチャネル型絶縁ゲート電界効果トランジスタのゲート電極が存在する構成とすることもできる。
【0026】
更には、以上に説明した好ましい構成を含む本発明の第2の態様に係る半導体装置等にあっては、配線層は1層の導電材料層から構成されている構成とすることもできるし、あるいは又、配線層は下層導電材料層及び上層導電材料層の積層構造を有し、下層導電材料層はシリコン層から成り、上層導電材料層はシリサイド層から成る構成とすることもできる。
【0027】
本発明の第2の態様に係る半導体装置あるいはその製造方法にあっては、配線層が、Nチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタの各ゲート電極の頂面を覆うように形成されているが、より具体的には、配線層は、これらのゲート電極の頂面上に形成され、更には、これらのゲート電極の近傍に位置する絶縁層の部分の頂面にまで延在して形成されている。
【0028】
上記の好ましい形態を含む本発明の第1の態様に係る半導体装置等において、ゲート電極を構成する材料として、ハフニウム(Hf)、タンタル(Ta)、チタン(Ti)、タングステン(W)、モリブデン(Mo)、ルテニウム(Ru)、ニッケル(Ni)、白金(Pt)等の金属(これらの金属から成る合金をも含む);これらの金属の窒化物等の化合物;金属シリサイド等の金属と半導体材料との化合物等を挙げることができる。上述したように、少なくともシェル部を構成する、仕事関数の制御のための(即ち、仕事関数の制御という機能を有する)材料として、チャネル形成領域との関係において良好な仕事関数の値を有する材料(例えば、金属や合金、金属窒化物等の金属化合物から成る導電材料)を適宜選択すればよい。例えば、チャネル形成領域がN型である場合には、ハフニウム(Hf)、タンタル(Ta)等を、チャネル形成領域がP型である場合には、モリブデン(Mo)、ルテニウム(Ru)、ニッケル(Ni)、白金(Pt)等を選択することができるが、これに限定するものではない。ゲート電極は、例えば、各種のPVD法;ALD(Atomic Layer Deposition)法や有機金属化学的気相成長法(MOCVD法)を含む各種のCVD法;電解めっき法、無電解めっき法を単独で行うか、あるいは、適宜組み合わせて行うことにより、ゲート電極形成用開口部を導電材料で埋め込み、次いで、化学的・機械的研磨法(CMP法)等により平坦化処理を行う周知のダマシン・プロセスにより形成することができる。
【0029】
本発明の第1の態様に係る半導体装置等において、保護層を構成する材料として、導電性を有する材料を広く用いることができ、例えば、タングステン(W)、タンタル(Ta)、白金(Pt)、チタン(Ti)等の金属(これらの金属から成る合金をも含む);これらの金属の窒化物等の化合物;金属シリサイド等の金属と半導体材料との化合物等を挙げることができる。保護層を構成する材料は、層間絶縁層のエッチングプロセスにおいて、層間絶縁層を構成する材料とのエッチングの選択比が充分大きいものを選択することが好ましい。保護層は、単層構造であってもよいし、積層構造であってもよい。例えば、保護層は、異なる複数の材料が積層されて形成されていてもよい。また、保護層は、ゲート電極を構成する材料と同一の材料により形成されていてもよいし、ゲート電極を構成する材料とは異なる材料により形成されていてもよい。
【0030】
上記の好ましい形態を含む本発明の第2の態様に係る半導体装置等において、Nチャネル型絶縁ゲート電界効果トランジスタにあっては、ゲート電極を構成し、仕事関数の制御のための(即ち、仕事関数の制御という機能を有する)材料として、ハフニウム(Hf)、ハフニウムシリサイド(HfSiX)、タンタル(Ta)、TaCといった金属や合金、金属窒化物等の金属化合物から成る導電材料を挙げることができる。また、Pチャネル型絶縁ゲート電界効果トランジスタにあっては、ゲート電極を構成し、仕事関数の制御のための(即ち、仕事関数の制御という機能を有する)材料として、モリブデン(Mo)、ルテニウム(Ru)、ニッケル(Ni)、白金(Pt)、TiN、タングステン(W)といった金属や合金、金属窒化物等の金属化合物から成る導電材料を挙げることができる。ゲート電極は、仕事関数の制御という機能をも有する。また、場合によっては、本発明の第1の態様に係る半導体装置等における保護層としての機能をも有する。ゲート電極は、例えば、各種のPVD法;ALD法やMOCVD法を含む各種のCVD法;電解めっき法、無電解めっき法を単独で行うか、あるいは、適宜組み合わせて行うことにより、ゲート電極形成用開口部を導電材料で埋め込み、次いで、化学的・機械的研磨法(CMP法)やドライエッチング法、エッチバック法等により平坦化処理を行う周知のダマシン・プロセスにより形成することができる。
【0031】
また、本発明の第2の態様に係る半導体装置等において、配線層を1層の導電材料層から構成する場合、係る導電材料層は、例えば、タングステン(W)、TiN、アルミニウム(Al)、銅(Cu)から構成すればよい。尚、配線層を例えばタングステン(W)から構成する場合、その下に、Ti層やTiN層から成る密着層を形成してもよい。一方、配線層を下層導電材料層及び上層導電材料層の積層構造から構成する場合、下層導電材料層をシリコン層(例えば、多結晶シリコン層やアモルファスシリコン層)から構成し、上層導電材料層を、ニッケルシリサイド層、ニッケル・白金シリサイド層、コバルトシリサイド層、チタンシリサイド層から構成とすることができ、この場合、金属層は、ニッケル、ニッケル・白金、コバルト、チタンから成る。
【0032】
本発明の第1の態様に係る半導体装置あるいはその製造方法、本発明の第2の態様に係る半導体装置あるいはその製造方法(以下、これらを総称して、単に、本発明と呼ぶ場合がある)にあっては、第1の絶縁層あるいは絶縁層にゲート電極形成用開口部を形成した後に、ゲート絶縁膜を形成する構成とすることができる。あるいは又、ゲート絶縁膜形成後に第1の絶縁層あるいは絶縁層を形成し、次いで、ゲート電極形成用開口部を形成する構成とすることもできるが、この場合には、底部にゲート絶縁膜を残してゲート電極形成用開口部を形成する必要がある。ゲート絶縁膜を構成する材料として、従来から一般的に用いられているSiO2系材料、SiOF系材料あるいはSiN系材料の他、比誘電率k(=ε/ε0)が概ね4.0以上の所謂高比誘電率材料を挙げることができる。高比誘電率材料としては、HfO2、ZrO2、Al2O3、Y2O3、La2Oを例示することができる。ゲート絶縁膜は、1種類の材料から形成されていてもよいし、複数種類の材料から形成されていてもよい。また、ゲート絶縁膜は、単一膜(複数の材料から成る複合膜を含む)であってもよいし、積層膜であってもよい。Nチャネル型絶縁ゲート電界効果トランジスタとPチャネル型絶縁ゲート電界効果トランジスタのゲート絶縁膜は、同一材料から成る構成とすることもできるし、それぞれ異なる材料から成る構成とすることもできる。ゲート絶縁膜は広く周知の方法により形成することができる。特に、上述した高比誘電率材料から成るゲート絶縁膜を形成する方法として、ALD法、MOCVD法等を例示することができる。
【0033】
本発明の第2の態様に係る半導体装置あるいはその製造方法にあっても、配線層を形成した後、全面に第2の絶縁層を形成することが望ましい。本発明の第2の態様に係る半導体装置あるいはその製造方法における絶縁層を、第1の絶縁層と呼ぶ場合があるし、絶縁層(第1の絶縁層)と第2の絶縁層の積層構造を、層間絶縁層と呼ぶ場合がある。
【0034】
本発明において、第1の絶縁層、第2の絶縁層、絶縁層、あるいは、上層絶縁層を構成する材料として、SiO2、SiN、SiON、SiOF、SiC、誘電率k(=ε/ε0)が例えば3.5以下の有機SOG、ポリイミド系樹脂、フッ素系樹脂といった低誘電率絶縁材料(例えば、フルオロカーボン、アモルファス・テトラフルオロエチレン、ポリアリールエーテル、フッ化アリールエーテル、フッ化ポリイミド、パリレン、ベンゾシクロブテン、アモルファス・カーボン、シクロパーフルオロカーボンポリマー、フッ化フラーレン)を挙げることができ、あるいは又、第1の絶縁層、第2の絶縁層、絶縁層、あるいは、上層絶縁層をこれらの材料の積層体から構成することもできる。また、層間絶縁層に設けられるコンタクトプラグを構成する材料として、不純物がドーピングされた多結晶シリコンやタングステン(W)等の高融点金属材料を挙げることができる。また、銅(Cu)を用いることもできる。コンタクトプラグは、層間絶縁層にコンタクトプラグ形成用開口部をRIE法等により形成した後、周知の方法によりコンタクトプラグ形成用開口部内を上述した材料で埋め込むことにより形成することができる。例えば、ブランケットCVD法によりコンタクトプラグ形成用開口部内にタングステンを埋め込み、次いで、層間絶縁層上の余剰のタングステン層を除去することによりコンタクトプラグを形成することができる。尚、密着層としてのTi層及びTiN層をコンタクトプラグ形成用開口部内に形成した後、ブランケットCVD法によりコンタクトプラグ形成用開口部内にタングステンを埋め込む形態であってもよい。
【0035】
本発明で用いられるソース/ドレイン領域やチャネル形成領域等を備えた基体として、半導体基板の他、表面に半導体層が形成された支持体(例えば、ガラス基板、石英基板、表面に絶縁層が形成されたシリコン基板、プラスチック基板、プラスチックフィルム等)を例示することができる。絶縁ゲート電界効果トランジスタは、例えば、半導体基板や半導体層のウェル領域等に形成される。絶縁ゲート電界効果トランジスタと絶縁ゲート電界効果トランジスタとの間には、例えばトレンチ構造の所謂素子分離領域が形成されていてもよい。素子分離領域は、LOCOS構造を有していてもよいし、トレンチ構造とLOCOS構造の組合せとしてもよい。更には、SIMOX法や基板貼合せ法によって得られたSOI構造を有する基体を用いてもよい。この場合には、素子分離領域の形成は不要である。
【発明の効果】
【0036】
本発明の第1の態様に係る半導体装置あるいはその製造方法にあっては、コンタクトプラグ形成用開口部を一連のエッチングプロセスにより層間絶縁層に形成する際、ゲート電極用コンタクトプラグを形成すべきコンタクトプラグ形成用開口部の底部には、ゲート電極の頂面上に形成された保護層が露出する。従って、NMISFETゲート電極の頂面とPMISFETゲート電極の頂面とが異なる導電材料から構成されている場合、NMISFETゲート電極の頂面が異なる複数の導電材料から構成されている場合、あるいは、PMISFETゲート電極の頂面が異なる複数の導電材料から構成されている場合のいずれにおいても、これらの導電材料におけるエッチングに対する選択比の相違等は問題とならない。それ故、本発明の第1の態様に係る半導体装置あるいはその製造方法によれば、ゲート電極を構成する導電材料の選択の自由度が増すことにより半導体装置の特性の向上を図ることができ、且つ、製造プロセスの最適化をも図ることができる。
【0037】
本発明の第2の態様に係る半導体装置あるいはその製造方法にあっては、Nチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタの各ゲート電極の頂面を覆うように配線層が形成されている。従って、各ゲート電極を好適な仕事関数の値を有する導電材料から構成することができ、しかも、配線層が設けられているので、ゲート長が短くなっても、全体としては、電気抵抗の増加が生じ難い。更には、配線層の上方にコンタクトプラグを設ける場合、コンタクトプラグ形成用開口部を一連のエッチングプロセスにより層間絶縁層に形成する際に、ゲート電極用コンタクトプラグを形成すべきコンタクトプラグ形成用開口部の底部には配線層が露出する。従って、NMISFETゲート電極の頂面とPMISFETゲート電極の頂面とが異なる導電材料から構成されているが、これらの導電材料におけるエッチングに対する選択比の相違等は問題とならない。それ故、本発明の第2の態様に係る半導体装置あるいはその製造方法によれば、ゲート電極を構成する導電材料の選択の自由度が増すことにより半導体装置の特性の向上を図ることができ、且つ、製造プロセスの最適化をも図ることができる。
【発明を実施するための最良の形態】
【0038】
以下、図面を参照して、実施例に基づき本発明を説明する。
【実施例1】
【0039】
実施例1は、本発明の第1の態様に係る半導体装置、及び、その製造方法に関する。実施例1の半導体装置を構成する絶縁ゲート電界効果トランジスタはMOSFETである。そして、実施例1の半導体装置は、NMOSとPMOSとを含む半導体装置である。後述する他の実施例においても同様である。
【0040】
図1の(A)に、実施例1の半導体装置を構成するNMOS100AとPMOS100Bの射影像を模式的に示す。図1の(A)において、破線は各種のコンタクトプラグを、一点鎖線はゲート電極を、二点鎖線はソース/ドレイン領域及びチャネル形成領域を示す。また、図1の(B)に、図1の(A)における矢印Aで示される三点鎖線に沿った一部断面図を示す。
【0041】
実施例1の半導体装置は、Nチャネル型絶縁ゲート電界効果トランジスタであるNMOS100A及びPチャネル型絶縁ゲート電界効果トランジスタであるPMOS100Bを含む半導体装置である。そして、この半導体装置は、第1の絶縁層28A、及び、第1の絶縁層28A上に形成された第2の絶縁層28Bを備えている。尚、第1の絶縁層28Aと第2の絶縁層28Bの積層構造を、層間絶縁層28と呼ぶ。また、この半導体装置は、更に、第2の絶縁層28Bを貫通し、NMOS100A及びPMOS100Bの各ゲート電極32A,32Bに接続されたゲート電極用コンタクトプラグ44A,44B、並びに、第1の絶縁層28Aと第2の絶縁層28Bとを貫通し、各ソース/ドレイン領域24に接続されたソース/ドレイン領域用コンタクトプラグ45A,45Bを更に備えている。そして、NMOS100A及びPMOS100Bの各ゲート電極32A,32Bは、第1の絶縁層28Aに設けられたゲート電極形成用開口部29A,29B(図3の(A)〜(C参照)に埋め込まれている。
【0042】
NMOS100Aのゲート電極32Aにおける底面部、側面部(以下、底面部と側面部とを纏めて、『シェル部』と呼ぶ場合がある)、及び、シェル部によって囲まれた中央部(ゲート電極の残部であり、以下、シェル部に対応しての『コア部』と呼ぶ場合がある)の内、少なくともシェル部は、仕事関数の制御のための第1の導電材料から構成されている。より具体的には、ゲート電極32Aは、ゲート電極形成用開口部29A(図3の(A)参照)内に積層された、第1の導電材料(例えば、HfSiX)から成る第1の導電材料層33A、及び、その上に積層された第3の導電材料層34Aから成る。第1の導電材料層33Aは、ゲート電極32Aのシェル部を構成し、第3の導電材料層34Aは、ゲート電極32Aのコア部を構成する。第3の導電材料層34A及び後述する第3の導電材料層34Bは、例えば、タングステン(W)から成る。ゲート電極32Aとチャネル形成領域27Aとの間には、ゲート絶縁膜31Aが形成されている。ゲート絶縁膜31A、及び、後述するゲート絶縁膜31Bは、例えば、HfO2から成る。
【0043】
PMOS100Bのゲート電極32Bにおけるシェル部、及び、シェル部によって囲まれたコア部の内、少なくともシェル部は、第1の導電材料とは異なる第2の導電材料から構成されている。ここで、第2の導電材料及び上述した第1の導電材料は、仕事関数の制御のために設けられている。より具体的には、ゲート電極32Bは、ゲート電極形成用開口部29B(図3の(A)参照)内に積層された、第1の導電材料とは異なる第2の導電材料(例えば、ルテニウム,Ru)から成る第2の導電材料層33B、及び、その上に積層された第3の導電材料層34Bから成る。第2の導電材料層33Bは、ゲート電極32Bのシェル部を構成し、第3の導電材料層34Bは、ゲート電極32Bのコア部を構成する。ゲート電極32Bとチャネル形成領域27Bの間には、ゲート絶縁膜31Bが形成されている。
【0044】
NMOS100A及びPMOS100Bの各ゲート電極32A,32Bの頂面上には、導電性を有する保護層35A,35Bが形成されている。保護層35A,35Bは、例えば、タングステン(W)を用いた選択CVD法に基づき形成されている。そして、NMOS100Aのゲート電極用コンタクトプラグ44Aは、保護層35Aを介して、NMOS100Aのゲート電極32Aの頂面に接続されており、PMOS100Bのゲート電極用コンタクトプラグ44Bは、保護層35Bを介して、PMOS100Bのゲート電極32Bの頂面に接続されている。
【0045】
以下、図2の(A)〜(C)、図3の(A)〜(C)、図4の(A)〜(C)、図5の(A)及び(B)、及び、図6の(A)及び(B)を参照して、実施例1の半導体装置の製造方法を説明する。これらの図は、図1の(A)における矢印Aで示される三点鎖線に沿った一部断面図と同等の一部断面図若しくは一部端面図である。これらの図においては、図面の簡素化のため、基体を構成する半導体基板10のハッチングを省略した。後述する他の実施例に関する図面においても同様である。
【0046】
[工程−100]
先ず、NMOS100A及びPMOS100Bのチャネル形成領域27A,27B及びソース/ドレイン領域24、第1の絶縁層28A、この第1の絶縁層28Aに設けられたNMOS100A及びPMOS100Bのゲート電極形成用開口部29A,29B、並びに、少なくともゲート電極形成用開口部29A,29Bの底部に設けられたゲート絶縁膜31A,31Bを備えた、シリコン(Si)から成る半導体基板10(基体)を準備する。以下、具体的な手順について説明する。
【0047】
即ち、先ず、半導体基板10に、例えばトレンチ構造を有する素子分離領域11を公知の方法に基づき形成する。そして、素子分離領域11と素子分離領域11の間に所定の導電型のウェル領域等を形成し、次いで、半導体基板10の表面を例えばパイロジェニック法により酸化し、絶縁膜21を形成する。その後、例えば多結晶シリコン層22をCVD法にて全面に形成した後、SiN層を全面に形成する。次いで、SiN層、多結晶シリコン層22及び絶縁膜21をパターニングして、所定の部分を残して除去する。これにより、多結晶シリコン層22から成るダミーゲート電極22A,22Bと、絶縁膜21から成るダミーゲート絶縁膜21A,21Bを形成することができる。尚、ダミーゲート電極22A,22B上には、SiN層から成るマスク層23A,23Bが形成されている。次いで、ダミーゲート電極22A,22Bをマスクとして(より具体的には、マスク層23A,23B、ダミーゲート電極22A,22B、ダミーゲート絶縁膜21A,21Bをマスクとして)、半導体基板10のソース/ドレイン領域24に対応する領域に浅いイオン注入を行う。これにより、図2の(A)に示す構造を得ることができる。
【0048】
その後、全面にCVD法にてSiN膜を形成し、このSiN膜をエッチバックすることによって、マスク層23A,23B及びダミーゲート電極22A,22Bの側部に、ゲートサイドウォール25を形成する。次いで、ダミーゲート電極22A,22B、及び、ゲートサイドウォール25をマスクとして、半導体基板10に深いイオン注入を施した後、活性化アニール処理を行い、次いで、周知の方法により自己整合的に例えばコバルトシリサイドから成る低抵抗層26を形成する。以上の工程により、エクステンション領域と低抵抗層26を備えたソース/ドレイン領域24を形成することができる(図2の(B)参照)。ソース/ドレイン領域24のエクステンション領域で挟まれた領域が、チャネル形成領域27A,27Bとなる。尚、ダミーゲート電極22A,22Bは多結晶シリコンから形成されているが、その上にマスク層23A,23Bが形成されているので、ダミーゲート電極22A,22Bがシリサイド化されることはない。
【0049】
[工程−110]
次いで、例えばCVD法に基づき、全面にSiO2から成る第1の絶縁層28Aを形成し、その後、ダミーゲート電極22A,22Bの頂面が露出するように、例えば周知のCMP法により第1の絶縁層28Aを平滑化する(図2の(C)参照)。尚、第1の絶縁層28を、SiNから成るストレスライナー層と、その上に形成されたSiO2から成る絶縁膜の2層構成とすることもできる。
【0050】
その後、例えばフッ素等のラジカルを使用するエッチング技術により、選択的にダミーゲート電極22A,22Bを除去する。その後、例えば希フッ酸等のウエットエッチング技術により、選択的にダミーゲート絶縁膜21A,21Bを除去する。これにより、NMOS100A及びPMOS100Bのゲート電極形成用開口部29A,29Bが形成される(図3の(A)参照)。
【0051】
次いで、ゲート電極形成用開口部29A,29Bの底部及び側部を含む全面に、例えばALD法によりHfO2から成る絶縁膜31を形成する(図3の(B)参照)。尚、ゲート電極形成用開口部29A、29B内に形成された絶縁膜31の部分が、ゲート絶縁膜を構成する。便宜上、ゲート電極形成用開口部29A、29B内に形成された絶縁膜31の部分を参照番号31A,31Bで示した。
【0052】
以上の[工程−100]〜[工程−110]により、NMOS100A及びPMOS100Bのチャネル形成領域27A,27B及びソース/ドレイン領域24、第1の絶縁層28A、第1の絶縁層28Aに設けられたNMOS100A及びPMOS100Bのゲート電極形成用開口部29A,29B、並びに、少なくともゲート電極形成用開口部29A,29Bの底部(実施例1にあっては、ゲート電極形成用開口部29A,29Bの底部及び側部)に設けられたゲート絶縁膜31A,31Bを備えた、シリコン(Si)から成る半導体基板10(基体)を得ることができる。
【0053】
[工程−120]
次いで、ゲート電極形成用開口部29A内において、底面領域、側面領域(底面領域及び側面領域を纏めて『シェル領域』と呼ぶ場合がある)、及び、シェル領域によって囲まれた中央領域(ゲート電極形成用開口部の残部であり、係る中央領域を、『コア領域』と呼ぶ場合がある)の内、少なくともシェル領域に第1の導電材料から構成された第1の導電材料層を形成し、以て、少なくともシェル部が第1の導電材料から構成されたゲート電極32Aを形成する。また、ゲート電極形成用開口部29B内において、シェル領域、及び、シェル領域によって囲まれたコア領域の内、少なくともシェル領域に第1の導電材料とは異なる第2の導電材料から構成された第2の導電材料層を形成し、以て、少なくともシェル部が第2の導電材料から構成されたゲート電極32Bを形成する。以下、具体的な工程について説明する。
【0054】
即ち、先ず、NMOS100Aの形成領域を覆うように第1の導電材料(例えば、HfSiX)から成る第1の導電材料層33Aを形成する。具体的には、全面に、例えばPVD法により第1の導電材料層33Aを形成する。尚、実施例1では、第1の導電材料層33Aがゲート電極形成用開口部29Aのシェル領域を覆い、且つ、ゲート電極形成用開口部29Aにおけるコア領域が残るように形成する。
【0055】
次いで、第1の導電材料層33A上に、PMOS100Bを形成すべき領域が開口したマスク(図示せず)を、周知の材料及び方法に基づき形成する。その後、周知のエッチング法により、PMOS100Bを形成すべき領域の第1の導電材料層33Aを除去する。次いで、係るマスクを除去した後、全面に、例えばPVD法により、第1の導電材料とは異なる第2の導電材料、例えば、ルテニウム(Ru)から成る第2の導電材料層33Bを形成する。実施例1では、第2の導電材料層33Bがゲート電極形成用開口部29Bのシェル領域を覆い、且つ、ゲート電極形成用開口部29Bにおけるコア領域が残るように形成する。その後、PMOS100Bを形成すべき領域を覆うマスク(図示せず)を形成し、周知のエッチング法により、NMOS100Aを形成すべき領域の第1の導電材料層33Aを残した状態でその上の第2の導電材料層33Bを除去する。次いで、係るマスクを除去する。以上の工程により、図3の(C)に示す構造を得ることができる。
【0056】
[工程−130]
次いで、全面に、例えばCVD法によりタングステン(W)から成る第3の導電材料層34を形成する。具体的には、第3の導電材料層34によって、ゲート電極形成用開口部29A,29Bにおけるコア部を埋め込む(図4の(A)参照)。尚、ゲート電極形成用開口部29A、29Bにおけるコア部に形成された第3の導電材料層34の部分を、参照番号34A,34Bで示した。その後、例えば周知のCMP法により、第1の絶縁層28Aが露出するように、全面の平滑化を行う(図4の(B)参照)。
【0057】
以上の[工程−120]〜[工程−130]により、ゲート電極形成用開口部29A,29Bに埋め込まれたゲート電極32A,32Bを得ることができる。
【0058】
実施例1にあっては、NMOS100Aのゲート電極32Aにおいて、シェル部によって囲まれたコア部は、第1の導電材料とは異なる導電材料から構成されている。また、PMOS100Bのゲート電極32Bにおいて、シェル部によって囲まれたコア部は、第2の導電材料とは異なる導電材料から構成されている。
【0059】
具体的には、上述したように、ゲート電極32Aは、仕事関数の制御のための第1の導電材料(HfSiX)から成る第1の導電材料層33A、及び、その上に積層されたタングステン(W)から成る第3の導電材料層34Aから構成されている。第1の導電材料層33Aは、ゲート電極32Aのシェル部を構成し、第3の導電材料層34Aは、ゲート電極32Aのコア部を構成する。また、ゲート電極32Bは、第1の導電材料とは異なる仕事関数の制御のための第2の導電材料(ルテニウム,Ru)から成る第2の導電材料層33B、及び、その上に積層されたタングステン(W)から成る第3の導電材料層34Bから構成されている。第2の導電材料層33Bは、ゲート電極32Bのシェル部を構成し、第3の導電材料層34Bは、ゲート電極32Bのコア部を構成する。
【0060】
[工程−140]
次いで、NMOS100A及びPMOS100Bの各ゲート電極32A,32Bの頂面上に、導電性を有する保護層を形成する。実施例1においては、例えばタングステン(W)を用いた周知の選択CVD法により、ゲート電極32A,32Bの頂面上に、タングステン(W)から成る保護層35A,35Bを形成する(図4の(C)参照)。尚、無電解めっき法により保護層35A,35Bを形成する形態であってもよい。
【0061】
[工程−150]
その後、例えばCVD法に基づき、全面をSiO2から成る第2の絶縁層28Bを形成することにより、第2の絶縁層28Bと第1の絶縁層28Aとから構成された層間絶縁層28を得ることができる(図5の(A)参照)。
【0062】
[工程−160]
次いで、第2の絶縁層28Bを貫通してNMOS100Aのゲート電極32Aの頂面に保護層35Aを介して接続されたゲート電極用コンタクトプラグ44A、第2の絶縁層28Bを貫通してPMOS100Bのゲート電極32Bの頂面に保護層35Bを介して接続されたゲート電極用コンタクトプラグ44B、第1の絶縁層28A及び第2の絶縁層28Bを貫通してNMOS100Aのソース/ドレイン領域24に接続されたソース/ドレイン領域用コンタクトプラグ45A、並びに、第1の絶縁層28A及び第2の絶縁層28Bを貫通してPMOS100Bのソース/ドレイン領域24に接続されたソース/ドレイン領域用コンタクトプラグ45Bを形成する。以下、具体的な工程について説明する。
【0063】
即ち、先ず、層間絶縁層28の上に、所定の位置に開口が設けられたレジスト層(図示せず)をマスクとして形成する。次いで、係るレジスト層を用いたドライエッチング法等の周知のエッチング技術により、層間絶縁層28にコンタクトプラグ形成用開口部41,42を形成する。コンタクトプラグ形成用開口部41は各ゲート電極32A,32Bに対応して形成され、コンタクトプラグ形成用開口部42は各ソース/ドレイン領域24に対応して形成される(図5の(B)参照)。図に示すように、コンタクトプラグ形成用開口部41の底部には、保護層35A,35Bが露出する。そのため、層間絶縁層28にコンタクトプラグ形成用開口部を設けるエッチングプロセスにおいては、ゲート電極32A,32Bを構成する導電材料のエッチング選択比が影響を与えることがない。
【0064】
[工程−170]
その後、例えばTiN層から成る所謂バリアメタル層(図示せず)を形成した後、タングステン(W)をブランケットCVD法に基づき堆積させ、コンタクトプラグ形成用開口部41,42を第4の導電材料層43で埋め込む(図6の(A)参照)。後述するように、コンタクトプラグ形成用開口部41内の第4の導電材料層43によってゲート電極用コンタクトプラグ44A,44Bが、コンタクトプラグ形成用開口部42内の第4の導電材料層43によってソース/ドレイン領域用コンタクトプラグ45A,45Bが形成される。
【0065】
次いで、例えば周知のCMP法により、層間絶縁層28(より具体的には、第2の絶縁層28B)が露出するように、全面の平滑化を行う(図6の(B)参照)。
【0066】
以上の[工程−160]〜[工程−170]により、ゲート電極用コンタクトプラグ44A,44B、ソース/ドレイン領域用コンタクトプラグ45A,45Bを得ることができる。
【0067】
[工程−180]
その後、必要に応じて層間絶縁層28の上に配線等(図示せず)を形成して、実施例1の半導体装置を得ることができる。
【0068】
実施例1の半導体装置にあっては、コンタクトプラグ形成用開口部41の底部には、保護層35A,35Bが露出する。そのため、ゲート電極32A,32Bのいずれもオーバーエッチングされることがない。また、ゲート電極32A,32Bは2層の導電材料層が積層して形成されている。即ち、ゲート電極32Aのシェル部は、第1の導電材料から成る第1の導電材料層33Aから構成されており、ゲート電極32Bのシェル部は、第1の導電材料とは異なる第2の導電材料から成る第2の導電材料層33Bから構成されている。従って、ゲート電極32A,32Bにおける仕事関数の値をチャネル形成領域27A,27Bに対して好適なものとすることができる。更には、ゲート電極32A,32Bのコア部は、抵抗率の低い導電材料から構成されているので、ゲート電極32A,32Bの電気抵抗をより低くすることができる。
【実施例2】
【0069】
実施例2は、実施例1の変形である。実施例2の半導体装置を構成するNMOS200AとPMOS200Bの射影像は、図1の(A)と同様である。図7は、実施例2の半導体装置の、図1の(A)における矢印Aで示される三点鎖線に沿った一部断面図と同等の一部断面図である。尚、NMOS200AとPMOS200Bの構成要素は基本的に実施例1と同様であるので、各構成要素には実施例1と同一の参照番号を付した。後述する他の実施例においても同様である。
【0070】
実施例2にあっては、NMOS200Aのゲート電極32Aが導電材料層33A,33B,34Aの積層構造から構成されている点が、実施例1と相違する。以下、図8の(A)〜(C)を参照して、実施例2の半導体装置の製造方法を説明する。
【0071】
[工程−200]
先ず、実施例1の[工程−100]〜[工程−110]と同様の工程に基づき、NMOS200A及びPMOS200Bのチャネル形成領域27A,27B及びソース/ドレイン領域24、第1の絶縁層28A、第1の絶縁層28Aに設けられたNMOS200A及びPMOS200Bのゲート電極形成用開口部29A,29B、並びに、少なくともゲート電極形成用開口部29A,29Bの底部に設けられたゲート絶縁膜31A,31Bを備えた、シリコン(Si)から成る半導体基板10(基体)を得る。
【0072】
[工程−210]
次いで、基本的には実施例1の[工程−120]〜[工程−130]と同様の工程に基づき、ゲート電極形成用開口部29A内に、ゲート電極32Aを形成する。また、ゲート電極形成用開口部29B内に、ゲート電極32Bを形成する。以下、具体的な工程について説明する。
【0073】
即ち、先ず、実施例1の[工程−120]で説明したと同様に、NMOS200Aの形成領域を覆うように(具体的には、全面に)、第1の導電材料(例えば、HfSiX)から成る第1の導電材料層33Aを形成する。
【0074】
次いで、実施例1の[工程−120]で説明したと同様に、第1の導電材料層33A上に、PMOS200Bを形成すべき領域が開口したマスク(図示せず)を、周知の材料及び方法に基づき形成する。その後、周知のエッチング法により、PMOS200Bを形成すべき領域の第1の導電材料層33Aを除去する。次いで、係るマスクを除去した後、全面に、例えばPVD法により、第1の導電材料とは異なる第2の導電材料、例えば、ルテニウム(Ru)から成る第2の導電材料層33Bを形成する。実施例1においては、次いで、NMOS100Aを形成すべき領域の第1の導電材料層33Aを残すようにして、その上の第2の導電材料層33Bを除去した。一方、実施例2においては、この工程を省略した。これにより図8の(A)に示す構造が得られる。
【0075】
[工程−220]
その後、実施例1の[工程−130]で説明したと同様に、全面に第3の導電材料層34を形成し(図8の(B)参照)、その後、例えば周知のCMP法により、第1の絶縁層28Aが露出するように、全面の平滑化を行う(図8の(C)参照)。
【0076】
以上の[工程−210]〜[工程−220]により、ゲート電極形成用開口部29A,29Bに埋め込まれたゲート電極32A,32Bを得ることができる(図8の(B)及び(C)参照)。
【0077】
[工程−230]
次いで、実施例1の[工程−140]〜[工程−180]と同様の工程を実行することにより、図7に示す実施例2の半導体装置を得ることができる。
【0078】
実施例2の半導体装置にあっては、ゲート電極32Aは3層の導電材料層が積層して形成されている。しかし、ゲート電極32Aのシェル部は、実施例1と同様に、仕事関数の制御のための第1の導電材料から成る第1の導電材料層33Aから構成されている。従って、ゲート電極32Aにおける仕事関数の値は実施例1と同様となる。
【実施例3】
【0079】
実施例3も、実施例1の変形である。実施例3の半導体装置を構成するNMOS300AとPMOS300Bの射影像は、図1の(A)と同様である。図9は、実施例3の半導体装置の、図1の(A)における矢印Aで示される三点鎖線に沿った一部断面図と同等の一部断面図である。
【0080】
実施例3にあっては、第3の導電材料層34の形成を省略している点が、実施例1と主に相違する。以下、図10の(A)及び(B)を参照して、実施例3の半導体装置の製造方法を説明する。
【0081】
[工程−300]
先ず、実施例1の[工程−100]−[工程−110]と同様の工程に基づき、NMOS300A及びPMOS300Bのチャネル形成領域27A,27B及びソース/ドレイン領域24、第1の絶縁層28A、第1の絶縁層28Aに設けられたNMOS100A及びPMOS100Bのゲート電極形成用開口部29A,29B、並びに、少なくともゲート電極形成用開口部29A,29Bの底部に設けられたゲート絶縁膜31A,31Bを備えた、シリコン(Si)から成る半導体基板10(基体)を得る。
【0082】
[工程−310]
次いで、基本的には実施例1の[工程−120]〜[工程−130]と同様の工程に基づき、ゲート電極形成用開口部29A内に、ゲート電極32Aを形成する。また、ゲート電極形成用開口部29B内に、ゲート電極32Bを形成する。以下、具体的な工程について説明する。
【0083】
即ち、実施例1の[工程−120]で説明したと同様に、先ず、NMOS300Aの形成領域を覆うように第1の導電材料(例えば、HfSiX)から成る第1の導電材料層33Aを形成する。実施例1では、ゲート電極形成用開口部29Aにおけるコア部が残るように第1の導電材料層33Aを形成した。一方、実施例3では、ゲート電極形成用開口部29Aの全体(即ち、シェル部及びコア部)を埋め込むように第1の導電材料層33Aを形成する点が、実施例1と相違する。後述する第2の導電材料層33Bについても同様である。
【0084】
次いで、実施例1の[工程−120]で説明したと同様に、第1の導電材料層33A上に、PMOS300Bを形成すべき領域が開口したマスク(図示せず)を形成する。その後、周知のエッチング法により、PMOS300Bを形成すべき領域の第1の導電材料層33Aを除去する。次いで、係るマスクを除去した後、全面に、例えばPVD法により、第2の導電材料層33Bを形成する。その後、PMOS300Bを形成すべき領域を覆うマスク(図示せず)を形成し、周知のエッチング法により、NMOS300Aを形成すべき領域の第1の導電材料層33Aを残した状態で、その上の第2の導電材料層33Bを除去する。次いで、係るマスクを除去する。以上の工程により、図10の(A)に示す構造を得ることができる。
【0085】
[工程−320]
その後、実施例1の[工程−130]で説明したと同様に、例えば周知のCMP法により、第1の絶縁層28Aが露出するように、全面の平滑化を行う(図10の(B)参照)。上述したように、実施例3においては、実施例1の[工程−130]で行っていた第3の導電材料層34の形成を省略して全面の平滑化を行う点が、実施例1と相違する。
【0086】
以上の工程により、ゲート電極形成用開口部29A,29Bに埋め込まれたゲート電極32A,32Bを得ることができる。
【0087】
[工程−330]
次いで、実施例1の[工程−140]〜[工程−180]と同様の工程を実行することにより、図9に示す実施例3の半導体装置を得ることができる。
【0088】
実施例3にあっては、NMOS300Aのゲート電極32Aにおいて、シェル部及びコア部は第1の導電材料層から構成されている。また、PMOS100Bのゲート電極32Bにおいて、シェル部及びコア部は第2の導電材料層から構成されている。
【0089】
実施例3の半導体装置にあっては、ゲート電極32Aは全体が第1の導電材料層33Aから構成され、ゲート電極32Bは全体が第2の導電材料層33Bから構成されている。実施例3は、実施例1及び実施例2と比較して、第3の導電材料層34の形成プロセスを省略することができる利点を有する。
【実施例4】
【0090】
実施例4は、本発明の第2の態様に係る半導体装置及びその製造方法に関する。実施例4の半導体装置を構成するNMOS400AとPMOS400Bの射影像は、図1の(A)と同様である。図11は、実施例4の半導体装置の、図1の(A)における矢印Aで示される三点鎖線に沿った一部断面図と同等の一部断面図である。
【0091】
実施例4の半導体装置は、実施例1と同様に、Nチャネル型絶縁ゲート電界効果トランジスタであるNMOS400A及びPチャネル型絶縁ゲート電界効果トランジスタであるPMOS400Bを含む半導体装置であり、絶縁層428Aを備えている。そして、この半導体装置にあっては、NMOS400A及びPMOS400Bの各ゲート電極432A,432Bは、絶縁層428Aに設けられたゲート電極形成用開口部29A,29Bに埋め込まれている。また、NMOS400Aのゲート電極432Aは、仕事関数の制御のための第1の導電材料(具体的にはHfSiX)から構成されており、PMOS400Bのゲート電極432Bは、第1の導電材料とは異なる仕事関数の制御のための第2の導電材料(具体的にはTiN)から構成されている。更には、NMOS400A及びPMOS400Bの各ゲート電極432A,432Bの頂面を覆うように、配線層450A,450Bが形成されている。尚、実施例4にあっては、配線層450A,450Bは、1層の導電材料層、具体的には、タングステン層から構成されている。ゲート電極432Aとチャネル形成領域27Aとの間には、ゲート絶縁膜31Aが形成されており、ゲート電極432Bとチャネル形成領域27Bとの間には、ゲート絶縁膜31Bが形成されている。ゲート絶縁膜31A,31Bは、例えば、HfO2から成る。
【0092】
以下、図12の(A)〜(C)を参照して、実施例4の半導体装置の製造方法を説明する。これらの図は、図1の(A)における矢印Aで示される三点鎖線に沿った一部断面図と同等の一部断面図若しくは一部端面図である。
【0093】
[工程−400]
先ず、NMOS400A及びPMOS400Bのチャネル形成領域27A,27B及びソース/ドレイン領域24、絶縁層428A、この絶縁層428Aに設けられたNMOS400A及びPMOS400Bのゲート電極形成用開口部29A,29B、並びに、少なくともゲート電極形成用開口部29A,29Bの底部に設けられたゲート絶縁膜31A,31Bを備えた、シリコン(Si)から成る半導体基板10(基体)を準備する。具体的には、実施例1の[工程−100]−[工程−110]と同様の工程を実行する。例えば、32nmノード・テクノロジー(Hp45nm)では、ゲート電極形成用開口部29A,29Bの幅を20〜30nm程度とすればよいが、このような値に限定するものではない。
【0094】
[工程−410]
次に、NMOS400Aのゲート電極形成用開口部29A内において、第1の導電材料(具体的には、HfSiX)から構成されたゲート電極432Aを形成し、PMOS400Bのゲート電極形成用開口部29B内において、第1の導電材料とは異なる第2の導電材料(具体的には、TiN)から構成されたゲート電極432Bを形成する。
【0095】
具体的には、先ず、NMOS400Aの形成領域を覆うように第1の導電材料(HfSiX)から成る第1の導電材料層433Aを、例えば、ALD法に基づき形成する。実施例4では、ゲート電極形成用開口部29A内を含む全面に第1の導電材料層433Aを形成する。次いで、実施例1の[工程−120]で説明したと同様に、第1の導電材料層433A上に、PMOS400Bを形成すべき領域が開口したマスク(図示せず)を形成する。その後、周知のエッチング法により、PMOS400Bを形成すべき領域の第1の導電材料層433Aを除去する。次いで、係るマスクを除去した後、全面に、例えば、ALD法に基づき第2の導電材料層433Bを形成する。その後、PMOS400Bを形成すべき領域を覆うマスク(図示せず)を形成し、周知のエッチング法により、NMOS400Aを形成すべき領域の第1の導電材料層433Aを残した状態で、その上の第2の導電材料層433Bを除去する。次いで、係るマスクを除去する。以上の工程により、図12の(A)に示す構造を得ることができる。
【0096】
[工程−420]
その後、実施例1の[工程−130]と同様の工程に基づき、例えば周知のCMP法により、絶縁層428Aが露出するように、全面の平滑化を行う(図12の(B)参照)。
【0097】
[工程−430]
次に、NMOS100A及びPMOS100Bのゲート電極432A,432Bの頂面を覆うように、配線層450A,450Bを形成する(図12の(C)参照)。具体的には、例えば、厚さ5〜20nmのTiN層から成る所謂バリアメタル層(図示せず)を全面に形成した後、厚さ30〜100nmのタングステン(W)層をCVD法に基づき全面に堆積させ、周知のリソグラフィ技術及びエッチング技術に基づきタングステン層及びバリアメタル層をパターニングすることで、配線層450A,450Bを得ることができる。尚、配線層450A,450Bの幅を、ゲート電極432A,432Bの幅よりも広くすることで、ゲート電極432A,432Bの頂面を覆うように配線層450A,450Bを形成することができる。尚、例えば32nmノード・テクノロジー(Hp45nm)では、ゲート電極形成用開口部29A,29Bの幅を20〜30nm程度としたとき、配線層450A,450Bの幅を30〜40nm程度とすることが望ましい。
【0098】
ここで、配線層450A,450Bは、あたかも、実施例1における保護層35A,35Bと同様の機能をも有する。
【0099】
[工程−440]
その後、実施例1の[工程−150]と同様の工程に基づき、例えばCVD法に基づき、全面をSiO2から成る第2の絶縁層428Bを形成することにより、第2の絶縁層428Bと絶縁層(第1の絶縁層)428Aとから構成された層間絶縁層428を得ることができる。次いで、実施例1の[工程−160]と同様の工程に基づき、第2の絶縁層428Bを貫通して配線層450Aに接続されたゲート電極用コンタクトプラグ444B、第2の絶縁層428Bを貫通して配線層450Bに接続されたゲート電極用コンタクトプラグ444B、第1の絶縁層428A及び第2の絶縁層428Bを貫通してNMOS400Aのソース/ドレイン領域24に接続されたソース/ドレイン領域用コンタクトプラグ445A、並びに、第1の絶縁層428A及び第2の絶縁層428Bを貫通してPMOS400Bのソース/ドレイン領域24に接続されたソース/ドレイン領域用コンタクトプラグ445Bを形成する。具体的には、実施例1の[工程−160]〜[工程−170]と同様の工程を実行すればよい。その後、必要に応じて層間絶縁層428の上に配線等(図示せず)を形成して、図11に示した実施例4の半導体装置を得ることができる。
【0100】
尚、[工程−430]と同様の工程において、代替的に、所謂ダマシン・プロセスに基づき配線層を形成してもよい。具体的には、全面にSiO2から成る上層絶縁層461を形成した後、NMOS400A及びPMOS400Bの各ゲート電極432A,432Bの頂面の上方の上層絶縁層461の部分を選択的に除去することで(具体的には、フォトリソグラフィ工程及びエッチング工程を経ることで)、配線層用溝部462A,462Bを上層絶縁層461に設ける(図13の(A)参照)。尚、配線層用溝部462A,462Bの幅を、ゲート電極432A,432Bの頂面の幅よりも広くすることで、ゲート電極432A,432Bの頂面を覆うように配線層を形成することができる。その後、配線層用溝部462A,462BをCuから成る導電材料層463で埋め込み(図13の(B)参照)、次いで、上層絶縁層461上の導電材料層463を、例えばCMP法やエッチバック法に基づき除去することで、配線層450A,450Bを形成してもよい。(図13の(C)参照)。
【実施例5】
【0101】
実施例5は、実施例4の変形である。実施例4にあっては、配線層450A,450Bを、タングステン層から構成した。一方、実施例5にあっては、配線層は、下層導電材料層及び上層導電材料層の積層構造を有し、下層導電材料層はシリコン層(具体的には、アモルファスシリコン層)から成り、上層導電材料層はシリサイド層(具体的には、コバルトシリサイド層)から成る。この点を除き、実施例5の半導体装置は、実施例4の半導体装置と同様の構成、構造を有するので、実施例5の半導体装置の詳細な説明は省略する。
【0102】
実施例5にあっては、実施例4の[工程−430]と同様の工程において、シリコン層を形成した後、このシリコン層をパターニングし、次いで、全面に金属層を形成した後、熱処理を施すことで、金属層を構成する金属とシリコン層を構成するシリコンとを反応させて金属シリコン層から成る配線層を形成し、その後、絶縁層上の金属層を除去する。具体的には、厚さ50〜150nmのアモルファスシリコン層を、全面に、減圧CVD法に基づき堆積させる。尚、アモルファスシリコン層の代わりに、多結晶シリコン層とすることもできる。次いで、リソグラフィ技術及びエッチング技術に基づき、アモルファスシリコン層を配線層の形状にパターニングする。尚、パターニングされたアモルファスシリコン層の幅を、ゲート電極432A,432Bの幅よりも広くすることで、ゲート電極432A,432Bの頂面を覆うように配線層を形成することができる。
【0103】
その後、例えば、金属層を構成する厚さ6〜10nmのニッケル(Ni)をスパッタリング法に基づき、全面に堆積させる。次いで、350〜500゜C、30秒の条件のRTA処理を行い、パターニングされたアモルファスシリコン層上のニッケル層(金属層に相当する)のみをシリサイド化してNiSiXを得た後、H2SO4/H2O2によって層間絶縁層上の未反応のニッケル層を除去する。尚、Niの代わりに、CoやNiPtを堆積させることにより、シリサイド層を形成することも可能である。いずれの場合にも、RTA処理における温度は適宜設定することができる。
【0104】
以上、本発明を好ましい実施例に基づき説明したが、本発明は、これらの実施例に限定されるものではない。実施例において説明した半導体装置の構造、構成は例示であり、適宜、変更することができるし、実施例において説明した半導体装置の製造工程等も例示であり、適宜、変更することができる。
【0105】
実施例においては、ダミーゲート電極22A,22Bと、ダミーゲート絶縁膜21A,21Bとを除去することにより、ゲート電極形成用開口部29A,29Bを形成したが、代替的に、ダミーゲート電極22A,22Bのみを除去して、ゲート電極形成用開口部29A,29Bを形成する形態としてもよい。この形態では、ダミーゲート絶縁膜21A,21Bを、そのままゲート絶縁膜として用いることができるので、ゲート絶縁膜31A,31Bの形成が基本的には不要となる。但し、ゲート絶縁膜31A,31Bを更に積層する形態であってもよい。また、ゲートサイドウォール25を、ゲート電極に近い側から、SiNから成るゲートサイドウォール、SiO2から成るゲートサイドウォールの2層構造としてもよい。
【0106】
実施例1〜実施例3においては、Nチャネル型絶縁ゲート電界効果トランジスタとPチャネル型絶縁ゲート電界効果トランジスタとが並置された構成、構造を説明したが、半導体装置を構成する絶縁ゲート電界効果トランジスタは係る構成、構造に限定されず、例えば、Nチャネル型絶縁ゲート電界効果トランジスタのゲート電極とPチャネル型絶縁ゲート電界効果トランジスタのゲート電極とを共通とした構成、構造とすることもできる。即ち、所謂デュアルゲート構造を有するCMOS半導体装置としてもよい。尚、係る半導体装置を構成するNMOS100AとPMOS100Bの射影像を図14に模式的に示すが、破線は各種のコンタクトプラグを、一点鎖線はゲート電極を、二点鎖線はソース/ドレイン領域及びチャネル形成領域を示す。
【0107】
また、実施例4〜実施例5においても、Nチャネル型絶縁ゲート電界効果トランジスタとPチャネル型絶縁ゲート電界効果トランジスタとが並置された構成、構造を説明したが、半導体装置を構成する絶縁ゲート電界効果トランジスタは係る構成、構造に限定されず、例えば、Nチャネル型絶縁ゲート電界効果トランジスタのゲート電極とPチャネル型絶縁ゲート電界効果トランジスタのゲート電極とを共通とした構成、構造とすることもできる。即ち、所謂デュアルゲート構造を有するCMOS半導体装置としてもよい。尚、係る半導体装置を構成するNMOS400AとPMOS400Bの射影像を図15に模式的に示すが、破線は各種のコンタクトプラグを、一点鎖線はゲート電極を、二点鎖線はソース/ドレイン領域及びチャネル形成領域を示す。この場合、NMOS400Aのゲート電極432Aの頂面を覆うように形成された配線層450Aと、PMOS400Bのゲート電極432Bの頂面を覆うように形成された配線層450Bとは、共通である。即ち、NMOS400Aのゲート電極432Aの頂面を覆うように形成された配線層450Aの延在部が、PMOS400Bのゲート電極432Bの頂面を覆うように形成された配線層450Bに相当する。また、図16の(A)に、配線層450A,450B(実線で示す)、及び、ゲート電極432A,432B(点線で示す)の模式的な配置図を示すが、NMOS400Aのゲート電極432Aの延長に、PMOS400Bのゲート電極432Bが存在していてもよい。あるいは又、図16の(B)に、配線層450A,450B(実線で示す)、及び、ゲート電極432A,432B(点線で示す)の模式的な配置図を示すように、NMOS400Aのゲート電極432Aと、PMOS400Bのゲート電極432Bとの間には絶縁層428Aが存在する構成(即ち、NMOS400Aのゲート電極432AとPMOS400Bのゲート電極432Bとが分離されている構造)とすることもできる。
【0108】
実施例1〜実施例5にあっては、第1の絶縁層28Aあるいは絶縁層428Aを、SiO2から成る単層構成としたが、代替的に、SiNから成るストレスライナー層と、SiO2から成る絶縁膜の2層構成とすることもできる。
【0109】
図17の(A)は、実施例1における[工程−130]の前段(図4の(A)参照)に相当する図である。実施例1においては、[工程−130]の後段において、周知のCMP法により、第1の絶縁層28Aが露出するように、全面の平滑化を行った。これに対して、図17の(B)は、第1の絶縁層28A上の導電材料層をパターニングして、第1の絶縁層28A上にゲート電極32A,32Bを覆う配線部を形成した実施例1の変形例である。この変形例においても、ゲート電極32A,32Bの上部には同一の材料から成る導電材料層(具体的には、第3の導電材料層34)が形成されている。従って、ゲート電極を構成する材料のエッチングに対する選択比の相違等は問題とならず、エッチングプロセスを、層間絶縁層と第3の導電材料層34との関係に基づいて最適化することができる。
【0110】
本発明では、ゲート電極の構成材料を変えることによりゲート電極における仕事関数の値を好適なものとした。これに対して、ゲート絶縁膜の構成材料を変えることにより、仕事関数の値を調整する方法も提案されている(例えば、特開2006−24594号公報)。この場合には、Nチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタのゲート電極を同一の種類の導電材料から構成することができる。しかし、ゲート電極を構成する導電材料の種類によっては、例えば、コンタクトプラグの形成過程において、エッチング耐性が不充分である等の問題が発生する場合がある。このような場合には、ゲート電極の頂面に保護層を形成すればよい。
【図面の簡単な説明】
【0111】
【図1】図1の(A)は、実施例1の半導体装置を構成するNチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタの射影像を模式的に示す図であり、図1の(B)は、図1の(A)において矢印Aで示される三点鎖線に沿った一部断面図である。
【図2】図2の(A)〜(C)は、実施例1の半導体装置の製造方法を説明するための、半導体基板等の模式的な一部端面図である。
【図3】図3の(A)〜(C)は、図2の(C)に引き続き、実施例1の半導体装置の製造方法を説明するための、半導体基板等の模式的な一部端面図である。
【図4】図4の(A)〜(C)は、図3の(C)に引き続き、実施例1の半導体装置の製造方法を説明するための、半導体基板等の模式的な一部端面図である。
【図5】図5の(A)及び(B)は、図4の(C)に引き続き、実施例1の半導体装置の製造方法を説明するための、半導体基板等の模式的な一部端面図である。
【図6】図6の(A)及び(B)は、図5の(B)に引き続き、実施例1の半導体装置の製造方法を説明するための、半導体基板等の模式的な一部端面図である。
【図7】図7は、実施例2の半導体装置の、図1の(A)における矢印Aで示される三点鎖線に沿った一部断面図と同等の一部断面図である。
【図8】図8の(A)〜(C)は、実施例2の半導体装置の製造方法を説明するための、半導体基板等の模式的な一部端面図である。
【図9】図9は、実施例3の半導体装置の、図1の(A)における矢印Aで示される三点鎖線に沿った一部断面図と同等の一部断面図である。
【図10】図10の(A)及び(B)は、実施例3の半導体装置の製造方法を説明するための、半導体基板等の模式的な一部端面図である。
【図11】図11は、実施例4の半導体装置の、図1の(A)における矢印Aで示される三点鎖線に沿った一部断面図と同等の一部断面図である。
【図12】図12の(A)〜(C)は、実施例4の半導体装置の製造方法を説明するための、半導体基板等の模式的な一部端面図である。
【図13】図13の(A)〜(C)は、実施例4の半導体装置の製造方法の変形例を説明するための、半導体基板等の模式的な一部端面図である。
【図14】図14は、実施例1の半導体装置の変形例を構成するNチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタの射影像を模式的に示す図である。
【図15】図15は、実施例4の半導体装置の変形例を構成するNチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタの射影像を模式的に示す図である。
【図16】図16の(A)及び(B)は、実施例4の半導体装置の変形例を構成するNチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタにおける配線層及びゲート電極の配置関係を模式的に示す図である。
【図17】図17の(A)は、実施例1における[工程−130]の前段に相当する図であり、図17の(B)は、第1の絶縁層上の導電材料層をパターニングして、第1の絶縁層上にゲート電極を覆う配線部を形成した例である。
【図18】図18の(A)は、従来のダマシン・プロセスにより形成された従来のゲート電極の模式的な一部断面図であり、図18の(B)は、ゲート長(GL)とゲート電極のシート抵抗値との関係を計算した結果を示すグラフである。
【符号の説明】
【0112】
10・・・半導体基板、11・・・素子分離領域、21・・・絶縁膜、21A,21B・・・ダミーゲート絶縁膜、22・・・多結晶シリコン層、22A,22B・・・ダミーゲート電極、23A,23B・・・マスク層、24・・・ソース/ドレイン領域、25・・・ゲートサイドウォール、26・・・低抵抗層、27A,27B・・・チャネル形成領域、28,428・・・層間絶縁層、28A・・・第1の絶縁層、428・・・絶縁層(第1の絶縁層)、28B,428B・・・第2の絶縁層、29A,29B・・・ゲート電極形成用開口部、31・・・絶縁膜、31A,31B・・・ゲート絶縁膜、32A,32B,432A,432B・・・ゲート電極、33A,433A・・・第1の導電材料層、33B,433B・・・第2の導電材料層、34,34A,34B・・・第3の導電材料層、35A,35B・・・保護層、41、42・・・コンタクトプラグ形成用開口部、43・・・第4の導電材料層、44A,44B,444A,444B・・・ゲート電極用コンタクトプラグ、45A,45B,445A,445B・・・ソース/ドレイン領域用コンタクトプラグ、450A,450B・・・配線層、461・・・上層絶縁層、462A,462B・・・配線層用溝部、463・・・導電材料層、100A,200A,300A・・・NMOS、100B,200B,300B,400A,400B・・・PMOS
【特許請求の範囲】
【請求項1】
Nチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタを含む半導体装置であって、
(a)第1の絶縁層、及び、第1の絶縁層上に形成された第2の絶縁層、並びに、
(b)第2の絶縁層を貫通し、Nチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタの各ゲート電極に接続されたゲート電極用コンタクトプラグ、並びに、第1の絶縁層と第2の絶縁層とを貫通し、各ソース/ドレイン領域に接続されたソース/ドレイン領域用コンタクトプラグ、
を更に備えており、
(1)Nチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタの各ゲート電極は、第1の絶縁層に設けられたゲート電極形成用開口部に埋め込まれており、
(2)Nチャネル型絶縁ゲート電界効果トランジスタのゲート電極における底面部、側面部、及び、底面部と側面部とによって囲まれた中央部の内、少なくとも底面部及び側面部は、第1の導電材料から構成されており、
(3)Pチャネル型絶縁ゲート電界効果トランジスタのゲート電極における底面部、側面部、及び、底面部と側面部とによって囲まれた中央部の内、少なくとも底面部及び側面部は、第1の導電材料とは異なる第2の導電材料から構成されており、
(4)Nチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタの各ゲート電極の頂面上には、導電性を有する保護層が形成されており、
(5)Nチャネル型絶縁ゲート電界効果トランジスタのゲート電極用コンタクトプラグは、保護層を介して、Nチャネル型絶縁ゲート電界効果トランジスタのゲート電極の頂面に接続されており、Pチャネル型絶縁ゲート電界効果トランジスタのゲート電極用コンタクトプラグは、保護層を介して、Pチャネル型絶縁ゲート電界効果トランジスタのゲート電極の頂面に接続されていることを特徴とする半導体装置。
【請求項2】
Nチャネル型絶縁ゲート電界効果トランジスタのゲート電極における中央部は、第1の導電材料から構成されていることを特徴とする請求項1に記載の半導体装置。
【請求項3】
Nチャネル型絶縁ゲート電界効果トランジスタのゲート電極における中央部は、第1の導電材料とは異なる導電材料から構成されていることを特徴とする請求項1に記載の半導体装置。
【請求項4】
Pチャネル型絶縁ゲート電界効果トランジスタのゲート電極における中央部は、第2の導電材料から構成されていることを特徴とする請求項1に記載の半導体装置。
【請求項5】
Pチャネル型絶縁ゲート電界効果トランジスタのゲート電極における中央部は、第2の導電材料とは異なる導電材料から構成されていることを特徴とする請求項1に記載の半導体装置。
【請求項6】
Nチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタを含む半導体装置の製造方法であって、
(A)Nチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタのチャネル形成領域及びソース/ドレイン領域、第1の絶縁層、該第1の絶縁層に設けられたNチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタのゲート電極形成用開口部、並びに、少なくともゲート電極形成用開口部の底部に設けられたゲート絶縁膜を備えた基体を準備し、
(B)Nチャネル型絶縁ゲート電界効果トランジスタのゲート電極形成用開口部内において、底面領域、側面領域、及び、底面領域と側面領域とによって囲まれた中央領域の内、少なくとも底面領域及び側面領域に第1の導電材料から構成された第1の導電材料層を形成し、以て、少なくとも底面部及び側面部が第1の導電材料から構成されたゲート電極を形成し、
Pチャネル型絶縁ゲート電界効果トランジスタのゲート電極形成用開口部内において、底面領域、側面領域、及び、底面領域と側面領域とによって囲まれた中央領域の内、少なくとも底面領域及び側面領域に第1の導電材料とは異なる第2の導電材料から構成された第2の導電材料層を形成し、以て、少なくとも底面部及び側面部が第2の導電材料から構成されたゲート電極を形成し、
(C)Nチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタの各ゲート電極の頂面上に、導電性を有する保護層を形成した後、
(D)全面を覆う第2の絶縁層を形成し、次いで、
(E)第2の絶縁層を貫通してNチャネル型絶縁ゲート電界効果トランジスタのゲート電極の頂面に保護層を介して接続されたゲート電極用コンタクトプラグ、第2の絶縁層を貫通してPチャネル型絶縁ゲート電界効果トランジスタのゲート電極の頂面に保護層を介して接続されたゲート電極用コンタクトプラグ、第1の絶縁層及び第2の絶縁層を貫通してNチャネル型絶縁ゲート電界効果トランジスタのソース/ドレイン領域に接続されたソース/ドレイン領域用コンタクトプラグ、並びに、第1の絶縁層及び第2の絶縁層を貫通してPチャネル型絶縁ゲート電界効果トランジスタのソース/ドレイン領域に接続されたソース/ドレイン領域用コンタクトプラグを形成する、
ことを特徴とする半導体装置の製造方法。
【請求項7】
保護層を選択CVD法により形成することを特徴とする請求項6に記載の半導体装置の製造方法。
【請求項8】
Nチャネル型絶縁ゲート電界効果トランジスタのゲート電極において、底面部と側面部とによって囲まれた中央部は、第1の導電材料から構成されていることを特徴とする請求項6に記載の半導体装置の製造方法。
【請求項9】
Nチャネル型絶縁ゲート電界効果トランジスタのゲート電極において、底面部と側面部とによって囲まれた中央部は、第1の導電材料とは異なる導電材料から構成されていることを特徴とする請求項6に記載の半導体装置の製造方法。
【請求項10】
Pチャネル型絶縁ゲート電界効果トランジスタのゲート電極において、底面部と側面部とによって囲まれた中央部は、第2の導電材料から構成されていることを特徴とする請求項6に記載の半導体装置の製造方法。
【請求項11】
Pチャネル型絶縁ゲート電界効果トランジスタのゲート電極において、底面部と側面部とによって囲まれた中央部は、第2の導電材料とは異なる導電材料から構成されていることを特徴とする請求項6に記載の半導体装置の製造方法。
【請求項12】
Nチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタを含み、絶縁層を備えた半導体装置であって、
(1)Nチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタの各ゲート電極は、絶縁層に設けられたゲート電極形成用開口部に埋め込まれており、
(2)Nチャネル型絶縁ゲート電界効果トランジスタのゲート電極は、第1の導電材料から構成されており、
(3)Pチャネル型絶縁ゲート電界効果トランジスタのゲート電極は、第1の導電材料とは異なる第2の導電材料から構成されており、
(4)Nチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタの各ゲート電極の頂面を覆うように、配線層が形成されていることを特徴とする半導体装置。
【請求項13】
Nチャネル型絶縁ゲート電界効果トランジスタのゲート電極の頂面を覆うように形成された配線層と、Pチャネル型絶縁ゲート電界効果トランジスタのゲート電極の頂面を覆うように形成された配線層とは、共通であることを特徴とする請求項12に記載の半導体装置。
【請求項14】
Nチャネル型絶縁ゲート電界効果トランジスタのゲート電極と、Pチャネル型絶縁ゲート電界効果トランジスタのゲート電極との間には、絶縁層が存在することを特徴とする請求項12に記載の半導体装置。
【請求項15】
配線層は、1層の導電材料層から構成されていることを特徴とする請求項12に記載の半導体装置。
【請求項16】
配線層は、下層導電材料層及び上層導電材料層の積層構造を有し、
下層導電材料層はシリコン層から成り、上層導電材料層はシリサイド層から成ることを特徴とする請求項12に記載の半導体装置。
【請求項17】
Nチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタを含む半導体装置の製造方法であって、
(A)Nチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタのチャネル形成領域及びソース/ドレイン領域、絶縁層、該絶縁層に設けられたNチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタのゲート電極形成用開口部、並びに、少なくともゲート電極形成用開口部の底部に設けられたゲート絶縁膜を備えた基体を準備し、
(B)Nチャネル型絶縁ゲート電界効果トランジスタのゲート電極形成用開口部内において、第1の導電材料から構成されたゲート電極を形成し、
Pチャネル型絶縁ゲート電界効果トランジスタのゲート電極形成用開口部内において、第1の導電材料とは異なる第2の導電材料から構成されたゲート電極を形成し、次いで、
(C)Nチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタの各ゲート電極の頂面を覆うように、配線層を形成する、
ことを特徴とする半導体装置の製造方法。
【請求項18】
前記工程(C)は、全面に上層絶縁層を形成した後、Nチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタの各ゲート電極の頂面の上方の上層絶縁層の部分を選択的に除去することで、配線層用溝部を上層絶縁層に設けた後、配線層用溝部を導電材料層で埋め込み、次いで、上層絶縁層上の導電材料層を除去する工程から成ることを特徴とする請求項17に記載の半導体装置の製造方法。
【請求項19】
前記工程(C)は、シリコン層を形成した後、該シリコン層をパターニングし、次いで、全面に金属層を形成した後、熱処理を施すことで、金属層を構成する金属とシリコン層を構成するシリコンとを反応させて金属シリコン層から成る配線層を形成し、その後、絶縁層上の金属層を除去する工程から成ることを特徴とする請求項17に記載の半導体装置の製造方法。
【請求項1】
Nチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタを含む半導体装置であって、
(a)第1の絶縁層、及び、第1の絶縁層上に形成された第2の絶縁層、並びに、
(b)第2の絶縁層を貫通し、Nチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタの各ゲート電極に接続されたゲート電極用コンタクトプラグ、並びに、第1の絶縁層と第2の絶縁層とを貫通し、各ソース/ドレイン領域に接続されたソース/ドレイン領域用コンタクトプラグ、
を更に備えており、
(1)Nチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタの各ゲート電極は、第1の絶縁層に設けられたゲート電極形成用開口部に埋め込まれており、
(2)Nチャネル型絶縁ゲート電界効果トランジスタのゲート電極における底面部、側面部、及び、底面部と側面部とによって囲まれた中央部の内、少なくとも底面部及び側面部は、第1の導電材料から構成されており、
(3)Pチャネル型絶縁ゲート電界効果トランジスタのゲート電極における底面部、側面部、及び、底面部と側面部とによって囲まれた中央部の内、少なくとも底面部及び側面部は、第1の導電材料とは異なる第2の導電材料から構成されており、
(4)Nチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタの各ゲート電極の頂面上には、導電性を有する保護層が形成されており、
(5)Nチャネル型絶縁ゲート電界効果トランジスタのゲート電極用コンタクトプラグは、保護層を介して、Nチャネル型絶縁ゲート電界効果トランジスタのゲート電極の頂面に接続されており、Pチャネル型絶縁ゲート電界効果トランジスタのゲート電極用コンタクトプラグは、保護層を介して、Pチャネル型絶縁ゲート電界効果トランジスタのゲート電極の頂面に接続されていることを特徴とする半導体装置。
【請求項2】
Nチャネル型絶縁ゲート電界効果トランジスタのゲート電極における中央部は、第1の導電材料から構成されていることを特徴とする請求項1に記載の半導体装置。
【請求項3】
Nチャネル型絶縁ゲート電界効果トランジスタのゲート電極における中央部は、第1の導電材料とは異なる導電材料から構成されていることを特徴とする請求項1に記載の半導体装置。
【請求項4】
Pチャネル型絶縁ゲート電界効果トランジスタのゲート電極における中央部は、第2の導電材料から構成されていることを特徴とする請求項1に記載の半導体装置。
【請求項5】
Pチャネル型絶縁ゲート電界効果トランジスタのゲート電極における中央部は、第2の導電材料とは異なる導電材料から構成されていることを特徴とする請求項1に記載の半導体装置。
【請求項6】
Nチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタを含む半導体装置の製造方法であって、
(A)Nチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタのチャネル形成領域及びソース/ドレイン領域、第1の絶縁層、該第1の絶縁層に設けられたNチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタのゲート電極形成用開口部、並びに、少なくともゲート電極形成用開口部の底部に設けられたゲート絶縁膜を備えた基体を準備し、
(B)Nチャネル型絶縁ゲート電界効果トランジスタのゲート電極形成用開口部内において、底面領域、側面領域、及び、底面領域と側面領域とによって囲まれた中央領域の内、少なくとも底面領域及び側面領域に第1の導電材料から構成された第1の導電材料層を形成し、以て、少なくとも底面部及び側面部が第1の導電材料から構成されたゲート電極を形成し、
Pチャネル型絶縁ゲート電界効果トランジスタのゲート電極形成用開口部内において、底面領域、側面領域、及び、底面領域と側面領域とによって囲まれた中央領域の内、少なくとも底面領域及び側面領域に第1の導電材料とは異なる第2の導電材料から構成された第2の導電材料層を形成し、以て、少なくとも底面部及び側面部が第2の導電材料から構成されたゲート電極を形成し、
(C)Nチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタの各ゲート電極の頂面上に、導電性を有する保護層を形成した後、
(D)全面を覆う第2の絶縁層を形成し、次いで、
(E)第2の絶縁層を貫通してNチャネル型絶縁ゲート電界効果トランジスタのゲート電極の頂面に保護層を介して接続されたゲート電極用コンタクトプラグ、第2の絶縁層を貫通してPチャネル型絶縁ゲート電界効果トランジスタのゲート電極の頂面に保護層を介して接続されたゲート電極用コンタクトプラグ、第1の絶縁層及び第2の絶縁層を貫通してNチャネル型絶縁ゲート電界効果トランジスタのソース/ドレイン領域に接続されたソース/ドレイン領域用コンタクトプラグ、並びに、第1の絶縁層及び第2の絶縁層を貫通してPチャネル型絶縁ゲート電界効果トランジスタのソース/ドレイン領域に接続されたソース/ドレイン領域用コンタクトプラグを形成する、
ことを特徴とする半導体装置の製造方法。
【請求項7】
保護層を選択CVD法により形成することを特徴とする請求項6に記載の半導体装置の製造方法。
【請求項8】
Nチャネル型絶縁ゲート電界効果トランジスタのゲート電極において、底面部と側面部とによって囲まれた中央部は、第1の導電材料から構成されていることを特徴とする請求項6に記載の半導体装置の製造方法。
【請求項9】
Nチャネル型絶縁ゲート電界効果トランジスタのゲート電極において、底面部と側面部とによって囲まれた中央部は、第1の導電材料とは異なる導電材料から構成されていることを特徴とする請求項6に記載の半導体装置の製造方法。
【請求項10】
Pチャネル型絶縁ゲート電界効果トランジスタのゲート電極において、底面部と側面部とによって囲まれた中央部は、第2の導電材料から構成されていることを特徴とする請求項6に記載の半導体装置の製造方法。
【請求項11】
Pチャネル型絶縁ゲート電界効果トランジスタのゲート電極において、底面部と側面部とによって囲まれた中央部は、第2の導電材料とは異なる導電材料から構成されていることを特徴とする請求項6に記載の半導体装置の製造方法。
【請求項12】
Nチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタを含み、絶縁層を備えた半導体装置であって、
(1)Nチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタの各ゲート電極は、絶縁層に設けられたゲート電極形成用開口部に埋め込まれており、
(2)Nチャネル型絶縁ゲート電界効果トランジスタのゲート電極は、第1の導電材料から構成されており、
(3)Pチャネル型絶縁ゲート電界効果トランジスタのゲート電極は、第1の導電材料とは異なる第2の導電材料から構成されており、
(4)Nチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタの各ゲート電極の頂面を覆うように、配線層が形成されていることを特徴とする半導体装置。
【請求項13】
Nチャネル型絶縁ゲート電界効果トランジスタのゲート電極の頂面を覆うように形成された配線層と、Pチャネル型絶縁ゲート電界効果トランジスタのゲート電極の頂面を覆うように形成された配線層とは、共通であることを特徴とする請求項12に記載の半導体装置。
【請求項14】
Nチャネル型絶縁ゲート電界効果トランジスタのゲート電極と、Pチャネル型絶縁ゲート電界効果トランジスタのゲート電極との間には、絶縁層が存在することを特徴とする請求項12に記載の半導体装置。
【請求項15】
配線層は、1層の導電材料層から構成されていることを特徴とする請求項12に記載の半導体装置。
【請求項16】
配線層は、下層導電材料層及び上層導電材料層の積層構造を有し、
下層導電材料層はシリコン層から成り、上層導電材料層はシリサイド層から成ることを特徴とする請求項12に記載の半導体装置。
【請求項17】
Nチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタを含む半導体装置の製造方法であって、
(A)Nチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタのチャネル形成領域及びソース/ドレイン領域、絶縁層、該絶縁層に設けられたNチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタのゲート電極形成用開口部、並びに、少なくともゲート電極形成用開口部の底部に設けられたゲート絶縁膜を備えた基体を準備し、
(B)Nチャネル型絶縁ゲート電界効果トランジスタのゲート電極形成用開口部内において、第1の導電材料から構成されたゲート電極を形成し、
Pチャネル型絶縁ゲート電界効果トランジスタのゲート電極形成用開口部内において、第1の導電材料とは異なる第2の導電材料から構成されたゲート電極を形成し、次いで、
(C)Nチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタの各ゲート電極の頂面を覆うように、配線層を形成する、
ことを特徴とする半導体装置の製造方法。
【請求項18】
前記工程(C)は、全面に上層絶縁層を形成した後、Nチャネル型絶縁ゲート電界効果トランジスタ及びPチャネル型絶縁ゲート電界効果トランジスタの各ゲート電極の頂面の上方の上層絶縁層の部分を選択的に除去することで、配線層用溝部を上層絶縁層に設けた後、配線層用溝部を導電材料層で埋め込み、次いで、上層絶縁層上の導電材料層を除去する工程から成ることを特徴とする請求項17に記載の半導体装置の製造方法。
【請求項19】
前記工程(C)は、シリコン層を形成した後、該シリコン層をパターニングし、次いで、全面に金属層を形成した後、熱処理を施すことで、金属層を構成する金属とシリコン層を構成するシリコンとを反応させて金属シリコン層から成る配線層を形成し、その後、絶縁層上の金属層を除去する工程から成ることを特徴とする請求項17に記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【公開番号】特開2008−124427(P2008−124427A)
【公開日】平成20年5月29日(2008.5.29)
【国際特許分類】
【出願番号】特願2007−161030(P2007−161030)
【出願日】平成19年6月19日(2007.6.19)
【出願人】(000002185)ソニー株式会社 (34,172)
【Fターム(参考)】
【公開日】平成20年5月29日(2008.5.29)
【国際特許分類】
【出願日】平成19年6月19日(2007.6.19)
【出願人】(000002185)ソニー株式会社 (34,172)
【Fターム(参考)】
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