【課題】低比抵抗を有し、且つ上記ゲッタリング工程に十分耐えうる電極構造の必要に応じ、新規な電極構造を有する液晶表示装置を提供する。
【解決手段】絶縁表面を有する基板上に、多層構造を有するゲート電極と、前記基板、前記ゲート電極の上面および側面を覆う保護膜と、前記保護膜を覆って形成されたゲート絶縁膜と、前記ゲート絶縁膜上に接して、ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域の間に形成されたチャネル形成領域と、を有する半導体素子からなる半導体回路を備える。保護膜は、高温処理を施した場合、基板からの不純物の拡散を抑えることができ、基板の不純物濃度に左右されることなく、良好なＴＦＴ特性を得ることができる。 （もっと読む）

【課題】ｎチャネル及びｐチャネルのゲート構造が異なり且つメタルゲート電極を有する半導体装置において、ゲート電極パターン形成時のドライエッチングでゲート絶縁膜の突き抜けが発生しないようにする。
【解決手段】ゲート絶縁膜１０５と接する第２ゲート電極材料膜（ＴｉＮ膜）１１１がゲート電極１５１の一部として形成されないｎチャネル領域１０３上に、第２ゲート電極材料膜（ＴｉＮ膜）１１１のエッチング時にオーバーエッチング吸収層として機能する第１ゲート電極材料膜（ポリシリコン膜）１０７を予め形成しておく。 （もっと読む）

【課題】ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴとの間で異なる所望のしきい値を得ることが可能な半導体装置の製造方法を提供する。
【解決手段】第１のゲート電極層上および第２のゲート電極層上に、第１の金属含有層９を形成し、この第１の金属含有層上方に感光性有機膜を含む膜１０を形成し、第１のゲート電極層上方に位置する感光性有機膜を含む膜を選択的に除去することにより、第１の金属含有層のうち第１のゲート電極層上方に位置する部分を露出させ、感光性有機膜を含む膜上および第１の金属含有層上に第２の金属含有層１９を形成し、加熱処理により、第１の金属含有層および第２の金属含有層に含有された金属と第２のゲート電極層とを反応させて、第２のゲート電極層を合金化するとともに、加熱処理により、第１の金属含有層に含有された金属と第２のゲート電極層とを反応させて、第２のゲート電極層を合金化する。 （もっと読む）

【課題】ｎウエル及びｐウエルに形成されたｐＭＯＳ及びｎＭＯＳトランジスタのしきい値を精密に制御し、かつ製造容易にする。
【解決手段】ｎウエル２及びｐウエル３上にゲート絶縁膜５を形成し、ｎウエル２上のゲート絶縁膜５上にｐＭＯＳトランジスタ１１のしきい値制御用の第１金属膜６を、ｐウエル３上のゲート絶縁膜５上に第１金属膜６と異なる材料からなるｎＭＯＳトランジスタ１２のしきい値制御用の第２金属膜７を形成する。そして、第１金属膜６上に高融点金属シリサイドからなる第１ゲート電極８ｐを、第２金属膜７上に高融点金属シリサイドからなる第２ゲート電極８ｎを形成する。しきい値は金属膜６、７で定まるから安定する。この金属膜６は薄く、容易にパターニングできる。 （もっと読む）

【課題】金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）において、本発明の目的は、ｈｉｇｈ−Ｋ誘電膜と金属ゲートとの間の界面特性を向上させることにより、電気的特性およびデバイス性能を向上させることである。
【解決手段】ｈｉｇｈ−Ｋ誘電体上に金属ゲートを蒸着することによりＭＯＳＦＥＴの製造においてｈｉｇｈ−Ｋ誘電膜と金属ゲートとの間の界面を向上させる方法は、熱アニーリングモジュール内で、その上にｈｉｇｈ−Ｋ誘電膜が蒸着された基板をアニールするアニーリングステップと、金属ゲート蒸着モジュール内で、前記アニールされた基板上に金属ゲート材料を蒸着させる蒸着ステップとを含み、真空を破ることなく、前記アニーリングステップおよび前記蒸着ステップが連続的に行なわれることを特徴とする。 （もっと読む）

【課題】不純物の注入量及びチャネル領域中の不純物濃度を容易に制御する。動作特性に優れたＦｉｎ型電界効果型トランジスタを備えた半導体装置を提供する。
【解決手段】Ｆｉｎ状の半導体基板の部分に犠牲酸化膜を形成した後、マスクパターンをマスクに用いて半導体基板に不純物を注入する。この後、犠牲酸化膜を除去して、半導体基板を露出させた後、露出した半導体基板上にゲート絶縁膜を形成する。 （もっと読む）

【課題】仕事関数が所望の値に制御されたメタルゲート電極を備える半導体装置を提供する。
【解決手段】半導体基板２上に、ゲート絶縁膜４を介して、Ｎ等を含有する仕事関数制御層５、ＳｉまたはＡｌを含んだ中間層６、およびＭｏＮ層等の低抵抗層７が積層された構造を有するメタルゲート電極を形成する。その形成時には、ゲート絶縁膜４上に仕事関数制御層５、中間層６および低抵抗層７の各層の積層後、ゲート加工を行い、ＬＤＤ領域９、サイドウォール８およびソース・ドレイン領域１０を順に形成して、半導体基板２に導入した不純物の活性化アニールを行う。仕事関数制御層５と低抵抗層７との間に中間層６を設けたことにより、仕事関数制御層５へのあるいは仕事関数制御層５からのＮ等の拡散が抑制され、その仕事関数の変動が抑制されるようになる。 （もっと読む）

【課題】高濃度拡散層の上部にシリサイド膜を有する半導体装置において、リーク電流の発生を防止する。
【解決手段】第１のＭＯＳトランジスタは、活性領域３００ｘにおける第１のサイドウォールスペーサ３０５ａの外側方下に形成された第１の高濃度拡散層３０６ａと、第１の高濃度拡散層３０６ａの上部に形成された第１のシリサイド膜３１１ａとを備え、第２のＭＯＳトランジスタは、活性領域３００ｘにおける第２のサイドウォールスペーサ３０５ｂの外側方下に形成された第２の高濃度拡散層３０６ｂと、第２の高濃度拡散層３０６ｂの上部に形成された第２のシリサイド膜３１１ｂとを備え、第１のシリサイド膜３１１ａ及び第２のシリサイド膜３１１ｂを構成する結晶粒の結晶粒径は、第１のサイドウォールスペーサ３０５ａと第２のサイドウォールスペーサ３０５ｂ間の間隔以下である。 （もっと読む）

【課題】半導体装置を高集積化および高性能化することのできる技術を提供する。
【解決手段】ＳＯＩ−ＭＩＳＦＥＴは、ＳＯＩ層３と、ＳＯＩ層３上にゲート絶縁膜１５を介して設けられたゲート電極３５ａと、ゲート電極３５ａの両側壁側のＳＯＩ層３上に、ＳＯＩ層３からの高さがゲート電極３５ａよりも高く設けられ、ソース・ドレインを構成する積上げ層２４とを有している。また、バルク−ＭＩＳＦＥＴは、シリコン基板１上にゲート絶縁膜１５より厚いゲート絶縁膜１６を介して設けられたゲート電極３５ｂと、ゲート電極３５ｂの両側壁側の半導体基板１上に設けられたソース・ドレインを構成する積上げ層２５とを有している。ここで、積上げ層２４の厚さが、積上げ層２５の厚さよりも厚く、ゲート電極３５ａ、３５ｂの全体、ＳＯＩ−ＭＩＳＦＥＴのソース・ドレインの一部、およびバルク−ＭＩＳＦＥＴのソース・ドレインの一部がシリサイド化されている。 （もっと読む）

【課題】ｐ−ＭＩＳトランジスタとｎ−ＭＩＳトランジスタとのゲート電極形状のばらつきが少ない半導体装置の製造方法を提供する。
【解決手段】第１および第２領域１３、１４にゲート絶縁膜１７を介して第１金属を含む第１金属膜１８を形成する工程と、第１領域１３における第１金属膜１８を保護膜で被覆し、第２領域１４における第１金属膜１８を除去してゲート絶縁膜１７を露出させる工程と、第１金属膜１８上およびゲート絶縁膜１７上に第１金属と異なる第２金属を含む第２金属膜１９を形成する工程と、ゲート電極パターンを有するマスク材を用いて第２金属膜１９を異方性エッチングし、第２領域１４に第２ゲート電極を形成する工程と、第１金属膜１８および第２金属膜１９の露出部に酸化処理を施す工程と、第１領域１３における第１金属膜１８を異方性エッチングし、第１領域１３に第１ゲート電極を形成する工程とを具備する。 （もっと読む）

【課題】移動度の低下を極力抑えつつゲートリーク電流が低い良好なゲート絶縁膜を有するＭＯＳＦＥＴを含む半導体装置、及びその製造方法を提供する。
【解決手段】半導体層と、ゲート電極と、膜厚が１ｎｍ以上で少なくとも半導体層側からその厚み方向に１ｎｍまでの領域は窒化酸化シリコン膜（ＳｉＯＮ）から構成され、かつシリコンと酸素の原子数比（Ｏ／Ｓｉ）が０．０１〜０．３０、シリコンと窒素の原子数比（Ｎ／Ｓｉ）が０．０５〜０．３０であるゲート絶縁膜と、ソース／ドレイン領域と、を備えたＭＯＳＦＥＴを有する半導体装置。 （もっと読む）

【課題】 本発明は、金属元素を有する絶縁膜の界面特性を向上させる半導体装置の製造方法を提供することを目的とする。
【解決手段】 本発明の半導体装置の製造方法は、下層、Ge層、Ge酸化物層、上層の順に積層された構造を形成する工程と、熱処理を用いてGe酸化物層及びGe層を除去して、上層と下層とを直接接合させる工程とを有し、上層及び下層の何れかは金属元素を有する絶縁物で形成されることを特徴とする。 （もっと読む）

【課題】微細径で且つ高アスペクト比の貫通配線を有するマイクロデバイス用基板及びその製造方法並びにマイクロデバイス及びその製造方法を提供する。
【解決手段】基板本体３１と、この基板本体３１を厚さ方向に貫通する貫通孔３２と、この貫通孔３２内に埋め込まれ且つＩＶ族元素と該ＩＶ族元素との化合物を形成する金属との化合物を含む貫通配線３７とを具備することを特徴とするマイクロデバイス用基板にある。 （もっと読む）

【課題】ゲート形成溝内に埋め込んで形成される金属系ゲート電極を有するトランジスタ群と抵抗とを有する半導体装置で、抵抗値のばらつきをなくした抵抗形成を可能とする。
【解決手段】半導体基板１１に、第１トランジスタ群と、これよりも低い動作電圧の第２トランジスタ群と、抵抗３とを備え、第１トランジスタ群は、半導体基板１１上に第１ゲート絶縁膜１３を介してシリコン系材料層７１で形成された第１ゲート電極１５を有し、第２トランジスタ群は、半導体基板１１上の第１層間絶縁膜３８に形成したゲート形成溝４２内に第２ゲート絶縁膜４３を介して金属系ゲート材料を埋め込むように形成された第２ゲート電極４７、４８を有し、抵抗３は、半導体基板１１上に絶縁膜６１を介してシリコン系材料層７１と同一層で形成された抵抗本体部６２と、この上部に形成された抵抗保護層６３を有することを特徴とする。 （もっと読む）

【課題】異なる動作電圧のトランジスタ群を同一半導体基板に形成し、高電圧動作のトランジスタ群のゲート電極の低抵抗化を可能にし、低動作電圧のトランジスタ群の金属ゲート電極を形成するための導電膜の残査発生をなくすことを可能にする。
【解決手段】半導体基板１１に、高動作電圧の第１トランジスタ群と、低動作電圧の第２トランジスタ群とを有し、第１トランジスタ群は、半導体基板１１上に第１ゲート絶縁膜１３、第１ゲート電極１５、シリサイド層とが順に積層され、第２トランジスタ群は、半導体基板１１上のダミーゲート１８を除去してなるゲート形成溝４２内に、第２ゲート絶縁膜と第２ゲート電極を有する半導体装置の製造方法において、第１ゲート電極１５をダミーゲート電極１６よりも低く形成してから上記シリサイド層を形成し、それらを被覆する層間絶縁膜を形成して表面を平坦化してから、ゲート形成溝を形成する。 （もっと読む）

【課題】ＣＭＯＳがＦＵＳＩゲートを含む場合、異なるシリサイド相を有する第１および第２の制御電極が形成され、ゲート形成後の熱工程等により各ゲートの異なったシリサイド相中のＮｉ等の金属はゲート電極間を拡散しない半導体装置を提供する。
【解決手段】第１の制御電極１７の金属半導体化合物から、第２の制御電極１８の金属半導体化合物に、金属が拡散するのを防止するブロック領域２３を形成する。ブロック領域２３は、第１および第２の制御電極１７、１８の間の境界面に形成され、金属半導体化合物がそれから形成される金属中での溶解度より、金属半導体化合物中での溶解度が低いドーパント元素を注入することにより形成する。これにより、金属拡散が防止され、第１および第２の制御電極１７、１８の金属半導体化合物の構成が、例えば更なるデバイスの処理中の熱工程中に、実質的に変化せずに保たれる。 （もっと読む）

【課題】微細ショットキーＭＩＳＦＥＴのソース電極がチャネル端の表面ポテンシャルをピニングすることで発生するトランジスタ性能の劣化を防止する。
【解決手段】ショットキーＭＩＳＦＥＴを構成する、半導体基板上に形成したソース金属電極８と半導体基板中のチャネル領域１１との接触で形成されるショットキー障壁高さとφ_Ｂ０、半導体基板のバンドギャップＥ_Ｇと、半導体基板の真性キャリア濃度ｎ_ｉと、デバイスの動作温度Ｔと、ボルツマン係数ｋに対して、少なくともソース電極と接するチャネル端近傍の不純物濃度Ｎ_ＣＨを、Ｎ_ＣＨ≦ｎ_ｉ・ｅｘｐ（（ｑφ_Ｂ０−０．５Ｅ_Ｇ）／ｋＴ）の条件を満たすようにする。 （もっと読む）

【課題】 高ｋ材料含有ゲート誘電体及び金属含有ゲートを有する回路構造体を提供する。
【解決手段】 高ｋ誘電体のゲート絶縁体及び金属含有ゲートを有するＰＦＥＴデバイス及びＮＦＥＴデバイスを備えたＦＥＴデバイス構造体が、開示される。両方のＮＦＥＴデバイス及びＰＦＥＴデバイスにおけるゲート金属層が、単一の共通の金属層から製造された。単一の共通の金属であるために、デバイスの製造が簡単化され、必要とされるマスクの数が減少する。両方の型のデバイスのゲートのために単一の金属層を用いるさらなる結果として、ＰＦＥＴ及びＮＦＥＴの端子電極を、直接物理的に接触した状態で互いに付き合わせることができる。共通の金属材料を選択すること及び高ｋ誘電体の酸素曝露によって、デバイスの閾値電圧が調整される。閾値は、低消費電力のデバイス動作を目的としている。 （もっと読む）

【課題】Ｐチャネル型トランジスタの閾値電圧を制御することができる半導体装置、およびその半導体装置の製造方法を提供する。
【解決手段】ＮＴｒとＰＴｒとを含む半導体装置において、Ｎ型チャネル形成領域とＰ型チャネル形成領域とを有するＮ型半導体基板２上に絶縁膜Ｆが形成され、絶縁膜Ｆにゲート電極用溝Ａ及びＢとが形成され、ゲート電極用溝Ａ及びＢの内側表面上にゲート絶縁膜２０が形成され、ＮＴｒ領域におけるゲート絶縁膜２０上にＮＴｒ仕事関数制御メタル膜２１が形成され、ＮＴｒ仕事関数制御メタル膜２１及びゲート絶縁膜２０上にフッ素がドープされたＰＴｒ仕事関数制御メタル膜２３が形成され、ＰＴｒ仕事関数制御メタル膜２３の上層に、ゲート電極用溝に埋め込まれてゲート電極が形成されている構成とする。 （もっと読む）

【課題】しきい値電圧が低く、トランジスタ間でしきい値電圧のばらつきの無いトランジスタを含む半導体装置を提供する。
【解決手段】ｎチャネルトランジスタとｐチャネルトランジスタとを含む相補型の半導体装置において、ｎチャネルトランジスタは、ゲート絶縁膜と、ゲート絶縁膜上に形成された、第１金属（Ｍ１）とシリコン（Ｓｉ）からなる第１化合物層を含む第１メタルゲート電極を備え、ｐチャネルトランジスタは、ゲート絶縁膜と、ゲート絶縁膜上に形成された、第１金属（Ｍ１）と第２金属（Ｍ２）とシリコン（Ｓｉ）からなる第２化合物層を含む第２メタルゲート電極を備え、第１化合物層の組成が、組成式：Ｍ１Ｓｉ_ｘ（１≦ｘ）で表され、第２化合物層の組成が、組成式：Ｍ１Ｍ２Ｓｉ_ｙ（０＜ｙ≦０．５）で表される。 （もっと読む）