半導体装置の製造方法
【課題】 トランジスタのスイッチング速度低下を防止することが可能な半導体装置の製造方法を提供する。
【解決手段】 本発明では、半導体基板１００上にゲート絶縁膜１０４を形成する工程と、ゲート絶縁膜１０４上に金属膜１０７を形成する工程と、金属膜１０７上に金属シリコン化合物膜１０８を連続して堆積する工程と、金属シリコン化合物膜１０８上にシリコン膜１１０を形成する工程と、金属膜１０７、金属シリコン化合物膜１０８及びシリコン膜１１０を加工する工程と、を備える。
【解決手段】 本発明では、半導体基板１００上にゲート絶縁膜１０４を形成する工程と、ゲート絶縁膜１０４上に金属膜１０７を形成する工程と、金属膜１０７上に金属シリコン化合物膜１０８を連続して堆積する工程と、金属シリコン化合物膜１０８上にシリコン膜１１０を形成する工程と、金属膜１０７、金属シリコン化合物膜１０８及びシリコン膜１１０を加工する工程と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に係わり、特にＭＩＰＳ（Ｍｅｔａｌ Ｉｎｓｅｒｔ Ｐｏｌｙ−Ｓｉ Ｓｔａｃｋ）構造の製造方法に関する。
【背景技術】
【０００２】
トランジスタのゲート電極として、空乏化が生じないメタルゲート電極の活用が検討されている。また、メタルゲート電極構造のひとつとして、金属膜をゲート電極下部に用い、その上部にシリコン膜を用いるシリコン膜と金属膜の積層構造がある。
【０００３】
この構造ではシリコン膜と金属膜の界面における抵抗の上昇によりトランジスタのスイッチング速度が低下するという問題があるため、シリコン膜と金属膜の界面にシリサイド層を形成する構造が提案されている（例えば、特許文献１参照）。
【０００４】
しかし、金属膜とシリコン膜を反応させてシリサイド層を形成するという従来の方法は、金属膜とシリコン膜が接している部分にのみ選択的にシリサイド層を形成できるという利点がある一方で、金属膜表面が酸化され、抵抗が増加し、所望の界面抵抗が得られないという問題があった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１９３９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、上記問題点を解決するためになされたもので、シリコン膜と金属膜の積層となっているゲート電極構造において、シリコン膜と金属膜の界面における抵抗を低減し、トランジスタのスイッチング速度低下を防止することが可能な半導体装置の製造方法を提供することを目的としている。
【課題を解決するための手段】
【０００７】
本発明の一態様に係わる半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に金属膜を形成する工程と、前記金属膜上に金属シリコン化合物膜を連続して堆積する工程と、前記金属シリコン化合物膜上にシリコン膜を形成する工程と、前記金属膜、前記金属シリコン化合物膜及び前記シリコン膜を加工する工程とを有することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、トランジスタのスイッチング速度低下を防止することが可能な半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施例に係る半導体装置の製造方法を示す工程断面図。
【図２】本発明の実施例に係る半導体装置の製造方法を示す工程断面図。
【図３】ゲート電極構造と分布定数回路を示す図。
【図４】ゲート電極の製造方法を示す工程断面図。
【発明を実施するための形態】
【００１０】
以下、本発明の実施形態に係る半導体装置として、ＭＩＰＳ構造のトランジスタを例にその製造方法を図面に基づいて説明する。
【００１１】
図１および図２は、本実施例に係るトランジスタの製造工程を示す工程断面図である。
【００１２】
図１（ａ）に示すように、半導体基板、例えば単結晶シリコン基板１００上に素子分離１０１を形成する。次に、ＰＭＯＳ領域にＳｉＧｅ層１０２を形成する。ＳｉＧｅ層１０２によって、キャリア速度が増大する。続いて、NＭＯＳ領域の半導体基板１００上、及びＰＭＯＳ領域のＳｉＧｅ層１０２上に、窒素を含む界面層１０３を形成する。
【００１３】
さらに、有機ソースを用いた化学的気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等により、ハフニウム（Ｈｆ）を含むゲート絶縁膜１０４を素子分離１０１上、及び界面層１０３上に形成する。
【００１４】
次に、図１（ｂ）に示すように、閾値制御層１０５として、例えばＭｇ膜を０．４ｎｍの膜厚で形成する。
【００１５】
さらに、図１（ｃ）に示すように、ＮＭＯＳ領域のＭｇ膜１０５の上にレジスト１０６を形成し、ＰＭＯＳ領域のＭｇ膜を除去し、ＮＭＯＳ領域にＭｇ膜１０５を残す。Ｍｇ膜１０５がＮＭＯＳ領域に形成されるトランジスタの閾値を制御する。
【００１６】
次に、図１（ｄ）に示すように、金属膜、例えばＴｉＮ膜１０７を１０ｎｍの膜厚で形成する。その後、ＴｉＮ膜１０７上に金属シリコン化合物膜、例えばＴｉＳｉｘ膜１０８を３ｎｍの膜厚で堆積する。ＴｉＮ膜１０７とＴｉＳｉｘ膜１０８は同一装置で、大気にさらすことなく連続的に成膜する。
【００１７】
ＴｉＮ膜１０７及びＴｉＳｉｘ膜１０８は、例えば、スパッタリング法により堆積する。ＴｉＳｉｘ膜１０８は、ＴｉＳｉｘターゲットを用い、ＤＣ Ｐｏｗｅｒを１０００ｋＷ、Ａｒ流量を２０ｓｃｃｍの条件で堆積する。この場合、ＴｉＳｉｘターゲットの組成としてはＳｉ／Ｔｉ＝２以上であることが望ましい。また、ＴｉＳｉｘターゲットではなく、ＴｉとＳｉの２種類のターゲットを用いてコスパッタ法により堆積しても良い。
【００１８】
さらに、ＴｉＳｉｘ膜１０８の表面は大気に曝されるため、ＴｉＳｉｘ膜１０８の表面にシリコン酸化膜１０９が形成される。ここで、形成されたシリコン酸化膜１０９は薬液による処理で容易に除去できる。
【００１９】
図１（ｅ）に示すように、シリコン酸化膜１０９を希釈ＨＦ処理などにより除去したのち、シリコン膜１１０を形成する。このシリコン膜１１０は、例えば８０ｎｍの膜厚の多結晶シリコン膜である。このように、シリコン酸化膜１０９はシリコン膜１１０を形成する前に通常行う洗浄処理によって、容易に除去できる。また、ＴｉＮ膜１０７とＴｉＳｉｘ膜１０８は連続成膜するため、ＴｉＯ２膜が形成されることがない。よって、金属膜１０７とシリコン膜１１０の界面にシリコン酸化膜、ＴｉＯ２膜のような絶縁膜は介在せず、金属膜１０７とシリコン膜１１０の界面抵抗を低く保つことが可能となる。
【００２０】
この後、図２（ａ）に示すように、シリコン膜１１０、金属シリコン化合物膜１０８、金属膜１０７、閾値制御層１０５、ゲート絶縁膜１０４及び界面層１０３を異方性エッチングし、例えばゲート幅３０ｎｍのゲート構造１１１を形成する。
【００２１】
さらに、シリコン窒化膜１１２を形成したのち、シリコン窒化膜１１２をエッチバックして、ゲート電極の側壁部分をシリコン窒化膜１１２で囲む構造にする。さらに、例えば、ｎＭＯＳ領域にはＡｓ＋イオンをイオン注入し、ｐＭＯＳ領域にはＢ＋イオンをイオン注入し、８００度 ５秒の熱処理を行うことで、浅い拡散層１１３を形成する。
【００２２】
次に、図２（ｂ）に示すように、シリコン窒化膜１１４及びシリコン酸化膜１１５を形成した後、シリコン窒化膜１１４及びシリコン酸化膜１１５のエッチバックを行う。さらに、例えば、ｎＭＯＳ領域にはＰ＋イオンをイオン注入し、ｐＭＯＳ領域にはＢ＋イオンをイオン注入し、１０３０度 ５秒の熱処理を行うことで、深い拡散層１１６を形成する。
【００２３】
次に、例えばＮｉＰｔ膜を１０ｎｍの膜厚で全面に形成し、３５０度 ３０秒の熱処理を行い、ＮｉＰｔ膜とシリコン膜１１０の上部を反応させる。未反応のＮｉＰｔ膜を例えば塩酸と硝酸の混合溶液により除去した後、５００度 ３０秒の熱処理を行う。このようにして、シリコン膜１１０と浅い拡散層１１３上にＮｉＳｉｘからなるシリサイド層１１７を形成する。
【００２４】
さらに、図２（ｃ）に示すように、ゲート構造１１１間の第１の層間絶縁膜１１８上に所望のコンタクトパターンを形成し、コンタクトパターンの内部に例えば、Ｔｉ／ＴｉＮ／Ｗ膜を埋め込む。ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ）で平坦化することにより、コンタクト１１９を形成する。さらに、第２の層間絶縁膜１２０を形成し、所望のパターンを形成した後、ＴａＮ／Ｃｕ膜を埋め込んでＣＭＰで平坦化することにより、コンタクト１１９を電気的につなぐＣｕ配線１２１を形成する。
【００２５】
このようにして、電極が金属膜１０７、金属シリコン化合物膜１０８、シリコン膜１１０及びシリサイド層１１７の積層構造であるゲート構造を有するトランジスタを形成する。
【００２６】
本実施例では、金属膜であるＴｉＮ膜１０７上に金属シリコン化合物膜であるＴｉＳｉｘ膜１０８を形成した後、シリコン膜１１０を形成している。この形成方法の効果について以下に述べる。
【００２７】
図３を用いて、ゲート電極の構造とその抵抗の関係を説明する。ゲート電極が、金属膜（ＴｉＮ）１０７、シリコン膜１１０、シリサイド層１１７の積層構造の場合について、分布定数回路を図３に示す。ゲート電極の配線方向に流れる電流２０４はシリサイド層の抵抗が最も低いので、シリサイド層１１７を通して伝わる。
【００２８】
一方、ゲート電極の垂直方向に流れる電流２０５は、シリサイド層１１７とシリコン膜１１０の界面抵抗２０１及び、シリコン膜１１０と金属膜１０７の界面抵抗２０２を伝わり、最下層にある金属膜１０７の抵抗２０３に流れる。
【００２９】
トランジスタのスイッチング速度低下を防止するためには、配線方向のシリサイド層の抵抗を下げるとともに、配線方向と垂直な方向の界面抵抗を下げることが必要となる。
【００３０】
しかし、従来の方法では、シリコン膜１１０と金属膜１０７との界面抵抗２０２を十分に低く保つことが出来ない。
【００３１】
シリコン膜１１０と金属膜１０７との界面抵抗２０２を低減するため、図４（ａ）に示すように、シリコン膜１１０と金属膜１０７の界面にシリサイド層を形成する方法がある。具体的には、ＴｉＮ膜１０７上に形成したシリコン膜１２２上にＴｉ膜１２３を形成し、シリコン膜１２２とＴｉ膜１２３をシリサイド反応させて、金属シリコン化合物膜１０８を形成する。さらに、金属シリコン化合物膜１０８上にシリコン膜１１０を形成し、ＴｉＮ膜１０７、金属シリコン化合物膜１０８、シリコン膜１１０の積層構造である電極を形成している。ここでは、シリコン膜１１０の上部をシリサイド化して、シリサイド層１１７を形成する工程は省略する。このような従来の方法の場合、以下のような問題がある。
【００３２】
図４（ｂ）に示すように、ＴｉＮ膜１０７の表面が大気に曝され酸化されることで、ＴｉＮ膜１０７の表面にＴｉＯ２膜１２４が形成される。ＴｉＯ２膜１２４は希釈ＨＦなどの薬液処理で除去することが出来ないため、シリコン膜１１０の成膜後もＴｉＯ２膜１２４が残る。ＴｉＮ膜１０７と金属シリコン化合物膜１０８の界面にＴｉＯ２膜１２４が存在するため、ＴｉＮ膜１０７と金属シリコン化合物膜１０８の界面抵抗が高くなってしまう。これは、シリコン膜１１０と金属膜１０７との界面抵抗２０２の上昇につながる。
【００３３】
また、図４（ｃ）に示すように、ＴｉＮ膜１０７とシリコン膜１２２との界面にＴｉ膜１２５を介在させることで、Ｔｉシリサイドを形成する方法も考えられる。しかし、Ｔｉ膜１２５とシリコン膜１２２を連続成膜しない限り、Ｔｉ膜１２５の方がＴｉＮ膜１０７よりも酸化され易いために、図４（ｂ）の場合よりも厚いＴｉＯ２膜１２４が形成されてしまう。また、通常、Ｔｉ膜１２５はスパッタ法で成膜し、シリコン膜１２２はCVD法で成膜する。よって、Ｔｉ膜１２５とシリコン膜１２２を大気にさらすことなく、連続的に成膜することは困難である。
【００３４】
さらに、図４（ｄ）に示すように、シリコン膜１２２とＴｉ膜１２３をシリサイド反応させて、金属シリコン化合物膜１０８を形成する場合、拡散層形成時の熱工程などによってシリコンが拡散し、金属シリコン化合物膜１０８の下部にボイドが形成される。そのため、ＴｉＮ膜１０７と金属シリコン化合物膜１０８との界面抵抗が上昇してしまう。これは、シリコン膜１１０と金属膜１０７との界面抵抗２０２の上昇につながる。
【００３５】
これらの方法に対して、本実施例では、図４（ｅ）に示すように、あらかじめ金属シリコン化合物膜１０８であるＴｉＳｉｘ膜をＴｉＮ膜１０７上に堆積している。ＴｉＮ膜１０７とＴｉＳｉｘ膜１０８を同一装置で大気にさらすことなく、連続的に成膜することで、ＴｉＮ膜１０７表面の酸化を抑制できる。また、シリサイド反応は起こらないため、熱工程を経た後にボイドが形成されることなく、ＴｉＮ膜１０７とシリコン膜１１０の間にＴｉＳｉｘ膜１０８を挿入することができる。さらに、ＴｉＳｉｘ膜１０８表面に形成されるのはシリコン酸化膜１０９であるため、ＴｉＳｉｘ膜１０８上にシリコン膜１１０を形成する前に希釈ＨＦなどの処理を行うことで容易に除去できる。よって、シリコン膜１１０と金属膜１０７との界面抵抗２０２を低く保つことができる。
【００３６】
よって、ゲート電極の垂直方向の界面抵抗を下げることが可能となり、トランジスタのスイッチング速度が従来の方法と比較して、大幅に改善できる。
【００３７】
さらに金属膜１０７とシリコン膜１１０の間に金属シリコン化合物膜１０８であるシリサイド膜を介在させることで、膜ストレスの低減も可能となる。つまり、ＴｉＮ膜のように金属窒化物や炭化物からなる薄膜は数Ｇ〜数１０Ｐａの圧縮応力を有するため、ゲート電極に金属窒化物や炭化物を使用するとゲート絶縁膜にも大きな圧縮応力が加わる。その結果、ゲート絶縁膜の信頼性が劣化してしまう。それに対して、シリサイド層は引っ張り応力を有するため、金属窒化物と積層させることで、ゲート絶縁膜に加わる応力を軽減することが可能となる。
【００３８】
また、本実施例では、金属膜１０７としてＴｉＮ膜を用いたが、Ｔｉと同じＩＶ族のＺｒ、Ｈｆの窒化物、炭化物、シリコン窒化膜、シリコン炭化物でも良い。さらに、Ｖ族（Ｖ、Ｎｂ、Ｔａ）、ＶＩ族（Ｍｏ、Ｗ）の窒化物、炭化物、シリコン窒化物、シリコン炭化物でも良い。
【００３９】
このとき、金属膜１０７とシリコン膜１１０の間に挿入した金属シリコン化合物膜１０８は、ＩＶ族（Ｔｉ、Ｚｒ、Ｈｆ）、Ｖ族（Ｖ、Ｎｂ、Ｔａ）、ＶＩ族（Ｍｏ、Ｗ）のシリサイドであれば良い。なお、金属膜と金属シリサイド膜が同族元素の場合には、加工が容易になる。
【００４０】
さらに、本実施例では、ゲート絶縁膜１０４の材料として、Ｈｆを含む膜を用いたが、例えば、Ｚｒ、Ｔｉ、Ｔａ、Ａｌ、Ｓｒ、Ｙ、Ｌａなどの酸化物、又はＺｒＳｉｘＯｙのようにそれらの元素とシリコンの酸化物でも良い。さらには、それら酸化物の積層膜でも良い。
【００４１】
また、本実施例では、閾値制御層１０５として、ＮＭＯＳ領域にのみＭｇが存在しているが、他の元素であっても良い。例えば、ＮＭＯＳ領域にＬａ膜を形成し、ＰＭＯＳ領域にＡｌ２Ｏ３膜を形成しても良い。
【００４２】
本発明は上記実施例に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々に変形して実施することができる。
【符号の説明】
【００４３】
１００・・・ 半導体基板
１０１・・・ 素子分離
１０２・・・ ＳｉＧｅ層
１０３・・・ 界面層
１０４・・・ ゲート絶縁膜
１０５・・・ 閾値制御層
１０６・・・ レジスト
１０７・・・ 金属膜
１０８・・・ 金属シリコン化合物膜
１０９・・・ シリコン酸化膜
１１０・・・ シリコン膜
１１１・・・ ゲート構造
１１２・・・ シリコン窒化膜
１１３・・・ 浅い拡散層
１１４・・・ シリコン窒化膜
１１５・・・ シリコン酸化膜
１１６・・・ 深い拡散層
１１７・・・ シリサイド層
１１８・・・ 第１の層間絶縁膜
１１９・・・ コンタクト
１２０・・・ 第２の層間絶縁膜
１２１・・・ Ｃｕ配線
１２２・・・ シリコン膜
１２３・・・ Ｔｉ膜
１２４・・・ ＴｉＯ２膜
１２５・・・ Ｔｉ膜
２０１・・・ シリサイド層／シリコン膜の界面抵抗
２０２・・・ シリコン膜／金属膜の界面抵抗
２０３・・・ 金属膜の抵抗
２０４・・・ ゲート電極の配線方向を流れる電流
２０５・・・ ゲート電極の垂直方向を流れる電流
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に係わり、特にＭＩＰＳ（Ｍｅｔａｌ Ｉｎｓｅｒｔ Ｐｏｌｙ−Ｓｉ Ｓｔａｃｋ）構造の製造方法に関する。
【背景技術】
【０００２】
トランジスタのゲート電極として、空乏化が生じないメタルゲート電極の活用が検討されている。また、メタルゲート電極構造のひとつとして、金属膜をゲート電極下部に用い、その上部にシリコン膜を用いるシリコン膜と金属膜の積層構造がある。
【０００３】
この構造ではシリコン膜と金属膜の界面における抵抗の上昇によりトランジスタのスイッチング速度が低下するという問題があるため、シリコン膜と金属膜の界面にシリサイド層を形成する構造が提案されている（例えば、特許文献１参照）。
【０００４】
しかし、金属膜とシリコン膜を反応させてシリサイド層を形成するという従来の方法は、金属膜とシリコン膜が接している部分にのみ選択的にシリサイド層を形成できるという利点がある一方で、金属膜表面が酸化され、抵抗が増加し、所望の界面抵抗が得られないという問題があった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１９３９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、上記問題点を解決するためになされたもので、シリコン膜と金属膜の積層となっているゲート電極構造において、シリコン膜と金属膜の界面における抵抗を低減し、トランジスタのスイッチング速度低下を防止することが可能な半導体装置の製造方法を提供することを目的としている。
【課題を解決するための手段】
【０００７】
本発明の一態様に係わる半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に金属膜を形成する工程と、前記金属膜上に金属シリコン化合物膜を連続して堆積する工程と、前記金属シリコン化合物膜上にシリコン膜を形成する工程と、前記金属膜、前記金属シリコン化合物膜及び前記シリコン膜を加工する工程とを有することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、トランジスタのスイッチング速度低下を防止することが可能な半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施例に係る半導体装置の製造方法を示す工程断面図。
【図２】本発明の実施例に係る半導体装置の製造方法を示す工程断面図。
【図３】ゲート電極構造と分布定数回路を示す図。
【図４】ゲート電極の製造方法を示す工程断面図。
【発明を実施するための形態】
【００１０】
以下、本発明の実施形態に係る半導体装置として、ＭＩＰＳ構造のトランジスタを例にその製造方法を図面に基づいて説明する。
【００１１】
図１および図２は、本実施例に係るトランジスタの製造工程を示す工程断面図である。
【００１２】
図１（ａ）に示すように、半導体基板、例えば単結晶シリコン基板１００上に素子分離１０１を形成する。次に、ＰＭＯＳ領域にＳｉＧｅ層１０２を形成する。ＳｉＧｅ層１０２によって、キャリア速度が増大する。続いて、NＭＯＳ領域の半導体基板１００上、及びＰＭＯＳ領域のＳｉＧｅ層１０２上に、窒素を含む界面層１０３を形成する。
【００１３】
さらに、有機ソースを用いた化学的気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等により、ハフニウム（Ｈｆ）を含むゲート絶縁膜１０４を素子分離１０１上、及び界面層１０３上に形成する。
【００１４】
次に、図１（ｂ）に示すように、閾値制御層１０５として、例えばＭｇ膜を０．４ｎｍの膜厚で形成する。
【００１５】
さらに、図１（ｃ）に示すように、ＮＭＯＳ領域のＭｇ膜１０５の上にレジスト１０６を形成し、ＰＭＯＳ領域のＭｇ膜を除去し、ＮＭＯＳ領域にＭｇ膜１０５を残す。Ｍｇ膜１０５がＮＭＯＳ領域に形成されるトランジスタの閾値を制御する。
【００１６】
次に、図１（ｄ）に示すように、金属膜、例えばＴｉＮ膜１０７を１０ｎｍの膜厚で形成する。その後、ＴｉＮ膜１０７上に金属シリコン化合物膜、例えばＴｉＳｉｘ膜１０８を３ｎｍの膜厚で堆積する。ＴｉＮ膜１０７とＴｉＳｉｘ膜１０８は同一装置で、大気にさらすことなく連続的に成膜する。
【００１７】
ＴｉＮ膜１０７及びＴｉＳｉｘ膜１０８は、例えば、スパッタリング法により堆積する。ＴｉＳｉｘ膜１０８は、ＴｉＳｉｘターゲットを用い、ＤＣ Ｐｏｗｅｒを１０００ｋＷ、Ａｒ流量を２０ｓｃｃｍの条件で堆積する。この場合、ＴｉＳｉｘターゲットの組成としてはＳｉ／Ｔｉ＝２以上であることが望ましい。また、ＴｉＳｉｘターゲットではなく、ＴｉとＳｉの２種類のターゲットを用いてコスパッタ法により堆積しても良い。
【００１８】
さらに、ＴｉＳｉｘ膜１０８の表面は大気に曝されるため、ＴｉＳｉｘ膜１０８の表面にシリコン酸化膜１０９が形成される。ここで、形成されたシリコン酸化膜１０９は薬液による処理で容易に除去できる。
【００１９】
図１（ｅ）に示すように、シリコン酸化膜１０９を希釈ＨＦ処理などにより除去したのち、シリコン膜１１０を形成する。このシリコン膜１１０は、例えば８０ｎｍの膜厚の多結晶シリコン膜である。このように、シリコン酸化膜１０９はシリコン膜１１０を形成する前に通常行う洗浄処理によって、容易に除去できる。また、ＴｉＮ膜１０７とＴｉＳｉｘ膜１０８は連続成膜するため、ＴｉＯ２膜が形成されることがない。よって、金属膜１０７とシリコン膜１１０の界面にシリコン酸化膜、ＴｉＯ２膜のような絶縁膜は介在せず、金属膜１０７とシリコン膜１１０の界面抵抗を低く保つことが可能となる。
【００２０】
この後、図２（ａ）に示すように、シリコン膜１１０、金属シリコン化合物膜１０８、金属膜１０７、閾値制御層１０５、ゲート絶縁膜１０４及び界面層１０３を異方性エッチングし、例えばゲート幅３０ｎｍのゲート構造１１１を形成する。
【００２１】
さらに、シリコン窒化膜１１２を形成したのち、シリコン窒化膜１１２をエッチバックして、ゲート電極の側壁部分をシリコン窒化膜１１２で囲む構造にする。さらに、例えば、ｎＭＯＳ領域にはＡｓ＋イオンをイオン注入し、ｐＭＯＳ領域にはＢ＋イオンをイオン注入し、８００度 ５秒の熱処理を行うことで、浅い拡散層１１３を形成する。
【００２２】
次に、図２（ｂ）に示すように、シリコン窒化膜１１４及びシリコン酸化膜１１５を形成した後、シリコン窒化膜１１４及びシリコン酸化膜１１５のエッチバックを行う。さらに、例えば、ｎＭＯＳ領域にはＰ＋イオンをイオン注入し、ｐＭＯＳ領域にはＢ＋イオンをイオン注入し、１０３０度 ５秒の熱処理を行うことで、深い拡散層１１６を形成する。
【００２３】
次に、例えばＮｉＰｔ膜を１０ｎｍの膜厚で全面に形成し、３５０度 ３０秒の熱処理を行い、ＮｉＰｔ膜とシリコン膜１１０の上部を反応させる。未反応のＮｉＰｔ膜を例えば塩酸と硝酸の混合溶液により除去した後、５００度 ３０秒の熱処理を行う。このようにして、シリコン膜１１０と浅い拡散層１１３上にＮｉＳｉｘからなるシリサイド層１１７を形成する。
【００２４】
さらに、図２（ｃ）に示すように、ゲート構造１１１間の第１の層間絶縁膜１１８上に所望のコンタクトパターンを形成し、コンタクトパターンの内部に例えば、Ｔｉ／ＴｉＮ／Ｗ膜を埋め込む。ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ）で平坦化することにより、コンタクト１１９を形成する。さらに、第２の層間絶縁膜１２０を形成し、所望のパターンを形成した後、ＴａＮ／Ｃｕ膜を埋め込んでＣＭＰで平坦化することにより、コンタクト１１９を電気的につなぐＣｕ配線１２１を形成する。
【００２５】
このようにして、電極が金属膜１０７、金属シリコン化合物膜１０８、シリコン膜１１０及びシリサイド層１１７の積層構造であるゲート構造を有するトランジスタを形成する。
【００２６】
本実施例では、金属膜であるＴｉＮ膜１０７上に金属シリコン化合物膜であるＴｉＳｉｘ膜１０８を形成した後、シリコン膜１１０を形成している。この形成方法の効果について以下に述べる。
【００２７】
図３を用いて、ゲート電極の構造とその抵抗の関係を説明する。ゲート電極が、金属膜（ＴｉＮ）１０７、シリコン膜１１０、シリサイド層１１７の積層構造の場合について、分布定数回路を図３に示す。ゲート電極の配線方向に流れる電流２０４はシリサイド層の抵抗が最も低いので、シリサイド層１１７を通して伝わる。
【００２８】
一方、ゲート電極の垂直方向に流れる電流２０５は、シリサイド層１１７とシリコン膜１１０の界面抵抗２０１及び、シリコン膜１１０と金属膜１０７の界面抵抗２０２を伝わり、最下層にある金属膜１０７の抵抗２０３に流れる。
【００２９】
トランジスタのスイッチング速度低下を防止するためには、配線方向のシリサイド層の抵抗を下げるとともに、配線方向と垂直な方向の界面抵抗を下げることが必要となる。
【００３０】
しかし、従来の方法では、シリコン膜１１０と金属膜１０７との界面抵抗２０２を十分に低く保つことが出来ない。
【００３１】
シリコン膜１１０と金属膜１０７との界面抵抗２０２を低減するため、図４（ａ）に示すように、シリコン膜１１０と金属膜１０７の界面にシリサイド層を形成する方法がある。具体的には、ＴｉＮ膜１０７上に形成したシリコン膜１２２上にＴｉ膜１２３を形成し、シリコン膜１２２とＴｉ膜１２３をシリサイド反応させて、金属シリコン化合物膜１０８を形成する。さらに、金属シリコン化合物膜１０８上にシリコン膜１１０を形成し、ＴｉＮ膜１０７、金属シリコン化合物膜１０８、シリコン膜１１０の積層構造である電極を形成している。ここでは、シリコン膜１１０の上部をシリサイド化して、シリサイド層１１７を形成する工程は省略する。このような従来の方法の場合、以下のような問題がある。
【００３２】
図４（ｂ）に示すように、ＴｉＮ膜１０７の表面が大気に曝され酸化されることで、ＴｉＮ膜１０７の表面にＴｉＯ２膜１２４が形成される。ＴｉＯ２膜１２４は希釈ＨＦなどの薬液処理で除去することが出来ないため、シリコン膜１１０の成膜後もＴｉＯ２膜１２４が残る。ＴｉＮ膜１０７と金属シリコン化合物膜１０８の界面にＴｉＯ２膜１２４が存在するため、ＴｉＮ膜１０７と金属シリコン化合物膜１０８の界面抵抗が高くなってしまう。これは、シリコン膜１１０と金属膜１０７との界面抵抗２０２の上昇につながる。
【００３３】
また、図４（ｃ）に示すように、ＴｉＮ膜１０７とシリコン膜１２２との界面にＴｉ膜１２５を介在させることで、Ｔｉシリサイドを形成する方法も考えられる。しかし、Ｔｉ膜１２５とシリコン膜１２２を連続成膜しない限り、Ｔｉ膜１２５の方がＴｉＮ膜１０７よりも酸化され易いために、図４（ｂ）の場合よりも厚いＴｉＯ２膜１２４が形成されてしまう。また、通常、Ｔｉ膜１２５はスパッタ法で成膜し、シリコン膜１２２はCVD法で成膜する。よって、Ｔｉ膜１２５とシリコン膜１２２を大気にさらすことなく、連続的に成膜することは困難である。
【００３４】
さらに、図４（ｄ）に示すように、シリコン膜１２２とＴｉ膜１２３をシリサイド反応させて、金属シリコン化合物膜１０８を形成する場合、拡散層形成時の熱工程などによってシリコンが拡散し、金属シリコン化合物膜１０８の下部にボイドが形成される。そのため、ＴｉＮ膜１０７と金属シリコン化合物膜１０８との界面抵抗が上昇してしまう。これは、シリコン膜１１０と金属膜１０７との界面抵抗２０２の上昇につながる。
【００３５】
これらの方法に対して、本実施例では、図４（ｅ）に示すように、あらかじめ金属シリコン化合物膜１０８であるＴｉＳｉｘ膜をＴｉＮ膜１０７上に堆積している。ＴｉＮ膜１０７とＴｉＳｉｘ膜１０８を同一装置で大気にさらすことなく、連続的に成膜することで、ＴｉＮ膜１０７表面の酸化を抑制できる。また、シリサイド反応は起こらないため、熱工程を経た後にボイドが形成されることなく、ＴｉＮ膜１０７とシリコン膜１１０の間にＴｉＳｉｘ膜１０８を挿入することができる。さらに、ＴｉＳｉｘ膜１０８表面に形成されるのはシリコン酸化膜１０９であるため、ＴｉＳｉｘ膜１０８上にシリコン膜１１０を形成する前に希釈ＨＦなどの処理を行うことで容易に除去できる。よって、シリコン膜１１０と金属膜１０７との界面抵抗２０２を低く保つことができる。
【００３６】
よって、ゲート電極の垂直方向の界面抵抗を下げることが可能となり、トランジスタのスイッチング速度が従来の方法と比較して、大幅に改善できる。
【００３７】
さらに金属膜１０７とシリコン膜１１０の間に金属シリコン化合物膜１０８であるシリサイド膜を介在させることで、膜ストレスの低減も可能となる。つまり、ＴｉＮ膜のように金属窒化物や炭化物からなる薄膜は数Ｇ〜数１０Ｐａの圧縮応力を有するため、ゲート電極に金属窒化物や炭化物を使用するとゲート絶縁膜にも大きな圧縮応力が加わる。その結果、ゲート絶縁膜の信頼性が劣化してしまう。それに対して、シリサイド層は引っ張り応力を有するため、金属窒化物と積層させることで、ゲート絶縁膜に加わる応力を軽減することが可能となる。
【００３８】
また、本実施例では、金属膜１０７としてＴｉＮ膜を用いたが、Ｔｉと同じＩＶ族のＺｒ、Ｈｆの窒化物、炭化物、シリコン窒化膜、シリコン炭化物でも良い。さらに、Ｖ族（Ｖ、Ｎｂ、Ｔａ）、ＶＩ族（Ｍｏ、Ｗ）の窒化物、炭化物、シリコン窒化物、シリコン炭化物でも良い。
【００３９】
このとき、金属膜１０７とシリコン膜１１０の間に挿入した金属シリコン化合物膜１０８は、ＩＶ族（Ｔｉ、Ｚｒ、Ｈｆ）、Ｖ族（Ｖ、Ｎｂ、Ｔａ）、ＶＩ族（Ｍｏ、Ｗ）のシリサイドであれば良い。なお、金属膜と金属シリサイド膜が同族元素の場合には、加工が容易になる。
【００４０】
さらに、本実施例では、ゲート絶縁膜１０４の材料として、Ｈｆを含む膜を用いたが、例えば、Ｚｒ、Ｔｉ、Ｔａ、Ａｌ、Ｓｒ、Ｙ、Ｌａなどの酸化物、又はＺｒＳｉｘＯｙのようにそれらの元素とシリコンの酸化物でも良い。さらには、それら酸化物の積層膜でも良い。
【００４１】
また、本実施例では、閾値制御層１０５として、ＮＭＯＳ領域にのみＭｇが存在しているが、他の元素であっても良い。例えば、ＮＭＯＳ領域にＬａ膜を形成し、ＰＭＯＳ領域にＡｌ２Ｏ３膜を形成しても良い。
【００４２】
本発明は上記実施例に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々に変形して実施することができる。
【符号の説明】
【００４３】
１００・・・ 半導体基板
１０１・・・ 素子分離
１０２・・・ ＳｉＧｅ層
１０３・・・ 界面層
１０４・・・ ゲート絶縁膜
１０５・・・ 閾値制御層
１０６・・・ レジスト
１０７・・・ 金属膜
１０８・・・ 金属シリコン化合物膜
１０９・・・ シリコン酸化膜
１１０・・・ シリコン膜
１１１・・・ ゲート構造
１１２・・・ シリコン窒化膜
１１３・・・ 浅い拡散層
１１４・・・ シリコン窒化膜
１１５・・・ シリコン酸化膜
１１６・・・ 深い拡散層
１１７・・・ シリサイド層
１１８・・・ 第１の層間絶縁膜
１１９・・・ コンタクト
１２０・・・ 第２の層間絶縁膜
１２１・・・ Ｃｕ配線
１２２・・・ シリコン膜
１２３・・・ Ｔｉ膜
１２４・・・ ＴｉＯ２膜
１２５・・・ Ｔｉ膜
２０１・・・ シリサイド層／シリコン膜の界面抵抗
２０２・・・ シリコン膜／金属膜の界面抵抗
２０３・・・ 金属膜の抵抗
２０４・・・ ゲート電極の配線方向を流れる電流
２０５・・・ ゲート電極の垂直方向を流れる電流
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に金属膜を形成する工程と、
前記金属膜上に金属シリコン化合物膜を連続して堆積する工程と、
前記金属シリコン化合物膜上にシリコン膜を形成する工程と、
前記金属膜、前記金属シリコン化合物膜及び前記シリコン膜を加工する工程と、
を有していることを特徴とする半導体装置の製造方法。
【請求項２】
前記シリコン膜を形成する前に、前記金属シリコン化合物膜の表面に存在する酸化膜を除去する工程を
さらに有していることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記金属膜は、ＩＶ族、Ｖ族及びＶＩ族の窒化物、炭化物、シリコン窒化物及びシリコン炭化物のいずれかであることを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
前記金属シリコン化合物膜は、ＩＶ族、Ｖ族及びＶＩ族のいずれかの金属を含むことを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項５】
前記金属膜と前記金属シリコン化合物膜は、ＩＶ族、Ｖ族及びＶＩ族のいずれかである同族の金属を含むことを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項１】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に金属膜を形成する工程と、
前記金属膜上に金属シリコン化合物膜を連続して堆積する工程と、
前記金属シリコン化合物膜上にシリコン膜を形成する工程と、
前記金属膜、前記金属シリコン化合物膜及び前記シリコン膜を加工する工程と、
を有していることを特徴とする半導体装置の製造方法。
【請求項２】
前記シリコン膜を形成する前に、前記金属シリコン化合物膜の表面に存在する酸化膜を除去する工程を
さらに有していることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記金属膜は、ＩＶ族、Ｖ族及びＶＩ族の窒化物、炭化物、シリコン窒化物及びシリコン炭化物のいずれかであることを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
前記金属シリコン化合物膜は、ＩＶ族、Ｖ族及びＶＩ族のいずれかの金属を含むことを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項５】
前記金属膜と前記金属シリコン化合物膜は、ＩＶ族、Ｖ族及びＶＩ族のいずれかである同族の金属を含むことを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１０−２６７６７８（Ｐ２０１０−２６７６７８Ａ）
【公開日】平成２２年１１月２５日（２０１０．１１．２５）
【国際特許分類】
【出願番号】特願２００９−１１５８９５（Ｐ２００９−１１５８９５）
【出願日】平成２１年５月１２日（２００９．５．１２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２２年１１月２５日（２０１０．１１．２５）
【国際特許分類】
【出願日】平成２１年５月１２日（２００９．５．１２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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