半導体装置及びその製造方法
【課題】ゲート電極構造が異なるNch絶縁ゲート型電界効果トランジスタとPch絶縁ゲート型電界効果トランジスタのゲート電極形状を安定化させる。
【解決手段】半導体装置50には、Nch MISFETとPch FMISFETが半導体基板1上に設けられる。半導体基板1上に、Nch MISFETのソースとドレインの間にオーバラップしてゲート絶縁膜7、ゲート電極膜8、及び絶縁膜10が積層形成される。半導体基板1上に、Pch MISFETのソースとドレインの間にオーバラップしてゲート絶縁膜7、ゲート電極膜9、及び絶縁膜10が積層形成される。ゲート電極膜9はゲート電極膜8よりもゲート電極膜同時加工時での補正膜厚分だけ薄く形成されている。
【解決手段】半導体装置50には、Nch MISFETとPch FMISFETが半導体基板1上に設けられる。半導体基板1上に、Nch MISFETのソースとドレインの間にオーバラップしてゲート絶縁膜7、ゲート電極膜8、及び絶縁膜10が積層形成される。半導体基板1上に、Pch MISFETのソースとドレインの間にオーバラップしてゲート絶縁膜7、ゲート電極膜9、及び絶縁膜10が積層形成される。ゲート電極膜9はゲート電極膜8よりもゲート電極膜同時加工時での補正膜厚分だけ薄く形成されている。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、同一半導体基板に異なる導電型の絶縁ゲート型電界効果トランジスタを有する半導体装置及びその製造方法に関する。
【背景技術】
【0002】
半導体素子の微細化、低電圧動作化、高集積度化の進展に伴い、同一半導体基板に異なる導電型の絶縁ゲート型電界効果トランジスタを有するCMOS(Complementary Metal Oxide Semiconductor)では、ゲート電極を理想的な加工形状にするのが大変重要になってきている(例えば、特許文献1参照。)。
【0003】
例えば、特許文献1などに記載されている半導体装置では、N型不純物が高濃度にドープされたN+多結晶シリコン膜などからなるN+ゲート電極膜(Nch絶縁ゲート型電界効果トランジスタ領域)とP型不純物が高濃度にドープされたP+多結晶シリコン膜などからなるP+ゲート電極膜(Pch絶縁ゲート型電界効果トランジスタ領域)を同時に、マスク材をマスクにして、例えばRIE(Reactive Ion Etching)を用いてエッチング加工している。
【0004】
ところが、P+多結晶シリコン膜はN+多結晶シリコン膜よりもRIEのエッチングレートが遅いので、N+ゲート電極膜直下のゲート絶縁膜が過剰にエッチングされたり、半導体基板がえぐれたりする問題点がある。また、Pch絶縁ゲート型電界効果トランジスタ領域ではエッチング加工がテーパ状となる問題点がある。このため、理想的な垂直形状を有するゲート同時加工が困難となる問題点がある。
【特許文献1】特開平11−17024号公報
【発明の開示】
【発明が解決しようとする課題】
【0005】
本発明は、Nch絶縁ゲート型電界効果トランジスタとPch絶縁ゲート型電界効果トランジスタのゲート電極構造が異なる場合でも、ゲート電極形状の安定した半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【0006】
本発明の一態様の半導体装置は、半導体基板と、前記半導体基板上にゲート絶縁膜を介してN型不純物がドープされたシリコン膜がゲート電極膜として設けられたNch絶縁ゲート型電界効果トランジスタと、前記半導体基板上に前記ゲート絶縁膜を介してゲート電極膜が積層形成され、その上層膜としてP型不純物がドープされたシリコン膜が前記Nch絶縁ゲート型電界効果トランジスタのゲート電極膜よりも薄く設けられたPch絶縁ゲート型電界効果トランジスタとを具備することを特徴とする。
【0007】
更に、本発明の一態様の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にシリコン膜を形成する工程と、Nch絶縁ゲート電界効果トランジスタ形成領域の前記シリコン膜にN型不純物をドープする工程と、Pch絶縁ゲート電界効果トランジスタ形成領域の前記シリコン膜を所定の厚さエッチングし、エッチングされた前記シリコン膜にP型不純物をドープする工程と、マスク材をマスクにして、N型不純物がドープされた前記シリコン膜とP型不純物がドープされた前記シリコン膜とを同時にエッチングする工程とを具備することを特徴とする。
【0008】
更に、本発明の他態様の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に第1のシリコン膜を形成する工程と、Pch絶縁ゲート型電界効果トランジスタ形成領域の前記第1のシリコン膜にP型不純物をドープする工程と、前記Pch絶縁ゲート型電界効果トランジスタ形成領域の前記第1のシリコン膜上に、保護膜を選択的に形成する工程と、前記保護膜及び前記第1のシリコン膜上に第2のシリコン膜を形成した後、前記第2のシリコン膜を平坦化して前記第1のシリコン膜上に選択的に残置させるとともに、前記保護膜と自己整合的に、Nch絶縁ゲート型電界効果トランジスタ形成領域の前記第1のシリコン膜及び前記第2のシリコン膜の少なくとも一方にN型不純物をドープする工程と、前記保護膜を除去する工程と、マスク材をマスクにして、前記Nch絶縁ゲート型電界効果トランジスタ形成領域の前記第1及び第2のシリコン膜と前記Pch絶縁ゲート型電界効果トランジスタ形成領域の前記第1のシリコン膜とを同時にエッチングする工程とを具備することを特徴とする。
【発明の効果】
【0009】
本発明によれば、Nch絶縁ゲート型電界効果トランジスタとPch絶縁ゲート型電界効果トランジスタのゲート電極構造が異なる場合でも、ゲート電極形状の安定した半導体装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【0010】
以下本発明の実施例について図面を参照しながら説明する。
【実施例1】
【0011】
まず、本発明の実施例1に係る半導体装置及びその製造方法について、図面を参照して説明する。図1は半導体装置を示す断面図である。本実施例では、Pch絶縁ゲート型電界効果トランジスタのゲート電極膜をNch絶縁ゲート型電界効果トランジスタのゲート電極膜よりも薄くしている。
【0012】
図1に示すように、半導体装置50には、Nch絶縁ゲート型電界効果トランジスタとPch絶縁ゲート型電界効果トランジスタが半導体基板1上に設けられる。ここで、絶縁ゲート型電界効果トランジスタとは、MISFET(Metal Insulator Semiconductor Field Effect Transistor)或いはMOSFET(Metal Oxide Semiconductor Field Effect Transistor)のことである。ゲート絶縁膜を用いた場合がMISFETであり、ゲート酸化膜を用いた場合がMOSFETである。
【0013】
P型シリコン基板である半導体基板1表面には、Nウエル2及びPウエル3が選択的に設けられる。Nウエル2上にはPch MISFETが設けられ、Pウエル3上にはNch MISFETが設けられる。Pウエル3表面にはNch MISFETのソース及びドレインとなるN+ソース・ドレイン層5が選択的に設けられる。Nウエル2表面にはPch MISFETのソース及びドレインとなるP+ソース・ドレイン層6が選択的に設けられる。Nch MISFETとPch MISFETとを分離するシャロートレンチアイソレーション4が半導体基板1上部に、N+ソース・ドレイン層5及びP+ソース・ドレイン層6よりも深く埋設される。
【0014】
半導体基板1上に、ソース側のN+ソース・ドレイン層5とドレイン側のN+ソース・ドレイン層5の間にオーバラップしてゲート絶縁膜7、ゲート電極膜8、及び絶縁膜10が積層形成される。半導体基板1上に、ソース側のP+ソース・ドレイン層6とドレイン側のP+ソース・ドレイン層6の間にオーバラップしてゲート絶縁膜7、ゲート電極膜9、及び絶縁膜10が積層形成される。
【0015】
ここで、ゲート電極膜8にはN型不純物が高濃度にドープされたN+多結晶シリコン膜を用いている。ゲート電極膜9にはP型不純物が高濃度にドープされたP+多結晶シリコン膜を用いている。ゲート電極膜8の膜厚であるゲート電極膜厚T1とゲート電極膜9の膜厚であるゲート電極膜厚T2は、
T1>T2・・・・・・・・・・・・・・・・(式1)
T1−T2=ΔT・・・・・・・・・・・・(式2)
と設定される。ゲート電極膜8、9を垂直に加工するゲートRIE(Reactive Ion Etching)加工では、ゲート電極膜8よりもゲート電極膜9のエッチングレートが遅いので、ΔTはゲート電極膜同時加工時でゲート電極膜8及びゲート電極膜9のエッチング終点が略同じ時刻になるように設定した補正膜厚である。
【0016】
積層形成されたゲート絶縁膜7、ゲート電極膜8、及び絶縁膜10の両側面と、積層形成されたゲート絶縁膜7、ゲート電極膜9、及び絶縁膜10の両側面とには、側壁絶縁膜11が設けられる。層間絶縁膜12が半導体基板1、シャロートレンチアイソレーション4、絶縁膜10、及び側壁絶縁膜11を覆うように設けられる。
【0017】
Nch MISFET及びPch MISFETのソース、ドレイン領域の一部を露出するように、ソース、ドレイン領域上の層間絶縁膜12にコンタクト13が設けられ、コンタクト13を埋設するように1層目配線14が形成される。
【0018】
ここで、Nch MISFETのソース及びドレインに低濃度N型拡散層(エクステンション領域とも呼称する)を設けてもよい。Pch MISFETのソース及びドレインに低濃度P型拡散層(エクステンション領域とも呼称する)を設けてもよい。また、エクステンション領域直下にHalo領域を設けてもよい。
【0019】
次に、半導体装置の製造方法について図2乃至7を参照して説明する。図2乃至7は半導体装置の製造工程を示す断面図である。
【0020】
図2に示すように、まず、P型シリコン基板である半導体基板1にNウエル2及びPウエル3を選択的に形成する。半導体基板1上部にシャロートレンチアイソレーション4を埋め込む。半導体基板1上にゲート絶縁膜7及び多結晶シリコン膜21を積層形成する。ここでは、ゲート絶縁膜7にNO膜(酸窒化膜)を用いているがONO膜やHigh−K膜(HfSiON)などを用いてもよい。多結晶シリコン膜21には、気相成長法(CVD法)によるアンドープ多結晶シリコン膜を用いているが、PVD法などを用いて形成してもよい。
【0021】
多結晶シリコン膜21形成後、周知のリソグラフィー法を用いて、Pch MISFET形成領域にレジスト膜22を選択的に形成する。レジスト膜22をマスクにしてNch MISFET形成領域の多結晶シリコン膜21にN型不純物(例えば、P(燐))をイオン注入する。
【0022】
次に、図3に示すように、レジスト膜22を剥離後、周知のリソグラフィー法を用いて、Nch MISFET形成領域にレジスト膜22aを選択的に形成する。レジスト膜22aをマスクにして、Pch MISFET形成領域の多結晶シリコン膜21を、例えばRIE法を用いて所定の厚さ分だけエッチングする。
【0023】
ここで、所定の厚さは、事前に測定されているNch MISFETのゲート電極膜8及びPch MISFETのゲート電極膜9のエッチングレートと、多結晶シリコン膜21の厚さを考慮し、後述するゲート同時加工時にNch MISFETのゲート電極膜8及びPch MISFETのゲート電極膜9のエッチング終点が略同じ時刻になるように設定するのが好ましい。この所定の厚さは上述した補正膜厚ΔTに相当する。
【0024】
続いて、図4に示すように、レジスト膜22aをマスクにしてPch MISFET形成領域の多結晶シリコン膜21にP型不純物(例えば、B(ホウ素))をイオン注入する。
【0025】
そして、図5に示すように、レジスト膜22aを剥離後、多結晶シリコン膜21上にハードマスク23を形成する。ここで、ハードマスク23には気相成長法によるシリコン窒化膜(SiN)を用いているがTEOS膜などの絶縁膜を用いてもよい。ハードマスク23形成後、周知のリソグラフィー法を用いて、ゲート加工領域にレジスト膜22bを形成する。
【0026】
次に、図6に示すように、レジスト膜22bをマスクにしてハードマスク23を、例えばRIE法を用いてエッチングする。ここで用いるRIE法は、ゲート電極膜8及びゲート電極膜9に対してハードマスク23のエッチングレートが早い(選択比大)条件が好ましい。
【0027】
続いて、図7に示すように、レジスト膜22bを剥離後、ハードマスク23をマスクにして、例えばRIEを用いてゲート電極膜8及びゲート電極膜9を同時にエッチングする。ここで用いるRIEは、ハードマスク23に対してゲート電極膜8及びゲート電極膜9のエッチングレートが早い(選択比大)条件が好ましく、例えば臭化水素(HBr)や塩素(Cl2)がエッチングガスに含まれるものが好ましい。ハードマスク23はこれ以降の工程で残置して絶縁膜10としている。なお、ハードマスク23を用いずにレジスト膜をマスク材として、RIE法を用いてゲート電極膜を同時加工してもよい。
【0028】
上述したように、本実施例の半導体装置及びその製造方法では、Nch MISFETとPch FMISFETが半導体基板1上に設けられる。半導体基板1上に、Nch MISFETのソースとドレインの間にオーバラップしてゲート絶縁膜7、N+多結晶シリコン膜からなるゲート電極膜8、及び絶縁膜10が積層形成される。半導体基板1上に、Pch MISFETのソースとドレインの間にオーバラップしてゲート絶縁膜7、P+多結晶シリコン膜からなるゲート電極膜9、及び絶縁膜10が積層形成される。ゲート電極膜9は、ゲート電極膜同時加工時にゲート電極膜8及びゲート電極膜9のエッチング終点が略同じ時刻になるように、ゲート電極膜8よりも補正膜厚分だけ薄く形成されている。
【0029】
このため、垂直なゲート加工形状が形成される。また、ゲート絶縁膜7の過剰なオーバーエッチングを抑制することができるので、半導体基板1がえぐれたりしない。
【0030】
なお、本実施例では、ゲート電極膜に多結晶シリコン膜を用いているがアモルファスシリコン膜や多結晶SiGe(シリコンゲルマニウム)膜などを用いてもよい。また、ゲート絶縁膜にNO膜を用いているが、シリコン熱酸化膜を用いてもよい。この場合、形成されるトランジスタはMOSFETとなる。
【実施例2】
【0031】
次に、本発明の実施例2に係る半導体装置及びその製造方法について、図面を参照して説明する。図8は半導体装置を示す断面図である。本実施例では、ゲート電極膜を積層構造にしている。
【0032】
以下、実施例1と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【0033】
図8に示すように、半導体装置50aには、Nch絶縁ゲート型電界効果トランジスタとPch絶縁ゲート型電界効果トランジスタが半導体基板1上に設けられる。
【0034】
半導体基板1上に、ソース側のN+ソース・ドレイン層5とドレイン側のN+ソース・ドレイン層5の間にオーバラップしてゲート絶縁膜7、第1のゲート電極膜31、第2のゲート電極膜32、及び絶縁膜10が積層形成される。半導体基板1上に、ソース側のP+ソース・ドレイン層6とドレイン側のP+ソース・ドレイン層6の間にオーバラップしてゲート絶縁膜7、第1のゲート電極膜33、第2のゲート電極膜34、及び絶縁膜10が積層形成される。
【0035】
ここで、第1のゲート電極膜31には窒化チタン(TiN)を用いているがチタン(Ti)、珪化チタン(TiSi)や炭化チタン(TiC)などを用いてもよい。また、N+多結晶シリコン膜に近い仕事関数を有する金属であるジルコニウム(Zr)、ハフニウム(Hf)、バナジウム(V)、タンタル(Ta)、クロム(Cr)、或いはモリブデン(Mo)などを用いたり、その窒化物、その珪化物、或いはその炭化物などを用いてもよい。なお、第1のゲート電極膜31として金属膜を形成し、後工程で高温熱処理が必要な場合には第2のゲート電極膜32と金属膜の間にバリアメタルを設けるのが好ましい。
【0036】
第1のゲート電極膜33には窒化タングステン(WN)を用いているが、タングステン(W)、珪化タングステン(WSi)や炭化タングステン(WC)などを用いてもよい。また、P+多結晶シリコン膜に近い仕事関数を有する金属であるニッケル(Ni)、パラジウム(Pd)、白金(Pt)、コバルト(Co)、ルテニウム(Ru)、或いはロジウム(Rh)などを用いたり、その窒化物、その珪化物、或いはその炭化物などを用いてもよい。なお、第1のゲート電極膜33として金属膜を形成し、後工程で高温熱処理が必要な場合には第2のゲート電極膜34と金属膜の間にバリアメタル膜を設けるのが好ましい。
【0037】
第2のゲート電極膜32にはN型不純物が高濃度にドープされたN+多結晶シリコン膜を用いている。第2のゲート電極膜34にはP型不純物が高濃度にドープされたP+多結晶シリコン膜を用いている。第2のゲート電極膜32の膜厚であるゲート電極膜厚T1aと第2のゲート電極膜34の膜厚であるゲート電極膜厚T2aは、
T1a>T2a・・・・・・・・・・・・・・・(式3)
T1a−T2a=ΔTa・・・・・・・・・・・(式4)
と設定される。積層ゲート電極膜を垂直にエッチングするゲートRIE(Reactive Ion Etching)加工では、第2のゲート電極膜32よりも第2のゲート電極膜34のエッチングレートが遅いので、ΔTaはゲート電極膜同時加工時で第1のゲート電極膜31及び第1のゲート電極膜33のエッチング終点が略同じ時刻になるように設定した補正膜厚である。
【0038】
積層形成されたゲート絶縁膜7、第1のゲート電極膜31、第2のゲート電極膜32、及び絶縁膜10の両側面と、積層形成されたゲート絶縁膜7、第1のゲート電極膜33、第2のゲート電極膜34、及び絶縁膜10の両側面とには、側壁絶縁膜11が設けられる。
【0039】
ここでは、ゲート絶縁膜7上に金属窒化物を介して多結晶シリコン膜を形成しているが、ゲート絶縁膜7上に多結晶シリコン膜を形成した場合と比較して、ゲート空乏化による見かけ上のゲート絶縁膜の厚膜化に伴なうトランジスタ駆動力の劣化を抑制でき、P+多結晶シリコン膜中のB(ホウ素)浸透現象を抑制でき、トランジスタの閾値電圧(Vth)変化を抑制できるなどの利点がある。
【0040】
次に、半導体装置の製造方法について図9乃至15を参照して説明する。図9乃至15は半導体装置の製造工程を示す断面図である。
【0041】
図9に示すように、半導体基板1上にゲート絶縁膜7及び第1のゲート電極膜31を積層形成する。ここで、窒化チタン(TiN)である第1のゲート電極膜31はスパッタ法を用いて形成している。第1のゲート電極膜31形成後、周知のリソグラフィー法を用いて、Nch MISFET形成領域にレジスト膜22cを選択的に形成する。レジスト膜22cをマスクにして、Pch MISFET形成領域の第1のゲート電極膜31をエッチングする。エッチング条件としては、ゲート絶縁膜7にダメージが発生しないようにドライエッチング+ウエットエッチング、或いはウエットエッチングを用いるのが好ましい。
【0042】
次に、図10に示すように、レジスト膜22cを剥離後、第1のゲート電極膜33を形成する。ここで、窒化タングステン(WN)である第1のゲート電極膜33はスパッタ法を用いて形成している。第1のゲート電極膜33形成後、周知のリソグラフィー法を用いて、Pch MISFET形成領域にレジスト膜22dを選択的に形成する。レジスト膜22dをマスクにして、Nch MISFET形成領域の第1のゲート電極膜33をエッチングする。
【0043】
続いて、図11に示すように、レジスト膜22dを剥離後、第1のゲート電極膜31及び33上に多結晶シリコン膜21aを形成する。多結晶シリコン膜21aは気相成長法(CVD法)によるアンドープ多結晶シリコン膜を用いているが、PVD法などを用いて形成してもよい。また、多結晶シリコン膜の代わりにアモルファスシリコン膜や多結晶SiGe(シリコンゲルマニウム)膜などを用いてもよい。
【0044】
そして、図12に示すように、周知のリソグラフィー法を用いて、Pch MISFET形成領域にレジスト膜22eを選択的に形成する。レジスト膜22eをマスクにして、Nch MISFET形成領域の多結晶シリコン膜21aにN型不純物(例えば、P(燐))をイオン注入する。
【0045】
次に、図13に示すように、レジスト膜22e剥離後、周知のリソグラフィー法を用いて、Nch MISFET形成領域の多結晶シリコン膜21a上にレジスト膜22fを形成し、レジスト膜22fをマスクにしてPch MISFET形成領域の多結晶シリコン膜21aを、例えばRIE法を用いて所定の厚さ分だけエッチングする。
【0046】
ここで、所定の厚さは、事前に測定されているNch MISFETの第1のゲート電極膜31及び第2のゲート電極膜32のエッチングレートと、Pch MISFETの第1のゲート電極膜33及び第2のゲート電極膜34のエッチングレートと、多結晶シリコン膜21aの厚さを考慮し、後述するゲート同時加工時にNch MISFETの第1のゲート電極膜31及びPch MISFETの第1のゲート電極膜33のエッチング終点が略同じ時刻になるように設定するのが好ましい。この所定の厚さは上述した補正膜厚ΔTaに相当する。レジスト膜22fをマスクにしてPch MISFET形成領域の多結晶シリコン膜21aにP型不純物(例えば、B(ホウ素))をイオン注入する。
【0047】
続いて、図14に示すように、レジスト膜22f剥離後、多結晶シリコン膜21a上にハードマスク23aを形成する。ここで、ハードマスク23aには気相成長法によるシリコン窒化膜(SiN)を用いているがTEOS膜などの絶縁膜を用いてもよい。ハードマスク23a形成後、例えば、多結晶シリコン膜21a中の不純物を熱拡散して不純物濃度を均一化し、Nch MISFET形成領域に第2のゲート電極膜32を形成し、Pch MISFET形成領域に第2のゲート電極膜34を形成する。
【0048】
そして、図15に示すように、周知のリソグラフィー法を用いて、ゲート加工領域にレジスト膜22gを形成する。レジスト膜22gをマスクにしてハードマスク23aを、例えばRIE法を用いてエッチングする。ここで用いるRIE法は、第2のゲート電極膜32及び第2のゲート電極膜34に対してハードマスク23aのエッチングレートが早い(選択比大)条件が好ましい。
【0049】
レジスト膜22gを剥離後、ハードマスク23aをマスクにして、例えばRIEを用いてNch MISFET形成領域の第1のゲート電極膜31及び第2のゲート電極膜32と、Pch MISFET形成領域の第1のゲート電極膜33及び第2のゲート電極膜34とを同時にエッチングする。
【0050】
ここで用いるRIEは、ハードマスク23aに対して第1のゲート電極膜31、第1のゲート電極膜33、第2のゲート電極膜32、及び第2のゲート電極膜34のエッチングレートが早い(選択比大)条件が好ましく、例えば臭化水素(HBr)や塩素(Cl2)がエッチングガスに含まれるものが好ましい。なお、ハードマスク23aはこれ以降の工程で残置して絶縁膜10としている。
【0051】
ここで、第2のゲート電極膜34を第2のゲート電極膜32よりも補正膜厚ΔTaだけ、予め薄く形成しているので第1のゲート電極膜31及び第1のゲート電極膜33のエッチングの終点を略同じ時刻にすることができ、垂直なゲート加工形状が形成され、ゲート絶縁膜7の過剰なオーバーエッチングを抑制することができる。
【0052】
上述したように、本実施例の半導体装置及びその製造方法では、Nch MISFETとPch MISFETが半導体基板1上に設けられる。半導体基板1上に、Nch MISFETのソースとドレインの間にオーバラップしてゲート絶縁膜7、第1のゲート電極膜31、N+多結晶シリコン膜からなる第2のゲート電極膜32、及び絶縁膜10が積層形成される。半導体基板1上に、Pch MISFETのソースとドレインの間にオーバラップしてゲート絶縁膜7、第1のゲート電極膜33、P+多結晶シリコン膜からなる第2のゲート電極膜34、及び絶縁膜10が積層形成される。第2のゲート電極膜34は、ゲート電極膜同時加工時に第1のゲート電極膜31及び第1のゲート電極膜33のエッチング終点が略同じ時刻になるように、第2のゲート電極膜32よりも補正膜厚分だけ薄く形成されている。
【0053】
このため、垂直なゲート加工形状が形成される。また、ゲート絶縁膜7の過剰なオーバーエッチングを抑制することができるので、半導体基板1がえぐれたりしない。
【実施例3】
【0054】
次に、本発明の実施例3に係る半導体装置及びその製造方法について、図面を参照して説明する。図16は半導体装置を示す断面図である。本実施例では、Pch絶縁ゲート型電界効果トランジスタのゲート電極膜を積層構造とし、Nch絶縁ゲート型電界効果トランジスタのゲート電極膜を単層構造としている。
【0055】
以下、実施例1と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【0056】
図16に示すように、半導体装置50bには、Nch絶縁ゲート型電界効果トランジスタとPch絶縁ゲート型電界効果トランジスタが半導体基板1上に設けられる。
【0057】
半導体基板1上に、ソース側のN+ソース・ドレイン層5とドレイン側のN+ソース・ドレイン層5の間にオーバラップしてゲート絶縁膜7、ゲート電極膜41、及び絶縁膜10が積層形成される。半導体基板1上に、ソース側のP+ソース・ドレイン層6とドレイン側のP+ソース・ドレイン層6の間にオーバラップしてゲート絶縁膜7、第1のゲート電極膜33、第2のゲート電極膜34、及び絶縁膜10が積層形成される。ここで、ゲート電極膜41にはN型不純物が高濃度にドープされたN+多結晶シリコン膜を用いている。また、第1のゲート電極膜33、第2のゲート電極膜34には、それぞれ実施例2と同様の材料を用いている。
【0058】
ゲート電極膜41の膜厚であるゲート電極膜厚T1bと第2のゲート電極膜34の膜厚であるゲート電極膜厚T2bは、
T1b>T2b・・・・・・・・・・・・・(式5)
T1b−T2b=ΔTb・・・・・・・・・(式6)
と設定される。ゲート電極膜を垂直にエッチングするゲートRIE(Reactive Ion Etching)加工では、ゲート電極膜41よりも第2のゲート電極膜34のエッチングレートが遅いので、ΔTbはゲート電極膜同時加工時でゲート電極膜41及び第1のゲート電極膜33のエッチング終点が略同じ時刻になるように設定した補正膜厚である。
【0059】
積層形成されたゲート絶縁膜7、ゲート電極膜41、及び絶縁膜10の両側面と、積層形成されたゲート絶縁膜7、第1のゲート電極膜33、第2のゲート電極膜34、及び絶縁膜10の両側面とには、側壁絶縁膜11が設けられる。
【0060】
ここでは、Pch MISFETのゲート絶縁膜7上に金属窒化物を介して多結晶シリコン膜を形成しているが、ゲート絶縁膜7上に多結晶シリコン膜を形成した場合と比較して、ゲート空乏化による見かけ上のゲート絶縁膜の厚膜化に伴なうトランジスタ駆動力の劣化を抑制でき、P+多結晶シリコン膜中のB(ホウ素)浸透現象を抑制でき、トランジスタの閾値電圧(Vth)変化を抑制できるなどの利点がある。なお、Nch MISFETの場合、B(ホウ素)浸透現象がないのでPch MISFETと比較してトランジスタの閾値電圧(Vth)変化分が少ない。
【0061】
ゲート電極膜同時加工では、Nch MISFET形成領域のゲート電極膜41のエッチング時間と、Pch MISFET形成領域の第1のゲート電極膜33及び第2のゲート電極膜34のエッチング時間とが略同一となるように、第2のゲート電極膜34をゲート電極膜41よりも予め補正膜厚ΔTbだけ薄くしている。このため、垂直なゲート加工形状が形成され、ゲート絶縁膜7の過剰なオーバーエッチングを抑制することができる。
【0062】
上述したように、本実施例の半導体装置及びその製造方法では、Nch MISFETとPch FMISFETが半導体基板1上に設けられる。半導体基板1上に、Nch MISFETのソースとドレインの間にオーバラップしてゲート絶縁膜7、N+多結晶シリコン膜からなるゲート電極膜41、及び絶縁膜10が積層形成される。半導体基板1上に、Pch MISFETのソースとドレインの間にオーバラップしてゲート絶縁膜7、第1のゲート電極膜33、P+多結晶シリコン膜からなる第2のゲート電極膜34、及び絶縁膜10が積層形成される。第2のゲート電極膜34は、ゲート電極膜同時加工時にゲート電極膜41及び第1のゲート電極膜33のエッチング終点が略同じ時刻になるように、ゲート電極膜41よりも補正膜厚分だけ薄く形成されている。
【0063】
このため、垂直なゲート加工形状が形成される。また、ゲート絶縁膜7の過剰なオーバーエッチングを抑制することができるので、半導体基板1がえぐれたりしない。
【実施例4】
【0064】
次に、本発明の実施例4に係る半導体装置及びその製造方法について、図面を参照して説明する。図17乃至21は半導体装置の製造工程を示す断面図である。本実施例では、実施例1とは異なる製造方法で実施例1と同一構造の半導体装置を実現している。
【0065】
以下、実施例1と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【0066】
図17に示すように、半導体基板1上にゲート絶縁膜7及び多結晶シリコン膜21bを積層形成する。アンドープ多結晶シリコン膜である多結晶シリコン膜21bは、実施例1の多結晶シリコン膜21よりも薄く形成する。多結晶シリコン膜21b形成後、周知のリソグラフィー法を用いて、Nch MISFET形成領域にレジスト膜22hを選択的に形成する。レジスト膜22hをマスクにしてPch MISFET形成領域の多結晶シリコン膜21bにP型不純物(例えば、B(ホウ素))をイオン注入する。
【0067】
次に、図18に示すように、レジスト膜22hを剥離後、多結晶シリコン膜21b上に保護膜24を形成する。保護膜24は、後述するCMP(Chemical Mechanical Polishing)法での多結晶シリコン膜の平坦化研磨のマスク材として機能する。保護膜24は、多結晶シリコン膜と比較して研磨速度が遅い、例えば窒化シリコン(SiN)膜などの絶縁膜を用いるのが好ましい。保護膜24は、実施例1で記載した補正膜厚ΔTに相当する厚さに設定するのが好ましい。保護膜24形成後、周知のリソグラフィー法を用いて、Pch MISFET形成領域にレジスト膜22jを選択的に形成する。
【0068】
続いて、図19に示すように、レジスト膜22jをマスクにして保護膜24をエッチングし、Nch MISFET形成領域の多結晶シリコン膜21b表面を露出させる。レジスト膜22jをマスクにしてNch MISFET形成領域の多結晶シリコン膜21bにN型不純物(例えば、P(燐))をイオン注入する。
【0069】
そして、図20に示すように、レジスト膜22jを剥離後、保護膜24及び多結晶シリコン膜21b上に、例えば気相成長法を用いて多結晶シリコン膜21cを形成する。多結晶シリコン膜21cは、実施例1で記載された補正膜厚ΔTに相当する厚さ以上に厚く設定するのが好ましい。ここでは、多結晶シリコン膜21cにN+多結晶シリコン膜を用いているが、アンドープ多結晶シリコン膜を用いてもよい。多結晶シリコン膜21cにN+多結晶シリコン膜を用いた場合、N型不純物(例えば、P(燐))イオン注入工程を削除してもよい。要は保護膜24と自己整合的に、Nch MISFET形成領域の多結晶シリコン膜21b及び多結晶シリコン膜21cのすくなくとも一方に、N型不純物がドープされればよい。
【0070】
次に、図21に示すように、例えばCMP法を用いて、保護膜24表面が露出するまで多結晶シリコン膜21cを平坦化研磨する。この結果、多結晶シリコン膜21cは多結晶シリコン膜21b上に選択的に残置され、実施例1で記載された補正膜厚ΔT相当の厚さとなる。平坦化研磨後、保護膜24を選択的に剥離除去する。保護膜24が窒化シリコン(SiN)膜の場合、保護膜24の剥離には熱燐酸、或いは多結晶シリコン膜に対して窒化シリコン(SiN)膜のエッチングレートが大きい(選択比大)ドライエッチングを用いるのが好ましい。保護膜24が窒化シリコン(SiN)膜以外の絶縁膜の場合、多結晶シリコン膜がほとんどエッチングされないウエットエッチングなどを用いるのが好ましい。
【0071】
続いて、図示していないが多結晶シリコン膜21b及び多結晶シリコン膜21c上にハードマスクを形成する。ハードマスク形成後、Pch MISFET形成領域の多結晶シリコン膜21b中の不純物と、Nch MISFET形成領域の多結晶シリコン膜21b及び21c中の不純物を熱拡散して不純物濃度を均一化する。その結果、Nch MISFET形成領域にゲート電極膜8が形成され、Pch MISFET形成領域にゲート電極膜9が形成される。これ以降の工程は、実施例1と同様なので図示及び説明を省略する。
【0072】
ここで、実施例1と同様にゲート電極膜9をゲート電極膜8よりも補正膜厚ΔTだけ、予め薄く形成しているのでゲート電極膜8及びゲート電極膜9のRIE法によるエッチングの終点を略同じ時刻にすることができ、垂直なゲート加工形状が形成され、ゲート絶縁膜7の過剰なオーバーエッチングを抑制することができる。
【0073】
上述したように、本実施例の半導体装置及びその製造方法では、Nch MISFETとPch MISFETが半導体基板1上に設けられる。Nch MISFETのゲート電極膜8は、N型不純物がドープされ、多結晶シリコン膜21bと多結晶シリコン膜21cから構成される。Pch MISFETのゲート電極膜9は、P型不純物がドープされ、多結晶シリコン膜21bから構成される。多結晶シリコン膜21cの膜厚は、ゲート電極膜同時加工時にゲート電極膜8及びゲート電極膜9のエッチング終点が略同じ時刻になるように形成されている。
【0074】
このため、垂直なゲート加工形状が形成される。また、ゲート絶縁膜7の過剰なオーバーエッチングを抑制することができるので、半導体基板1がえぐれたりしない。
【0075】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【0076】
実施例では、Nch MISFETの最上層のゲート電極膜にN+多結晶シリコン膜を用い、Pch MISFETの最上層のゲート電極膜にP+多結晶シリコン膜を用いているが、ゲート抵抗を下げるためにN+多結晶シリコン膜及びP+多結晶シリコン膜の少なくとも一部をシリサイド化させてもよい。
【0077】
更に、以下の付記に記載されているような構成が考えられる。
(付記1) 半導体基板と、前記半導体基板上にゲート絶縁膜を介してN型不純物がドープされたシリコン膜からなるゲート電極膜が設けられたNch絶縁ゲート型電界効果トランジスタと、前記半導体基板上に前記ゲート絶縁膜を介してゲート電極膜が積層形成され、上層膜としてP型不純物がドープされたシリコン膜が設けられ、下層膜として金属、及びその窒化物、珪化物、炭化物の少なくとも1種の膜が設けられ、前記Nch絶縁ゲート型電界効果トランジスタのゲート電極膜よりも薄いPch絶縁ゲート型電界効果トランジスタとを具備する半導体装置。
【0078】
(付記2) 半導体基板と、前記半導体基板上にゲート絶縁膜を介してゲート電極膜が積層形成され、上層膜としてN型不純物がドープされたシリコン膜が設けられ、下層膜として金属、及びその窒化物、珪化物、炭化物の少なくとも1種の膜が設けられたNch絶縁ゲート型電界効果トランジスタと、前記半導体基板上に前記ゲート絶縁膜を介してゲート電極膜が積層形成され、上層膜としてP型不純物がドープされたシリコン膜が設けられ、下層膜として金属、及びその窒化物、珪化物、炭化物の少なくとも1種の膜が設けられたPch絶縁ゲート型電界効果トランジスタと具備し、前記Pch絶縁ゲート型電界効果トランジスタの上層膜が前記Nch絶縁ゲート型電界効果トランジスタの上層膜よりも薄い半導体装置。
【0079】
(付記3) 前記Nch絶縁ゲート型電界効果トランジスタの下層膜に使用される金属はチタン(Ti)、ジルコニウム(Zr)、ハフニウム(Hf)、バナジウム(V)、タンタル(Ta)、クロム(Cr)、或いはモリブデン(Mo)であり、前記Pch絶縁ゲート型電界効果トランジスタの下層膜に使用される金属はタングステン(W)、ニッケル(Ni)、パラジウム(Pd)、白金(Pt)、コバルト(Co)、ルテニウム(Ru)、或いはロジウム(Rh)である付記2に記載の半導体装置。
【0080】
(付記4) 前記シリコン膜は多結晶シリコン膜或いはアモルファスシリコン膜である付記1乃至3のいずれかに記載の半導体装置。
【0081】
(付記5) 半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にシリコン膜を形成する工程と、Nch絶縁ゲート電界効果トランジスタ形成領域の前記シリコン膜にN型不純物をドープする工程と、Pch絶縁ゲート電界効果トランジスタ形成領域の前記シリコン膜を所定の厚さエッチングし、エッチングされた前記シリコン膜にP型不純物をドープする工程と、マスク材をマスクにして、N型不純物がドープされた前記シリコン膜とP型不純物がドープされた前記シリコン膜とを同時にエッチングする工程とを具備し、前記所定の厚さはN型不純物がドープされた前記シリコン膜とP型不純物がドープされた前記シリコン膜のエッチング時間の差分をゲート電極の膜厚差として補正した補正膜厚であることを特徴とする半導体装置の製造方法。
【0082】
(付記6) 半導体基板上にゲート絶縁膜を形成する工程と、Nch絶縁ゲート電界効果トランジスタ形成領域の前記ゲート絶縁膜上に第1の金属、及びその窒化物、珪化物、炭化物の少なくとも1種からなる第1の下層電極膜を選択的に形成する工程と、Pch絶縁ゲート電界効果トランジスタ形成領域の前記ゲート絶縁膜上に前記第1の金属とは異なる第2の金属、及びその窒化物、珪化物、炭化物の少なくとも1種からなる第2の下層電極膜を選択的に形成する工程と、前記第1の下層電極膜及び前記第2の下層電極膜上にシリコン膜を形成する工程と、Nch絶縁ゲート電界効果トランジスタ形成領域の前記シリコン膜にN型不純物をドープする工程と、Pch絶縁ゲート電界効果トランジスタ形成領域の前記シリコン膜を所定の厚さエッチングし、エッチングされた前記シリコン膜にP型不純物をドープする工程と、マスク材をマスクにして、N型不純物がドープされた前記シリコン膜及び前記第1の下層電極膜と、P型不純物がドープされた前記シリコン膜及び前記第2の下層電極膜とを同時にエッチングする工程とを具備する半導体装置の製造方法。
【0083】
(付記7) 前記シリコン膜は多結晶シリコン膜或いはアモルファスシリコン膜である付記5又は6に記載の半導体装置の製造方法。
【図面の簡単な説明】
【0084】
【図1】本発明の実施例1に係る半導体装置を示す断面図。
【図2】本発明の実施例1に係る半導体装置の製造工程を示す断面図。
【図3】本発明の実施例1に係る半導体装置の製造工程を示す断面図。
【図4】本発明の実施例1に係る半導体装置の製造工程を示す断面図。
【図5】本発明の実施例1に係る半導体装置の製造工程を示す断面図。
【図6】本発明の実施例1に係る半導体装置の製造工程を示す断面図。
【図7】本発明の実施例1に係る半導体装置の製造工程を示す断面図。
【図8】本発明の実施例2に係る半導体装置を示す断面図。
【図9】本発明の実施例2に係る半導体装置の製造工程を示す断面図。
【図10】本発明の実施例2に係る半導体装置の製造工程を示す断面図。
【図11】本発明の実施例2に係る半導体装置の製造工程を示す断面図。
【図12】本発明の実施例2に係る半導体装置の製造工程を示す断面図。
【図13】本発明の実施例2に係る半導体装置の製造工程を示す断面図。
【図14】本発明の実施例2に係る半導体装置の製造工程を示す断面図。
【図15】本発明の実施例2に係る半導体装置の製造工程を示す断面図。
【図16】本発明の実施例3に係る半導体装置を示す断面図。
【図17】本発明の実施例4に係る半導体装置の製造工程を示す断面図。
【図18】本発明の実施例4に係る半導体装置の製造工程を示す断面図。
【図19】本発明の実施例4に係る半導体装置の製造工程を示す断面図。
【図20】本発明の実施例4に係る半導体装置の製造工程を示す断面図。
【図21】本発明の実施例4に係る半導体装置の製造工程を示す断面図。
【符号の説明】
【0085】
1 半導体基板
2 Nウエル
3 Pウエル
4 シャロートレンチアイソレーション
5 N+ソース・ドレイン層
6 P+ソース・ドレイン層
7 ゲート絶縁膜
8、9、41 ゲート電極膜
10 絶縁膜
11 側壁絶縁膜
12 層間絶縁膜
13 コンタクト
14 1層目配線
21、21a、21b、21c 多結晶シリコン膜
22、22a、22b、22c、22d、22e、22f、22g、22h、22j レジスト膜
23、23a ハードマスク
24 保護膜
31、33 第1のゲート電極膜
32、34 第2のゲート電極膜
50、50a、50b 半導体装置
I/I イオン注入
T1、T1a、T1b、T2、T2a、T2b ゲート電極膜厚
【技術分野】
【0001】
本発明は、同一半導体基板に異なる導電型の絶縁ゲート型電界効果トランジスタを有する半導体装置及びその製造方法に関する。
【背景技術】
【0002】
半導体素子の微細化、低電圧動作化、高集積度化の進展に伴い、同一半導体基板に異なる導電型の絶縁ゲート型電界効果トランジスタを有するCMOS(Complementary Metal Oxide Semiconductor)では、ゲート電極を理想的な加工形状にするのが大変重要になってきている(例えば、特許文献1参照。)。
【0003】
例えば、特許文献1などに記載されている半導体装置では、N型不純物が高濃度にドープされたN+多結晶シリコン膜などからなるN+ゲート電極膜(Nch絶縁ゲート型電界効果トランジスタ領域)とP型不純物が高濃度にドープされたP+多結晶シリコン膜などからなるP+ゲート電極膜(Pch絶縁ゲート型電界効果トランジスタ領域)を同時に、マスク材をマスクにして、例えばRIE(Reactive Ion Etching)を用いてエッチング加工している。
【0004】
ところが、P+多結晶シリコン膜はN+多結晶シリコン膜よりもRIEのエッチングレートが遅いので、N+ゲート電極膜直下のゲート絶縁膜が過剰にエッチングされたり、半導体基板がえぐれたりする問題点がある。また、Pch絶縁ゲート型電界効果トランジスタ領域ではエッチング加工がテーパ状となる問題点がある。このため、理想的な垂直形状を有するゲート同時加工が困難となる問題点がある。
【特許文献1】特開平11−17024号公報
【発明の開示】
【発明が解決しようとする課題】
【0005】
本発明は、Nch絶縁ゲート型電界効果トランジスタとPch絶縁ゲート型電界効果トランジスタのゲート電極構造が異なる場合でも、ゲート電極形状の安定した半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【0006】
本発明の一態様の半導体装置は、半導体基板と、前記半導体基板上にゲート絶縁膜を介してN型不純物がドープされたシリコン膜がゲート電極膜として設けられたNch絶縁ゲート型電界効果トランジスタと、前記半導体基板上に前記ゲート絶縁膜を介してゲート電極膜が積層形成され、その上層膜としてP型不純物がドープされたシリコン膜が前記Nch絶縁ゲート型電界効果トランジスタのゲート電極膜よりも薄く設けられたPch絶縁ゲート型電界効果トランジスタとを具備することを特徴とする。
【0007】
更に、本発明の一態様の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にシリコン膜を形成する工程と、Nch絶縁ゲート電界効果トランジスタ形成領域の前記シリコン膜にN型不純物をドープする工程と、Pch絶縁ゲート電界効果トランジスタ形成領域の前記シリコン膜を所定の厚さエッチングし、エッチングされた前記シリコン膜にP型不純物をドープする工程と、マスク材をマスクにして、N型不純物がドープされた前記シリコン膜とP型不純物がドープされた前記シリコン膜とを同時にエッチングする工程とを具備することを特徴とする。
【0008】
更に、本発明の他態様の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に第1のシリコン膜を形成する工程と、Pch絶縁ゲート型電界効果トランジスタ形成領域の前記第1のシリコン膜にP型不純物をドープする工程と、前記Pch絶縁ゲート型電界効果トランジスタ形成領域の前記第1のシリコン膜上に、保護膜を選択的に形成する工程と、前記保護膜及び前記第1のシリコン膜上に第2のシリコン膜を形成した後、前記第2のシリコン膜を平坦化して前記第1のシリコン膜上に選択的に残置させるとともに、前記保護膜と自己整合的に、Nch絶縁ゲート型電界効果トランジスタ形成領域の前記第1のシリコン膜及び前記第2のシリコン膜の少なくとも一方にN型不純物をドープする工程と、前記保護膜を除去する工程と、マスク材をマスクにして、前記Nch絶縁ゲート型電界効果トランジスタ形成領域の前記第1及び第2のシリコン膜と前記Pch絶縁ゲート型電界効果トランジスタ形成領域の前記第1のシリコン膜とを同時にエッチングする工程とを具備することを特徴とする。
【発明の効果】
【0009】
本発明によれば、Nch絶縁ゲート型電界効果トランジスタとPch絶縁ゲート型電界効果トランジスタのゲート電極構造が異なる場合でも、ゲート電極形状の安定した半導体装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【0010】
以下本発明の実施例について図面を参照しながら説明する。
【実施例1】
【0011】
まず、本発明の実施例1に係る半導体装置及びその製造方法について、図面を参照して説明する。図1は半導体装置を示す断面図である。本実施例では、Pch絶縁ゲート型電界効果トランジスタのゲート電極膜をNch絶縁ゲート型電界効果トランジスタのゲート電極膜よりも薄くしている。
【0012】
図1に示すように、半導体装置50には、Nch絶縁ゲート型電界効果トランジスタとPch絶縁ゲート型電界効果トランジスタが半導体基板1上に設けられる。ここで、絶縁ゲート型電界効果トランジスタとは、MISFET(Metal Insulator Semiconductor Field Effect Transistor)或いはMOSFET(Metal Oxide Semiconductor Field Effect Transistor)のことである。ゲート絶縁膜を用いた場合がMISFETであり、ゲート酸化膜を用いた場合がMOSFETである。
【0013】
P型シリコン基板である半導体基板1表面には、Nウエル2及びPウエル3が選択的に設けられる。Nウエル2上にはPch MISFETが設けられ、Pウエル3上にはNch MISFETが設けられる。Pウエル3表面にはNch MISFETのソース及びドレインとなるN+ソース・ドレイン層5が選択的に設けられる。Nウエル2表面にはPch MISFETのソース及びドレインとなるP+ソース・ドレイン層6が選択的に設けられる。Nch MISFETとPch MISFETとを分離するシャロートレンチアイソレーション4が半導体基板1上部に、N+ソース・ドレイン層5及びP+ソース・ドレイン層6よりも深く埋設される。
【0014】
半導体基板1上に、ソース側のN+ソース・ドレイン層5とドレイン側のN+ソース・ドレイン層5の間にオーバラップしてゲート絶縁膜7、ゲート電極膜8、及び絶縁膜10が積層形成される。半導体基板1上に、ソース側のP+ソース・ドレイン層6とドレイン側のP+ソース・ドレイン層6の間にオーバラップしてゲート絶縁膜7、ゲート電極膜9、及び絶縁膜10が積層形成される。
【0015】
ここで、ゲート電極膜8にはN型不純物が高濃度にドープされたN+多結晶シリコン膜を用いている。ゲート電極膜9にはP型不純物が高濃度にドープされたP+多結晶シリコン膜を用いている。ゲート電極膜8の膜厚であるゲート電極膜厚T1とゲート電極膜9の膜厚であるゲート電極膜厚T2は、
T1>T2・・・・・・・・・・・・・・・・(式1)
T1−T2=ΔT・・・・・・・・・・・・(式2)
と設定される。ゲート電極膜8、9を垂直に加工するゲートRIE(Reactive Ion Etching)加工では、ゲート電極膜8よりもゲート電極膜9のエッチングレートが遅いので、ΔTはゲート電極膜同時加工時でゲート電極膜8及びゲート電極膜9のエッチング終点が略同じ時刻になるように設定した補正膜厚である。
【0016】
積層形成されたゲート絶縁膜7、ゲート電極膜8、及び絶縁膜10の両側面と、積層形成されたゲート絶縁膜7、ゲート電極膜9、及び絶縁膜10の両側面とには、側壁絶縁膜11が設けられる。層間絶縁膜12が半導体基板1、シャロートレンチアイソレーション4、絶縁膜10、及び側壁絶縁膜11を覆うように設けられる。
【0017】
Nch MISFET及びPch MISFETのソース、ドレイン領域の一部を露出するように、ソース、ドレイン領域上の層間絶縁膜12にコンタクト13が設けられ、コンタクト13を埋設するように1層目配線14が形成される。
【0018】
ここで、Nch MISFETのソース及びドレインに低濃度N型拡散層(エクステンション領域とも呼称する)を設けてもよい。Pch MISFETのソース及びドレインに低濃度P型拡散層(エクステンション領域とも呼称する)を設けてもよい。また、エクステンション領域直下にHalo領域を設けてもよい。
【0019】
次に、半導体装置の製造方法について図2乃至7を参照して説明する。図2乃至7は半導体装置の製造工程を示す断面図である。
【0020】
図2に示すように、まず、P型シリコン基板である半導体基板1にNウエル2及びPウエル3を選択的に形成する。半導体基板1上部にシャロートレンチアイソレーション4を埋め込む。半導体基板1上にゲート絶縁膜7及び多結晶シリコン膜21を積層形成する。ここでは、ゲート絶縁膜7にNO膜(酸窒化膜)を用いているがONO膜やHigh−K膜(HfSiON)などを用いてもよい。多結晶シリコン膜21には、気相成長法(CVD法)によるアンドープ多結晶シリコン膜を用いているが、PVD法などを用いて形成してもよい。
【0021】
多結晶シリコン膜21形成後、周知のリソグラフィー法を用いて、Pch MISFET形成領域にレジスト膜22を選択的に形成する。レジスト膜22をマスクにしてNch MISFET形成領域の多結晶シリコン膜21にN型不純物(例えば、P(燐))をイオン注入する。
【0022】
次に、図3に示すように、レジスト膜22を剥離後、周知のリソグラフィー法を用いて、Nch MISFET形成領域にレジスト膜22aを選択的に形成する。レジスト膜22aをマスクにして、Pch MISFET形成領域の多結晶シリコン膜21を、例えばRIE法を用いて所定の厚さ分だけエッチングする。
【0023】
ここで、所定の厚さは、事前に測定されているNch MISFETのゲート電極膜8及びPch MISFETのゲート電極膜9のエッチングレートと、多結晶シリコン膜21の厚さを考慮し、後述するゲート同時加工時にNch MISFETのゲート電極膜8及びPch MISFETのゲート電極膜9のエッチング終点が略同じ時刻になるように設定するのが好ましい。この所定の厚さは上述した補正膜厚ΔTに相当する。
【0024】
続いて、図4に示すように、レジスト膜22aをマスクにしてPch MISFET形成領域の多結晶シリコン膜21にP型不純物(例えば、B(ホウ素))をイオン注入する。
【0025】
そして、図5に示すように、レジスト膜22aを剥離後、多結晶シリコン膜21上にハードマスク23を形成する。ここで、ハードマスク23には気相成長法によるシリコン窒化膜(SiN)を用いているがTEOS膜などの絶縁膜を用いてもよい。ハードマスク23形成後、周知のリソグラフィー法を用いて、ゲート加工領域にレジスト膜22bを形成する。
【0026】
次に、図6に示すように、レジスト膜22bをマスクにしてハードマスク23を、例えばRIE法を用いてエッチングする。ここで用いるRIE法は、ゲート電極膜8及びゲート電極膜9に対してハードマスク23のエッチングレートが早い(選択比大)条件が好ましい。
【0027】
続いて、図7に示すように、レジスト膜22bを剥離後、ハードマスク23をマスクにして、例えばRIEを用いてゲート電極膜8及びゲート電極膜9を同時にエッチングする。ここで用いるRIEは、ハードマスク23に対してゲート電極膜8及びゲート電極膜9のエッチングレートが早い(選択比大)条件が好ましく、例えば臭化水素(HBr)や塩素(Cl2)がエッチングガスに含まれるものが好ましい。ハードマスク23はこれ以降の工程で残置して絶縁膜10としている。なお、ハードマスク23を用いずにレジスト膜をマスク材として、RIE法を用いてゲート電極膜を同時加工してもよい。
【0028】
上述したように、本実施例の半導体装置及びその製造方法では、Nch MISFETとPch FMISFETが半導体基板1上に設けられる。半導体基板1上に、Nch MISFETのソースとドレインの間にオーバラップしてゲート絶縁膜7、N+多結晶シリコン膜からなるゲート電極膜8、及び絶縁膜10が積層形成される。半導体基板1上に、Pch MISFETのソースとドレインの間にオーバラップしてゲート絶縁膜7、P+多結晶シリコン膜からなるゲート電極膜9、及び絶縁膜10が積層形成される。ゲート電極膜9は、ゲート電極膜同時加工時にゲート電極膜8及びゲート電極膜9のエッチング終点が略同じ時刻になるように、ゲート電極膜8よりも補正膜厚分だけ薄く形成されている。
【0029】
このため、垂直なゲート加工形状が形成される。また、ゲート絶縁膜7の過剰なオーバーエッチングを抑制することができるので、半導体基板1がえぐれたりしない。
【0030】
なお、本実施例では、ゲート電極膜に多結晶シリコン膜を用いているがアモルファスシリコン膜や多結晶SiGe(シリコンゲルマニウム)膜などを用いてもよい。また、ゲート絶縁膜にNO膜を用いているが、シリコン熱酸化膜を用いてもよい。この場合、形成されるトランジスタはMOSFETとなる。
【実施例2】
【0031】
次に、本発明の実施例2に係る半導体装置及びその製造方法について、図面を参照して説明する。図8は半導体装置を示す断面図である。本実施例では、ゲート電極膜を積層構造にしている。
【0032】
以下、実施例1と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【0033】
図8に示すように、半導体装置50aには、Nch絶縁ゲート型電界効果トランジスタとPch絶縁ゲート型電界効果トランジスタが半導体基板1上に設けられる。
【0034】
半導体基板1上に、ソース側のN+ソース・ドレイン層5とドレイン側のN+ソース・ドレイン層5の間にオーバラップしてゲート絶縁膜7、第1のゲート電極膜31、第2のゲート電極膜32、及び絶縁膜10が積層形成される。半導体基板1上に、ソース側のP+ソース・ドレイン層6とドレイン側のP+ソース・ドレイン層6の間にオーバラップしてゲート絶縁膜7、第1のゲート電極膜33、第2のゲート電極膜34、及び絶縁膜10が積層形成される。
【0035】
ここで、第1のゲート電極膜31には窒化チタン(TiN)を用いているがチタン(Ti)、珪化チタン(TiSi)や炭化チタン(TiC)などを用いてもよい。また、N+多結晶シリコン膜に近い仕事関数を有する金属であるジルコニウム(Zr)、ハフニウム(Hf)、バナジウム(V)、タンタル(Ta)、クロム(Cr)、或いはモリブデン(Mo)などを用いたり、その窒化物、その珪化物、或いはその炭化物などを用いてもよい。なお、第1のゲート電極膜31として金属膜を形成し、後工程で高温熱処理が必要な場合には第2のゲート電極膜32と金属膜の間にバリアメタルを設けるのが好ましい。
【0036】
第1のゲート電極膜33には窒化タングステン(WN)を用いているが、タングステン(W)、珪化タングステン(WSi)や炭化タングステン(WC)などを用いてもよい。また、P+多結晶シリコン膜に近い仕事関数を有する金属であるニッケル(Ni)、パラジウム(Pd)、白金(Pt)、コバルト(Co)、ルテニウム(Ru)、或いはロジウム(Rh)などを用いたり、その窒化物、その珪化物、或いはその炭化物などを用いてもよい。なお、第1のゲート電極膜33として金属膜を形成し、後工程で高温熱処理が必要な場合には第2のゲート電極膜34と金属膜の間にバリアメタル膜を設けるのが好ましい。
【0037】
第2のゲート電極膜32にはN型不純物が高濃度にドープされたN+多結晶シリコン膜を用いている。第2のゲート電極膜34にはP型不純物が高濃度にドープされたP+多結晶シリコン膜を用いている。第2のゲート電極膜32の膜厚であるゲート電極膜厚T1aと第2のゲート電極膜34の膜厚であるゲート電極膜厚T2aは、
T1a>T2a・・・・・・・・・・・・・・・(式3)
T1a−T2a=ΔTa・・・・・・・・・・・(式4)
と設定される。積層ゲート電極膜を垂直にエッチングするゲートRIE(Reactive Ion Etching)加工では、第2のゲート電極膜32よりも第2のゲート電極膜34のエッチングレートが遅いので、ΔTaはゲート電極膜同時加工時で第1のゲート電極膜31及び第1のゲート電極膜33のエッチング終点が略同じ時刻になるように設定した補正膜厚である。
【0038】
積層形成されたゲート絶縁膜7、第1のゲート電極膜31、第2のゲート電極膜32、及び絶縁膜10の両側面と、積層形成されたゲート絶縁膜7、第1のゲート電極膜33、第2のゲート電極膜34、及び絶縁膜10の両側面とには、側壁絶縁膜11が設けられる。
【0039】
ここでは、ゲート絶縁膜7上に金属窒化物を介して多結晶シリコン膜を形成しているが、ゲート絶縁膜7上に多結晶シリコン膜を形成した場合と比較して、ゲート空乏化による見かけ上のゲート絶縁膜の厚膜化に伴なうトランジスタ駆動力の劣化を抑制でき、P+多結晶シリコン膜中のB(ホウ素)浸透現象を抑制でき、トランジスタの閾値電圧(Vth)変化を抑制できるなどの利点がある。
【0040】
次に、半導体装置の製造方法について図9乃至15を参照して説明する。図9乃至15は半導体装置の製造工程を示す断面図である。
【0041】
図9に示すように、半導体基板1上にゲート絶縁膜7及び第1のゲート電極膜31を積層形成する。ここで、窒化チタン(TiN)である第1のゲート電極膜31はスパッタ法を用いて形成している。第1のゲート電極膜31形成後、周知のリソグラフィー法を用いて、Nch MISFET形成領域にレジスト膜22cを選択的に形成する。レジスト膜22cをマスクにして、Pch MISFET形成領域の第1のゲート電極膜31をエッチングする。エッチング条件としては、ゲート絶縁膜7にダメージが発生しないようにドライエッチング+ウエットエッチング、或いはウエットエッチングを用いるのが好ましい。
【0042】
次に、図10に示すように、レジスト膜22cを剥離後、第1のゲート電極膜33を形成する。ここで、窒化タングステン(WN)である第1のゲート電極膜33はスパッタ法を用いて形成している。第1のゲート電極膜33形成後、周知のリソグラフィー法を用いて、Pch MISFET形成領域にレジスト膜22dを選択的に形成する。レジスト膜22dをマスクにして、Nch MISFET形成領域の第1のゲート電極膜33をエッチングする。
【0043】
続いて、図11に示すように、レジスト膜22dを剥離後、第1のゲート電極膜31及び33上に多結晶シリコン膜21aを形成する。多結晶シリコン膜21aは気相成長法(CVD法)によるアンドープ多結晶シリコン膜を用いているが、PVD法などを用いて形成してもよい。また、多結晶シリコン膜の代わりにアモルファスシリコン膜や多結晶SiGe(シリコンゲルマニウム)膜などを用いてもよい。
【0044】
そして、図12に示すように、周知のリソグラフィー法を用いて、Pch MISFET形成領域にレジスト膜22eを選択的に形成する。レジスト膜22eをマスクにして、Nch MISFET形成領域の多結晶シリコン膜21aにN型不純物(例えば、P(燐))をイオン注入する。
【0045】
次に、図13に示すように、レジスト膜22e剥離後、周知のリソグラフィー法を用いて、Nch MISFET形成領域の多結晶シリコン膜21a上にレジスト膜22fを形成し、レジスト膜22fをマスクにしてPch MISFET形成領域の多結晶シリコン膜21aを、例えばRIE法を用いて所定の厚さ分だけエッチングする。
【0046】
ここで、所定の厚さは、事前に測定されているNch MISFETの第1のゲート電極膜31及び第2のゲート電極膜32のエッチングレートと、Pch MISFETの第1のゲート電極膜33及び第2のゲート電極膜34のエッチングレートと、多結晶シリコン膜21aの厚さを考慮し、後述するゲート同時加工時にNch MISFETの第1のゲート電極膜31及びPch MISFETの第1のゲート電極膜33のエッチング終点が略同じ時刻になるように設定するのが好ましい。この所定の厚さは上述した補正膜厚ΔTaに相当する。レジスト膜22fをマスクにしてPch MISFET形成領域の多結晶シリコン膜21aにP型不純物(例えば、B(ホウ素))をイオン注入する。
【0047】
続いて、図14に示すように、レジスト膜22f剥離後、多結晶シリコン膜21a上にハードマスク23aを形成する。ここで、ハードマスク23aには気相成長法によるシリコン窒化膜(SiN)を用いているがTEOS膜などの絶縁膜を用いてもよい。ハードマスク23a形成後、例えば、多結晶シリコン膜21a中の不純物を熱拡散して不純物濃度を均一化し、Nch MISFET形成領域に第2のゲート電極膜32を形成し、Pch MISFET形成領域に第2のゲート電極膜34を形成する。
【0048】
そして、図15に示すように、周知のリソグラフィー法を用いて、ゲート加工領域にレジスト膜22gを形成する。レジスト膜22gをマスクにしてハードマスク23aを、例えばRIE法を用いてエッチングする。ここで用いるRIE法は、第2のゲート電極膜32及び第2のゲート電極膜34に対してハードマスク23aのエッチングレートが早い(選択比大)条件が好ましい。
【0049】
レジスト膜22gを剥離後、ハードマスク23aをマスクにして、例えばRIEを用いてNch MISFET形成領域の第1のゲート電極膜31及び第2のゲート電極膜32と、Pch MISFET形成領域の第1のゲート電極膜33及び第2のゲート電極膜34とを同時にエッチングする。
【0050】
ここで用いるRIEは、ハードマスク23aに対して第1のゲート電極膜31、第1のゲート電極膜33、第2のゲート電極膜32、及び第2のゲート電極膜34のエッチングレートが早い(選択比大)条件が好ましく、例えば臭化水素(HBr)や塩素(Cl2)がエッチングガスに含まれるものが好ましい。なお、ハードマスク23aはこれ以降の工程で残置して絶縁膜10としている。
【0051】
ここで、第2のゲート電極膜34を第2のゲート電極膜32よりも補正膜厚ΔTaだけ、予め薄く形成しているので第1のゲート電極膜31及び第1のゲート電極膜33のエッチングの終点を略同じ時刻にすることができ、垂直なゲート加工形状が形成され、ゲート絶縁膜7の過剰なオーバーエッチングを抑制することができる。
【0052】
上述したように、本実施例の半導体装置及びその製造方法では、Nch MISFETとPch MISFETが半導体基板1上に設けられる。半導体基板1上に、Nch MISFETのソースとドレインの間にオーバラップしてゲート絶縁膜7、第1のゲート電極膜31、N+多結晶シリコン膜からなる第2のゲート電極膜32、及び絶縁膜10が積層形成される。半導体基板1上に、Pch MISFETのソースとドレインの間にオーバラップしてゲート絶縁膜7、第1のゲート電極膜33、P+多結晶シリコン膜からなる第2のゲート電極膜34、及び絶縁膜10が積層形成される。第2のゲート電極膜34は、ゲート電極膜同時加工時に第1のゲート電極膜31及び第1のゲート電極膜33のエッチング終点が略同じ時刻になるように、第2のゲート電極膜32よりも補正膜厚分だけ薄く形成されている。
【0053】
このため、垂直なゲート加工形状が形成される。また、ゲート絶縁膜7の過剰なオーバーエッチングを抑制することができるので、半導体基板1がえぐれたりしない。
【実施例3】
【0054】
次に、本発明の実施例3に係る半導体装置及びその製造方法について、図面を参照して説明する。図16は半導体装置を示す断面図である。本実施例では、Pch絶縁ゲート型電界効果トランジスタのゲート電極膜を積層構造とし、Nch絶縁ゲート型電界効果トランジスタのゲート電極膜を単層構造としている。
【0055】
以下、実施例1と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【0056】
図16に示すように、半導体装置50bには、Nch絶縁ゲート型電界効果トランジスタとPch絶縁ゲート型電界効果トランジスタが半導体基板1上に設けられる。
【0057】
半導体基板1上に、ソース側のN+ソース・ドレイン層5とドレイン側のN+ソース・ドレイン層5の間にオーバラップしてゲート絶縁膜7、ゲート電極膜41、及び絶縁膜10が積層形成される。半導体基板1上に、ソース側のP+ソース・ドレイン層6とドレイン側のP+ソース・ドレイン層6の間にオーバラップしてゲート絶縁膜7、第1のゲート電極膜33、第2のゲート電極膜34、及び絶縁膜10が積層形成される。ここで、ゲート電極膜41にはN型不純物が高濃度にドープされたN+多結晶シリコン膜を用いている。また、第1のゲート電極膜33、第2のゲート電極膜34には、それぞれ実施例2と同様の材料を用いている。
【0058】
ゲート電極膜41の膜厚であるゲート電極膜厚T1bと第2のゲート電極膜34の膜厚であるゲート電極膜厚T2bは、
T1b>T2b・・・・・・・・・・・・・(式5)
T1b−T2b=ΔTb・・・・・・・・・(式6)
と設定される。ゲート電極膜を垂直にエッチングするゲートRIE(Reactive Ion Etching)加工では、ゲート電極膜41よりも第2のゲート電極膜34のエッチングレートが遅いので、ΔTbはゲート電極膜同時加工時でゲート電極膜41及び第1のゲート電極膜33のエッチング終点が略同じ時刻になるように設定した補正膜厚である。
【0059】
積層形成されたゲート絶縁膜7、ゲート電極膜41、及び絶縁膜10の両側面と、積層形成されたゲート絶縁膜7、第1のゲート電極膜33、第2のゲート電極膜34、及び絶縁膜10の両側面とには、側壁絶縁膜11が設けられる。
【0060】
ここでは、Pch MISFETのゲート絶縁膜7上に金属窒化物を介して多結晶シリコン膜を形成しているが、ゲート絶縁膜7上に多結晶シリコン膜を形成した場合と比較して、ゲート空乏化による見かけ上のゲート絶縁膜の厚膜化に伴なうトランジスタ駆動力の劣化を抑制でき、P+多結晶シリコン膜中のB(ホウ素)浸透現象を抑制でき、トランジスタの閾値電圧(Vth)変化を抑制できるなどの利点がある。なお、Nch MISFETの場合、B(ホウ素)浸透現象がないのでPch MISFETと比較してトランジスタの閾値電圧(Vth)変化分が少ない。
【0061】
ゲート電極膜同時加工では、Nch MISFET形成領域のゲート電極膜41のエッチング時間と、Pch MISFET形成領域の第1のゲート電極膜33及び第2のゲート電極膜34のエッチング時間とが略同一となるように、第2のゲート電極膜34をゲート電極膜41よりも予め補正膜厚ΔTbだけ薄くしている。このため、垂直なゲート加工形状が形成され、ゲート絶縁膜7の過剰なオーバーエッチングを抑制することができる。
【0062】
上述したように、本実施例の半導体装置及びその製造方法では、Nch MISFETとPch FMISFETが半導体基板1上に設けられる。半導体基板1上に、Nch MISFETのソースとドレインの間にオーバラップしてゲート絶縁膜7、N+多結晶シリコン膜からなるゲート電極膜41、及び絶縁膜10が積層形成される。半導体基板1上に、Pch MISFETのソースとドレインの間にオーバラップしてゲート絶縁膜7、第1のゲート電極膜33、P+多結晶シリコン膜からなる第2のゲート電極膜34、及び絶縁膜10が積層形成される。第2のゲート電極膜34は、ゲート電極膜同時加工時にゲート電極膜41及び第1のゲート電極膜33のエッチング終点が略同じ時刻になるように、ゲート電極膜41よりも補正膜厚分だけ薄く形成されている。
【0063】
このため、垂直なゲート加工形状が形成される。また、ゲート絶縁膜7の過剰なオーバーエッチングを抑制することができるので、半導体基板1がえぐれたりしない。
【実施例4】
【0064】
次に、本発明の実施例4に係る半導体装置及びその製造方法について、図面を参照して説明する。図17乃至21は半導体装置の製造工程を示す断面図である。本実施例では、実施例1とは異なる製造方法で実施例1と同一構造の半導体装置を実現している。
【0065】
以下、実施例1と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【0066】
図17に示すように、半導体基板1上にゲート絶縁膜7及び多結晶シリコン膜21bを積層形成する。アンドープ多結晶シリコン膜である多結晶シリコン膜21bは、実施例1の多結晶シリコン膜21よりも薄く形成する。多結晶シリコン膜21b形成後、周知のリソグラフィー法を用いて、Nch MISFET形成領域にレジスト膜22hを選択的に形成する。レジスト膜22hをマスクにしてPch MISFET形成領域の多結晶シリコン膜21bにP型不純物(例えば、B(ホウ素))をイオン注入する。
【0067】
次に、図18に示すように、レジスト膜22hを剥離後、多結晶シリコン膜21b上に保護膜24を形成する。保護膜24は、後述するCMP(Chemical Mechanical Polishing)法での多結晶シリコン膜の平坦化研磨のマスク材として機能する。保護膜24は、多結晶シリコン膜と比較して研磨速度が遅い、例えば窒化シリコン(SiN)膜などの絶縁膜を用いるのが好ましい。保護膜24は、実施例1で記載した補正膜厚ΔTに相当する厚さに設定するのが好ましい。保護膜24形成後、周知のリソグラフィー法を用いて、Pch MISFET形成領域にレジスト膜22jを選択的に形成する。
【0068】
続いて、図19に示すように、レジスト膜22jをマスクにして保護膜24をエッチングし、Nch MISFET形成領域の多結晶シリコン膜21b表面を露出させる。レジスト膜22jをマスクにしてNch MISFET形成領域の多結晶シリコン膜21bにN型不純物(例えば、P(燐))をイオン注入する。
【0069】
そして、図20に示すように、レジスト膜22jを剥離後、保護膜24及び多結晶シリコン膜21b上に、例えば気相成長法を用いて多結晶シリコン膜21cを形成する。多結晶シリコン膜21cは、実施例1で記載された補正膜厚ΔTに相当する厚さ以上に厚く設定するのが好ましい。ここでは、多結晶シリコン膜21cにN+多結晶シリコン膜を用いているが、アンドープ多結晶シリコン膜を用いてもよい。多結晶シリコン膜21cにN+多結晶シリコン膜を用いた場合、N型不純物(例えば、P(燐))イオン注入工程を削除してもよい。要は保護膜24と自己整合的に、Nch MISFET形成領域の多結晶シリコン膜21b及び多結晶シリコン膜21cのすくなくとも一方に、N型不純物がドープされればよい。
【0070】
次に、図21に示すように、例えばCMP法を用いて、保護膜24表面が露出するまで多結晶シリコン膜21cを平坦化研磨する。この結果、多結晶シリコン膜21cは多結晶シリコン膜21b上に選択的に残置され、実施例1で記載された補正膜厚ΔT相当の厚さとなる。平坦化研磨後、保護膜24を選択的に剥離除去する。保護膜24が窒化シリコン(SiN)膜の場合、保護膜24の剥離には熱燐酸、或いは多結晶シリコン膜に対して窒化シリコン(SiN)膜のエッチングレートが大きい(選択比大)ドライエッチングを用いるのが好ましい。保護膜24が窒化シリコン(SiN)膜以外の絶縁膜の場合、多結晶シリコン膜がほとんどエッチングされないウエットエッチングなどを用いるのが好ましい。
【0071】
続いて、図示していないが多結晶シリコン膜21b及び多結晶シリコン膜21c上にハードマスクを形成する。ハードマスク形成後、Pch MISFET形成領域の多結晶シリコン膜21b中の不純物と、Nch MISFET形成領域の多結晶シリコン膜21b及び21c中の不純物を熱拡散して不純物濃度を均一化する。その結果、Nch MISFET形成領域にゲート電極膜8が形成され、Pch MISFET形成領域にゲート電極膜9が形成される。これ以降の工程は、実施例1と同様なので図示及び説明を省略する。
【0072】
ここで、実施例1と同様にゲート電極膜9をゲート電極膜8よりも補正膜厚ΔTだけ、予め薄く形成しているのでゲート電極膜8及びゲート電極膜9のRIE法によるエッチングの終点を略同じ時刻にすることができ、垂直なゲート加工形状が形成され、ゲート絶縁膜7の過剰なオーバーエッチングを抑制することができる。
【0073】
上述したように、本実施例の半導体装置及びその製造方法では、Nch MISFETとPch MISFETが半導体基板1上に設けられる。Nch MISFETのゲート電極膜8は、N型不純物がドープされ、多結晶シリコン膜21bと多結晶シリコン膜21cから構成される。Pch MISFETのゲート電極膜9は、P型不純物がドープされ、多結晶シリコン膜21bから構成される。多結晶シリコン膜21cの膜厚は、ゲート電極膜同時加工時にゲート電極膜8及びゲート電極膜9のエッチング終点が略同じ時刻になるように形成されている。
【0074】
このため、垂直なゲート加工形状が形成される。また、ゲート絶縁膜7の過剰なオーバーエッチングを抑制することができるので、半導体基板1がえぐれたりしない。
【0075】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【0076】
実施例では、Nch MISFETの最上層のゲート電極膜にN+多結晶シリコン膜を用い、Pch MISFETの最上層のゲート電極膜にP+多結晶シリコン膜を用いているが、ゲート抵抗を下げるためにN+多結晶シリコン膜及びP+多結晶シリコン膜の少なくとも一部をシリサイド化させてもよい。
【0077】
更に、以下の付記に記載されているような構成が考えられる。
(付記1) 半導体基板と、前記半導体基板上にゲート絶縁膜を介してN型不純物がドープされたシリコン膜からなるゲート電極膜が設けられたNch絶縁ゲート型電界効果トランジスタと、前記半導体基板上に前記ゲート絶縁膜を介してゲート電極膜が積層形成され、上層膜としてP型不純物がドープされたシリコン膜が設けられ、下層膜として金属、及びその窒化物、珪化物、炭化物の少なくとも1種の膜が設けられ、前記Nch絶縁ゲート型電界効果トランジスタのゲート電極膜よりも薄いPch絶縁ゲート型電界効果トランジスタとを具備する半導体装置。
【0078】
(付記2) 半導体基板と、前記半導体基板上にゲート絶縁膜を介してゲート電極膜が積層形成され、上層膜としてN型不純物がドープされたシリコン膜が設けられ、下層膜として金属、及びその窒化物、珪化物、炭化物の少なくとも1種の膜が設けられたNch絶縁ゲート型電界効果トランジスタと、前記半導体基板上に前記ゲート絶縁膜を介してゲート電極膜が積層形成され、上層膜としてP型不純物がドープされたシリコン膜が設けられ、下層膜として金属、及びその窒化物、珪化物、炭化物の少なくとも1種の膜が設けられたPch絶縁ゲート型電界効果トランジスタと具備し、前記Pch絶縁ゲート型電界効果トランジスタの上層膜が前記Nch絶縁ゲート型電界効果トランジスタの上層膜よりも薄い半導体装置。
【0079】
(付記3) 前記Nch絶縁ゲート型電界効果トランジスタの下層膜に使用される金属はチタン(Ti)、ジルコニウム(Zr)、ハフニウム(Hf)、バナジウム(V)、タンタル(Ta)、クロム(Cr)、或いはモリブデン(Mo)であり、前記Pch絶縁ゲート型電界効果トランジスタの下層膜に使用される金属はタングステン(W)、ニッケル(Ni)、パラジウム(Pd)、白金(Pt)、コバルト(Co)、ルテニウム(Ru)、或いはロジウム(Rh)である付記2に記載の半導体装置。
【0080】
(付記4) 前記シリコン膜は多結晶シリコン膜或いはアモルファスシリコン膜である付記1乃至3のいずれかに記載の半導体装置。
【0081】
(付記5) 半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にシリコン膜を形成する工程と、Nch絶縁ゲート電界効果トランジスタ形成領域の前記シリコン膜にN型不純物をドープする工程と、Pch絶縁ゲート電界効果トランジスタ形成領域の前記シリコン膜を所定の厚さエッチングし、エッチングされた前記シリコン膜にP型不純物をドープする工程と、マスク材をマスクにして、N型不純物がドープされた前記シリコン膜とP型不純物がドープされた前記シリコン膜とを同時にエッチングする工程とを具備し、前記所定の厚さはN型不純物がドープされた前記シリコン膜とP型不純物がドープされた前記シリコン膜のエッチング時間の差分をゲート電極の膜厚差として補正した補正膜厚であることを特徴とする半導体装置の製造方法。
【0082】
(付記6) 半導体基板上にゲート絶縁膜を形成する工程と、Nch絶縁ゲート電界効果トランジスタ形成領域の前記ゲート絶縁膜上に第1の金属、及びその窒化物、珪化物、炭化物の少なくとも1種からなる第1の下層電極膜を選択的に形成する工程と、Pch絶縁ゲート電界効果トランジスタ形成領域の前記ゲート絶縁膜上に前記第1の金属とは異なる第2の金属、及びその窒化物、珪化物、炭化物の少なくとも1種からなる第2の下層電極膜を選択的に形成する工程と、前記第1の下層電極膜及び前記第2の下層電極膜上にシリコン膜を形成する工程と、Nch絶縁ゲート電界効果トランジスタ形成領域の前記シリコン膜にN型不純物をドープする工程と、Pch絶縁ゲート電界効果トランジスタ形成領域の前記シリコン膜を所定の厚さエッチングし、エッチングされた前記シリコン膜にP型不純物をドープする工程と、マスク材をマスクにして、N型不純物がドープされた前記シリコン膜及び前記第1の下層電極膜と、P型不純物がドープされた前記シリコン膜及び前記第2の下層電極膜とを同時にエッチングする工程とを具備する半導体装置の製造方法。
【0083】
(付記7) 前記シリコン膜は多結晶シリコン膜或いはアモルファスシリコン膜である付記5又は6に記載の半導体装置の製造方法。
【図面の簡単な説明】
【0084】
【図1】本発明の実施例1に係る半導体装置を示す断面図。
【図2】本発明の実施例1に係る半導体装置の製造工程を示す断面図。
【図3】本発明の実施例1に係る半導体装置の製造工程を示す断面図。
【図4】本発明の実施例1に係る半導体装置の製造工程を示す断面図。
【図5】本発明の実施例1に係る半導体装置の製造工程を示す断面図。
【図6】本発明の実施例1に係る半導体装置の製造工程を示す断面図。
【図7】本発明の実施例1に係る半導体装置の製造工程を示す断面図。
【図8】本発明の実施例2に係る半導体装置を示す断面図。
【図9】本発明の実施例2に係る半導体装置の製造工程を示す断面図。
【図10】本発明の実施例2に係る半導体装置の製造工程を示す断面図。
【図11】本発明の実施例2に係る半導体装置の製造工程を示す断面図。
【図12】本発明の実施例2に係る半導体装置の製造工程を示す断面図。
【図13】本発明の実施例2に係る半導体装置の製造工程を示す断面図。
【図14】本発明の実施例2に係る半導体装置の製造工程を示す断面図。
【図15】本発明の実施例2に係る半導体装置の製造工程を示す断面図。
【図16】本発明の実施例3に係る半導体装置を示す断面図。
【図17】本発明の実施例4に係る半導体装置の製造工程を示す断面図。
【図18】本発明の実施例4に係る半導体装置の製造工程を示す断面図。
【図19】本発明の実施例4に係る半導体装置の製造工程を示す断面図。
【図20】本発明の実施例4に係る半導体装置の製造工程を示す断面図。
【図21】本発明の実施例4に係る半導体装置の製造工程を示す断面図。
【符号の説明】
【0085】
1 半導体基板
2 Nウエル
3 Pウエル
4 シャロートレンチアイソレーション
5 N+ソース・ドレイン層
6 P+ソース・ドレイン層
7 ゲート絶縁膜
8、9、41 ゲート電極膜
10 絶縁膜
11 側壁絶縁膜
12 層間絶縁膜
13 コンタクト
14 1層目配線
21、21a、21b、21c 多結晶シリコン膜
22、22a、22b、22c、22d、22e、22f、22g、22h、22j レジスト膜
23、23a ハードマスク
24 保護膜
31、33 第1のゲート電極膜
32、34 第2のゲート電極膜
50、50a、50b 半導体装置
I/I イオン注入
T1、T1a、T1b、T2、T2a、T2b ゲート電極膜厚
【特許請求の範囲】
【請求項1】
半導体基板と、
前記半導体基板上にゲート絶縁膜を介してN型不純物がドープされたシリコン膜がゲート電極膜として設けられたNch絶縁ゲート型電界効果トランジスタと、
前記半導体基板上に前記ゲート絶縁膜を介してゲート電極膜が積層形成され、その上層膜としてP型不純物がドープされたシリコン膜が前記Nch絶縁ゲート型電界効果トランジスタのゲート電極膜よりも薄く設けられたPch絶縁ゲート型電界効果トランジスタと、
を具備することを特徴とする半導体装置。
【請求項2】
半導体基板と、
前記半導体基板上にゲート絶縁膜を介してゲート電極膜が積層形成され、その上層膜としてN型不純物がドープされたシリコン膜が設けられたNch絶縁ゲート型電界効果トランジスタと、
前記半導体基板上に前記ゲート絶縁膜を介してゲート電極膜が積層形成され、その上層膜としてP型不純物がドープされたシリコン膜が、前記Nch絶縁ゲート型電界効果トランジスタの上層膜よりも薄く設けられたPch絶縁ゲート型電界効果トランジスタと、
を具備することを特徴とする半導体装置。
【請求項3】
積層形成された前記ゲート電極膜の下層膜として、金属及びその窒化物、珪化物、炭化物から選ばれた少なくとも1種の膜が形成されていることを特徴とする請求項1又は2に記載の半導体装置。
【請求項4】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にシリコン膜を形成する工程と、
Nch絶縁ゲート電界効果トランジスタ形成領域の前記シリコン膜にN型不純物をドープする工程と、
Pch絶縁ゲート電界効果トランジスタ形成領域の前記シリコン膜を所定の厚さエッチングし、エッチングされた前記シリコン膜にP型不純物をドープする工程と、
マスク材をマスクにして、N型不純物がドープされた前記シリコン膜とP型不純物がドープされた前記シリコン膜とを同時にエッチングする工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項5】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に第1のシリコン膜を形成する工程と、
Pch絶縁ゲート型電界効果トランジスタ形成領域の前記第1のシリコン膜にP型不純物をドープする工程と、
前記Pch絶縁ゲート型電界効果トランジスタ形成領域の前記第1のシリコン膜上に、保護膜を選択的に形成する工程と、
前記保護膜及び前記第1のシリコン膜上に第2のシリコン膜を形成した後、前記第2のシリコン膜を平坦化して前記第1のシリコン膜上に選択的に残置させるとともに、前記保護膜と自己整合的に、Nch絶縁ゲート型電界効果トランジスタ形成領域の前記第1のシリコン膜及び前記第2のシリコン膜の少なくとも一方にN型不純物をドープする工程と、
前記保護膜を除去する工程と、
マスク材をマスクにして、前記Nch絶縁ゲート型電界効果トランジスタ形成領域の前記第1及び第2のシリコン膜と前記Pch絶縁ゲート型電界効果トランジスタ形成領域の前記第1のシリコン膜とを同時にエッチングする工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項1】
半導体基板と、
前記半導体基板上にゲート絶縁膜を介してN型不純物がドープされたシリコン膜がゲート電極膜として設けられたNch絶縁ゲート型電界効果トランジスタと、
前記半導体基板上に前記ゲート絶縁膜を介してゲート電極膜が積層形成され、その上層膜としてP型不純物がドープされたシリコン膜が前記Nch絶縁ゲート型電界効果トランジスタのゲート電極膜よりも薄く設けられたPch絶縁ゲート型電界効果トランジスタと、
を具備することを特徴とする半導体装置。
【請求項2】
半導体基板と、
前記半導体基板上にゲート絶縁膜を介してゲート電極膜が積層形成され、その上層膜としてN型不純物がドープされたシリコン膜が設けられたNch絶縁ゲート型電界効果トランジスタと、
前記半導体基板上に前記ゲート絶縁膜を介してゲート電極膜が積層形成され、その上層膜としてP型不純物がドープされたシリコン膜が、前記Nch絶縁ゲート型電界効果トランジスタの上層膜よりも薄く設けられたPch絶縁ゲート型電界効果トランジスタと、
を具備することを特徴とする半導体装置。
【請求項3】
積層形成された前記ゲート電極膜の下層膜として、金属及びその窒化物、珪化物、炭化物から選ばれた少なくとも1種の膜が形成されていることを特徴とする請求項1又は2に記載の半導体装置。
【請求項4】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にシリコン膜を形成する工程と、
Nch絶縁ゲート電界効果トランジスタ形成領域の前記シリコン膜にN型不純物をドープする工程と、
Pch絶縁ゲート電界効果トランジスタ形成領域の前記シリコン膜を所定の厚さエッチングし、エッチングされた前記シリコン膜にP型不純物をドープする工程と、
マスク材をマスクにして、N型不純物がドープされた前記シリコン膜とP型不純物がドープされた前記シリコン膜とを同時にエッチングする工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項5】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に第1のシリコン膜を形成する工程と、
Pch絶縁ゲート型電界効果トランジスタ形成領域の前記第1のシリコン膜にP型不純物をドープする工程と、
前記Pch絶縁ゲート型電界効果トランジスタ形成領域の前記第1のシリコン膜上に、保護膜を選択的に形成する工程と、
前記保護膜及び前記第1のシリコン膜上に第2のシリコン膜を形成した後、前記第2のシリコン膜を平坦化して前記第1のシリコン膜上に選択的に残置させるとともに、前記保護膜と自己整合的に、Nch絶縁ゲート型電界効果トランジスタ形成領域の前記第1のシリコン膜及び前記第2のシリコン膜の少なくとも一方にN型不純物をドープする工程と、
前記保護膜を除去する工程と、
マスク材をマスクにして、前記Nch絶縁ゲート型電界効果トランジスタ形成領域の前記第1及び第2のシリコン膜と前記Pch絶縁ゲート型電界効果トランジスタ形成領域の前記第1のシリコン膜とを同時にエッチングする工程と、
を具備することを特徴とする半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【公開番号】特開2009−27083(P2009−27083A)
【公開日】平成21年2月5日(2009.2.5)
【国際特許分類】
【出願番号】特願2007−190800(P2007−190800)
【出願日】平成19年7月23日(2007.7.23)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成21年2月5日(2009.2.5)
【国際特許分類】
【出願日】平成19年7月23日(2007.7.23)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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