【課題】微細コンタクトホールを有する半導体素子の製造方法を提供する。
【解決手段】半導体基板に活性領域を画定する素子分離膜を形成する。前記素子分離膜を有する半導体基板上に層間絶縁膜を形成する。前記層間絶縁膜上に第１モールディングパターンを形成する。前記第１モールディングパターン間に位置して前記第１モールディングパターンと離隔された第２モールディングパターンを形成する。前記第１及び第２モールディングパターンの側壁を囲むマスクパターンを形成する。前記マスクパターン内に開口部を形成するために前記第１及び第２モールディングパターンを除去する。前記マスクパターンをエッチングマスクとして用いて前記層間絶縁膜をエッチングしてコンタクトホールを形成する。 （もっと読む）

【課題】フォトリソグラフィ工程での解像限界を克服し微細ピッチのパターンを実現可能なパターン形成のためのセルフアラインパターニング方法を提供する。
【解決手段】この方法は、第１膜を形成し、第１膜上に複数の第１ハードマスクパターンを形成し、第１ハードマスクパターンの上面及び側壁を覆う犠牲膜２３を、第１ハードマスクパターンの側壁上に形成された犠牲膜２３の相互対向する部分の間にギャップを残存させて形成するステップと、ギャップ内に第２ハードマスクパターン２４ａを形成し、第２ハードマスクパターン２４ａをマスクとして犠牲膜２３をエッチングし第１ハードマスクパターンを露出させるステップと、第２ハードマスクパターン２４ａと露出された第１ハードマスクパターンとを使用し導電膜を露出させるステップと、第１ハードマスクパターンと第２ハードマスクパターンとを使用し露出された第１膜をエッチングするステップと、を含む。 （もっと読む）

【課題】寄生容量が低減され、優れた高周波特性を有する半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、基板と、ゲート絶縁膜と、ゲート電極と、ドレイン領域およびソース領域と、基板上に形成された第１の層間絶縁膜と、第１の層間絶縁膜の上または上方に形成された第２の層間絶縁膜とを備えている。ドレイン領域はゲート電極とゲート長方向に離れて形成されている。第１の層間絶縁膜上には、ゲート電極とドレイン領域との間に設けられたフィールドプレートと、ゲート電極に接続され、ソース領域を跨いで延びる金属膜とが形成され、第２の層間絶縁膜上にはゲート電極を跨いでフィールドプレートの上方およびソース領域の上方を被い、フィールドプレートに接続された金属膜１７ｂが形成される。 （もっと読む）

【課題】配線と半導体基板とを電気的に接続するコンタクトプラグを長方形に形成し、コンタクトプラグの電気的特性を向上させるフラッシュメモリ素子の製造方法を提供する。
【解決手段】半導体基板１００の上に層間絶縁膜１０２と、第１，第２ハードマスク膜１０４，１０６、第１フォトレジストパターン１０８を順に形成する。第１フォトレジストパターンの周辺領域をシリコン含有物質層１１０に変換する。エッチングによりシリコン含有物質層の上部領域を除去すると同時に未変換のフォトレジストも除去しサイズとピッチの小さいシリコン含有物質層パターンを形成する。エッチングにより第２ハードマスク膜パターンを形成し、その上に一部領域が開放された第２フォトレジストパターンを形成する。エッチングにより長方形の第１ハードマスク膜パターンを形成する。これをマスクに層間絶縁膜をエッチングし、長方形のコンタクトホールを形成する。 （もっと読む）

【課題】 スイッチング特性の悪化や歩留まりの低下を起こすことなく、低オン抵抗を実現する半導体装置の製造方法を提供する。
【解決手段】 Ｐ型半導体基板１の上面に形成された不純物半導体層２に対して水素イオンの打ち込みを行って高濃度イオン層Ｌを不純物半導体層２内に形成する。その後、半導体基板４の上面に形成された絶縁体層３と不純物半導体層２を接合させるとともに、アニール処理を施して高濃度イオン層Ｌに沿って劈開面を形成し、当該劈開面に沿って基板を切断する。その後、不純物半導体層２の上面にエピ層５、エピ層６、半導体素子領域を順次を形成した後、絶縁体層３及び半導体基板４を除去して、不純物半導体層２を露出し、露出面に電極膜を形成する。 （もっと読む）

【課題】液体プロセスによるＴＦＴの製造を容易にする技術の提供。
【解決手段】ゲート電極１２を下地層１１の所定部位上に形成する工程と、所定部位によって分離された２つの凹部２０ａ、２０ｂが得られるように、前記ゲート電極１２をエッチングマスクとして用いながら前記下部層をエッチングする工程と、２つの凹部２０ａ、２０ｂに対応した２つの凹領域と、所定部位に対応した凸領域と、を縁取る誘電体層１３が得られるように、前記ゲート電極１２上と、前記２つの凹部２０ａ、２０ｂ上とに、誘電体層１３を形成する工程と、前記２つの凹領域内に導電性材料を含有した機能液を配置する工程と、導電性材料からソース電極１５ａとドレイン電極１５ｂとが形成されるように、２つの凹領域内の機能液を加熱する工程と、前記ソース電極１５ａと、前記ドレイン電極１５ｂとを、半導体層１６で覆う工程、を包含している。 （もっと読む）

【課題】本発明は、Ｓｉ基板と接続される配線パターンを備えた半導体装置の製造方法に関し、Ｓｉ基板上におけるＳｉノジュールの発生を十分に抑制すると共に、半導体装置の製造コストを低減することを課題とする。
【解決手段】開口部１６Ａ、１６Ｂを有した絶縁膜１２が形成されたＳｉ基板１１を、所定の温度Ｔ_ｘに加熱された温水に浸漬させて、開口部１６Ａ、１６Ｂに露出されたＳｉ基板１１上に所定の厚さＭ１、Ｍ２を有する酸化膜１３Ａ、１３Ｂを形成し、その後、開口部１６Ａ、１６Ｂを充填すると共に、絶縁膜１２の上面１２Ａに亘るように配線パターンを形成する。 （もっと読む）

【課題】半導体装置の小型化を実現する。
【解決手段】本発明のＭＯＳトランジスタ１において、半導体層１９には、トレンチ１０が形成されている。トレンチ１０の内壁面はゲート絶縁層１１によって被覆され、トレンチ１０の内部にはゲート層１２が埋め込まれている。さらにトレンチ１０上にはシリコン酸化膜層１３が形成されている。トレンチ１０の両側には、ソース拡散層１５ａおよびウェルコンタクト層がトレンチ１０の長手方向（Ｘ方向）に沿って形成されている。ソース拡散層１５ａおよびウェルコンタクト層は、上記長手方向に沿って隣接しているため、これらに接するソースコンタクト層１４ａ、１４ｂの形成領域を上記長手方向に確保することができる。これにより、ソースコンタクト層１４ａ、１４ｂの形成領域に制限されることなく、Ｙ方向におけるセルピッチを縮小することができる。 （もっと読む）

【課題】マスク数を増やすことなく、ＰＭＯＳトランジスタのソース／ドレイン拡散層内にＳｉＧｅ層を形成することで、ＰＭＯＳトランジスタのオン電流を向上する。
【解決手段】選択成長層１５が表面に形成されたＰＭＯＳトランジスタのシリコン基板１１内のソース／ドレイン拡散層上に、ＰＭＯＳ用コンタクトホール２０を形成する。この際に、コンタクトホール２０がシリコン基板１１のソース／ドレイン拡散層内に届くようにエッチングする。コンタクトホール２０内の拡散層上及び選択成長層１５の側面にＧｅを選択成長し、熱処理よりＳｉＧｅ層２４とする。ＮＭＯＳトランジスタのコンタクトホール２５を選択成長層１６に達するように形成する。コンタクトホール２０、２５内のＳｉＧｅ層２４及び選択成長層１６上にコンタクトプラグ３０を形成する。 （もっと読む）

【課題】絶縁膜に設けられた凹部の最小幅が狭く、深い場合でも、バリア層としてＴｉ濃化層を形成することができ、しかも純Ｃｕを配線材料として凹部の隅々に亘って埋め込むことができる半導体配線の製造方法を提供する。
【解決手段】半導体基板上の絶縁膜に最小幅が０．１５μｍ以下、該最小幅に対する深さの比（深さ／最小幅）が１以上の凹部を形成し、この絶縁膜の凹部に、Ｔｉを０．５〜１０原子％含有するＣｕ合金薄膜を凹部形状に沿って１０〜５０ｎｍの厚さで形成した後、Ｃｕ合金薄膜付き凹部に純Ｃｕ薄膜を形成し、３５０℃以上に加熱して絶縁膜とＣｕ合金薄膜との間にＴｉを析出させればよい。 （もっと読む）

【課題】高価なスラリーを消費するＣＭＰを用いることなく、不所望な電極材及びバリアメタル層の部分を除去することによって、低コストで半導体装置における電極を形成する。
【解決手段】異なる工程において、ウェットエッチングを用いて、外側電極材層及び外側バリアメタル層２１ｂをそれぞれ個別に残らず除去する。従って、電極２５を形成するために、外側電極材層及び外側バリアメタル層を同時に除去する工程が存在しない。そのため、ＣＭＰを用いる必要がなく、ウェットエッチングのみを用いて、外側電極材層及び外側バリアメタル層を除去することができる。 （もっと読む）

【課題】導電層の平坦性を向上させる金属配線形成方法及び焼成炉を提供すること。
【解決手段】基板Ｓ上に形成されたマンガン層２５上に、金属微粒子を分散させた配線形成用インクＸ２を塗布する第２液滴吐出工程と、配線形成用インクＸ２を加熱して前記金属微粒子を粒成長させ、銀層２６を形成する第２焼成工程とを有し、前記第２焼成工程で、基板Ｓの上下に間隔をあけて基板Ｓのうち少なくとも配線形成用インクＸ２が塗布された領域に対して赤外線を均一に照射する一対の金属板１８を配置した状態で、基板Ｓを焼成温度まで昇温する。 （もっと読む）

【課題】下地層と導電層との密着性を向上させた金属配線形成方法を提供すること。
【解決手段】基板Ｓ上に形成されたマンガン層２５上に、金属微粒子を分散させた配線形成用インクＸ２を塗布する第２液滴吐出工程と、配線形成用インクＸ２を加熱して前記金属微粒子を粒成長させて銀層２６を形成する第２焼成工程とを有し、前記第２焼成工程で、焼成温度までの平均昇温速度が、２０℃／分以上２００℃／分以下である。 （もっと読む）

【課題】下地層と導電層との密着性を向上させた金属配線形成方法を提供すること。
【解決手段】基板Ｓ上に形成されたマンガン層２５上に、金属微粒子を分散させた配線形成用インクＸ２を塗布する第２液滴吐出工程と、配線形成用インクＸ２を加熱して前記金属微粒子を粒成長させて銀層２６を形成する第２焼成工程とを有し、前記第２焼成工程で、焼成温度に達した後の基板Ｓ表面の温度低下が５℃以下である。 （もっと読む）

【課題】オーバハング部分を生ぜしめることなく凹部の内壁面に十分な厚さのシード膜やバリヤ層等の薄膜を形成することができる成膜方法を提供する。
【解決手段】真空引き可能になされた処理容器２４内でプラズマにより金属ターゲット７０をイオン化させて金属イオンを発生させ、前記金属イオンを前記処理容器内の載置台３４上に載置した表面に凹部２，４を有する被処理体へバイアス電力により引き込んで前記凹部内を含む前記被処理体の表面に薄膜を形成するようにした成膜方法において、前記バイアス電力を、前記被処理体の表面が実質的にスパッタされない領域下にて変化させるようにする。これにより、オーバハング部分を生ぜしめることなく凹部の内壁面に十分な厚さのシード膜やバリヤ層等の薄膜を形成する。 （もっと読む）

【課題】半導体基板の最表面や欠陥の終端におけるダングリングボンドを、硫黄と結合させて削減する表面処理を簡易に行う半導体装置の製造方法及び硫黄原子の発生源を提供する。
【解決手段】本発明の半導体基板の表面処理装置は、所定の圧力に調整されたチャンバー内において、供給される硫黄を含むガスにより、基板の表面の終端処理を行う半導体基板の表面処理装置であり、硫黄を含む層が形成された硫黄ガス発生源と、表面の終端処理が行われる基板を固定するステージと、硫黄ガス発生源から前記ガスが発生される温度にチャンバー内を加熱するヒータとチャンバー内の圧力を一定制御する排気装置とを有する。 （もっと読む）

【課題】エクステンション領域がゲート電極の下側に広がることがなく且つシェアードコンタクトを形成する際に接合リーク電流が発生するおそれがない半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板１０における素子分離領域１１に囲まれた部分に形成された活性領域１２と、活性領域１２の上に形成されたゲート絶縁膜２１Ａ及び第１のゲート電極膜２２Ａを有する第１のゲート構造２３Ａと、第１のゲート構造２３Ａの側面上に形成され、第１のゲート構造２３Ａよりも高さが低い第１のオフセットスペーサ２４Ａと、第１のゲート構造２３Ａの側面上に、第１のオフセットスペーサ２４Ａの側面及び上端面を覆うように形成された第１のサイドウォール２５Ａとを備えている。 （もっと読む）

【課題】 本願発明は、基材上の導電性を有しない部分や、基材内の配置関係により通電を行うことが困難な部分であっても、電気泳動により基材上の開口部に粒子を堆積させることができる方法を提供する。
【解決手段】 本願発明は、基材１上に絶縁層７を被覆し、絶縁層７に粒子を堆積させるための開口部８を形成した後、該基材を粒子の分散している懸濁液に浸漬し、電圧を印加して電気泳動により粒子を開口部８に堆積させる粒子堆積方法において、電気泳動の際に給電を行う電極シード層６を、基材１と絶縁層７との間に形成することを特徴とする粒子堆積方法に関する。また、本願発明の電極シード層６は、基材１に形成した剥離層５上に形成することが好ましい。 （もっと読む）

【課題】 高い配置精度を有する導電性パターンを、簡便な工程で得ることのできる手段を提供すること。
【解決手段】 基板１表面上にあらかじめ導電性パターンに応じて形成した凹部２に、機能液を注入し、機能液を導電膜６に変換することにより導電性パターンを形成させる。これにより、高精度に配置された導電性パターンを、大掛かりな設備を必要とせずに形成させることができる。しかも、材料を無駄に廃棄することがないので、材料使用率を向上させることができる。 （もっと読む）

【課題】コンタクト構造形成時に生じ得る抵抗増加や導通不良の発生を抑制する。
【解決手段】ゲート電極１の上層に第１，第２の応力膜４，５を張り分けてからそのゲート電極１に通じるコンタクトホールを形成してコンタクト電極を形成する際、そのコンタクトホール形成領域９を第１の応力膜４側にレイアウトする。第１，第２の応力膜４，５の境界とコンタクトホール形成領域９をずらしてレイアウトすることにより、コンタクトホール形成時のシリサイド領域２やゲート電極１へのエッチングダメージや開口不良の発生を効果的に抑制することが可能になる。これにより、低抵抗コンタクト構造を有する、高性能の半導体装置が実現可能になる。 （もっと読む）