【課題】ボイドによるコンタクトホール間のショート不良を防止する半導体装置及びその製造方法を提供すること。
【解決手段】本発明の一形態の半導体装置は、半導体基板（１０１）上に形成された第１及び第２のＭＯＳＦＥＴと、前記第１のＭＯＳＦＥＴ上に形成された第１の応力膜（１１０）と、前記第２のＭＯＳＦＥＴ上に形成されるとともに、前記第１の応力膜の端部に積層され、前記第１の応力膜の側面との間にボイド（Ｖ）を有するように形成された第２の応力膜（１１２）と、前記第１の応力膜及び前記第２の応力膜上に形成される絶縁膜と、を備え、前記第１の応力膜と前記第２の応力膜との境界部に、前記第１の応力膜と前記第２の応力膜のどちらにも覆われていない領域（Ａ）を有し、前記領域及び前記ボイドの少なくとも一部に前記絶縁膜が埋め込まれている。 （もっと読む）

【課題】 加圧することにより溶剤を被加工試料に強制的に浸透せしめるリフトオフ加工方法およびリフトオフ加工装置を提供することで、従来の技法では不可能であった微細構造においてもリフトオフ加工の実施を可能とする。
【解決手段】 被加工試料Ｗを溶剤Ｇに浸し、加圧することのできる密閉容器１と、該密閉容器１内を加圧する加圧手段２とを備えてなり、被加工試料Ｗが溶剤Ｇに浸した状態で密閉容器１内に入れられ、加圧手段２を用いて加圧されるようにして、常圧では浸透できない被加工試料Ｗの狭隘な隙間まで溶剤Ｇが押し込まれ、リフトオフ試料物であるレジストマスクを膨潤させることができるようにし、微小なパターンでもリフトオフが可能となるようにしている。 （もっと読む）

【課題】露光装備の解像限界を超えてコンタクトホールを形成する際に、ウェハ上の位置に関係なくコンタクトホールの大きさが均一になるパターン形成方法を提供する。
【解決手段】半導体素子の微細コンタクトホールを形成する際に、１）半導体基板に形成された被食刻層の上部に化学増幅型のフォトレジスト膜を形成したあと、フォトリソグラフィ工程により第１フォトレジストパターンを形成する段階と、２）前記第１フォトレジストパターンを露光マスクが取り除かれた状態で全面露光したあとベークする段階と、３）前記第１フォトレジストパターンにレジストをフロー工程に適用し、第２フォトレジストパターンを得る。 （もっと読む）

【課題】シリサイド上に接続孔を形成する際のエッチングで、高抵抗の変質層が発生することを防止する。
【解決手段】 基板中もしくは基板上に導電層を形成する。次に、導電層上を含む基板上に第１の金属膜を形成する。次に、基板に対して熱処理を行なって第１の金属膜と導電層とを反応させ、導電層上に選択的にシリサイド膜を形成する。次に、選択ＣＶＤ法によりシリサイド膜上のみに第２の金属膜を形成する。次に、第２の金属膜上を含む基板上に絶縁膜を形成する。次に、絶縁膜の所定領域を開口して、第２の金属膜に到達するコンタクトホールを形成する。次に、コンタクトホール内を洗浄して、コンタクトホール底面における第２の金属膜表面に形成された変質層を除去する。 （もっと読む）

第１主表面と、第１主表面に対向した第２主表面とを有する、高熱伝導性の基板を含むディンプル基板およびその製造方法。活性エピタキシャル層が、基板の第１主表面の上に形成される。ディンプルが、第２主表面から基板中を第１主表面に向かって延びるように形成される。低抵抗材料からなる電気コンタクトが、第２主表面の上とディンプルの中に形成される。低抵抗で低損失のバックコンタクトがこのように、基板を効果的なヒートシンクとして維持しながら形成される。
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【課題】異なる高さのコンタクト線を有する高密度ＭＯＳＦＥＴ回路を製造するための構造、方法などを提示すること。
【解決手段】このＭＯＳＦＥＴ回路は、コンタクト線（５００、１３００）と、コンタクト線（５００、１３００）の近くに位置するゲート（３１０、１２１０）とを含む。コンタクト線（５００、１３００）は、ゲート（３１０、１２１０）の高さよりも低い高さを含む。このＭＯＳＦＥＴ回路はさらに、ゲート（３１０、１２１０）の近くに位置するゲート・スペーサ（７１０、７１５、１６１０、１６１５）を含み、コンタクト線（５００、１３００）とゲート（３１０、１２１０）との間のコンタクト線（５００、１３００）の近くに位置するコンタクト線スペーサを含まない。 （もっと読む）

【課題】ＴＦＴ基板に形成する薄膜トランジスタのゲート絶縁膜を高誘電率材料を用いた厚膜とし、かつ十分なイオンをドーピングする。
【解決手段】膜厚が厚い高誘電率材料からなるゲート絶縁膜３にコンタクトホール７ａを形成した後でイオンドーピングしてｎ⁺領域７を形成する。 （もっと読む）

【課題】ＦＵＳＩ化されたゲート電極を有する半導体装置においても、ストレッサ膜を有効に形成できるようにして、半導体装置の電気的特性を向上できるようにする。
【解決手段】半導体装置は、半導体基板１の上に形成され、ニッケルによりフルシリサイド化されたフルシリサイドゲート電極２４Ａを有するｎ型ＭＩＳトランジスタ１００Ａと、ニッケルによりフルシリサイド化されたフルシリサイドゲート電極２４Ｂを有するｐ型ＭＩＳトランジスタ１００Ｂとを有している。半導体基板１上には、該半導体基板１におけるフルシリサイドゲート電極２４Ａの下側部分のチャネル領域に応力歪みを生じさせるストレッサ膜である第２の下地絶縁膜１７が、少なくともフルシリサイドゲート電極２４Ａを覆うように形成されている。 （もっと読む）

半導体デバイスに対し、自己整合ショットキー接合（２９）を形成する方法である。ゲートエッチング及びスペーサ形成の後、接合領域を画成する凹所を半導体基板（１０）に形成し、そこに、ＳｉＧｅ層（２２）を選択的に成長させる。その後、誘電体層（２４）をゲート（１４）及びＳｉＧｅ層（２２）の上に設け、コンタクトエッチングを行って、コンタクトホール（２６）を形成してから、ＳｉＧｅの材料（２２）を除去して、接合領域にキャビティ（２８）を作成する。最後に、キャビティ（２８）を金属で満たして、接合（２９）を形成する。このようにして、抵抗率が比較的低く、形状及び位置を良好に制御することができる、ショットキー接合を自己整合で形成する方法が提供される。
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基板に電気化学エッチングまたは電気めっきを施すことにより多層構造を形成する方法。基板上にシード層を形成し、その上に主電極を形成する。主電極は、基板から複数の電気化学セルを形成するためのパターン層を有する。電圧が印加され、シード層がエッチングされて、またはシード層に材料がめっきされて形成された構造（８）の間に誘電体（９）が堆積される。誘電体層は下層構造を露出するために平坦化され、別の構造層が第１の構造層上に形成される。または、誘電体層は２層の厚さで形成され、下層構造の上端部を選択的に露出するために選択的にエッチングされる。また、複数の構造層を１工程で形成しても良い。 （もっと読む）

【課題】 コンタクト間隔及び寄生容量の問題に対する解決策を提供する、改善されたＦＥＴ設計を構築する。
【解決手段】 本発明は、下方の第１の誘電体層内に配置された下部と上方の第２の誘電体層内に配置された上部とを有する逆ソース／ドレイン金属コンタクトを含む電界効果トランジスタ（ＦＥＴ）に関する。逆ソース／ドレイン金属コンタクトの下部は、上部より大きい断面積を有する。好ましくは、逆ソース／ドレイン金属コンタクトの下部は、約０．０３μｍ^２から約３．１５μｍ^２の範囲の断面積を有し、こうした逆ソース／ドレイン金属コンタクトは、約０．００１μｍから約５μｍの範囲の距離だけ、ＦＥＴのゲート電極から間隔を空けて配置される。 （もっと読む）

【課題】ウエハに形成された位置合わせ用マークの位置を高精度に計測するのではなく、自己整合的に位置合わせが可能なパターン作製方法を提供すること。
【解決手段】段差を有する下地の表面に下地と異なる種類の膜を成膜する工程；形成した膜を、段差の平面部に下地の表面が露出する一方で段差の側壁部に膜が残存するようにエッチングする工程；下地及び残存する膜の全面にレジスト膜を形成し、そのレジスト膜を、開口の縁が残存する膜上に位置するように開口させる工程；及び、得られるレジスト膜の開口と残存する膜とを利用して前記下地に自己整合的にパターンを形成する工程を有することを特徴とする自己整合パターンの製造方法が提供される。 （もっと読む）

【課題】特別なエッチング工程を必要とせずに、短軸側のボーイングした個所で隣接するホールとショートするおそれのない楕円断面の密集コンタクトを有する半導体デバイスを提供する。
【解決手段】なるべく長軸２１側の側面に近い方に最小分離幅２６が配置され、短軸２２側の側面が最小分離幅とならず、短軸２２側の側面と短軸２２側の側面が重ならないように、２種類の傾斜角度のホール２０が４つのホール２０が１セットとなった繰り返しパターンで構成されており、ボーイングの大きい短軸２２側の分離間隔が大きく取られている。 （もっと読む）

【課題】コンタクトホールのゲート幅方向の長さを調整することで、トランジスタを被覆する応力膜の応力を調整して、工程数を増加することなく、例えばｐチャネルトランジスタの移動度を低下させることなくｎチャネルトランジスタの移動度の向上を可能とする。
【解決手段】半導体基板１１に形成されたｐチャネルトランジスタ１とｎチャネルトランジスタ２とを被覆する引張応力を有する応力膜１５とを備えた半導体装置３であって、ｐチャネルトランジスタ１のソース・ドレイン２７、２８領域上の応力膜１５に形成された第１コンタクトホール３５、３６がゲート幅方向に電気的導通がとれる最小限の長さよりも長い孔で形成されて、ｎチャネルトランジスタ２のソース・ドレイン領域４７、４８上の応力膜１５に形成された第２コンタクトホール５５、５６がゲート幅方向の長さが最小限の孔で形成されているものである。 （もっと読む）

【課題】従来の半導体装置は、コンタクトホールの底部に段差部があり、これにより、コンタクトホール内で配線金属が分断してしまうという問題があった。
【解決手段】本発明の半導体装置は、コンタクトホールの底部にもっとも近い部分の層間膜の開口径より半導体層の開口径が大きく、その開口径の差で生じる層間膜と半導体層との間の段差部を絶縁膜で埋める構成を有している。このような構成によって、コンタクトホールの内壁の縦端面と絶縁膜の表面とが段差のない連続したなめらかな曲面を形成し、コンタクトホール内での配線金属の分断を防止する。 （もっと読む）

【課題】金属化合物からなるエッチング残渣または研磨残渣を、配線材料に対して選択的に除去することができる洗浄方法および半導体装置の製造方法を提供する。
【解決手段】下層配線１８が設けられた基板上に、低誘電率絶縁膜２０、低誘電率絶縁膜２２を含む層間絶縁膜を成膜する。次いで、エッチングにより、層間絶縁膜をエッチングして、コンタクトホール２４を形成するとともに、このコンタクトホール２４の上部に連通する配線溝２５を形成し、コンタクトホール２４の底部に下層配線１８を露出させる。続いて、トリアリルアミンおよびトリス（３−アミノプロピル）アミンの少なくとも１種を含有する超臨界二酸化炭素流体を、この状態の基板の表面に供給して洗浄することで、下層配線１８からの金属化合物１８’を含むエッチング残渣を除去する洗浄方法および半導体装置の製造方法である。 （もっと読む）

【課題】半導体装置を微細化するとともに、ゲート電極と不純物拡散領域とを接続する共通コンタクトにおける電流リークを抑制する。
【解決手段】半導体装置１００は、第１のゲート電極１０８と、第４のソース・ドレイン領域１１４ｂと、これらを電気的に接続する共通コンタクト１１２と、を含む。ゲート長方向の断面において、第１のゲート電極１０８と第４のソース・ドレイン領域１１４ｂとが離間して設けられるとともにこれらの間の半導体基板１６０表面全面に素子分離絶縁膜１０２が形成され、第１のゲート電極１０８と第４のソース・ドレイン領域１１４ｂとの間の距離が、ゲート長方向の他の断面における第１のゲート電極１０８側壁に形成されたサイドウォールの幅と実質的に等しい。 （もっと読む）

【課題】層間を電気的に接続するために形成されるコンタクトホールを、コンタクトホールの下層に形成された端部上に形成するに際し、コンタクトホールの形成に起因する層間の電気的な接続の切断を確実に防止できる構造を有する電気光学装置を提供する。
【解決手段】ＴＦＴ基板１０に成膜されるとともに、スペースｈ１を有する段部１５０が少なくとも一部に形成された走査線１１と、走査線１１上に積層された下地絶縁膜１２と、下地絶縁膜１２上に積層された半導体膜１と、半導体膜１上に積層された層間絶縁膜４１と、層間絶縁膜４１の段部１５０の上方に、層間絶縁膜４１を貫通するよう形成されたコンタクトホール８１と、を具備し、コンタクトホール８１は、段部１５０の端部１１ｔから、平面的に下地絶縁膜１２の膜厚以上離間した段部１５０のスペースｈ１の位置上に形成されていることを特徴とする。 （もっと読む）

【課題】電界効果型トランジスタが形成される半導体層の結晶性の劣化を抑制しつつ、電界効果型トランジスタが形成される半導体層下に低抵抗化されたバックゲート電極を配置する。
【解決手段】単結晶半導体基板１１上には埋め込み酸化膜１２が形成され、埋め込み酸化膜１２上には、バックゲート電極を構成する第１単結晶半導体層１３が形成されている。さらに、第１単結晶半導体層１３上には埋め込み酸化膜１４が形成され、埋め込み酸化膜１４上には、メサ分離された第２単結晶半導体層１５ａ、１５ｂが積層され、第２単結晶半導体層１５ａ、１５ｂの膜厚は第１単結晶半導体層１３の膜厚よりも厚くするとともに、第２単結晶半導体層１５ａ、１５ｂにＳＯＩトランジスタを形成する。 （もっと読む）

【課題】チップサイズの増大を抑制しつつ、絶縁体上に配置された導電型の異なる電界効果型トランジスタ下にフィールドプレートを形成する。
【解決手段】素子分離絶縁層７ａにまたがるように配置されたゲート電極１０ａをゲート絶縁膜８ａ、９ａをそれぞれ介して単結晶半導体層５ａ、６ａ上に形成し、ゲート電極１０ａを挟み込むように配置されたＰ型ソース層１１ａおよびＰ型ドレイン層１２ａを単結晶半導体層５ａに形成し、ゲート電極１０ａを挟み込むように配置されたＮ型ソース層１３ａおよびＮ型ドレイン層１４ａを単結晶半導体層６ａに形成し、ゲート電極１０ａ、素子分離絶縁層７ａおよび絶縁層４ａを貫通して半導体層３ａに接続された埋め込み電極１５ａを形成する。 （もっと読む）