【課題】半導体装置の特性劣化を抑制し、半導体装置のサイズを縮小する技術の提供。
【解決手段】半導体装置は、半導体領域１Ａ内に設けられる第１及び第２の拡散層２Ａ，２Ｂと、拡散層２Ａ，２Ｂ間に設けられる第３の拡散層２Ｃと、第１の拡散層２Ａの周囲を取り囲んで、半導体領域１Ａ表面のゲート絶縁膜３Ａ上に設けられる第１のゲート電極４Ａと、第２の拡散層２Ｂの周囲を取り囲んで、半導体領域１Ａ表面のゲート絶縁膜上に設けられる第２のゲート電極４Ｂと、ゲート電極４Ａ，４Ｂの側面上に設けられる第１及び第２の側壁絶縁膜１２Ａ，１２Ｂとを具備し、第１及び第２のゲート電極４Ａ，４Ｂは、側壁絶縁膜１２Ａ，１２Ｂが直接接触する部分を有し、第３の拡散層２Ｃの周囲は、ゲート電極４Ａ，４Ｂによって取り囲まれている。 （もっと読む）

【課題】ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）ストッパ膜を終点検出膜として利用しつつ、ＣＭＰによる平坦化精度を向上させる半導体装置及びその製造方法の提供。
【解決手段】ゲート電極３ａ上にはシリサイド層７ａを形成するとともに、ゲート電極３ｂ上にはシリサイド防止膜４ｂを形成し、半導体基板１上の第１の領域においては、シリサイド防止膜４ｂが露出するように、犠牲膜１０、ＣＭＰストッパ膜９および層間絶縁膜８のＣＭＰを行い、第２の領域においては、ＣＭＰストッパ膜９が露出するように、犠牲膜１０のＣＭＰを行うことで、第１の領域Ｒ１および第２の領域Ｒ２を平坦化する。 （もっと読む）

【目的】膜切れの無い均一なシード膜を形成する半導体装置の製造方法を提供することを目的とする。
【構成】本発明の一態様の半導体装置の製造方法は、基体上に絶縁膜を形成する工程（Ｓ１０２）と、絶縁膜に開口部を形成する工程（Ｓ１０４）と、開口部内に光触媒膜を形成する工程（Ｓ１１０）と、Ｃｕを含有する溶液に光触媒膜を浸漬させた状態で光触媒膜に紫外線を照射する工程（Ｓ１１２）と、開口部内に電解めっき法によりＣｕを埋め込む工程（Ｓ１１４）と、を備えたことを特徴とする。 （もっと読む）

【課題】集積回路の高集積化を妨げることなく、静電気放電（ＥＳＤ）による集積回路の破壊を防止するための保護回路を設ける。
【解決手段】高電源電位が印加される端子に電気的に接続される配線、および低電源電位が印加される端子に電気的に接続される配線を、それぞれ、誘電体を介して隣接させ、かつ集積回路を取り囲むように形成する。このことにより、端子と集積回路の間に配線抵抗が付加され、かつ２本の配線間に容量を付加することができる。ＥＳＤなどにより端子に過電圧が印加されても、そのエネルギーが配線抵抗および付加容量により消費されるため、集積回路の破壊を抑えることができる。 （もっと読む）

【課題】 パンチスルー現象を改善し、ボディーの体積を増加させることのできる半導体素子およびその製造方法を提供する。
【解決手段】 半導体素子は、シリコン基板、埋め込み酸化膜およびシリコン層の積層構造からなり、前記シリコン層におけるゲート形成領域に、チャンネル幅方向に上端部よりも下端部の方が幅が広いフィンパターンが形成されたＳＯＩ基板と、前記フィンパターンを取り囲むように形成されたゲートと、前記ゲートの両側のシリコン層内に形成された接合領域とを含む。 （もっと読む）

【課題】ＣＭＰ法を用いずに、配線部２６とコンタクト部２５とを同時に形成する。
【解決手段】コンタクトホール２７及び配線溝２８を形成した層間絶縁膜２３の表面に第２膜２４を上記各表面に沿って所定の厚みで形成することにより、コンタクトホール２７内の第２膜２４によって穴部３１を形成すると共に、配線溝２８内の第２膜２４によって溝部３２を形成する。次に、穴部３１及び溝部３２の開口端を塞ぐように、レジストを第２膜２４上に形成した後に、エッチバックにより穴部３１及び溝部３２の周囲で露出した第２膜２４をエッチングして除去し、コンタクトホール２７にコンタクト部２５を形成すると共に、配線溝２８に配線部２６を形成する。 （もっと読む）

【課題】クリーニング処理開始前の被処理体の処理枚数に関係なく、ジャストエッチの時点を自動的に確実に把握することにより、エッチング処理の適正な終点時点を決定することが可能な処理装置を提供する。
【解決手段】真空引き可能になされた処理チャンバー１６と、所定の処理が施される被処理体Ｗを載置する載置台２０と、処理チャンバーへ必要なガスを供給するガス供給手段４０と、途中に真空ポンプが介設されて処理チャンバー内の雰囲気を真空引きする排気系６とを有す処理装置において、排気ガス中に含まれるパーティクル数を計測するために前記排気系に設けられたパーティクル計測手段８と、処理チャンバー内にクリーニングガスを流してクリーニング処理を行う時にパーティクル計測手段の計測値に基づいてクリーニング処理の終点時点を決定するクリーニング終点決定手段１４とを備える。 （もっと読む）

【課題】Ｎ−Ｈ結合を減少させることができ、Ｎ−Ｈ結合の量とＳｉ−Ｈ結合の量とを合計した総膜中水素量を減らすことが可能なプラズマＣＶＤ窒化珪素膜の成膜方法を提供すること。
【解決手段】処理容器１内に、珪素含有ガスと、窒素及び水素含有ガスとを導入する工程と、マイクロ波を処理容器１内に放射し、処理容器１内に導入された珪素含有ガス及び窒素及び水素含有ガスをプラズマ化する工程と、プラズマ化された珪素含有ガス及び窒素及び水素含有ガスを、被処理基板Ｗの表面上に供給し、被処理基板Ｗの表面上に窒化珪素膜を成膜する工程と、を備え、窒化珪素膜の成膜条件を、処理温度を３００℃以上６００℃以下、珪素含有ガスと窒素及び水素含有ガスとの流量比を０．００５以上０．０１５以下、マイクロ波パワーを０．５Ｗ／ｃｍ^２以上２．０４５Ｗ／ｃｍ^２以下、処理圧力を１３３．３Ｐａ以上１３３３３Ｐａ以下とする。 （もっと読む）

【課題】貫通孔を有するシリコンウエハの貫通孔にオーバーハング形状や内部ボイドがなくめっきを充填する方法を提供すること。
【解決手段】シリコンウエハ内の貫通孔開口部と同位置に開口部を有するプレートを一定の距離をおいてシリコンウエハの貫通孔開口部にプレート開口部を合わせて、めっき電極側に向けて配置してめっきを行う。プレート開口径は貫通孔開口径より少し小さくする。プレート開口径と貫通孔開口径Ｒの差を２ｘとしたとき、ｘ／Ｒを0.1〜0.3、シリコンウエハとプレートの距離を0.05ｍｍ〜1.0ｍｍとしたときに、前記課題を実現できる。プレートは、多孔質セラミックのような絶縁体でかつ多孔質材料が望ましく、シリコンウエハ表面のめっき成長も抑制できる。 （もっと読む）

【課題】薄膜トランジスタの良好な特性を安定的に得ること。
【解決手段】本発明の薄膜トランジスタ（１３５）は、第１のオーミックコンタクト層（１３９Ａ）と、第１のオーミックコンタクト層（１３９Ａ）とは適当な間隔をあけて分離されて設けられた第２のオーミックコンタクト層（１３９Ｂ）と、少なくとも一部が、第１のオーミックコンタクト層（１３９Ａ）上に設けられたソース電極（１３８）と、少なくとも一部が、第２のオーミックコンタクト層（１３９Ｂ）上に設けられたドレイン電極（１３７）と、第１のオーミックコンタクト層（１３９Ａ）、第２のオーミックコンタクト層（１３９Ｂ）、ソース電極（１３８）およびドレイン電極（１３７）上に設けられた半導体層（１４０）とを備える。 （もっと読む）

【課題】 エレクトロマイグレーションの制約を受け難く、配線抵抗が小さくトランジスタの電力損失が少ない、パッド配置の制約の少ないパワーＭＯＳトランジスタを提供する。
【解決手段】 半導体基板１に形成されたソース領域２およびドレイン領域３が格子状に形成されたゲート４を挟んで互いに隣接するＭＯＳトランジスタにおいて、半導体基板１上に順次形成された３層のメタル配線５、６、７とを有する。メタル配線は、ソース領域及びドレイン領域に電気的に接続され、ドレイン領域を第３層メタル配線７に接続する場合、ソース領域を第２層メタル配線６及び第１層メタル配線５に接続する。第３層メタル配線７のドレイン配線は、半導体基板１の全領域を覆うように配置され、第１層及び第２層メタル配線５、６のソース配線は第１層及び第２層メタル配線の全領域を覆うように配置される。 （もっと読む）

【課題】小型で、マウントが容易な半導体装置を提供する。
【解決手段】半導体基板１１の第１の面に形成された第１導電型の第１半導体層１２と、第１半導体層１２上に形成された第２導電型の第２半導体層１３と、半導体基板１１の第１の面と反対の第２の面に形成され、第１半導体層１２に接続された第１接続導体１４と、第２半導体層１３を含む半導体基板１１の第１の面に形成され、第２半導体層１３に接続された第２接続導体１５と、第１接続導体１４の少なくとも１側面に形成された第３接続導体１６と、第２接続導体１５の少なくとも第３接続導体１６が形成された側面と同じ側の側面に形成された第４接続導体１７と、を具備している。 （もっと読む）

【課題】シェアードコンタクトホールの開口不良を抑制できる半導体装置およびフォトマスクを提供する。
【解決手段】シェアードコンタクトホールＳＣ１、ＳＣ２は、ゲート電極層ＧＥ１、ＧＥ２とドレイン領域ＰＩＲとの双方に達している。平面視において、ゲート電極層ＧＥ１、ＧＥ２の一方側壁Ｅ２が、一方側壁Ｅ１の仮想延長線Ｅ１ａよりも他方側壁Ｅ４側にずれて位置している。平面視において、ゲート電極層ＧＥ１、ＧＥ２のシェアードコンタクトホールＳＣ１、ＳＣ２が達する部分の線幅Ｄ１の中心線（Ｃ２−Ｃ２）が、ゲート電極層ＧＥ１、ＧＥ２のチャネル形成領域ＣＨＮ１、ＣＨＮ２上に位置する部分の線幅Ｄ２の中心線（Ｃ１−Ｃ１）に対してずれて位置している。 （もっと読む）

【課題】ヒロック、エッチング残渣、ＩＴＯ等との電気化学反応の発生を防止した低抵抗な配線膜を再現性よく成膜することができ、かつスパッタ時におけるダスト発生を抑制したスパッタターゲットの製造方法を提供する。
【解決手段】Ｙ、Ｓｃ、Ｌａ、Ｃｅ、Ｎｄ、Ｓｍ、Ｇｄ、Ｔｂ、Ｄｙ、Ｅｒ、Ｔｈ、Ｓｒ、Ｔｉ、Ｚｒ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｍｎ、Ｔｃ、Ｒｅ、Ｆｅ、Ｃｏ、Ｎｉ、Ｐｄ、Ｉｒ、Ｐｔ、Ｃｕ、Ａｇ、Ａｕ、Ｃｄ、Ｓｉ、ＰｂおよびＢから選ばれる少なくとも１種の第１の元素を0.001〜30原子％の範囲で含み、残部がＡｌからなるインゴットまたは焼結体を、大気溶解法、真空溶解法、急冷凝固法、粉末冶金法で作製するにあたって、インゴットまたは焼結体にＣを第１の元素量に対して20原子ppm〜37.8原子％の範囲で含有させ、得られたインゴットや焼結体を加工してスパッタターゲットを作製する。 （もっと読む）

集積回路システム（１０００）を形成するための方法は、集積回路デバイス（１０４）を提供するステップと、前記集積回路デバイス（１０４）の上に一体化コンタクト（１０２）を形成するステップと、を有し、該一体化コンタクト（１０２）を形成するステップは、前記集積回路デバイス（１０４）の上にビア（１１２）を提供するステップと、前記ビア（１１２）内に選択的金属（１１４）を形成するステップと、前記選択的金属（１１４）の上に少なくとも１のナノチューブ（１１６）を形成するステップと、前記ナノチューブ（１１６）の上にキャップ（１１８）を形成するステップと、を有する。
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【課題】 メタルの侵入を防ぎ、コンタクトホール下部への侵入による消費電流の増大を無くした半導体装置を提供する
【解決手段】 コンタクトホール底面に低濃度不純物層をエピタキシャル成長させることでアスペクト比を小さくしコンタクトホール側壁部の窒化チタン膜のカバレッジを良くし、メタルのコンタクトホール側壁部からの高不純物ドープ活性領域への侵入を防止する。 （もっと読む）

【課題】ストライプ状のゲート電極が複数本並んで配置されてなる絶縁ゲートトランジスタであって、コンタクトホールを介して半導体基板に配線接続する場合に金属配線層のカバレッジ不良が起き難く、且つ安価で特性変化なく製造できる絶縁ゲートトランジスタを提供する。
【解決手段】隣り合ったゲート電極１４の間に配置され、コンタクトホールＨ１を介して、半導体基板１の主面側の表層部に形成された拡散領域１２，１３に配線接続する金属配線層１６のストライプ状のコンタクト部Ｃ２が、該ストライプ状の両端に、曲率縮小部Ｃ２ａ〜Ｃ２ｆを有してなる絶縁ゲートトランジスタ１０１〜１０６とする。 （もっと読む）

【課題】ＬＤＤサイドウォール形成時に、ＮＭＯＳ／ＰＭＯＳ境界領域の２重エッチングによる不具合を克服する。
【解決手段】ＮＭＯＳ／ＰＭＯＳ境界領域にゲートレベル配線を形成し、ＬＤＤサイドウォール形成時に２重エッチングされるゲートレベル配線の最上層に、サイドウォール絶縁膜層とエッチング選択比のとれる膜１０７をハードマスクとして形成しておくことで、ゲートレベル配線に接続するプラグコンタクト１１２形成時にゲート電極のオーバーエッチによる堆積物の付着を防止する。 （もっと読む）

１つの実施形態は、単結晶膜を選択的に堆積するための方法を提供する。この方法は、第１の表面形態を有する第１の表面およびこの第１の表面形態とは異なる第２の表面形態を有する第２の表面を含む基体を準備する工程を含む。シリコン前駆体［１０８］およびＢＣｌ_３［１３４］は相互混合され、これにより供給ガスが形成される。この供給ガスは、化学気相成長条件［１２２］下でこの基体へ導入される。Ｓｉ含有層は、供給ガス［１２０］を導入することにより、第２の表面上に堆積することなく、第１の表面上に選択的に堆積される。 （もっと読む）

【目的】チップ面積の増加を伴うことなく高サージ耐量の半導体装置を提供する。
【解決手段】半導体基板１の裏面に形成されるサージ保護素子であるショットキーバリアダイオード３１を横型のＭＯＳＦＥＴ３４やＩＣが形成される素子領域３２の直下の位置に重なるように形成することで、チップ面積の増加を伴わずに動作抵抗を小さくして、半導体装置のサージ耐量を向上させることができる。 （もっと読む）