【課題】低バイアス領域からリーク電流ＩＲの低減効果を得ることのできるショットキーバリア型半導体装置を提供する。
【解決手段】表面に第１導電型を有する第１の半導体層２を有する半導体基板と、第１の半導体層の表面から所定の深さに設けられ、第１導電型の半導体層よりも低濃度の第１導電型を有する第２の半導体層３と、第１の半導体層の表面から所定の深さに配設されたジャンクションバリアとして第２導電型を有する複数の第３の埋め込み半導体層５と、第１の半導体層の表面で第３の埋め込み層を囲むように環状に形成された、第２導電型を有するガードリング４と、第１の半導体層およびガードリングに接するように配置された金属層６を具備したショットキーバリア型半導体装置であって、第２の半導体層の比抵抗が第１の半導体層の比抵抗よりも高い。 （もっと読む）

【課題】本発明は、ボディ浮遊効果を抑制することが可能な半導体装置及びその製造方法を提供する。
【解決手段】シリコン基板１と、シリコン基板１上に形成された埋め込み絶縁層２と、埋め込み絶縁層２上に形成された半導体層３とを備えるＳＯＩ構造の半導体装置であって、半導体層３は、第１導電型のボディ領域４、第２導電型のソース領域５及び第２導電型のドレイン領域６を有し、ソース領域５とドレイン領域６との間のボディ領域４上にゲート酸化膜７を介してゲート電極８が形成され、ソース領域５は、第２導電型のエクステンション層５２と、エクステンション層５２と側面で接するシリサイド層５１を備え、シリサイド層５１とボディ領域４との境界部分に生じる空乏層の領域に結晶欠陥領域１２が形成されている。 （もっと読む）

【課題】低電流から大電流に渡り低順方向電流電圧特性を得るショットキーバリア型半導体装置を提供する。
【解決手段】プレーナ構造とＪＢＳ構造を１チップ内で並列接続することで、低電流領域での順方向電圧特性にはＪＢＳ構造、大電流域ではバリアハイトが０．７０ｅＶより高いショットキーメタルから構成されたガードリング構造（プレーナ構造）が作用する。 （もっと読む）

【課題】従来の高耐圧半導体装置の場合よりも耐圧の低下を抑制することが可能な高耐圧半導体装置を提供する。
【解決手段】炭化珪素からなるｎ型の半導体層１１０と、バリアメタル層１２８と、第２電極層１３０と、ｐ型のリサーフ層１１６と、ｐ^＋型のエッジターミネーション層１２０と、リサーフ層１１６の内部における、エッジターミネーション層１２０の周囲を離間して囲む位置に形成されたｐ^＋型の第１ガードリング層１２２と、半導体層１１０の表面における、リサーフ層１１６の周囲を離間して囲む位置に形成されたｐ型の第２ガードリング層１１８とを備え、最内周の第１ガードリング層１２２とエッジターミネーション層１２０との間隔が３μｍ〜５μｍの範囲内にある高耐圧半導体装置１００。 （もっと読む）

【課題】耐圧特性の低下やゲートリーク電流の増加を生じることなく、低抵抗で高速動作可能なヘテロ接合電界効果型トランジスタおよびその製造方法を提供する。
【解決手段】ヘテロ接合ＦＥＴの製造方法に関し、（ａ）チャネル層３及びチャネル層３上に形成されたバリア層４を窒化物半導体層として準備する工程と、（ｂ）窒化物半導体層上に不純物拡散源としてＺｎＯ膜９を形成する工程と、（ｃ）ＺｎＯ膜９上のドレイン電極６及びソース電極５を形成すべき領域以外に酸化膜１０を形成する工程と、（ｄ）窒化物半導体層に対して熱処理を行い、酸化膜１０が形成されていない領域の下部のチャネル層３及びバリア層４に選択的に、ＺｎＯ膜９からＺｎ及びＯを拡散させる工程とを備える。 （もっと読む）

【課題】半導体スイッチのチップサイズを大きくすることなく、高調波特性を改善する。
【解決手段】ＦＥＴ１において、化合物半導体基板上に形成され、所定の間隔を隔てて互いに平行状に設けられる複数のソース電極６を有するソース配線３と、化合物半導体基板上に形成され、所定の間隔を隔てて互いに平行状に設けられて複数のソース電極６に対して並列方向に交互に配置される複数のドレイン電極７を有するドレイン配線４と、化合物半導体基板上に形成され、少なくとも前記並列方向に互いに隣り合うソース電極６とドレイン電極７との電極間に位置する部分を有するゲート配線５と、ゲート配線５が形成される領域にてゲート配線５下に形成され、複数のソース電極６と複数のドレイン電極７との各電極間に独立して設けられる複数の埋め込みゲート層８とを備えた。 （もっと読む）

【課題】信頼性を向上させることができる半導体装置，半導体装置を用いた回転電機または車両を提供する。
【解決手段】ショットキ接合と、ｐｎ接合を備える半導体装置であって、ｐｎ接合は高濃度Ｐ型拡散層５とＮ型拡散層４で形成され、低濃度Ｐ型拡散層６と金属電極７により、ショットキ接合が形成され整流領域のｐｎ接合部の降伏電圧を、前記ショットキ接合及びガードリング部Ｚ２のｐｎ接合より低くすることを特徴とする。 （もっと読む）

【課題】本発明は、アバランシェ耐量と主耐圧を向上させることができるトレンチゲート型半導体装置を提供することを目的とする。
【解決手段】本願の発明に係るトレンチゲート型半導体装置は、基板と、該基板上の第１導電型のエピタキシャル成長層と、該エピタキシャル成長層上の第２導電型の拡散層と、該拡散層を貫通し、先端が該エピタキシャル成長層に達するトレンチゲートと、該トレンチゲートの先端に接するように該エピタキシャル成長層に形成された、該エピタキシャル成長層よりもキャリア濃度の低い、第１導電型の低キャリア濃度部と、を備えたことを特徴とする。 （もっと読む）

【課題】占有面積が小さく、高集積化、大記憶容量化が可能な半導体装置を提供する。
【解決手段】第１の制御ゲート、第２の制御ゲート及び記憶ゲートを有するトランジスタを用いる。記憶ゲートを導電体化させ、該記憶ゲートに特定の電位を供給した後、少なくとも該記憶ゲートの一部を絶縁体化させて電位を保持させる。情報の書き込みは、第１及び第２の制御ゲートの電位を記憶ゲートを導電体化させる電位とし、記憶ゲートに記憶させる情報の電位を供給し、第１または第２の制御ゲートのうち少なくとも一方の電位を記憶ゲートを絶縁体化させる電位とすることで行う。情報の読み出しは、第２の制御ゲートの電位を記憶ゲートを絶縁体化させる電位とし、トランジスタのソースまたはドレインの一方と接続された配線に電位を供給し、その後、第１の制御ゲートに読み出し用の電位を供給し、ソースまたはドレインの他方と接続されたビット線の電位を検出することで行う。 （もっと読む）

【課題】安定したリカバリ耐量が得られる半導体装置を提供する。
【解決手段】表面電極２１のうち抜き取り部２ｂに形成されたコンタクトホール２０ｂから露出するコンタクト領域２３と対向する部分をそれぞれコンタクト部２１ｄとし、コンタクト部２１ｄと表面パッド５とを結ぶ最短距離の線分Ｌ１上にそれぞれ切り込み部２１ｃを形成する。これによれば、コンタクト部２１ｄから表面パッド５までのホールが流れる経路が長くなって抵抗が高くなるので、コンタクト領域２３にホールが集中することを抑制することができ、安定したリカバリ耐量を得ることができる。 （もっと読む）

【課題】電気特性の変動が生じにくく、且つ電気特性の良好な半導体装置の作製方法を提供することである。
【解決手段】基板上にゲート電極を形成し、ゲート電極上にゲート絶縁膜を形成し、酸化物半導体膜を形成し、第１の酸化物半導体膜を形成した後、加熱処理をして第２の酸化物半導体膜を形成し、第１の導電膜を形成し、厚さの異なる領域を有する第１のレジストマスクを形成し、第１のレジストマスクを用いて第２の酸化物半導体膜および第１の導電膜をエッチングして第３の酸化物半導体膜および第２の導電膜を形成し、第１のレジストマスクを縮小させて、第２のレジストマスクを形成し、第２のレジストマスクを用いて第２の導電膜の一部を選択的に除去することでソース電極およびドレイン電極を形成する半導体装置の作製方法である。 （もっと読む）

【課題】微細化を達成するとともに、ゲート電極等の信頼性を確保する半導体装置の製造方法を提供する。
【解決手段】Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタのそれぞれのゲート形成領域において、Ｎ型ＭＩＳトランジスタのゲート形成領域の凹部内に形成されたゲート絶縁膜Ｆ０上に第１の金属含有膜Ｆ１を、Ｐ型ＭＩＳトランジスタのゲート形成領域の凹部内に形成されたゲート絶縁膜Ｆ０上に第３の金属含有膜Ｆ３を形成し、第１の金属含有膜Ｆ１上及び第３の金属含有膜Ｆ３上に第２の金属含有膜Ｆ２を形成し、Ｎ型ＭＩＳトランジスタのゲート絶縁膜Ｆ０に接する第１の金属含有膜Ｆ１の仕事関数がＰ型ＭＩＳトランジスタのゲート絶縁膜Ｆ０に接する第３の金属含有膜Ｆ３の仕事関数よりも小さい。 （もっと読む）

【課題】配線加工時のエッチングレートの極端な上昇を抑え、プロセスを安定化させる。
【解決手段】炭化珪素基板１上に形成された炭化珪素層２０の上に、ソース電極８、ゲート電極９、層間絶縁膜１０、層間絶縁膜１０上に形成されたソース電極上部配線１１およびゲート電極上部配線１２とが形成され、ソース電極上部配線１１とゲート電極上部配線１２の下には、これらの上部配線を構成する金属が炭化珪素層２０に拡散することを抑制するためのバリアメタル１６が形成されている。層間絶縁膜１０には、炭化珪素層２０上に形成されたソース電極８およびゲート電極９に到達するようにコンタクトホール１３、１５が形成されており、バリアメタル１６はコンタクトホール内の電極と上部配線との界面、層間絶縁膜１０の側壁と上部配線との界面、および側壁の上端部近傍と上部配線との界面にのみ形成されている。 （もっと読む）

【課題】炭化珪素半導体層に設けられたリセス底部の不純物領域を含む終端構造の形成において、リセスの底端部に発生したノッチを除去あるいは緩やかな形状にする。
【解決手段】ガードリング６の形成領域のＳｉＣドリフト層２にリセス７を形成したとき、リセス７の底端部に尖ったノッチ１１が現れる。リセス７の形成後、リセス７の内部を含むＳｉＣドリフト層２の表面を熱酸化して酸化層１２を形成し、当該酸化層１２をエッチングにより除去すると、ノッチ１１は緩やかな形状になる。 （もっと読む）

【課題】高温動作において配線の金属材料と半導体領域に接続する電極との反応が生じにくく、かつ、高温動作において歪みが生じにくい電力用半導体装置を実現する。
【解決手段】第１金属層１４は、ゲート電極９とソース電極１１との上に形成され、かつ、Ｐｔ，Ｔｉ，Ｍｏ，Ｗ，Ｔａのうち少なくとも１種を含んでいる。第２金属層１５は、第１金属層１４上に形成され、かつ、Ｍｏ，Ｗ，Ｃｕのうち少なくとも１種を含んでいる。層間絶縁膜１０は、ｐ型ＳｉＣ領域１３およびゲート絶縁膜８またはゲート電極９の表面上であってソース電極１１が形成された領域以外の領域において形成されている。第１金属層１４および第２金属層１５は、層間絶縁膜１０上に延在している。 （もっと読む）

【課題】本発明は、高電界での耐圧を確保でき、かつ絶縁破壊を抑制できる終端構造を有する半導体装置の提供を目的とする。
【解決手段】本発明にかかる半導体装置は、ドリフト領域２表面において、平面視でＳＢＤ電極５を囲むように形成された、リセス構造３と、リセス構造３底面内に形成され、ＳＢＤ電極５と接続された、ガードリング注入層４と、リセス構造３に沿って、少なくともリセス構造３を覆って形成された、保護膜７と、保護膜７に沿って、保護膜７上に形成された、半絶縁膜２０とを備え、半絶縁膜２０は、リセス構造３が囲む領域の内側においてＳＢＤ電極５と接続される接続部２１と、リセス構造３が囲む領域の外側においてドリフト領域２と接続される接続部２２とを備える。 （もっと読む）

【課題】炭化珪素の半導体層の表面に発生するステップバンチングを抑制する。
【解決手段】半導体装置の製造方法は、炭化珪素のエピタキシャル層１４にドーパントを導入するドーパント導入工程と、ＰＬＤ、ＦＣＶＡ法又はＥＣＲスパッタ法を利用してエピタキシャル層１４の表面にカーボン膜２４を形成するカーボン膜形成工程と、カーボン膜２４が残存した状態でエピタキシャル層１４をアニール処理するアニール処理工程とを備える。 （もっと読む）

【課題】ｎ型Ｇｅ上に形成されるコンタクトの接触抵抗を低減する。
【解決手段】第１ドーパントレベルのｎ型ドーパントがドープされたゲルマニウム領域（１０）を上部に有する半導体基板を得る工程と、ｎ型ドープされたゲルマニウム領域（１０）を覆う界面シリコン層（１１）を形成する工程であって、界面シリコン層（１１）は第２ドーピングレベルのｎ型ドーパントでドープされて臨界膜厚より大きな膜厚を有し、これにより界面シリコン層（１１）は少なくとも部分的に緩和される工程と、界面シリコン層（１１）を覆うように、１×１０^−２Ωｃｍより小さい電気抵抗率を有する材料の層（１２、１３）を形成する工程とを含む方法。本発明はまた、対応する半導体デバイスを提供する。 （もっと読む）

【課題】信頼性の劣化及び素子のばらつきを抑制しつつ、所望の閾値電圧を実現する。
【解決手段】実施形態による複数の閾値電圧を有する半導体装置５００は、基板５０２と、第１の閾値電圧を有する基板上の第１のトランジスタ５１０と、第２の閾値電圧を有する基板上の第２のトランジスタ５３０とを具備する。第１のトランジスタは、基板の第１のチャネル領域上に形成された第１の界面層５１６と、第１の界面層上に形成された第１のゲート誘電体層５１８と、第１のゲート誘電体層上に形成された第１のゲート電極５２０，５２２とを具備する。第２のトランジスタは、基板の第２のチャネル領域上に形成された第２の界面層５３６と、第２の界面層上に形成された第２のゲート誘電体層５３８と、第２のゲート誘電体層上に形成された第２のゲート電極５４０，５４２とを具備する。第２の界面層は第１の界面層内になくかつＳｉ、Ｏ及びＮと異なる添加元素を有する。第１及び第２の閾値電圧は異なる。第１及び第２のトランジスタは同一の導電型である。 （もっと読む）

【課題】化合物半導体層の表面におけるダングリングボンドを確実に低減させて閾値電圧の変動を抑えて安定化させ、高いトランジスタ特性を得ることができる信頼性の高い化合物半導体装置を実現する。
【解決手段】電極溝２Ｃの内壁面を含む化合物半導体層２の表面は、電極溝２Ｃを形成する際のドライエッチングによるエッチング残渣物１２ａ及び変質物１２ｂが除去されて、化合物半導体がフッ素（Ｆ）で終端されており、この電極溝２Ｃをゲート絶縁膜６を介してゲートメタルで埋め込み、或いは電極溝２Ｃを直接的にゲートメタルで埋め込んで、ゲート電極７が形成される。 （もっと読む）