【課題】電流コラプスが抑制された窒化物半導体を用いた電界効果トランジスタを容易に実現できるようにする。
【解決手段】電界効果トランジスタは、基板１００の上に形成され、第１の窒化物半導体層１２２及び第２の窒化物半導体層１２３を有する半導体層積層体１０２を備えている。半導体層積層体１０２の上には、互いに間隔をおいてソース電極１３１及びドレイン電極１３２が形成されている。ソース電極１３１とドレイン電極１３２との間には、ソース電極１３１及びドレイン電極１３２と間隔をおいてゲート電極１３３が形成されている。ドレイン電極１３２の近傍には正孔注入部１４１が形成されている。正孔注入部１４１は、ｐ型の第３の窒化物半導体層１４２及び第３の窒化物半導体層１４２の上に形成された正孔注入電極１４３を有している。ドレイン電極１３２と正孔注入電極１４２とは、電位が実質的に等しい。 （もっと読む）

【課題】エミッタメサの加工精度を損ねることなく、ＨＢＴの高速性および信頼性が向上できるようにする。
【解決手段】エミッタメサの部分の側面およびレッジ構造部１０５ａの表面には、これらを被覆するように、ＳｉＮからなる第１絶縁層１０８が形成されている。また、第１絶縁層１０８の周囲には、酸化シリコンからなる第２絶縁層１０９が形成されている。第２絶縁層の下端部には、レッジ構造部１１０５ａが形成されている領域より外側に延在し、第１絶縁層１０８およびレッジ構造部１０５ａの側方のベース層１０４との間に空間を形成する庇部１０９ａが形成されている。 （もっと読む）

【課題】シリサイドプロセス前にイオン注入を行う半導体装置であって、より確実にＭＩＳＦＥＴにおけるリーク電流の抑制が図れるものを実現する。
【解決手段】マスク層ＲＭによりＰチャネル型ＭＩＳＦＥＴを覆いつつ、Ｎチャネル型ＭＩＳＦＥＴのＮ型ソース領域およびＮ型ドレイン領域に、イオン（F,Si,C,Ge,Ne,Ar,Krのうち少なくとも一種類を含む）を注入する。その後、Ｎチャネル型ＭＩＳＦＥＴおよびＰチャネル型ＭＩＳＦＥＴの各ゲート電極、ソース領域およびドレイン領域にシリサイド化（Ni,Ti,Co,Pd,Pt,Erのうち少なくとも一種類を含む）を行う。これにより、Ｐチャネル型ＭＩＳＦＥＴにおいてドレイン−ボディ間オフリーク電流を劣化させること無く、Ｎチャネル型ＭＩＳＦＥＴにおいてドレイン−ボディ間オフリーク電流（基板リーク電流）の抑制が図れる。 （もっと読む）

【課題】表面平坦性に優れ、電極のパターン形成性に優れるオーミック接合層を備える半導体装置を提供する。
【解決手段】ｎ型のＳｉＣ半導体基体１と、ＳｉＣ半導体基体１の一方の主表面１ｂとオーミック接触するカソード電極５と、ＳｉＣ半導体基体１の他方の主表面１ａに形成されたｐ型ＳｉＣからなる第１半導体領域６ａと、他方の主表面１ａに形成されたｎ型ＳｉＣからなる第２半導体領域６ｂと、第１半導体領域６ａにオーミック接触するオーミック接合層７と、第２半導体領域６ｂにショットキー接触するショットキー接合層８と、を備え、オーミック接合層７が、第１半導体領域６ａ側からチタンとニッケルとを含む合金からなると共に、その上にモリブデンを主成分とする金属層を有し、ショットキー接続層８が、モリブデンを主成分とする金属からなることを特徴とする半導体装置である。 （もっと読む）

【課題】ＳＲＡＭ回路の動作速度を向上させる。
【解決手段】駆動ＭＩＳＦＥＴと転送ＭＩＳＦＥＴとそれらの上部に形成された縦型ＭＩＳＦＥＴとでメモリセルを構成したＳＲＡＭにおいて、周辺回路を構成するＭＩＳＦＥＴ間の電気的接続を、メモリセルの縦型ＭＩＳＦＥＴ（ＳＶ_１、ＳＶ_２）よりも下部に形成されるプラグ２８および中間導電層４６、４７で行うとともに、縦型ＭＩＳＦＥＴ（ＳＶ_１、ＳＶ_２）よりも上部に形成されるプラグ、第１および第２金属配線層を用いて行うことにより、配線の自由度を向上でき、高集積化できる。また、ＭＩＳＦＥＴ間の接続抵抗を低減でき、回路の動作スピードを向上できる。 （もっと読む）

【課題】オーミックコンタクトを有する半導体デバイスを、経済的に製造できるようにする。
【解決手段】半導体デバイス１０は、半導体基板１２と、該半導体基板の表面上にあり、半導体基板の解離温度未満の解離温度を有するエピタキシャル層１４と、半導体基板内に形成された漸増キャリヤー濃度帯１６と、金属層１８とから構成される。漸増キャリヤー濃度帯は、約１０００Åの厚さを有し、エピタキシャル層と反対の半導体基板の表面から該表面と反対側の表面に向かって伸びており、該反対側の表面に向かってドーパントの濃度が漸次低下している。金属層は、漸増キャリヤー濃度帯との境界２０においてオーミックコンタクトを形成する。 （もっと読む）

【課題】ロジック系ＣＭＯＳトランジスタおよびパワー系ＤＭＯＳトランジスタのそれぞれが最適な構造を有する半導体装置を提供する。
【解決手段】第１半導体領域２の表面側に設けられた第１ソース領域３、ドレイン領域４と、第１ゲート13と、第１ゲートの両側面に形成された第１サイドウォール１５と、第１ＬＤＤ領域１７とを有する第１のＭＯＳトランジスタと、第２半導体領域２２の表面側に設けられた第２ソース領域２３、ドレイン領域２４と、第２ゲート３３と、第２ゲートの第２ドレイン側の側面に形成され、第１サイドウォールよりも広い第２サイドウォール４１と、第２サイドウォール直下に形成されたドリフト領域４３と、第２ゲートの第２ソース側の側面に形成され、第１サイドウォールよりも狭い第３サイドウォール３５と、第３サイドウォール直下に形成された第２ＬＤＤ領域３７とを有する第２のＭＯＳトランジスタを備えた半導体装置を提供する。 （もっと読む）

【課題】ボンディングメタル層の材料によるショットキ界面の劣化を抑制または防止して、デバイス特性を改善する。
【解決手段】ショットキダイオードは、半導体基板１０と、この半導体基板１０にショットキ接触するショットキ金属層１５と、ショットキ金属層１５上に形成されたボンディングメタル層１６とを含む。ショットキ金属層１５は、金属窒化物層３２ｂを含む金属窒化物含有多結晶金属層３２からなるバリア層と、これに積層された金属層３１とを有している。 （もっと読む）

【課題】定常損失を低減しつつ耐圧を向上することのできる整流素子を提供する。
【解決手段】ショットキー電極３は、ＳｉＣよりなるｎ^-半導体層２とショットキー接触し、かつＳｉＣよりなるｐ型半導体層５ａ，５ｂと電気的に接続している。ショットキー電極３とカソード電極４との電位差が変化することにより、ショットキー電極３とカソード電極４との間に電流を流す状態と、ｐ型半導体層５ａ，５ｂに囲まれるｎ^-半導体層２を空乏層化させてショットキー電極３とカソード電極４との間の電流経路を遮断する状態とを選択可能である。ｎ^-半導体層２とショットキー電極３との間のショットキー障壁φＢｎ₁が、０．６８ｅＶ＜φＢｎ₁＜１．０５ｅＶであり、かつ２５０℃の温度でも、そのショットキー接触を確保できる。 （もっと読む）

サブストレートとサブストレートの上に形成された半導体ボディを有する半導体デバイスである。半導体ボディはソース領域とドレイン領域を有している。ソース領域、ドレイン領域、またはその組み合わせは、第一の側面、第二の側面、及び上面を有している。第一の側面は第二の側面と向かい合っており、上面は底面と向かい合っている。ソース領域、ドレイン領域、またはその組み合わせは、実質的に全ての第一の側面の上に、実質的に全ての第二の側面の上に、そして上面の上に、形成されたメタル層を有している。
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III-V族半導体装置における導電性の改善について示した。第1の改良は、チャネル層とは幅の異なるバリア層を有することである。第2の改良は、金属／Si、Ge、またはシリコン-ゲルマニウム／III-Vスタックの熱処理により、Siおよび／またはゲルマニウムドープIII-V層に、金属-シリコン、金属-ゲルマニウム、または金属-シリコンゲルマニウム層を形成することである。次に、金属層が除去され、金属-シリコン、金属-ゲルマニウム、または金属シリコンゲルマニウム層上に、ソース／ドレイン電極が形成される。第3の改良は、III-Vチャネル層上に、IV族元素および／またはVI族元素の層を形成し、熱処理し、III-Vチャネル層に、IV族および／またはVI族化学種をドープすることである。第4の改良は、III-V装置のアクセス領域に形成された、パッシベーション層および／またはダイポール層である。
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基板（１２０）、基板の上のＩＩＩ族窒化物層（１０２、１０４，４０６）、及び、ＩＩＩ族窒化物層の上の電気的コンタクト（１０８ａ、１０８ｂ）を含む装置。電気的コンタクトは、導電性材料の複数層（１１０〜１１６）を有するスタックを含み、スタック内の前記層の少なくとも１つがゲルマニウムを含む。スタック内の層は、アルミニウム銅を含むコンタクト層（１１６）を含み得る。スタックは、チタン又はチタン合金層、アルミニウム又はアルミニウム合金層、及び、ゲルマニウム又はゲルマニウム合金層、を含み得る。スタック内の少なくとも１つの層は、約１％から約５％の間のゲルマニウム含有量を有するアルミニウム又はチタン合金を含み得る。

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【課題】オフセット構成となる場合があった。
【解決手段】第１導電型のドレイン領域と、前記ドレイン領域上に形成された第２導電型のボディ領域と、前記ボディ領域を貫通し、底面部分が前記ドレイン領域に達するトレンチと、前記トレンチに埋設されたゲート電極と、前記ゲート電極と、前記トレンチの側面及び底面とを絶縁する絶縁部と、を有し、前記ボディ領域は、前記トレンチ側面に近づくにつれ前記トレンチの深さ方向に深くなり、前記絶縁部は、トレンチ壁面に形成されたゲート絶縁膜と、トレンチ底部に形成された底部埋込絶縁膜とを備え、前記底部埋込絶縁膜は、前記トレンチの深さ方向に深くなるにつれ、前記ゲート酸化膜よりも厚くなる厚い絶縁膜部分を有し、前記厚い絶縁膜部分は、前記ボディ領域の最低部より前記トレンチの深さ方向に対して所定の深さに位置されている半導体装置。 （もっと読む）

【課題】ゲートリーク電流を抑制する、窒化物半導体からなるリセスゲート構造のヘテロ接合ＦＥＴ及びその製造方法を提供することを目的とする。
【解決手段】本発明のヘテロ接合電界効果トランジスタは、窒化物半導体からなるヘテロ接合電界効果トランジスタであって、バリア層４とバリア層４の上に形成されたキャップ層５を含む半導体層と、半導体層に下部を埋没するようにして半導体層上に設けられたゲート電極９と、ゲート電極９の側面と半導体層の間に設けられた絶縁膜１０と、を備え、ゲート電極９は、下面のみが半導体層と接触することを特徴とする。 （もっと読む）

【課題】配線として用いられる金属シリサイド層の断線の発生を抑えつつ、微細化を可能にする半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、半導体基板と、半導体基板のタップ領域４０、トランジスタ領域３６、及びシリサイド配線領域３８に形成された活性領域と、シリサイド配線領域３８上からトランジスタ領域３６上に亘って形成されたゲート電極２１と、活性領域上に設けられた金属シリサイド層４４ａとを備えている。シリサイド配線領域３８の少なくとも一部上におけるゲート電極２１と金属シリサイド層４４ａとの距離は、トランジスタ領域３６上におけるゲート電極と金属シリサイド層４４ａとの距離よりも小さい。 （もっと読む）

【課題】炭化ケイ素を材料とする半導体ウェハから半導体装置を製造する方法において、表面電極と半導体基板とのショットキー接合、裏面電極と半導体基板とのオーミック接合を確保することと、製造工程を簡略化する。
【解決手段】半導体ウェハの表面に表面Ｍｏ電極を形成した後で、半導体ウェハの裏面に裏面Ｎｉ系電極を形成し、形成した表面Ｍｏ電極および裏面Ｎｉ系電極を同時にシンター処理する。表面Ｍｏ電極は、９００℃以上のシンター処理を行っても、半導体基板とのショットキー接合を確保できる。裏面Ｎｉ系電極が半導体基板とオーミック接合するために必要な高温（例えば９００℃以上）で、表面電極と裏面電極のシンター処理を同時に行うことができるため、製造工程が簡略化される。 （もっと読む）

【課題】トランジスタの面積を小さくしてもフリッカノイズを低減できる半導体装置を提供する。
【解決手段】本発明の一態様の半導体装置は、シリコン基板１に形成された第１及び第２のＰ型低濃度不純物層３ａ，３ｂと、シリコン基板１に埋め込まれて形成され、第１及び第２のＰ型低濃度不純物層の相互間に位置する埋め込みチャネル層５と、埋め込みチャネル層の上方に位置するシリコン基板の表面上にゲート絶縁膜６を介して形成され、Ｎ型不純物が導入されたポリシリコン膜からなるゲート電極と、第１のＰ型低濃度不純物層３ａ内における深さが浅い領域に形成されたソース領域及びドレイン領域の一方のＰ型層１３ａと、第２のＰ型低濃度不純物層３ｂ内における深さが浅い領域に形成されたソース領域及びドレイン領域の他方のＰ型層１３ｂと、を具備することを特徴とする。 （もっと読む）

【課題】本発明は、高速動作を具現することができる埋込型ビットラインを備える半導体装置、およびその製造方法を提供する。
【解決手段】このための本発明の半導体装置は、トレンチを備える基板と、前記基板内に形成され前記トレンチ側壁に接する金属シリサイド膜と前記トレンチ側壁に形成され前記金属シリサイド膜と接する金属性膜からなる埋込型ビットラインとを備えており、上述した本発明によれば、金属シリサイド膜と金属性膜からなる埋込型ビットラインを提供することによって、従来のシリコン配線形態の埋込型ビットラインに比べて、その抵抗値を顕著に減少させることができるという効果がある。 （もっと読む）

【課題】カーボン膜の除去が必要とならず、かつ、十分にコンタクト抵抗を低抵抗化できるようにする。
【解決手段】オーミック電極５を形成するための金属層１５の形成前にレーザ光の吸収効果の高いカーボン層１４を形成しておき、その上に金属層１５を形成してからレーザアニールを行うようにしている。これにより、金属層１５を構成する金属がカーボン層１４を構成する炭素（Ｃ）やｎ⁺型基板１を構成するシリコン（Ｓｉ）または炭素と反応してオーミック電極５が形成されるため、カーボン層１４を除去する必要がない。また、レーザアニール時にカーボン層１４を用いているため、レーザ光の吸収率を高くすることができ、オーミック電極５のコンタクト抵抗の低抵抗化を十分に行うことが可能となる。したがって、カーボン膜１４の除去が必要とならず、かつ、十分にコンタクト抵抗を低抵抗化することが可能となる。 （もっと読む）

【課題】本発明は、埋込みビットラインの抵抗を減少させ高速動作に有利な半導体装置の製造方法を提供する。
【解決手段】本発明の半導体装置の製造方法は、ハードマスク膜をバリアとして半導体基板をエッチングし、複数の活性領域を画定するトレンチを形成するステップと、ハードマスク膜が突出部となるように前記トレンチ内部を一部ギャップフィルするギャップフィル膜を形成するステップと、突出部の両側側壁を覆うスペーサを形成するステップと、ドープドエッチング障壁膜をエッチングバリアとしてスペーサのうち何れか１つのスペーサを除去するステップと、残留するスペーサをエッチングバリアとして前記ギャップフィル膜をエッチングし、活性領域の一側側壁を露出させる側壁トレンチを形成するステップと、を含む。 （もっと読む）