半導体装置の製造方法
【課題】炭化ケイ素を材料とする半導体ウェハから半導体装置を製造する方法において、表面電極と半導体基板とのショットキー接合、裏面電極と半導体基板とのオーミック接合を確保することと、製造工程を簡略化する。
【解決手段】半導体ウェハの表面に表面Ｍｏ電極を形成した後で、半導体ウェハの裏面に裏面Ｎｉ系電極を形成し、形成した表面Ｍｏ電極および裏面Ｎｉ系電極を同時にシンター処理する。表面Ｍｏ電極は、９００℃以上のシンター処理を行っても、半導体基板とのショットキー接合を確保できる。裏面Ｎｉ系電極が半導体基板とオーミック接合するために必要な高温（例えば９００℃以上）で、表面電極と裏面電極のシンター処理を同時に行うことができるため、製造工程が簡略化される。
【解決手段】半導体ウェハの表面に表面Ｍｏ電極を形成した後で、半導体ウェハの裏面に裏面Ｎｉ系電極を形成し、形成した表面Ｍｏ電極および裏面Ｎｉ系電極を同時にシンター処理する。表面Ｍｏ電極は、９００℃以上のシンター処理を行っても、半導体基板とのショットキー接合を確保できる。裏面Ｎｉ系電極が半導体基板とオーミック接合するために必要な高温（例えば９００℃以上）で、表面電極と裏面電極のシンター処理を同時に行うことができるため、製造工程が簡略化される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化ケイ素を材料とする半導体ウェハから、半導体装置を製造する方法に関する。
【背景技術】
【０００２】
炭化ケイ素（ＳｉＣ）を材料とする半導体装置（以下、ＳｉＣ半導体装置という）は、一般に、ＳｉＣを材料とするウェハに複数の半導体素子を形成し、次にそのウェハの表面および裏面に電極を形成し、さらにダイシング等によってウェハから複数の半導体装置を１つずつ切り離すことによって製造される。表面電極としては、半導体基板とショットキー接合する電極が用いられ、裏面電極としては、半導体基板とオーミック接合する電極が用いられる。
【０００３】
特許文献１、特許文献２に記載されているように、一般に、表面電極の材料としてはクロム（Ｃｒ）、チタン（Ｔｉ）、タングステン（Ｗ）等が用いられ、裏面電極の材料としては、ニッケル（Ｎｉ）等が用いられる。裏面電極としてＮｉ層を用いる場合、半導体基板とオーミック接合を形成するためには、９００〜１０００℃以上の雰囲気温度でシンター処理を行う必要がある。一方、クロム（Ｃｒ）、チタン（Ｔｉ）、タングステン（Ｗ）等を用いた表面電極においては、高温でシンター処理を行うと、半導体基板とショットキー接合を形成することができなくなり、リーク電流増大の原因となるため、一般に、４００℃前後の雰囲気温度でシンター処理が行われる。このため、従来のＳｉＣ半導体装置の製造方法においては、先に裏面電極を形成し、シンター処理を行った後で、表面電極を形成し、再度シンター処理を行っていた。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−２２１５１３号公報
【特許文献２】特開２００２−７６３７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記のとおり、従来のＳｉＣ半導体装置の製造方法においては、表面電極と半導体基板とのショットキー接合、裏面電極と半導体基板とのオーミック接合を確保するために、先に裏面電極（Ｎｉ層）を形成し、シンター処理を行った後で、表面電極（Ｔｉ層等）を形成し、再度シンター処理を行う必要があった。このため、半導体装置の製造工程の工数が多くなるという課題があった。
【０００６】
本願は、表面電極と半導体基板とのショットキー接合、裏面電極と半導体基板とのオーミック接合を確保することと、半導体装置の製造工程を簡略化することとを両立させることを目的とする。
【課題を解決するための手段】
【０００７】
本発明者らは、鋭意研究の結果、表面電極としてＭｏを用いると、裏面電極のシンター処理温度と同程度の高温で表面電極のシンター処理を行っても、ＳｉＣを材料とする半導体基板とのショットキー接合が確保されることを見出した。この知見に基づき、本発明は、炭化ケイ素を材料とする半導体ウェハから半導体装置を製造する新規な方法を提供する。この方法は、半導体ウェハの表面に表面Ｍｏ電極を形成する表面電極形成工程と、半導体ウェハの裏面にＮｉを主成分とする裏面Ｎｉ系電極を形成する裏面電極形成工程と、表面電極形成工程及び裏面電極形成工程で形成した表面Ｍｏ電極および裏面Ｎｉ系電極を同時にシンター処理する同時シンター処理工程と、を含んでいる。
【０００８】
本発明によれば、表面電極としてＭｏを用いることで、同時シンター処理工程において表面Ｍｏ電極および裏面Ｎｉ系電極を同時にシンター処理することができる。このため、製造工程の工数を少なくすることができる。なお、表面電極形成工程と裏面電極形成工程は、いずれを先に行ってもよい。このため、表面電極形成工程を行った後に裏面電極形成工程を行うようにしてもよいし、あるいは、裏面電極形成工程を行った後に表面電極形成工程を行うようにしてもよい。
【０００９】
上記の製造方法は、表面電極形成工程の前に、半導体ウェハの表面に絶縁膜を形成する絶縁膜形成工程と、絶縁膜形成工程で形成した絶縁膜にコンタクトホールを形成するコンタクトホール形成工程とをさらに含んでいてもよい。
【００１０】
半導体ウェハの表面に絶縁膜およびコンタクトホールが形成され、かつ、半導体ウェハの表面の一部が露出した状態（すなわち、表面電極が形成されていない状態）で、半導体ウェハの裏面に形成した裏面Ｎｉ系電極を高温でシンター処理すると、露出した半導体ウェハの表面と、絶縁膜が反応して、その後に形成される表面電極と半導体基板とのショットキー界面が汚染されることがある。
【００１１】
表面電極形成工程を実施して、半導体ウェハの表面に形成された絶縁膜が表面Ｍｏ電極によって覆われた状態となった後に、同時シンター処理工程を実施すれば、高温のシンター処理によって半導体ウェハの表面のショットキー界面が汚染されることを抑制することができる。
【００１２】
同時シンター処理工程は、９００℃以上の雰囲気温度でシンター処理を行う工程であってもよい。
【００１３】
上記の製造方法においては、表面電極形成工程が行われた後に裏面電極形成工程が行われ、表面電極形成工程と裏面電極形成工程の間に、半導体ウェハを薄板化する薄板化工程をさらに含んでいてもよい。
【００１４】
半導体ウェハを薄板化する工程は、裏面Ｎｉ系電極を形成する工程よりも先に行う必要がある。従来の半導体装置の製造方法では、裏面電極を形成した後に表面電極を形成するため、半導体ウェハを薄板化する工程は表面Ｍｏ電極を形成するよりも先に行わざるを得なかった。本発明によれば、表面Ｍｏ電極を形成する工程を裏面表面Ｍｏ電極を形成する工程よりも先に行うことも可能であるため、半導体ウェハの表面に表面Ｍｏ電極を形成した後に、半導体ウェハを薄板化する薄板化工程を行うことができる。半導体ウェハが薄板化されると、搬送時や製造装置への設置時等にウェハの破損等が発生し易くなるが、この製造方法によれば、半導体ウェハを薄板化する工程を製造プロセスのより下流側で行うことができるため、ウェハの破損等が発生しにくくなる。
【００１５】
薄板化工程では、半導体ウェハを５０μｍ以上かつ２５０μｍ以下の厚さに薄板化することが好ましい。
【００１６】
また、上記の方法と同様に、表面電極としてＭｏを用いると、炭化ケイ素を材料とする半導体ウェハから、半導体装置を製造する方法であって、半導体ウェハの表面に表面Ｍｏ電極を形成する表面電極形成工程と、表面電極形成工程で形成した表面Ｍｏ電極をシンター処理する表面電極シンター処理工程と、表面Ｍｏ電極シンター処理工程の後に、Ｎｉを主成分とする裏面Ｎｉ系電極を半導体ウェハの裏面に形成する裏面電極形成工程と、裏面電極形成工程で形成した裏面Ｎｉ系電極をシンター処理する裏面電極シンター処理工程と、を含む方法を実現することもできる。
【発明の効果】
【００１７】
本発明によれば、表面電極と半導体基板とのショットキー接合、裏面電極と半導体基板とのオーミック接合を確保することと、製造工程を簡略化することとを両立させることができる。
【図面の簡単な説明】
【００１８】
【図１】実施例で製造する半導体装置の断面図。
【図２】電極材料のシンター温度とリーク電流との関係を示す図。
【図３】実施例１に係る半導体装置の製造方法を示すフローチャート。
【図４】実施例２に係る半導体装置の製造方法を示すフローチャート。
【発明を実施するための形態】
【００１９】
＜実施形態１＞
以下、本発明の実施形態１について、図面を参照しながら説明する。図１は、実施形態１に係る第１の製造方法によって製造される半導体装置５００の断面を模式的に示す図である。半導体装置５００は、ＪＢＳ（Junction Barrier Schottky：ジャンクションバリアショットキー）構造を有するダイオードである。半導体基板５０は、ＳｉＣを材料とするＮ型の基板層５０１と、基板層５０１の表面に積層され、ＳｉＣを材料とするＮ型のエピタキシャル層５０２と、エピタキシャル層５０２の表面に設けられたＰ＋層５０３とを備えている。半導体基板５０の表面（エピタキシャル層５０２およびＰ＋層５０３が形成されている側の面）には、半導体基板５０側から順に、層間絶縁膜５１０、表面Ｍｏ電極５０４、表面接合電極５０５が積層されている。半導体基板５０の裏面（基板層５０１が形成されている側の面）には、半導体基板５０側から順に、裏面Ｎｉ系電極５０６、裏面接合電極５０７が積層されている。表面Ｍｏ電極５０４は、層間絶縁膜５１０に設けられたコンタクトホール５１２において、半導体基板５０のエピタキシャル層５０２の表面とショットキー接合している。裏面Ｎｉ系電極５０６は、半導体基板５０の基板層５０１の裏面とオーミック接合している。ここで、裏面Ｎｉ系電極とは、Ｎｉを主成分とする電極であって、Ｎｉ電極（Ｎｉ以外の成分を含有するＮｉ電極を含む）、Ｎｉ合金電極を含む。Ｎｉ合金電極としては、例えば、Ｎｉ−Ａｌ合金、Ｎｉ−Ｔｉ合金、Ｎｉ−Ｍｏ合金、Ｎｉ−Ｔａ合金、Ｎｉ−Ｗ合金等が挙げられる。表面接合電極５０５としては、Ａｌ電極等を用いることができる。裏面接合電極５０７としては、例えば、チタン／ニッケル／金（Ｔｉ／Ｎｉ／Ａｕ）合金を用いることができる。
【００２０】
本発明者らは、鋭意研究の結果、半導体基板の表面に接する電極としてＭｏを用いると、９００℃以上のシンター処理を行っても、ＳｉＣを材料とする半導体基板とのショットキー接合が確保されることを見出した。
【００２１】
表１および図２は、図１に示す半導体装置５００と、半導体装置５００における表面Ｍｏ電極５０４に代えて従来用いられているＴｉ電極、Ｎｉ電極を用いた場合との電極特性を比較するものである。表１及び図２の結果は、半導体ウェハに半導体基板５０が備える素子構造を形成した後に、層間絶縁膜５１０の形成工程、層間絶縁膜５１０のコンタクトホールの形成工程、裏面Ｎｉ系電極５０６の形成工程およびシンター工程を行い、さらに、比較する各表面電極（Ｍｏ電極、Ｔｉ電極、Ｎｉ電極）の形成工程およびシンター工程を行い、さらに、表面接合電極５０５および裏面接合電極５０７を形成し、ダイシングを行って製造した半導体装置を用いて測定した。
【００２２】
表１は、半導体基板の表面に接する電極をＭｏ電極（図１における表面Ｍｏ電極５０４）とした場合、Ｍｏ電極に代えてＴｉ電極とした場合、Ｍｏ電極に代えてＮｉ電極とした場合のバリアハイトφを示している。バリアハイトφは、まず、４１４２ＢモジュラＤＣソース／モニタ装置（Agilent Technologies社製）を用いて、０〜３Ｖの順方向電圧を０．０１Ｖステップで印加して順方向のＩ−Ｖ特性を測定し、次に、得られたＩ−Ｖ特性を下記の式（１）に適用して、算出することによって得られたものである。
【００２３】
Ｊｏ＝ＡＴ２ｅｘｐ（−ｑφ／（ｋＴ）） … （１）
ここで、Ｊｏ：電流密度（順方向電圧が０Ｖ時の電流／アクティブ面積）Ａ：リチャードソン定数（１４６Ａ／Ｋ２・ｃｍ２）、Ｔ：絶対温度（２９３Ｋ）、ｑ：電荷（１．６０２×１０−１９Ｃ）、ｋ：ボルツマン定数（１．３８１×１０−２３Ｊ／Ｋ）である。
【００２４】
図２は、表１と同様に、半導体基板の表面に接する電極（Ｍｏ電極、Ｔｉ電極、Ｎｉ電極）のシンター温度とリーク電流ＩＲとの関係を示す図である。リーク電流は、４１４２ＢモジュラＤＣソース／モニタ装置を用いて、０〜１３００Ｖの逆方向電圧を２０Ｖステップで印加して逆方向のＩ−Ｖ特性を測定することによって得られたものである。
【表１】
【００２５】
表１および図２に示すように、半導体基板の表面に接する電極として、Ｍｏ電極（表面Ｍｏ電極５０４）を用いた場合には、９００℃以上で高いバリアハイトを維持しており、リーク電流ＩＲが１×１０−５Ａ／ｃｍ２よりも低い水準に抑制されている。一方、半導体基板の表面に接する電極として、Ｍｏ電極に代えてＴｉ電極やＮｉ電極を用いた場合には、６００〜８００℃以上のシンター温度において、バリアハイトが急激に低下し、リーク電流ＩＲが１×１０−１Ａ／ｃｍ２もしくはそれ以上のオーダーまで急激に上昇している。
【００２６】
この結果より、半導体基板の表面に接する電極としてＭｏ電極を用いると、９００℃以上のシンター処理を行っても、ＳｉＣを材料とする半導体基板とのショットキー接合が確保される一方、Ｔｉ電極やＮｉ電極を用いた場合には、ＳｉＣを材料とする半導体基板とのショットキー接合が確保されないことが明らかになった。すなわち、半導体装置５００のように、半導体基板５０の表面に接する電極として表面Ｍｏ電極５０４を用いた場合には、半導体基板５０の裏面にオーミック接合する裏面Ｎｉ系電極５０６のシンター温度（例えば、９００℃以上）でシンター処理を行っても、表面Ｍｏ電極５０４と半導体基板５０とのショットキー接合が確保されることが明らかになった。
【００２７】
この知見に基づき、本実施形態に係る半導体装置を製造する方法では、原料として用いる半導体ウェハ（以下、原料ウェハという）の表面に表面Ｍｏ電極（基板に接する側の電極）を形成する表面電極形成工程と、半導体ウェハの裏面に裏面Ｎｉ系電極（基板に接する側の電極）を形成する裏面電極形成工程と、これらの電極形成工程で形成した表面Ｍｏ電極および裏面Ｎｉ系電極を同時にシンター処理する同時シンター処理工程とによって、ＳｉＣを材料とする半導体装置の表面Ｍｏ電極と裏面Ｎｉ系電極を製造する。次に、実施形態１に係る半導体装置５００の第１の製造方法について、図１および図３を用いて説明する。
【００２８】
半導体装置５００は、図１に示す半導体装置５００の構造を半導体ウェハに複数形成した後に、ダイシングを行って、半導体ウェハからそれぞれの半導体装置を切り離すことによって、製造される。
【００２９】
第１の製造方法では、半導体基板５０が備える素子構造が複数形成された半導体ウェハを原料ウェハとして用いる。原料ウェハは、基板層５０１と、エピタキシャル層５０２と、Ｐ＋層５０３とを備えている。
【００３０】
次に、図３に示す製造フローに従って、原料ウェハの表面および裏面に絶縁膜および電極を形成する。図３に示す製造フローは、下記に説明する絶縁膜形成工程、コンタクトホール形成工程、表面電極形成工程、裏面電極形成工程、同時シンター処理工程、接合電極（基板に接しない側の電極）形成工程を含んでいる。ステップＳ１０１は絶縁膜形成工程であり、ステップＳ１０３はコンタクトホール形成工程であり、ステップＳ１０５およびステップＳ１０７は表面電極形成工程および裏面電極形成工程であり、ステップＳ１０９は同時シンター処理工程であり、ステップＳ１１１およびステップＳ１１３は接合電極形成工程である。
【００３１】
（絶縁膜形成工程）
絶縁膜形成工程では、原料ウェハの表面に層間絶縁膜５１０を成膜する（ステップＳ１０１）。ステップＳ１０１で行う層間絶縁膜５１０の成膜方法としては、ＣＶＤ法等、通常用いられる絶縁膜を成膜する方法を利用することができる。
【００３２】
（コンタクトホール形成工程）
コンタクトホール形成工程では、絶縁膜形成工程で形成した層間絶縁膜５１０にコンタクトホール５１２を形成する（ステップＳ１０３）。ステップＳ１０３では、層間絶縁膜５１０の表面にフォトレジストを形成し、層間絶縁膜５１０のうち、コンタクトホール５１２を形成する部分をエッチングによって除去する。これによって、コンタクトホール５１２を形成することができる。フォトレジストの材料および形成方法、エッチング方法としては、絶縁膜のフォトエッチングに際して通常用いられている材料および方法を用いることができる。
【００３３】
（表面電極形成工程および裏面電極形成工程）
次に行う電極形成工程では、原料ウェハの表面に接する表面Ｍｏ電極５０４を形成し、原料ウェハの裏面に接する裏面Ｎｉ系電極５０６を形成する。
【００３４】
実施形態１においては、先に、表面Ｍｏ電極５０４を形成する表面電極形成工程を行う（ステップＳ１０５）。ステップＳ１０５では、原料ウェハの表面に接するようにＭｏ層を成膜した後、成膜したＭｏ層の表面にパターニングされたフォトレジストを形成し、Ｍｏ層の一部をエッチングによって除去する。これによって、表面Ｍｏ電極５０４を形成することができる。Ｍｏ層の成膜方法としては、蒸着やスパッタ法を用いることが好ましく、１００℃以上の蒸着法を用いることが特に好ましい。また、Ｍｏ層の厚さは、１０ｎｍ以上あればよく、５０ｎｍ以上３００ｎｍ以下であれば好ましい。
【００３５】
次に、裏面Ｎｉ系電極５０６を形成する裏面電極形成工程を行う（ステップＳ１０７）。ステップＳ１０７では、原料ウェハの裏面に接するＮｉ主成分層（Ｎｉを主成分とする層）を蒸着法等によって成膜することによって、裏面Ｎｉ系電極５０６を形成する。パターニングされた裏面Ｎｉ系電極５０６を形成したい場合には、ステップＳ１０７において、成膜したＮｉ層の表面にパターニングされたフォトレジストを形成し、Ｎｉ主成分層の一部をエッチングによって除去する工程を行ってもよい。
【００３６】
上記においては、先に原料ウェハの表面に接する表面Ｍｏ電極５０４を形成し、その後に原料ウェハの裏面に接する裏面Ｎｉ系電極５０６を形成するものとして説明したが、先に原料ウェハの裏面に接する裏面Ｎｉ系電極５０６を形成し、その後に原料ウェハの表面に接する表面Ｍｏ電極５０４を形成してもよい。
【００３７】
（同時シンター処理工程）
同時シンター処理工程では、表面電極形成工程および裏面電極形成工程で形成した表面Ｍｏ電極５０４および裏面Ｎｉ系電極５０６を、同時にシンター処理する（ステップＳ１０９）。ステップＳ１０９で行うシンター処理は、アニール炉等を用いて行うことができる。シンター処理に用いるアニール炉としては、急昇温および急降温が可能な赤外線ランプＲＴＡ炉等が好ましいが、これに限定されない。表面Ｍｏ電極５０４および裏面Ｎｉ系電極５０６が形成された原料ウェハの熱履歴を軽減するために、シンター処理の処理時間は３０ｍｉｎ以内であり、昇降温速度は、２００℃／ｍｉｎ以上であることが好ましい。シンター処理を行う際のアニール炉内の雰囲気温度は、９００℃以上１３００℃以下であればよく、１０００℃以上１１００℃以下であれば好ましい。シンター処理を行う場合の雰囲気ガスとしては、アルゴン（Ａｒ）やヘリウム（Ｈｅ）等の不活性ガスを用いることができ、１×１０−５Ｔｏｒｒ以下の高真空下で処理されることが好ましく、より好ましくは、雰囲気ガスとして用いるＡｒやＨｅガスに、数ｖｏｌ％のＨ２ガス等の還元性ガスが含まれている。
【００３８】
（接合電極形成工程）
接合電極形成工程では、まず、表面Ｍｏ電極５０４の表面に接する表面接合電極５０５を形成し（ステップＳ１１１）、次いで、裏面Ｎｉ系電極５０６の裏面に接する裏面接合電極５０７を形成する（ステップＳ１１３）。ステップＳ１１１では、表面接合電極５０５の材料となる金属層もしくは合金層をスパッタ等によって成膜し、成膜した金属層もしくは合金層の表面にパターニングされたフォトレジストを形成し、成膜した金属層もしくは合金層の一部をエッチングによって除去する。これによって、表面接合電極５０５を形成することができる。ステップＳ１１３では、裏面接合電極５０７の材料となる金属層もしくは合金層をスパッタ等によって成膜することによって、裏面接合電極５０７を形成する。パターニングされた裏面接合電極５０７を形成したい場合には、ステップＳ１１３において、成膜した金属層もしくは合金層の表面にパターニングされたフォトレジストを形成し、成膜した金属層もしくは合金層の一部をエッチングによって除去する工程を行ってもよい。
【００３９】
さらに、ダイシング等を行って半導体ウェハを切断すると、１つの半導体装置５００として切り分けることができる。これによって、図１に示す半導体装置５００を得ることができる。
【００４０】
上記のとおり、本実施形態に係る半導体装置の製造方法によれば、半導体ウェハの表面に表面Ｍｏ電極を形成する表面電極形成工程と、半導体ウェハの裏面に裏面Ｎｉ系電極を形成する裏面電極形成工程と、これら電極形成工程で形成した表面Ｍｏ電極および裏面Ｎｉ系電極を同時にシンター処理する同時シンター処理工程とによって、ＳｉＣを材料とする半導体装置の表面Ｍｏ電極と裏面Ｎｉ系電極を製造する。同時シンター処理工程おいて表面Ｍｏ電極および裏面Ｎｉ系電極を同時にシンター処理するため、半導体装置の製造工程の工数を少なくすることができる。また、表面Ｍｏ電極によって半導体基板の表面に形成された絶縁膜が覆われた状態となった後に高温の同時シンター処理工程を実施するため、高温でシンター処理を実施することによって半導体基板の表面に形成された絶縁膜が反応してショットキー界面が汚染されることを抑制することができる。
【００４１】
既に説明したように、半導体ウェハにオーミック接合する裏面Ｎｉ系電極のシンター温度（例えば、９００℃以上）で表面Ｍｏ電極のシンター処理を行っても、表面Ｍｏ電極と半導体ウェハとのショットキー接合は確保される。本実施形態に係る製造方法によれば、表面電極と半導体基板とのショットキー接合、裏面電極と半導体基板とのオーミック接合を確保することと、製造工程を簡略化することとを両立させることができる。
【実施例１】
【００４２】
次に、上記で説明した、第１実施形態をより具体化した実施例１を挙げ、さらに詳細に説明する。
【００４３】
（原料ウェハの準備）
直径φ＝１００ｍｍ、厚さ：４００μｍの４Ｈ−ＳｉＣのＮ型の半導体ウェハの表面に、Ｎ型のエピタキシャル層（不純物濃度：５×１０１５ｃｍ−３、層厚さ：１０μｍ）を成膜した。さらに、その表面（エピタキシャル層側）に、Ａｌイオン注入およびアニール処理を行って、Ｐ＋型のＪＢＳ構造（ストライプ構造、不純物濃度：１×１０１９ｃｍ−３、ピッチ：５μｍ、幅：２μｍ、深さ：１．５μｍ）を形成した。
【００４４】
上記の方法によって、半導体ウェハ上に、チップサイズが６ｍｍ×６ｍｍで、アクティブサイズが５．５ｍｍ×５．５ｍｍのＪＢＳ構造のダイオードを複数個作製した。この状態の半導体ウェハを原料ウェハとして用いて、図３に示すフローに従って、原料ウェハの表面および裏面に電極を形成する。
【００４５】
（絶縁膜形成工程）
絶縁膜形成工程では、原料ウェハの表面に層間層間絶縁膜５１０としてのシリコン酸化膜（ＳｉＯ２膜）を成膜した。成膜方法としては、減圧ＣＶＤ法を用い、厚さ１μｍのＳｉＯ２膜を成膜した。
【００４６】
（コンタクトホール形成工程）
次のコンタクトホール形成工程では、まず、絶縁膜形成工程で形成したＳｉＯ２膜の表面にフォトレジストを形成した。さらに、ＳｉＯ２膜のうち、コンタクトホールを形成する部分をエッチングによって除去し、コンタクトホールを形成した。
【００４７】
（表面および裏面電極形成工程）
次の電極形成工程では、まず、原料ウェハの表面側（層間絶縁膜が形成されている側）に、１２０℃で蒸着法を用いて、Ｍｏ層を１０ｎｍ成膜した。さらに、成膜したＭｏ層のうち、エッチングしない部分のＭｏ層の表面に、パターニングされたフォトレジストを形成した。次に、リン酸／硝酸／酢酸溶液を用いて、Ｍｏ層の一部をエッチングによって除去した。これによって、表面Ｍｏ電極５０４を形成した。次に、蒸着法により、原料ウェハの裏面側に、Ｎｉ層を５０ｎｍの厚さに成膜し、裏面Ｎｉ系電極５０６として形成した。
【００４８】
（同時シンター処理工程）
次の同時シンター処理工程では、赤外線ランプＲＴＡ炉内に原料ウェハを設置して、シンター処理を行った。シンター処理を行う場合の雰囲気ガスは、Ａｒに３ｖｏｌ％のＨ２を含むガスを用い、１×１０−５Ｔｏｒｒ以下の高真空下でシンター処理を行った。シンター処理の雰囲気温度は１０００℃、昇降温速度は３００℃／ｍｉｎ、処理時間は１０ｍｉｎとした。
【００４９】
（接合電極形成工程）
次の接合電極形成工程では、まず、スパッタによって、Ａｌ層を４μｍの厚さに形成した。さらに、成膜したＡｌ層のうち、エッチングしない部分のＡｌ層の表面に、パターニングされたフォトレジストを形成した。次に、リン酸／硝酸／酢酸溶液を用いて、Ａｌ層の一部をエッチングによって除去した。これによって、表面接合電極５０４を形成した。次に、スパッタ法によって、原料ウェハの裏面側に、Ｎｉ／Ｔｉ／Ａｕ合金層を形成した。
【００５０】
（ダイシング工程）
さらに、ダイシング等を行って、チップサイズが６ｍｍ×６ｍｍで、アクティブサイズが５．５ｍｍ×５．５ｍｍのＪＢＳ構造のダイオードを製造した。上記のとおり、本実施例によれば、急速昇温／降温が可能な赤外線ランプＲＴＡ炉を用いて、熱履歴が軽減された条件でダイオードの表面Ｍｏ電極および裏面Ｎｉ系電極を同時にシンター処理できるため、製造工程が簡略化され、リーク電流等のダイオード特性が良好となる。
【００５１】
＜実施形態２＞
以下、本発明の実施形態２について、図面を参照しながら説明する。実施形態２に係る第２の製造方法においては、図１に示す半導体装置５００を製造する工程に加えて、半導体ウェハを薄板化する工程をさらに含むものである。半導体ウェハを薄板化する工程は、裏面Ｎｉ系電極を形成する工程よりも先に行う必要がある。以下、実施形態２に係る製造方法について、図４等を用いて説明する。
【００５２】
第２の製造方法でも、第１の製造方法と同様に、半導体基板５０が備える素子構造が複数形成された半導体ウェハを原料ウェハとして用いる。第２の製造方法では、図４に示す製造フローに従って、原料ウェハの表面および裏面に層間絶縁膜および各電極を形成する。
【００５３】
第２の製造方法では、図４に示すように、ステップＳ２０５とステップ２０７との間に、ウェハの薄板化を行うステップＳ２０６を行う点において、図３に示す第１の製造方法と相違している。図４に示す製造フローにおいて、ステップＳ２０１は絶縁膜形成工程であり、ステップＳ２０３はコンタクトホール形成工程であり、ステップＳ２０５〜ステップＳ２０７は表面電極形成工程、薄板化工程、裏面電極形成工程であり、ステップＳ２０９は同時シンター処理工程であり、ステップＳ２１１およびステップＳ２１３は接合電極形成工程である。図４に示すステップＳ２０１、ステップＳ２０３、ステップＳ２０５、ステップＳ２０７、ステップＳ２０９、ステップＳ２１１、ステップＳ２１３は、それぞれ図３に示す第１の製造方法に係るステップＳ１０１、ステップＳ１０３、ステップＳ１０５、ステップＳ１０７、ステップＳ１０９、ステップＳ１１１、ステップＳ１１３と同様の工程であるから、重複説明を省略する。
【００５４】
第２の製造方法では、表面電極形成工程と裏面電極形成工程の間に薄板化工程が実施される。すなわち、まず、第１の製造方法で説明したステップＳ１０５と同様に、表面Ｍｏ電極５０４を形成する表面電極形成工程を行う（ステップＳ２０５）。
次に、原料ウェハの裏面（基板層５０１の裏面）を削り、原料ウェハを薄板化する薄板化工程を行う（ステップＳ２０６）。原料ウェハを薄くすると、半導体装置の寄生抵抗が低減され、半導体装置の損失が低減される一方、原料ウェハを薄くし過ぎると、原料ウェハの強度が低下し、製造装置への搬出入時等に、ウェハの曲がりや割れが発生する。この観点から、ステップＳ２０６においては、原料ウェハの基板層５０１の厚さは、５０μｍ以上かつ２５０μｍ以下となる程度まで薄板化することが好ましく、１００μｍ以上かつ２００μｍ以下となるように薄板化することが特に好ましい。
次に、ステップＳ２０６で削られた後の原料ウェハの裏面側に、第１の製造方法で説明したステップＳ１０７と同様に、裏面Ｎｉ系電極５０６を形成する（ステップＳ２０７）。
【００５５】
裏面電極形成工程の後は、第１の製造方法と同様に、同時シンター処理工程、外側電極形成工程を行い、さらに、ダイシング等を行って原料ウェハを切断する。これによって、図１に示す半導体装置５００を得ることができる。
【００５６】
上記のとおり、本実施形態に係る半導体装置を製造する方法においては、表面電極形成工程の後に原料ウェハを薄板化する薄板化工程を実施し、その薄板化工程の後に裏面電極形成工程を実施する。このように、表面Ｍｏ電極を形成する表面電極形成工程を、裏面電極形成工程よりも先に行えば、表面電極形成工程の後に、原料ウェハとして用いる半導体ウェハを薄板化する薄板化工程を行うことができる。半導体ウェハが薄板化されると、搬送時や製造装置への設置時等にウェハの破損等が発生し易くなるが、半導体ウェハを薄板化する工程を製造プロセスのより下流側で行うことができるため、ウェハの破損等が発生しにくくなる。また、ＳｉＣは熱伝導率が高いため、ＳｉＣを材料とする半導体ウェハを２００μｍ以下に薄板化すると、半導体ウェハの表面と裏面との温度差が殆どない状態となる。本実施形態では、表面Ｍｏ電極と裏面Ｎｉ系電極とは共に９００℃以上でシンター処理できるため、半導体装置の製造工程において薄板化を行っても、表面Ｍｏ電極と半導体基板とのショットキー接合は確保される。
【実施例２】
【００５７】
次に、上記で説明した、第２実施形態をより具体化した実施例２を挙げ、さらに詳細に説明する。
【００５８】
（原料ウェハの準備、絶縁膜形成工程、コンタクトホール形成工程）
実施例２では、まず、実施例１と同様の方法で準備した原料ウェハを用いて、実施例１と同様の絶縁膜形成工程およびコンタクトホール形成工程を行った。
【００５９】
（表面電極形成工程、薄板化工程、裏面電極形成工程）
表面電極形成工程では、まず、コンタクトホール形成工程後の原料ウェハの表面側（層間絶縁膜が形成されている側）に、１２０℃で蒸着法を用いて、Ｍｏ層を１０ｎｍ成膜した。さらに、成膜したＭｏ層のうち、エッチングしない部分のＭｏ層の表面に、パターニングされたフォトレジストを形成した。次に、リン酸／硝酸／酢酸溶液を用いて、Ｍｏ層の一部をエッチングによって除去した。これによって、表面Ｍｏ電極５０４を形成した。
【００６０】
次に、＃１０００のダイヤモンド砥石と＃３０００のダイヤモンドラッピングを用いて、原料ウェハの裏面側を、原料ウェハの裏面側に存在するＮ型の半導体ウェハの部分が１００μｍとなるまで削った。
【００６１】
次に、蒸着法により、原料ウェハの裏面側にＮｉ層を５０ｎｍの厚さに成膜し、裏面Ｎｉ系電極５０６として形成した。
【００６２】
（同時シンター処理工程、接合電極形成工程、ダイシング工程）
次に、実施例１と同様の同時シンター処理工程および接合電極形成工程を行った。さらに、ダイシング等を行って、チップサイズが６ｍｍ×６ｍｍで、アクティブサイズが５．５ｍｍ×５．５ｍｍのＪＢＳ構造のダイオードを製造した。上記のとおり、本実施例によれば、原料ウェハの厚さを薄板化する工程を、製造プロセスのより下流側で行うことができるため、原料ウェハの破損等が発生しにくくなる。このため、原料ウェハを１００μｍまで薄板化することができる。
【００６３】
なお、上記の実施形態および実施例では、同時シンター処理工程おいて表面Ｍｏ電極および裏面Ｎｉ系電極を同時にシンター処理することができることを説明したが、表面電極としてＭｏを用いれば、炭化ケイ素を材料とする半導体ウェハを用いて、半導体ウェハの表面に表面Ｍｏ電極を形成する表面電極形成工程と、表面電極形成工程で形成した表面Ｍｏ電極をシンター処理する表面電極シンター処理工程と、表面Ｍｏ電極シンター処理工程の後に、Ｎｉを主成分とする裏面Ｎｉ系電極を半導体ウェハの裏面に形成する裏面電極形成工程と、裏面電極形成工程で形成した裏面Ｎｉ系電極をシンター処理する裏面電極シンター処理工程と、を含む製造方法を実施して、半導体装置を製造することができる。従来のシリコンウェハから半導体装置を製造する場合と同様に、裏面電極形成工程、裏面電極シンター処理工程を半導体装置の製造工程のより後工程で実行することが可能となる。
【００６４】
以上、本発明の実施例について詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
【００６５】
本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００６６】
５００ 半導体装置
５０１ 基板層
５０２ エピタキシャル層
５０３ Ｐ＋層
５０４ 表面Ｍｏ電極
５０５ 表面接合電極
５０６ 裏面Ｎｉ系電極５０６
５０７ 裏面接合電極５０７
５１０ 層間絶縁膜
５１２ コンタクトホール
【技術分野】
【０００１】
本発明は、炭化ケイ素を材料とする半導体ウェハから、半導体装置を製造する方法に関する。
【背景技術】
【０００２】
炭化ケイ素（ＳｉＣ）を材料とする半導体装置（以下、ＳｉＣ半導体装置という）は、一般に、ＳｉＣを材料とするウェハに複数の半導体素子を形成し、次にそのウェハの表面および裏面に電極を形成し、さらにダイシング等によってウェハから複数の半導体装置を１つずつ切り離すことによって製造される。表面電極としては、半導体基板とショットキー接合する電極が用いられ、裏面電極としては、半導体基板とオーミック接合する電極が用いられる。
【０００３】
特許文献１、特許文献２に記載されているように、一般に、表面電極の材料としてはクロム（Ｃｒ）、チタン（Ｔｉ）、タングステン（Ｗ）等が用いられ、裏面電極の材料としては、ニッケル（Ｎｉ）等が用いられる。裏面電極としてＮｉ層を用いる場合、半導体基板とオーミック接合を形成するためには、９００〜１０００℃以上の雰囲気温度でシンター処理を行う必要がある。一方、クロム（Ｃｒ）、チタン（Ｔｉ）、タングステン（Ｗ）等を用いた表面電極においては、高温でシンター処理を行うと、半導体基板とショットキー接合を形成することができなくなり、リーク電流増大の原因となるため、一般に、４００℃前後の雰囲気温度でシンター処理が行われる。このため、従来のＳｉＣ半導体装置の製造方法においては、先に裏面電極を形成し、シンター処理を行った後で、表面電極を形成し、再度シンター処理を行っていた。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−２２１５１３号公報
【特許文献２】特開２００２−７６３７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記のとおり、従来のＳｉＣ半導体装置の製造方法においては、表面電極と半導体基板とのショットキー接合、裏面電極と半導体基板とのオーミック接合を確保するために、先に裏面電極（Ｎｉ層）を形成し、シンター処理を行った後で、表面電極（Ｔｉ層等）を形成し、再度シンター処理を行う必要があった。このため、半導体装置の製造工程の工数が多くなるという課題があった。
【０００６】
本願は、表面電極と半導体基板とのショットキー接合、裏面電極と半導体基板とのオーミック接合を確保することと、半導体装置の製造工程を簡略化することとを両立させることを目的とする。
【課題を解決するための手段】
【０００７】
本発明者らは、鋭意研究の結果、表面電極としてＭｏを用いると、裏面電極のシンター処理温度と同程度の高温で表面電極のシンター処理を行っても、ＳｉＣを材料とする半導体基板とのショットキー接合が確保されることを見出した。この知見に基づき、本発明は、炭化ケイ素を材料とする半導体ウェハから半導体装置を製造する新規な方法を提供する。この方法は、半導体ウェハの表面に表面Ｍｏ電極を形成する表面電極形成工程と、半導体ウェハの裏面にＮｉを主成分とする裏面Ｎｉ系電極を形成する裏面電極形成工程と、表面電極形成工程及び裏面電極形成工程で形成した表面Ｍｏ電極および裏面Ｎｉ系電極を同時にシンター処理する同時シンター処理工程と、を含んでいる。
【０００８】
本発明によれば、表面電極としてＭｏを用いることで、同時シンター処理工程において表面Ｍｏ電極および裏面Ｎｉ系電極を同時にシンター処理することができる。このため、製造工程の工数を少なくすることができる。なお、表面電極形成工程と裏面電極形成工程は、いずれを先に行ってもよい。このため、表面電極形成工程を行った後に裏面電極形成工程を行うようにしてもよいし、あるいは、裏面電極形成工程を行った後に表面電極形成工程を行うようにしてもよい。
【０００９】
上記の製造方法は、表面電極形成工程の前に、半導体ウェハの表面に絶縁膜を形成する絶縁膜形成工程と、絶縁膜形成工程で形成した絶縁膜にコンタクトホールを形成するコンタクトホール形成工程とをさらに含んでいてもよい。
【００１０】
半導体ウェハの表面に絶縁膜およびコンタクトホールが形成され、かつ、半導体ウェハの表面の一部が露出した状態（すなわち、表面電極が形成されていない状態）で、半導体ウェハの裏面に形成した裏面Ｎｉ系電極を高温でシンター処理すると、露出した半導体ウェハの表面と、絶縁膜が反応して、その後に形成される表面電極と半導体基板とのショットキー界面が汚染されることがある。
【００１１】
表面電極形成工程を実施して、半導体ウェハの表面に形成された絶縁膜が表面Ｍｏ電極によって覆われた状態となった後に、同時シンター処理工程を実施すれば、高温のシンター処理によって半導体ウェハの表面のショットキー界面が汚染されることを抑制することができる。
【００１２】
同時シンター処理工程は、９００℃以上の雰囲気温度でシンター処理を行う工程であってもよい。
【００１３】
上記の製造方法においては、表面電極形成工程が行われた後に裏面電極形成工程が行われ、表面電極形成工程と裏面電極形成工程の間に、半導体ウェハを薄板化する薄板化工程をさらに含んでいてもよい。
【００１４】
半導体ウェハを薄板化する工程は、裏面Ｎｉ系電極を形成する工程よりも先に行う必要がある。従来の半導体装置の製造方法では、裏面電極を形成した後に表面電極を形成するため、半導体ウェハを薄板化する工程は表面Ｍｏ電極を形成するよりも先に行わざるを得なかった。本発明によれば、表面Ｍｏ電極を形成する工程を裏面表面Ｍｏ電極を形成する工程よりも先に行うことも可能であるため、半導体ウェハの表面に表面Ｍｏ電極を形成した後に、半導体ウェハを薄板化する薄板化工程を行うことができる。半導体ウェハが薄板化されると、搬送時や製造装置への設置時等にウェハの破損等が発生し易くなるが、この製造方法によれば、半導体ウェハを薄板化する工程を製造プロセスのより下流側で行うことができるため、ウェハの破損等が発生しにくくなる。
【００１５】
薄板化工程では、半導体ウェハを５０μｍ以上かつ２５０μｍ以下の厚さに薄板化することが好ましい。
【００１６】
また、上記の方法と同様に、表面電極としてＭｏを用いると、炭化ケイ素を材料とする半導体ウェハから、半導体装置を製造する方法であって、半導体ウェハの表面に表面Ｍｏ電極を形成する表面電極形成工程と、表面電極形成工程で形成した表面Ｍｏ電極をシンター処理する表面電極シンター処理工程と、表面Ｍｏ電極シンター処理工程の後に、Ｎｉを主成分とする裏面Ｎｉ系電極を半導体ウェハの裏面に形成する裏面電極形成工程と、裏面電極形成工程で形成した裏面Ｎｉ系電極をシンター処理する裏面電極シンター処理工程と、を含む方法を実現することもできる。
【発明の効果】
【００１７】
本発明によれば、表面電極と半導体基板とのショットキー接合、裏面電極と半導体基板とのオーミック接合を確保することと、製造工程を簡略化することとを両立させることができる。
【図面の簡単な説明】
【００１８】
【図１】実施例で製造する半導体装置の断面図。
【図２】電極材料のシンター温度とリーク電流との関係を示す図。
【図３】実施例１に係る半導体装置の製造方法を示すフローチャート。
【図４】実施例２に係る半導体装置の製造方法を示すフローチャート。
【発明を実施するための形態】
【００１９】
＜実施形態１＞
以下、本発明の実施形態１について、図面を参照しながら説明する。図１は、実施形態１に係る第１の製造方法によって製造される半導体装置５００の断面を模式的に示す図である。半導体装置５００は、ＪＢＳ（Junction Barrier Schottky：ジャンクションバリアショットキー）構造を有するダイオードである。半導体基板５０は、ＳｉＣを材料とするＮ型の基板層５０１と、基板層５０１の表面に積層され、ＳｉＣを材料とするＮ型のエピタキシャル層５０２と、エピタキシャル層５０２の表面に設けられたＰ＋層５０３とを備えている。半導体基板５０の表面（エピタキシャル層５０２およびＰ＋層５０３が形成されている側の面）には、半導体基板５０側から順に、層間絶縁膜５１０、表面Ｍｏ電極５０４、表面接合電極５０５が積層されている。半導体基板５０の裏面（基板層５０１が形成されている側の面）には、半導体基板５０側から順に、裏面Ｎｉ系電極５０６、裏面接合電極５０７が積層されている。表面Ｍｏ電極５０４は、層間絶縁膜５１０に設けられたコンタクトホール５１２において、半導体基板５０のエピタキシャル層５０２の表面とショットキー接合している。裏面Ｎｉ系電極５０６は、半導体基板５０の基板層５０１の裏面とオーミック接合している。ここで、裏面Ｎｉ系電極とは、Ｎｉを主成分とする電極であって、Ｎｉ電極（Ｎｉ以外の成分を含有するＮｉ電極を含む）、Ｎｉ合金電極を含む。Ｎｉ合金電極としては、例えば、Ｎｉ−Ａｌ合金、Ｎｉ−Ｔｉ合金、Ｎｉ−Ｍｏ合金、Ｎｉ−Ｔａ合金、Ｎｉ−Ｗ合金等が挙げられる。表面接合電極５０５としては、Ａｌ電極等を用いることができる。裏面接合電極５０７としては、例えば、チタン／ニッケル／金（Ｔｉ／Ｎｉ／Ａｕ）合金を用いることができる。
【００２０】
本発明者らは、鋭意研究の結果、半導体基板の表面に接する電極としてＭｏを用いると、９００℃以上のシンター処理を行っても、ＳｉＣを材料とする半導体基板とのショットキー接合が確保されることを見出した。
【００２１】
表１および図２は、図１に示す半導体装置５００と、半導体装置５００における表面Ｍｏ電極５０４に代えて従来用いられているＴｉ電極、Ｎｉ電極を用いた場合との電極特性を比較するものである。表１及び図２の結果は、半導体ウェハに半導体基板５０が備える素子構造を形成した後に、層間絶縁膜５１０の形成工程、層間絶縁膜５１０のコンタクトホールの形成工程、裏面Ｎｉ系電極５０６の形成工程およびシンター工程を行い、さらに、比較する各表面電極（Ｍｏ電極、Ｔｉ電極、Ｎｉ電極）の形成工程およびシンター工程を行い、さらに、表面接合電極５０５および裏面接合電極５０７を形成し、ダイシングを行って製造した半導体装置を用いて測定した。
【００２２】
表１は、半導体基板の表面に接する電極をＭｏ電極（図１における表面Ｍｏ電極５０４）とした場合、Ｍｏ電極に代えてＴｉ電極とした場合、Ｍｏ電極に代えてＮｉ電極とした場合のバリアハイトφを示している。バリアハイトφは、まず、４１４２ＢモジュラＤＣソース／モニタ装置（Agilent Technologies社製）を用いて、０〜３Ｖの順方向電圧を０．０１Ｖステップで印加して順方向のＩ−Ｖ特性を測定し、次に、得られたＩ−Ｖ特性を下記の式（１）に適用して、算出することによって得られたものである。
【００２３】
Ｊｏ＝ＡＴ２ｅｘｐ（−ｑφ／（ｋＴ）） … （１）
ここで、Ｊｏ：電流密度（順方向電圧が０Ｖ時の電流／アクティブ面積）Ａ：リチャードソン定数（１４６Ａ／Ｋ２・ｃｍ２）、Ｔ：絶対温度（２９３Ｋ）、ｑ：電荷（１．６０２×１０−１９Ｃ）、ｋ：ボルツマン定数（１．３８１×１０−２３Ｊ／Ｋ）である。
【００２４】
図２は、表１と同様に、半導体基板の表面に接する電極（Ｍｏ電極、Ｔｉ電極、Ｎｉ電極）のシンター温度とリーク電流ＩＲとの関係を示す図である。リーク電流は、４１４２ＢモジュラＤＣソース／モニタ装置を用いて、０〜１３００Ｖの逆方向電圧を２０Ｖステップで印加して逆方向のＩ−Ｖ特性を測定することによって得られたものである。
【表１】
【００２５】
表１および図２に示すように、半導体基板の表面に接する電極として、Ｍｏ電極（表面Ｍｏ電極５０４）を用いた場合には、９００℃以上で高いバリアハイトを維持しており、リーク電流ＩＲが１×１０−５Ａ／ｃｍ２よりも低い水準に抑制されている。一方、半導体基板の表面に接する電極として、Ｍｏ電極に代えてＴｉ電極やＮｉ電極を用いた場合には、６００〜８００℃以上のシンター温度において、バリアハイトが急激に低下し、リーク電流ＩＲが１×１０−１Ａ／ｃｍ２もしくはそれ以上のオーダーまで急激に上昇している。
【００２６】
この結果より、半導体基板の表面に接する電極としてＭｏ電極を用いると、９００℃以上のシンター処理を行っても、ＳｉＣを材料とする半導体基板とのショットキー接合が確保される一方、Ｔｉ電極やＮｉ電極を用いた場合には、ＳｉＣを材料とする半導体基板とのショットキー接合が確保されないことが明らかになった。すなわち、半導体装置５００のように、半導体基板５０の表面に接する電極として表面Ｍｏ電極５０４を用いた場合には、半導体基板５０の裏面にオーミック接合する裏面Ｎｉ系電極５０６のシンター温度（例えば、９００℃以上）でシンター処理を行っても、表面Ｍｏ電極５０４と半導体基板５０とのショットキー接合が確保されることが明らかになった。
【００２７】
この知見に基づき、本実施形態に係る半導体装置を製造する方法では、原料として用いる半導体ウェハ（以下、原料ウェハという）の表面に表面Ｍｏ電極（基板に接する側の電極）を形成する表面電極形成工程と、半導体ウェハの裏面に裏面Ｎｉ系電極（基板に接する側の電極）を形成する裏面電極形成工程と、これらの電極形成工程で形成した表面Ｍｏ電極および裏面Ｎｉ系電極を同時にシンター処理する同時シンター処理工程とによって、ＳｉＣを材料とする半導体装置の表面Ｍｏ電極と裏面Ｎｉ系電極を製造する。次に、実施形態１に係る半導体装置５００の第１の製造方法について、図１および図３を用いて説明する。
【００２８】
半導体装置５００は、図１に示す半導体装置５００の構造を半導体ウェハに複数形成した後に、ダイシングを行って、半導体ウェハからそれぞれの半導体装置を切り離すことによって、製造される。
【００２９】
第１の製造方法では、半導体基板５０が備える素子構造が複数形成された半導体ウェハを原料ウェハとして用いる。原料ウェハは、基板層５０１と、エピタキシャル層５０２と、Ｐ＋層５０３とを備えている。
【００３０】
次に、図３に示す製造フローに従って、原料ウェハの表面および裏面に絶縁膜および電極を形成する。図３に示す製造フローは、下記に説明する絶縁膜形成工程、コンタクトホール形成工程、表面電極形成工程、裏面電極形成工程、同時シンター処理工程、接合電極（基板に接しない側の電極）形成工程を含んでいる。ステップＳ１０１は絶縁膜形成工程であり、ステップＳ１０３はコンタクトホール形成工程であり、ステップＳ１０５およびステップＳ１０７は表面電極形成工程および裏面電極形成工程であり、ステップＳ１０９は同時シンター処理工程であり、ステップＳ１１１およびステップＳ１１３は接合電極形成工程である。
【００３１】
（絶縁膜形成工程）
絶縁膜形成工程では、原料ウェハの表面に層間絶縁膜５１０を成膜する（ステップＳ１０１）。ステップＳ１０１で行う層間絶縁膜５１０の成膜方法としては、ＣＶＤ法等、通常用いられる絶縁膜を成膜する方法を利用することができる。
【００３２】
（コンタクトホール形成工程）
コンタクトホール形成工程では、絶縁膜形成工程で形成した層間絶縁膜５１０にコンタクトホール５１２を形成する（ステップＳ１０３）。ステップＳ１０３では、層間絶縁膜５１０の表面にフォトレジストを形成し、層間絶縁膜５１０のうち、コンタクトホール５１２を形成する部分をエッチングによって除去する。これによって、コンタクトホール５１２を形成することができる。フォトレジストの材料および形成方法、エッチング方法としては、絶縁膜のフォトエッチングに際して通常用いられている材料および方法を用いることができる。
【００３３】
（表面電極形成工程および裏面電極形成工程）
次に行う電極形成工程では、原料ウェハの表面に接する表面Ｍｏ電極５０４を形成し、原料ウェハの裏面に接する裏面Ｎｉ系電極５０６を形成する。
【００３４】
実施形態１においては、先に、表面Ｍｏ電極５０４を形成する表面電極形成工程を行う（ステップＳ１０５）。ステップＳ１０５では、原料ウェハの表面に接するようにＭｏ層を成膜した後、成膜したＭｏ層の表面にパターニングされたフォトレジストを形成し、Ｍｏ層の一部をエッチングによって除去する。これによって、表面Ｍｏ電極５０４を形成することができる。Ｍｏ層の成膜方法としては、蒸着やスパッタ法を用いることが好ましく、１００℃以上の蒸着法を用いることが特に好ましい。また、Ｍｏ層の厚さは、１０ｎｍ以上あればよく、５０ｎｍ以上３００ｎｍ以下であれば好ましい。
【００３５】
次に、裏面Ｎｉ系電極５０６を形成する裏面電極形成工程を行う（ステップＳ１０７）。ステップＳ１０７では、原料ウェハの裏面に接するＮｉ主成分層（Ｎｉを主成分とする層）を蒸着法等によって成膜することによって、裏面Ｎｉ系電極５０６を形成する。パターニングされた裏面Ｎｉ系電極５０６を形成したい場合には、ステップＳ１０７において、成膜したＮｉ層の表面にパターニングされたフォトレジストを形成し、Ｎｉ主成分層の一部をエッチングによって除去する工程を行ってもよい。
【００３６】
上記においては、先に原料ウェハの表面に接する表面Ｍｏ電極５０４を形成し、その後に原料ウェハの裏面に接する裏面Ｎｉ系電極５０６を形成するものとして説明したが、先に原料ウェハの裏面に接する裏面Ｎｉ系電極５０６を形成し、その後に原料ウェハの表面に接する表面Ｍｏ電極５０４を形成してもよい。
【００３７】
（同時シンター処理工程）
同時シンター処理工程では、表面電極形成工程および裏面電極形成工程で形成した表面Ｍｏ電極５０４および裏面Ｎｉ系電極５０６を、同時にシンター処理する（ステップＳ１０９）。ステップＳ１０９で行うシンター処理は、アニール炉等を用いて行うことができる。シンター処理に用いるアニール炉としては、急昇温および急降温が可能な赤外線ランプＲＴＡ炉等が好ましいが、これに限定されない。表面Ｍｏ電極５０４および裏面Ｎｉ系電極５０６が形成された原料ウェハの熱履歴を軽減するために、シンター処理の処理時間は３０ｍｉｎ以内であり、昇降温速度は、２００℃／ｍｉｎ以上であることが好ましい。シンター処理を行う際のアニール炉内の雰囲気温度は、９００℃以上１３００℃以下であればよく、１０００℃以上１１００℃以下であれば好ましい。シンター処理を行う場合の雰囲気ガスとしては、アルゴン（Ａｒ）やヘリウム（Ｈｅ）等の不活性ガスを用いることができ、１×１０−５Ｔｏｒｒ以下の高真空下で処理されることが好ましく、より好ましくは、雰囲気ガスとして用いるＡｒやＨｅガスに、数ｖｏｌ％のＨ２ガス等の還元性ガスが含まれている。
【００３８】
（接合電極形成工程）
接合電極形成工程では、まず、表面Ｍｏ電極５０４の表面に接する表面接合電極５０５を形成し（ステップＳ１１１）、次いで、裏面Ｎｉ系電極５０６の裏面に接する裏面接合電極５０７を形成する（ステップＳ１１３）。ステップＳ１１１では、表面接合電極５０５の材料となる金属層もしくは合金層をスパッタ等によって成膜し、成膜した金属層もしくは合金層の表面にパターニングされたフォトレジストを形成し、成膜した金属層もしくは合金層の一部をエッチングによって除去する。これによって、表面接合電極５０５を形成することができる。ステップＳ１１３では、裏面接合電極５０７の材料となる金属層もしくは合金層をスパッタ等によって成膜することによって、裏面接合電極５０７を形成する。パターニングされた裏面接合電極５０７を形成したい場合には、ステップＳ１１３において、成膜した金属層もしくは合金層の表面にパターニングされたフォトレジストを形成し、成膜した金属層もしくは合金層の一部をエッチングによって除去する工程を行ってもよい。
【００３９】
さらに、ダイシング等を行って半導体ウェハを切断すると、１つの半導体装置５００として切り分けることができる。これによって、図１に示す半導体装置５００を得ることができる。
【００４０】
上記のとおり、本実施形態に係る半導体装置の製造方法によれば、半導体ウェハの表面に表面Ｍｏ電極を形成する表面電極形成工程と、半導体ウェハの裏面に裏面Ｎｉ系電極を形成する裏面電極形成工程と、これら電極形成工程で形成した表面Ｍｏ電極および裏面Ｎｉ系電極を同時にシンター処理する同時シンター処理工程とによって、ＳｉＣを材料とする半導体装置の表面Ｍｏ電極と裏面Ｎｉ系電極を製造する。同時シンター処理工程おいて表面Ｍｏ電極および裏面Ｎｉ系電極を同時にシンター処理するため、半導体装置の製造工程の工数を少なくすることができる。また、表面Ｍｏ電極によって半導体基板の表面に形成された絶縁膜が覆われた状態となった後に高温の同時シンター処理工程を実施するため、高温でシンター処理を実施することによって半導体基板の表面に形成された絶縁膜が反応してショットキー界面が汚染されることを抑制することができる。
【００４１】
既に説明したように、半導体ウェハにオーミック接合する裏面Ｎｉ系電極のシンター温度（例えば、９００℃以上）で表面Ｍｏ電極のシンター処理を行っても、表面Ｍｏ電極と半導体ウェハとのショットキー接合は確保される。本実施形態に係る製造方法によれば、表面電極と半導体基板とのショットキー接合、裏面電極と半導体基板とのオーミック接合を確保することと、製造工程を簡略化することとを両立させることができる。
【実施例１】
【００４２】
次に、上記で説明した、第１実施形態をより具体化した実施例１を挙げ、さらに詳細に説明する。
【００４３】
（原料ウェハの準備）
直径φ＝１００ｍｍ、厚さ：４００μｍの４Ｈ−ＳｉＣのＮ型の半導体ウェハの表面に、Ｎ型のエピタキシャル層（不純物濃度：５×１０１５ｃｍ−３、層厚さ：１０μｍ）を成膜した。さらに、その表面（エピタキシャル層側）に、Ａｌイオン注入およびアニール処理を行って、Ｐ＋型のＪＢＳ構造（ストライプ構造、不純物濃度：１×１０１９ｃｍ−３、ピッチ：５μｍ、幅：２μｍ、深さ：１．５μｍ）を形成した。
【００４４】
上記の方法によって、半導体ウェハ上に、チップサイズが６ｍｍ×６ｍｍで、アクティブサイズが５．５ｍｍ×５．５ｍｍのＪＢＳ構造のダイオードを複数個作製した。この状態の半導体ウェハを原料ウェハとして用いて、図３に示すフローに従って、原料ウェハの表面および裏面に電極を形成する。
【００４５】
（絶縁膜形成工程）
絶縁膜形成工程では、原料ウェハの表面に層間層間絶縁膜５１０としてのシリコン酸化膜（ＳｉＯ２膜）を成膜した。成膜方法としては、減圧ＣＶＤ法を用い、厚さ１μｍのＳｉＯ２膜を成膜した。
【００４６】
（コンタクトホール形成工程）
次のコンタクトホール形成工程では、まず、絶縁膜形成工程で形成したＳｉＯ２膜の表面にフォトレジストを形成した。さらに、ＳｉＯ２膜のうち、コンタクトホールを形成する部分をエッチングによって除去し、コンタクトホールを形成した。
【００４７】
（表面および裏面電極形成工程）
次の電極形成工程では、まず、原料ウェハの表面側（層間絶縁膜が形成されている側）に、１２０℃で蒸着法を用いて、Ｍｏ層を１０ｎｍ成膜した。さらに、成膜したＭｏ層のうち、エッチングしない部分のＭｏ層の表面に、パターニングされたフォトレジストを形成した。次に、リン酸／硝酸／酢酸溶液を用いて、Ｍｏ層の一部をエッチングによって除去した。これによって、表面Ｍｏ電極５０４を形成した。次に、蒸着法により、原料ウェハの裏面側に、Ｎｉ層を５０ｎｍの厚さに成膜し、裏面Ｎｉ系電極５０６として形成した。
【００４８】
（同時シンター処理工程）
次の同時シンター処理工程では、赤外線ランプＲＴＡ炉内に原料ウェハを設置して、シンター処理を行った。シンター処理を行う場合の雰囲気ガスは、Ａｒに３ｖｏｌ％のＨ２を含むガスを用い、１×１０−５Ｔｏｒｒ以下の高真空下でシンター処理を行った。シンター処理の雰囲気温度は１０００℃、昇降温速度は３００℃／ｍｉｎ、処理時間は１０ｍｉｎとした。
【００４９】
（接合電極形成工程）
次の接合電極形成工程では、まず、スパッタによって、Ａｌ層を４μｍの厚さに形成した。さらに、成膜したＡｌ層のうち、エッチングしない部分のＡｌ層の表面に、パターニングされたフォトレジストを形成した。次に、リン酸／硝酸／酢酸溶液を用いて、Ａｌ層の一部をエッチングによって除去した。これによって、表面接合電極５０４を形成した。次に、スパッタ法によって、原料ウェハの裏面側に、Ｎｉ／Ｔｉ／Ａｕ合金層を形成した。
【００５０】
（ダイシング工程）
さらに、ダイシング等を行って、チップサイズが６ｍｍ×６ｍｍで、アクティブサイズが５．５ｍｍ×５．５ｍｍのＪＢＳ構造のダイオードを製造した。上記のとおり、本実施例によれば、急速昇温／降温が可能な赤外線ランプＲＴＡ炉を用いて、熱履歴が軽減された条件でダイオードの表面Ｍｏ電極および裏面Ｎｉ系電極を同時にシンター処理できるため、製造工程が簡略化され、リーク電流等のダイオード特性が良好となる。
【００５１】
＜実施形態２＞
以下、本発明の実施形態２について、図面を参照しながら説明する。実施形態２に係る第２の製造方法においては、図１に示す半導体装置５００を製造する工程に加えて、半導体ウェハを薄板化する工程をさらに含むものである。半導体ウェハを薄板化する工程は、裏面Ｎｉ系電極を形成する工程よりも先に行う必要がある。以下、実施形態２に係る製造方法について、図４等を用いて説明する。
【００５２】
第２の製造方法でも、第１の製造方法と同様に、半導体基板５０が備える素子構造が複数形成された半導体ウェハを原料ウェハとして用いる。第２の製造方法では、図４に示す製造フローに従って、原料ウェハの表面および裏面に層間絶縁膜および各電極を形成する。
【００５３】
第２の製造方法では、図４に示すように、ステップＳ２０５とステップ２０７との間に、ウェハの薄板化を行うステップＳ２０６を行う点において、図３に示す第１の製造方法と相違している。図４に示す製造フローにおいて、ステップＳ２０１は絶縁膜形成工程であり、ステップＳ２０３はコンタクトホール形成工程であり、ステップＳ２０５〜ステップＳ２０７は表面電極形成工程、薄板化工程、裏面電極形成工程であり、ステップＳ２０９は同時シンター処理工程であり、ステップＳ２１１およびステップＳ２１３は接合電極形成工程である。図４に示すステップＳ２０１、ステップＳ２０３、ステップＳ２０５、ステップＳ２０７、ステップＳ２０９、ステップＳ２１１、ステップＳ２１３は、それぞれ図３に示す第１の製造方法に係るステップＳ１０１、ステップＳ１０３、ステップＳ１０５、ステップＳ１０７、ステップＳ１０９、ステップＳ１１１、ステップＳ１１３と同様の工程であるから、重複説明を省略する。
【００５４】
第２の製造方法では、表面電極形成工程と裏面電極形成工程の間に薄板化工程が実施される。すなわち、まず、第１の製造方法で説明したステップＳ１０５と同様に、表面Ｍｏ電極５０４を形成する表面電極形成工程を行う（ステップＳ２０５）。
次に、原料ウェハの裏面（基板層５０１の裏面）を削り、原料ウェハを薄板化する薄板化工程を行う（ステップＳ２０６）。原料ウェハを薄くすると、半導体装置の寄生抵抗が低減され、半導体装置の損失が低減される一方、原料ウェハを薄くし過ぎると、原料ウェハの強度が低下し、製造装置への搬出入時等に、ウェハの曲がりや割れが発生する。この観点から、ステップＳ２０６においては、原料ウェハの基板層５０１の厚さは、５０μｍ以上かつ２５０μｍ以下となる程度まで薄板化することが好ましく、１００μｍ以上かつ２００μｍ以下となるように薄板化することが特に好ましい。
次に、ステップＳ２０６で削られた後の原料ウェハの裏面側に、第１の製造方法で説明したステップＳ１０７と同様に、裏面Ｎｉ系電極５０６を形成する（ステップＳ２０７）。
【００５５】
裏面電極形成工程の後は、第１の製造方法と同様に、同時シンター処理工程、外側電極形成工程を行い、さらに、ダイシング等を行って原料ウェハを切断する。これによって、図１に示す半導体装置５００を得ることができる。
【００５６】
上記のとおり、本実施形態に係る半導体装置を製造する方法においては、表面電極形成工程の後に原料ウェハを薄板化する薄板化工程を実施し、その薄板化工程の後に裏面電極形成工程を実施する。このように、表面Ｍｏ電極を形成する表面電極形成工程を、裏面電極形成工程よりも先に行えば、表面電極形成工程の後に、原料ウェハとして用いる半導体ウェハを薄板化する薄板化工程を行うことができる。半導体ウェハが薄板化されると、搬送時や製造装置への設置時等にウェハの破損等が発生し易くなるが、半導体ウェハを薄板化する工程を製造プロセスのより下流側で行うことができるため、ウェハの破損等が発生しにくくなる。また、ＳｉＣは熱伝導率が高いため、ＳｉＣを材料とする半導体ウェハを２００μｍ以下に薄板化すると、半導体ウェハの表面と裏面との温度差が殆どない状態となる。本実施形態では、表面Ｍｏ電極と裏面Ｎｉ系電極とは共に９００℃以上でシンター処理できるため、半導体装置の製造工程において薄板化を行っても、表面Ｍｏ電極と半導体基板とのショットキー接合は確保される。
【実施例２】
【００５７】
次に、上記で説明した、第２実施形態をより具体化した実施例２を挙げ、さらに詳細に説明する。
【００５８】
（原料ウェハの準備、絶縁膜形成工程、コンタクトホール形成工程）
実施例２では、まず、実施例１と同様の方法で準備した原料ウェハを用いて、実施例１と同様の絶縁膜形成工程およびコンタクトホール形成工程を行った。
【００５９】
（表面電極形成工程、薄板化工程、裏面電極形成工程）
表面電極形成工程では、まず、コンタクトホール形成工程後の原料ウェハの表面側（層間絶縁膜が形成されている側）に、１２０℃で蒸着法を用いて、Ｍｏ層を１０ｎｍ成膜した。さらに、成膜したＭｏ層のうち、エッチングしない部分のＭｏ層の表面に、パターニングされたフォトレジストを形成した。次に、リン酸／硝酸／酢酸溶液を用いて、Ｍｏ層の一部をエッチングによって除去した。これによって、表面Ｍｏ電極５０４を形成した。
【００６０】
次に、＃１０００のダイヤモンド砥石と＃３０００のダイヤモンドラッピングを用いて、原料ウェハの裏面側を、原料ウェハの裏面側に存在するＮ型の半導体ウェハの部分が１００μｍとなるまで削った。
【００６１】
次に、蒸着法により、原料ウェハの裏面側にＮｉ層を５０ｎｍの厚さに成膜し、裏面Ｎｉ系電極５０６として形成した。
【００６２】
（同時シンター処理工程、接合電極形成工程、ダイシング工程）
次に、実施例１と同様の同時シンター処理工程および接合電極形成工程を行った。さらに、ダイシング等を行って、チップサイズが６ｍｍ×６ｍｍで、アクティブサイズが５．５ｍｍ×５．５ｍｍのＪＢＳ構造のダイオードを製造した。上記のとおり、本実施例によれば、原料ウェハの厚さを薄板化する工程を、製造プロセスのより下流側で行うことができるため、原料ウェハの破損等が発生しにくくなる。このため、原料ウェハを１００μｍまで薄板化することができる。
【００６３】
なお、上記の実施形態および実施例では、同時シンター処理工程おいて表面Ｍｏ電極および裏面Ｎｉ系電極を同時にシンター処理することができることを説明したが、表面電極としてＭｏを用いれば、炭化ケイ素を材料とする半導体ウェハを用いて、半導体ウェハの表面に表面Ｍｏ電極を形成する表面電極形成工程と、表面電極形成工程で形成した表面Ｍｏ電極をシンター処理する表面電極シンター処理工程と、表面Ｍｏ電極シンター処理工程の後に、Ｎｉを主成分とする裏面Ｎｉ系電極を半導体ウェハの裏面に形成する裏面電極形成工程と、裏面電極形成工程で形成した裏面Ｎｉ系電極をシンター処理する裏面電極シンター処理工程と、を含む製造方法を実施して、半導体装置を製造することができる。従来のシリコンウェハから半導体装置を製造する場合と同様に、裏面電極形成工程、裏面電極シンター処理工程を半導体装置の製造工程のより後工程で実行することが可能となる。
【００６４】
以上、本発明の実施例について詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
【００６５】
本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００６６】
５００ 半導体装置
５０１ 基板層
５０２ エピタキシャル層
５０３ Ｐ＋層
５０４ 表面Ｍｏ電極
５０５ 表面接合電極
５０６ 裏面Ｎｉ系電極５０６
５０７ 裏面接合電極５０７
５１０ 層間絶縁膜
５１２ コンタクトホール
【特許請求の範囲】
【請求項１】
炭化ケイ素を材料とする半導体ウェハから、半導体装置を製造する方法であって、
半導体ウェハの表面に表面Ｍｏ電極を形成する表面電極形成工程と、
半導体ウェハの裏面にＮｉを主成分とする裏面Ｎｉ系電極を形成する裏面電極形成工程と、
表面電極形成工程及び裏面電極形成工程で形成した表面Ｍｏ電極および裏面Ｎｉ系電極を同時にシンター処理する同時シンター処理工程と、を含むことを特徴とする、半導体装置を製造する方法。
【請求項２】
表面電極形成工程の前に、
半導体ウェハの表面に絶縁膜を形成する絶縁膜形成工程と、
絶縁膜形成工程で形成した絶縁膜にコンタクトホールを形成するコンタクトホール形成工程とを行うことを特徴とする請求項１に記載の半導体装置を製造する方法。
【請求項３】
表面電極形成工程が行われた後に裏面電極形成工程が行われ、表面電極形成工程と裏面電極形成工程の間に半導体ウェハを薄板化する薄板化工程をさらに含むことを特徴とする請求項１または２に記載の半導体装置を製造する方法。
【請求項４】
薄板化工程では、半導体ウェハを５０μｍ以上かつ２５０μｍ以下の厚さに薄板化することを特徴とする請求項３に記載の半導体装置を製造する方法。
【請求項５】
同時シンター処理工程は、９００℃以上の雰囲気温度でシンター処理を行う工程であることを特徴とする、請求項１ないし４のいずれか一項に記載の半導体装置を製造する方法。
【請求項６】
炭化ケイ素を材料とする半導体ウェハから、半導体装置を製造する方法であって、
半導体ウェハの表面に表面Ｍｏ電極を形成する表面電極形成工程と、
表面電極形成工程で形成した表面Ｍｏ電極をシンター処理する表面電極シンター処理工程と、
表面Ｍｏ電極シンター処理工程の後に、Ｎｉを主成分とする裏面Ｎｉ系電極を半導体ウェハの裏面に形成する裏面電極形成工程と、
裏面電極形成工程で形成した裏面Ｎｉ系電極をシンター処理する裏面電極シンター処理工程と、を含むことを特徴とする、半導体装置を製造する方法。
【請求項１】
炭化ケイ素を材料とする半導体ウェハから、半導体装置を製造する方法であって、
半導体ウェハの表面に表面Ｍｏ電極を形成する表面電極形成工程と、
半導体ウェハの裏面にＮｉを主成分とする裏面Ｎｉ系電極を形成する裏面電極形成工程と、
表面電極形成工程及び裏面電極形成工程で形成した表面Ｍｏ電極および裏面Ｎｉ系電極を同時にシンター処理する同時シンター処理工程と、を含むことを特徴とする、半導体装置を製造する方法。
【請求項２】
表面電極形成工程の前に、
半導体ウェハの表面に絶縁膜を形成する絶縁膜形成工程と、
絶縁膜形成工程で形成した絶縁膜にコンタクトホールを形成するコンタクトホール形成工程とを行うことを特徴とする請求項１に記載の半導体装置を製造する方法。
【請求項３】
表面電極形成工程が行われた後に裏面電極形成工程が行われ、表面電極形成工程と裏面電極形成工程の間に半導体ウェハを薄板化する薄板化工程をさらに含むことを特徴とする請求項１または２に記載の半導体装置を製造する方法。
【請求項４】
薄板化工程では、半導体ウェハを５０μｍ以上かつ２５０μｍ以下の厚さに薄板化することを特徴とする請求項３に記載の半導体装置を製造する方法。
【請求項５】
同時シンター処理工程は、９００℃以上の雰囲気温度でシンター処理を行う工程であることを特徴とする、請求項１ないし４のいずれか一項に記載の半導体装置を製造する方法。
【請求項６】
炭化ケイ素を材料とする半導体ウェハから、半導体装置を製造する方法であって、
半導体ウェハの表面に表面Ｍｏ電極を形成する表面電極形成工程と、
表面電極形成工程で形成した表面Ｍｏ電極をシンター処理する表面電極シンター処理工程と、
表面Ｍｏ電極シンター処理工程の後に、Ｎｉを主成分とする裏面Ｎｉ系電極を半導体ウェハの裏面に形成する裏面電極形成工程と、
裏面電極形成工程で形成した裏面Ｎｉ系電極をシンター処理する裏面電極シンター処理工程と、を含むことを特徴とする、半導体装置を製造する方法。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１１−１１９５８５（Ｐ２０１１−１１９５８５Ａ）
【公開日】平成２３年６月１６日（２０１１．６．１６）
【国際特許分類】
【出願番号】特願２００９−２７７５４７（Ｐ２００９−２７７５４７）
【出願日】平成２１年１２月７日（２００９．１２．７）
【出願人】（０００００３２０７）トヨタ自動車株式会社 (59,920)
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
【公開日】平成２３年６月１６日（２０１１．６．１６）
【国際特許分類】
【出願日】平成２１年１２月７日（２００９．１２．７）
【出願人】（０００００３２０７）トヨタ自動車株式会社 (59,920)
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
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