へテロ接合電界効果型トランジスタ及びその製造方法
【課題】耐圧特性の低下やゲートリーク電流の増加を生じることなく、低抵抗で高速動作可能なヘテロ接合電界効果型トランジスタおよびその製造方法を提供する。
【解決手段】ヘテロ接合ＦＥＴの製造方法に関し、（ａ）チャネル層３及びチャネル層３上に形成されたバリア層４を窒化物半導体層として準備する工程と、（ｂ）窒化物半導体層上に不純物拡散源としてＺｎＯ膜９を形成する工程と、（ｃ）ＺｎＯ膜９上のドレイン電極６及びソース電極５を形成すべき領域以外に酸化膜１０を形成する工程と、（ｄ）窒化物半導体層に対して熱処理を行い、酸化膜１０が形成されていない領域の下部のチャネル層３及びバリア層４に選択的に、ＺｎＯ膜９からＺｎ及びＯを拡散させる工程とを備える。
【解決手段】ヘテロ接合ＦＥＴの製造方法に関し、（ａ）チャネル層３及びチャネル層３上に形成されたバリア層４を窒化物半導体層として準備する工程と、（ｂ）窒化物半導体層上に不純物拡散源としてＺｎＯ膜９を形成する工程と、（ｃ）ＺｎＯ膜９上のドレイン電極６及びソース電極５を形成すべき領域以外に酸化膜１０を形成する工程と、（ｄ）窒化物半導体層に対して熱処理を行い、酸化膜１０が形成されていない領域の下部のチャネル層３及びバリア層４に選択的に、ＺｎＯ膜９からＺｎ及びＯを拡散させる工程とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化物を含む半導体からなるヘテロ接合電界効果型トランジスタとその製造方法に関する。
【背景技術】
【０００２】
ヘテロ接合電界効果型トランジスタ（以下、「ヘテロ接合ＦＥＴ（Field Effect Transistor）」と呼ぶ）は、半絶縁性基板上に、電子走行層であるチャネル層と電子供給層であるバリア層を備え、バリア層上にドレイン電極、ソース電極及びゲート電極を備える。例えば、バリア層はＡｌＧａＮ系材料、チャネル層はＧａＮ系材料により構成される（非特許文献１）。
【０００３】
このようなヘテロ接合ＦＥＴにおいて、電極とバリア層との間にバンドギャップをコントロールしたコンタクト層を形成することにより、電極−バリア層間の抵抗を低減する方法が特許文献１に示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−３０２９１６号公報
【非特許文献】
【０００５】
【非特許文献１】岡本康広、外５名、「SiC基板上のL帯高出力AlGaN/GaNへテロ接合FET」、電子情報通信学会技報、社団法人電子情報通信学会、2002年6月14日、第102巻、第118号、pp.85-88
【発明の概要】
【発明が解決しようとする課題】
【０００６】
非特許文献１にも報告されているように、従来のヘテロ接合ＦＥＴではソース・ドレイン電極の下にノンドープのバリア層がある。不純物濃度の低いバリア層に良好なオーミック特性、すなわち低い接触抵抗を有するソース・ドレイン電極を形成することは難しい。しかしながら、良好なオーミック特性を得るためにバリア層に不純物を高濃度に導入すると、ゲート電極下にも高濃度なバリア層が存在することになり、リーク電流や耐圧特性が劣化する原因となる。
【０００７】
このように従来のヘテロ接合ＦＥＴでは、一定の不純物濃度のバリア層がゲート電極およびソース・ドレイン電極のいずれの下にも存在しているため、耐圧特性と良好なオーミック特性との両立が困難であった。
【０００８】
また、特許文献１ではバリア層とオーミック電極間にバンドギャップをコントロールしたコンタクト層を用いて低抵抗化を検討しており、オーミック電極−バリア層間の抵抗低減は可能であるが、バリア層−チャネル間の抵抗成分を低減することは出来ない。
【０００９】
そこで、本発明は、耐圧特性の低下やゲートリーク電流の増加を生じることなく、低抵抗で高速動作可能なヘテロ接合ＦＥＴおよびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明のヘテロ接合ＦＥＴの製造方法は、（ａ）チャネル層及び前記チャネル層上に形成されたバリア層４を窒化物半導体層として準備する工程と、（ｂ）前記窒化物半導体層上に不純物拡散源としてＺｎＯ膜を形成する工程と、（ｃ）前記ＺｎＯ膜上のドレイン電極及びソース電極を形成すべき領域以外に酸化膜を形成する工程と、（ｄ）前記工程（ｃ）の後、前記窒化物半導体層に対して熱処理を行い、前記酸化膜が形成されていない領域の下部の前記チャネル層及び前記バリア層に選択的に、前記ＺｎＯ膜からＺｎ及びＯを拡散させる工程とを備える。
【００１１】
また、本発明のヘテロ接合ＦＥＴは、チャネル層及び前記チャネル層上のバリア層を備える窒化物半導体層と、前記窒化物半導体層上に形成されたソース電極及びドレイン電極とを備え、前記窒化物半導体層は、前記ソース電極及び前記ドレイン電極直下の前記バリア層から前記チャネル層にかけて無秩序化された無秩序化領域を備え、前記無秩序化領域にはＯ，Ｚｎの少なくともいずれか一方が不純物として導入される。
【発明の効果】
【００１２】
本発明のヘテロ接合ＦＥＴの製造方法は、前記窒化物半導体層に対して熱処理を行い、酸化膜が形成されていない領域の下部のチャネル層及びバリア層に選択的に、ＺｎＯ膜からＺｎ及びＯを拡散させる工程とを備えるので、オーミックコンタクト領域のバンドギャップが低減し、かつキャリア濃度が増大することにより、オーミック電極からチャネルまでのアクセス抵抗を低減することができる。
【００１３】
また、本発明のヘテロ接合ＦＥＴにおいて、窒化物半導体層は、ソース電極及びドレイン電極直下のバリア層からチャネル層にかけて無秩序化された無秩序化領域を備えるので、オーミックコンタクト領域のバンドギャップが低減し、オーミック電極からチャネルまでのアクセス抵抗を低減することができる。さらに、前記無秩序化領域にはｎ型ドーパントであるＯ（酸素）が不純物として導入されるので、キャリア濃度が増大し、オーミック電極からチャネルまでのアクセス抵抗を低減することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明のヘテロ接合ＦＥＴの構成を示す断面図である。
【図２】実施の形態１のヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図３】実施の形態１のヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図４】実施の形態１のヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図５】実施の形態１のヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図６】実施の形態１のヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図７】実施の形態１のヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図８】実施の形態１のヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図９】実施の形態１のヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図１０】実施の形態１のヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図１１】実施の形態１のヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図１２】図１のＡ−Ａ’断面におけるバンドギャップ及び不純物濃度を示す図である。
【図１３】図１のＢ−Ｂ’断面におけるバンドギャップ及び不純物濃度を示す図である。
【図１４】熱処理によるＭｇのＧａＮへの拡散特性を示す図である。
【図１５】熱処理によるＺｎ，ＯのＧａＮへの拡散特性を示す図である。
【図１６】熱処理によるＧａのＺｎＯ中への拡散特性を示す図である。
【図１７】実施の形態２のヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図１８】実施の形態２のヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図１９】実施の形態２のヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図２０】実施の形態２のヘテロ接合ＦＥＴの製造工程を示す断面図である。
【発明を実施するための形態】
【００１５】
（実施の形態１）
＜構成＞
図１は、本発明の実施の形態１に係るヘテロ接合ＦＥＴを示す断面図である。実施の形態１に係るヘテロ接合ＦＥＴは、サファイア、ＳｉＣ、Ｓｉ、ＧａＮなどを材料とする基板１の主表面に、バッファ層２、キャリア走行層としてのチャネル層３、キャリア供給層としてのバリア層４が順に積層されたエピタキシャル層構造である。バリア層４はチャネル層３とヘテロ接合を形成している。
【００１６】
チャネル層３はＡｌxＩｎyＧａ1-x-yＮ（０≦ｘ＜１，０≦ｙ＜１，０≦ｘ＋ｙ＜1）からなり、電子が流れる程度の厚さ（５０〜３０００ｎｍ）があればよく、不純物濃度は問わない。
【００１７】
バリア層４は、ＡｌiＩｎjＧａ1-i-jＮ（０＜ｉ＜１，０≦ｊ＜１，０＜ｉ＋ｊ≦１）からなり、チャネル層３よりバンドギャップが大きいものを用いる。チャネル層３とバリア層４との組み合わせとして、例えばＧａＮ／ＡｌＧａＮ，ＡｌＩｎＧａＮ／ＡｌＧａＮ，ＡｌＩｎＧａＮ／ＡｌＩｎＧａＮ，ＡｌＩｎＧａＮ／ＡｌＩｎＮなどが考えられる。またバリア層４は、格子緩和しない程度の厚さ（５〜５０ｎｍ）であればよい。バリア層４の不純物濃度は、高耐圧を目的として１×１０18ｃｍ-3 未満とする。
【００１８】
さらに、バリア層４の上部にはオーミック電極としてＴｉ／Ａｌからなるソース電極５及びドレイン電極６が、ショットキー電極としてＮｉ／Ａｕからなるゲート電極７が形成されている。
【００１９】
また、ソース・ドレイン電極５，６の下部のバリア層４からチャネル層３にかけて不純物を熱拡散させた無秩序化領域８が形成されている。無秩序化領域８にはＺｎ，Ｏの両方、あるいは少なくとも何れか一方が不純物として導入されており、不純物濃度が増大している。
【００２０】
＜製造工程＞
実施の形態１に係るヘテロ接合ＦＥＴの製造工程を図２〜図１１に沿って説明する。まず、基板１の主表面に窒化物半導体層としてバッファ層２、チャネル層３、バリア層４を順にエピタキシャル成長させる（図２）。基板１にはサファイア、ＳｉＣ、Ｓｉ、ＧａＮなどを用い、例えばＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition：有機金属気相成長法）や、ＭＢＥ（Molecular Beam Epitaxy：分子線エピタキシャル成長法）などを用いて積層する。
【００２１】
チャネル層３は、ＡｌxＩｎyＧａ1-x-yＮ（０≦ｘ＜１，０≦ｙ＜１，０≦ｘ＋ｙ＜1）で形成する。厚みは、チャネル層３は電子が流れる程度の厚さ（５０〜３０００ｎｍ）があればよく、不純物濃度も問わない。
【００２２】
キャリア供給層として形成されるバリア層４は、ＡｌiＩｎjＧａ1-i-jＮ（０＜ｉ＜１，０≦ｊ＜１，０＜ｉ＋ｊ≦１）で形成する。バリア層４はチャネル層３よりバンドギャップが大きいものを用いる。例えばチャネル層３とバリア層４との組み合わせは、ＧａＮ／ＡｌＧａＮ，ＡｌＩｎＧａＮ／ＡｌＧａＮ，ＡｌＩｎＧａＮ／ＡｌＩｎＧａＮ，ＡｌＩｎＧａＮ／ＡｌＩｎＮなどが考えられる。バリア層４の厚さは格子緩和しない程度の厚さ（５〜５０ｎｍ）であればよい。
【００２３】
バリア層４の不純物濃度は高耐圧とするために１×１０18ｃｍ-3 未満とする。ここで不純物はｎ型である。なお、窒化物半導体では故意に不純物を導入しない場合（ノンドープ）であっても、成長炉や雰囲気ガス中から不純物が半導体中に入ることによりｎ型となる。このため、結晶成長においてノンドープであっても実際の不純物濃度が１×１０18ｃｍ-3 未満であれば本発明を適用できる。
【００２４】
次に、バリア層４上に固相拡散源（不純物拡散源）としてＺｎＯ膜９を形成し、ＺｎＯ膜９から選択的にＺｎ，Ｏを拡散させるための拡散防止膜として、ＳｉＯ2膜１０をＺｎＯ膜９上に形成する（図３）。ＺｎＯ膜９は蒸着法やスパッタ法などにより成膜し、膜厚は５０〜２００ｎｍとする。ＳｉＯ2膜１０は蒸着法やスパッタ法などにより成膜し、膜厚は５０〜２００ｎｍとする。
【００２５】
さらに、写真製版を用いてＳｉＯ2膜１０上にレジストパターン１１を形成する（図４）。レジストパターン１１は、ソース・ドレイン電極５，６を形成するためのレジストパターンと同じ位置に形成する。あるいは、重ね合わせを考慮して、レジストパターン１１の開口を後工程でソース・ドレイン電極５，６を形成する領域よりも大きくしてもよく、または小さくしてもよい。
【００２６】
このレジストパターン１１を用いてＳｉＯ2膜１０をエッチングすることにより、ＺｎＯ膜９上の後工程でソース電極５及びドレイン電極６を形成すべき領域以外にＳｉＯ2膜１０を形成する（図５）。
【００２７】
この状態で窒化物半導体層に熱処理による選択不純物拡散を行うことにより、ＳｉＯ2膜１０の開口の下部に位置するバリア層４、チャネル層３の領域が無秩序化され、バリア層４とチャネル層３の半導体が混ざり合うことにより理想的には両者の平均的な組成を持つようになり、バンドギャップが変化した無秩序化領域（組成変化領域）８となる（図６）。この選択不純物拡散では、ＳｉＯ2膜１０の開口から露出したＺｎＯ膜９の部分から後述するように不純物（Ｚｎ，Ｏ）が無秩序化領域８に拡散するため、無秩序化領域８の不純物濃度は増大する。
【００２８】
本実施の形態のヘテロ接合ＦＥＴの製造方法によれば、バリア層４上にＺｎＯ膜９とＳｉＯ2膜１０を形成した状態で熱処理を行うため、熱処理前にバリア層４の表面がレジストなどの有機材料に曝されることがなく、有機材料などの残渣によってバリア層４の表面が汚染されることを抑制する。
【００２９】
無秩序化領域８を形成するためには、５×１０18ｃｍ-3以上の濃度で不純物を拡散させる必要がある。
【００３０】
本実施の形態では固相拡散源としてＺｎＯ膜９を用いているが、その他にもＯ等のｎ型ドーパントを含む材料を固相拡散源に用いるか、または固相拡散源上に形成して熱処理を実施することで、熱拡散による無秩序化によりバンドギャップが変化するのと同時にｎ型ドーパントが拡散するので、無秩序化領域８ではバンドギャップが低減するとともに高濃度ｎ型領域となり、より低抵抗なオーミック特性を得ることが可能となる。
【００３１】
熱処理は、例えば酸素を含む雰囲気中、約８００℃以上１０００℃以下で処理を行えば良い。８００℃以下での処理では不純物元素の拡散が促進せず、１０００℃以上の高温処理ではエピタキシャル層の結晶性が劣化してしまう。８００℃以上１０００℃以下で熱処理することにより、エピタキシャル層に対して結晶性劣化などの悪影響を与えることなく熱拡散が行われ、無秩序化領域８の結晶性が保たれる。酸素を含むガスとしては、Ｏ2，Ｏ3，ＣＯ，ＣＯ2，ＮＯ，Ｎ2Ｏ，ＮＯ2の少なくとも１種あるいはこれらの混合ガス、またはこれらガスと不活性ガスとの混合ガスを用いて処理することが可能である。また、酸素の含有量は約２０％以上あればよい。酸素を含む雰囲気で熱処理を行うことにより、半導体表面で拡散源と窒化物半導体との反応が促進され、低温処理でも不純物が拡散し、バンドギャップが変化した領域を形成することができる。
【００３２】
処理時間は所望の拡散深さが得られるように設定すればよく、バリア層４とチャネル層３の一部にかけて局所的に無秩序化領域８を形成する。具体的には１００ｎｍ以下で良い。
【００３３】
熱処理後、固相拡散源９と拡散防止膜１０を除去する（図７）。
【００３４】
次に、バリア層４の表面にレジスト層を形成し、写真製版によりオーミックコンタクトを形成しない部分にレジストパターン１１を形成する（図８）。このとき、無秩序化領域８が露出するようにレジストパターン１１の開口を設ける。その開口は無秩序化領域８と全く重なるように形成してもよいし、無秩序化領域８より大きくあるいは小さく形成してもよい。
【００３５】
次に、レジストパターン１１を用いてソース電極５、ドレイン電極６を形成する（図９）。蒸着法やスパッタ法等により電極材料を成膜し、リフトオフ法等により選択的に電極形成領域にソース電極５、ドレイン電極６を形成する。これらの電極の材料としては、バリア層とオーミック特性が得られる材料であれば良い。例えばＴｉとＡｌの積層膜やＴｉ，Ａｌ，Ｐｔ，Ａｕの積層膜などがある。
【００３６】
さらに、ゲート電極７を形成する領域に開口を有するレジストパターン１２を写真製版により形成し（図１０）、ゲート電極７を形成する（図１１）。蒸着法やスパッタ法等により電極材料を成膜し、リフトオフ法等により選択的に電極形成領域にゲート電極７を形成する。ゲート電極７の材料は、ｎ型窒化物半導体とショットキー接合を形成する金属であればよく、例えばＰｔやＮｉなどの高い仕事関数をもつ金属や、シリサイド、あるいはＷＮ（タングステンナイトライド）などの窒化金属であってもよい。
【００３７】
このような方法により本実施の形態のヘテロ接合ＦＥＴが形成される。また、特に図示していないが、イオン注入により素子分離領域を形成することは従来のトランジスタの製造方法と同様である。
【００３８】
＜無秩序化領域＞
図１２（ａ）に図１のＡＡ’断面におけるゲート長方向のバンドギャップ分布を示す。選択的に熱拡散を行った無秩序化領域８では、バリア層４とチャネル層３の半導体が混ざり合うことにより、理想的には両者の平均的な組成を持つ半導体領域が形成される。これにより、ヘテロ接合ＦＥＴのゲート長方向断面で見ると、バリア層４のバンドギャップはオーミック電極下の無秩序化領域８で小さくなるため、図１２（ａ）に示すようにゲート電極７の近傍がバンドギャップの小さい領域に挟まれたような分布となる。このときチャネル層３では、バリア層４とは逆にゲート電極７の近傍がバンドギャップの大きい領域に挟まれた分布となる。
【００３９】
図１２（ｂ）に図１のＡＡ’断面におけるゲート長方向の不純物濃度分布を示す。無秩序化領域８では、選択的な熱拡散により不純物を導入しているために不純物濃度が高い。このため、バリア層４、チャネル層３ともに、図１２（ｂ）に示すように不純物濃度は無秩序化領域８で高くなり、ゲート電極７近傍は不純物濃度の高い領域に挟まれた分布となる。
【００４０】
図１３（ａ）に、図１のＢＢ’断面におけるバンドギャップ分布を、図１３（ｂ）に図１のＢＢ’断面における不純物分布を示す。無秩序化領域８ではバリア層４とチャネル層３の半導体が混ざり合うため、理想的には両者の平均的な組成を持つ半導体領域が形成され、図１３（ａ）に示すように両者のバンドギャップの中間のバンドギャップを有する。また、図１３（ｂ）に示すように無秩序化領域８ではＺｎＯ膜９から不純物が拡散されるため、不純物濃度が元の値より大きくなっている。無秩序化領域８の深さ分布は熱処理の条件から決定するが、少なくともチャネル層３の一部にまで到達している。この深さは、バリア層４とチャネル層３の組成変化に対応したものとなる。
【００４１】
無秩序化領域８の取りうるバンドギャップの範囲は半導体材料の組み合わせにもよるが、バリア層４に用いられる材料のバンドギャップより小さく、チャネル層３に用いられる材料のバンドギャップより大きい。
【００４２】
また、バリア層４、チャネル層３の少なくとも一方にＩｎを含む材料を用いた場合、熱処理においてＩｎにより両層の構成元素の相互拡散が促進される。そのため、低温・短時間の熱処理でも結晶性の劣化を抑制しながら所望の拡散深さを得ることが可能となる。さらに、Ｉｎを含む層を用いて相互拡散を行うと、バンドギャップの変化量（幅）の下限値は、より小さい値へと変化させることが可能である。そのため、相互拡散した層のＩｎを含む割合が増加することでバンドギャップはＩｎＮのバンドギャップ０．８ｅＶに近づき、Ｉｎを含まない場合（ＧａＮ、３．４ｅＶ）に比べてバンドギャップを大きく低減することができる。特にチャネル層にＩｎ組成が大きな材料を用いた場合、このバンドギャップ低減効果は大きくなる。
【００４３】
図１４〜図１６は、酸素を含む雰囲気中の熱処理による元素の拡散プロファイル（ＳＩＭＳ分析）を示したものである。縦軸、横軸はそれぞれ任意スケールとしている。図１４はＭｇ元素の熱処理条件依存性に関するもので、熱処理温度が７００℃では元素の拡散が見られない。しかし、熱処理温度を８００℃にすることで元素が拡散していることがわかる。また、処理時間を６０秒から１８０秒へと長くすることで拡散深さが深くなることがわかる。
【００４４】
図１５（ａ），（ｂ）は、ＺｎＯ膜９上へＳｉＯ2膜１０を形成する場合としない場合の夫々について、酸素を含む雰囲気中で８５０℃の熱処理を行った際の元素の拡散プロファイルを示している。図１５（ａ）はＺｎのＧａＮ（バリア層４）への拡散プロファイルを示し、図１５（ｂ）はＯのＧａＮ（バリア層４）への拡散プロファイルを示している。いずれの元素も、ＳｉＯ2膜１０を形成しないことでＧａＮ中への拡散が促進されるため、ＳｉＯ2膜１０を選択的に形成することで、不純物を選択的に拡散させることが可能であることが分かる。
【００４５】
図１６は、ＺｎＯ膜９上へＳｉＯ2膜１０を形成する場合としない場合の夫々について、酸素を含む雰囲気中で８５０℃の熱処理を行った際のＧａの拡散プロファイルを示している。図１６から、ＺｎＯ膜９上にＳｉＯ2膜１０を形成しない場合は、形成する場合に比べてＧａＮ層（バリア層４）の表面からＺｎＯ膜９へのＧａの吸出しが促進されていることが分かる。
【００４６】
＜効果＞
本発明のヘテロ接合ＦＥＴの製造工程によれば、以下の効果を奏する。すなわち、本発明のヘテロ接合ＦＥＴは、（ａ）チャネル層３及び前記チャネル層３上に形成されたバリア層４を窒化物半導体層として準備する工程と、（ｂ）前記窒化物半導体層上に不純物拡散源としてＺｎＯ膜９を形成する工程と、（ｃ）前記ＺｎＯ膜９上のドレイン電極６及びソース電極５を形成すべき領域以外に酸化膜（ＳｉＯ2膜１０）を形成する工程と、（ｄ）前記工程（ｃ）の後、前記窒化物半導体層に対して熱処理を行い、ＳｉＯ2膜１０が形成されていない領域の下部の前記チャネル層３及び前記バリア層４に選択的に、ＺｎＯ膜９からＺｎ及びＯを拡散させる工程とを備える。ドレイン電極６及びソース電極５の下に無秩序化領域８を形成してバンドギャップを低減することにより、オーミック電極からチャネルまでのアクセス抵抗を低減することが可能である。これにより、耐圧を維持したまま、高周波動作が可能になるといった従来にない顕著な効果を奏する。また、熱拡散時にｎ型ドーパントを同時に拡散させることにより無秩序化領域８のキャリア濃度を増加させることが可能で、よりアクセス抵抗を低減することも可能である。
【００４７】
また、工程（ｄ）において８００℃以上１０００℃以下の処理温度で熱処理することにより、窒化物半導体層に対して結晶性劣化などの悪影響を与えることなく熱拡散が行われ、無秩序化領域８の結晶性が保たれる。
【００４８】
また、工程（ｄ）において酸素を含む雰囲気中で熱処理することにより、半導体表面で拡散源とバリア層４との反応が促進され、低温処理でも不純物が拡散し、バンドギャップが変化した領域を形成することができる。
【００４９】
また、工程（ｄ）は、バリア層４からチャネル層３の一部にかけて局所的な無秩序化領域８を形成することにより、オーミック電極からチャネルまでのアクセス抵抗を低減することが可能である。
【００５０】
本発明のヘテロ接合ＦＥＴによれば、以下の効果を奏する。すなわち、本発明のヘテロ接合ＦＥＴは、チャネル層３及び前記チャネル層３上のバリア層４を備える窒化物半導体層と、前記窒化物半導体層上に形成されたソース電極５及びドレイン電極６とを備え、前記窒化物半導体層は、ソース電極５及びドレイン電極６直下のバリア層４からチャネル層３にかけて無秩序化された無秩序化領域８を備えるので、オーミック電極からチャネルまでのアクセス抵抗が低減する。これにより、耐圧を維持したまま、高周波動作が可能になるといった従来にない顕著な効果を奏する。また、無秩序化領域８にはｎ型ドーパントであるＯが不純物として導入されるので、高いキャリア濃度となり、さらにアクセス抵抗が低減する。
【００５１】
なお、本実施の形態では特に記載していないが、バリア層４表面にキャップ層を用いた構造や、リセスゲート構造、チャネル層とバリア層との間に中間層を設ける構造等を用いても本発明の効果を奏し、ヘテロ接合ＦＥＴの特性改善に効果を発揮する。
【００５２】
また、本実施の形態では拡散防止膜としてＳｉＯ2膜１０を用いたが、ＳｉＯ2からＳｉＮの間の組成をもつ材料を用いても同様の効果が得られる。また、拡散防止膜の組成を変化させることで膜ストレスが変化し、元素の拡散深さをコントロールすることが可能となる。また、拡散防止膜の膜厚に分布をもたせることによっても膜ストレスが分布し、同様の効果を奏する。さらに、２種類以上の膜種の組み合わせでも同様の効果を得ることが可能である。
【００５３】
（実施の形態２）
図１７〜図２０は、実施の形態２に係るヘテロ接合ＦＥＴの製造工程を示す断面図である。ＺｎＯ膜９を形成する工程までは、図２、図３で説明した実施の形態１の工程と同様であるため、それ以降の工程について説明する。
【００５４】
図１７に示すようにバリア層４上にＺｎＯ膜９を形成した後、ソース・ドレイン電極を形成する領域（ソース・ドレイン領域）下へ不純物の拡散を行うためのレジストパターン１２を作成する。レジストパターン１２は、ソース・ドレイン電極を形成するためのレジストパターンと反対のパターンとなる。レジストパターン１２の開口寸法は、重ね合わせを考慮してソース・ドレイン電極を形成する領域よりも大きく、または小さく設定してもよい。
【００５５】
次に、レジストパターン１２を用いて拡散防止膜となるＳｉＯ2膜１０をソース・ドレイン領域以外へ選択的に形成する。レジストパターン１２を含む全面上にＳｉＯ2膜１０を堆積した後、不要なＳｉＯ2膜１０とレジストパターン１２を除去する（図１９）。このようにリフトオフにより、選択的にＳｉＯ2膜１０を形成することで、バリア層４に対して必要以上のダメージの形成を抑制することが可能となる。
【００５６】
その後、バリア層４上に形成したＺｎＯ膜９と、ソース・ドレイン領域以外に形成したＳｉＯ2膜１０を用いて熱処理を行うことで、ソース・ドレイン領域にＺｎＯ膜９から不純物が拡散し、無秩序化領域８を形成する（図２０）。
【００５７】
その後は、図７〜図１１で説明した実施の形態１の工程と同様にして、本発明のヘテロ接合ＦＥＴが形成される。
【００５８】
＜効果＞
本実施の形態のヘテロ接合ＦＥＴの製造方法は、リフトオフ法によりＳｉＯ2膜１０を形成する工程を含む。リフトオフ法でソース・ドレイン領域以外に選択的にＳｉＯ２膜１０を形成することにより、ソース・ドレイン領域の下部にのみ無秩序化領域８を形成してバンドギャップを低減することにより、オーミック電極からチャネルまでのアクセス抵抗を低減することが可能である。
【符号の説明】
【００５９】
１ 基板、２ バッファ層、３ チャネル層、４ バリア層、５ ソース電極、６ ドレイン電極、７ ゲート電極、８ 無秩序化領域、９ ＺｎＯ膜、１０ ＳｉＯ2膜、１１，１２ レジストパターン。
【技術分野】
【０００１】
本発明は、窒化物を含む半導体からなるヘテロ接合電界効果型トランジスタとその製造方法に関する。
【背景技術】
【０００２】
ヘテロ接合電界効果型トランジスタ（以下、「ヘテロ接合ＦＥＴ（Field Effect Transistor）」と呼ぶ）は、半絶縁性基板上に、電子走行層であるチャネル層と電子供給層であるバリア層を備え、バリア層上にドレイン電極、ソース電極及びゲート電極を備える。例えば、バリア層はＡｌＧａＮ系材料、チャネル層はＧａＮ系材料により構成される（非特許文献１）。
【０００３】
このようなヘテロ接合ＦＥＴにおいて、電極とバリア層との間にバンドギャップをコントロールしたコンタクト層を形成することにより、電極−バリア層間の抵抗を低減する方法が特許文献１に示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−３０２９１６号公報
【非特許文献】
【０００５】
【非特許文献１】岡本康広、外５名、「SiC基板上のL帯高出力AlGaN/GaNへテロ接合FET」、電子情報通信学会技報、社団法人電子情報通信学会、2002年6月14日、第102巻、第118号、pp.85-88
【発明の概要】
【発明が解決しようとする課題】
【０００６】
非特許文献１にも報告されているように、従来のヘテロ接合ＦＥＴではソース・ドレイン電極の下にノンドープのバリア層がある。不純物濃度の低いバリア層に良好なオーミック特性、すなわち低い接触抵抗を有するソース・ドレイン電極を形成することは難しい。しかしながら、良好なオーミック特性を得るためにバリア層に不純物を高濃度に導入すると、ゲート電極下にも高濃度なバリア層が存在することになり、リーク電流や耐圧特性が劣化する原因となる。
【０００７】
このように従来のヘテロ接合ＦＥＴでは、一定の不純物濃度のバリア層がゲート電極およびソース・ドレイン電極のいずれの下にも存在しているため、耐圧特性と良好なオーミック特性との両立が困難であった。
【０００８】
また、特許文献１ではバリア層とオーミック電極間にバンドギャップをコントロールしたコンタクト層を用いて低抵抗化を検討しており、オーミック電極−バリア層間の抵抗低減は可能であるが、バリア層−チャネル間の抵抗成分を低減することは出来ない。
【０００９】
そこで、本発明は、耐圧特性の低下やゲートリーク電流の増加を生じることなく、低抵抗で高速動作可能なヘテロ接合ＦＥＴおよびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明のヘテロ接合ＦＥＴの製造方法は、（ａ）チャネル層及び前記チャネル層上に形成されたバリア層４を窒化物半導体層として準備する工程と、（ｂ）前記窒化物半導体層上に不純物拡散源としてＺｎＯ膜を形成する工程と、（ｃ）前記ＺｎＯ膜上のドレイン電極及びソース電極を形成すべき領域以外に酸化膜を形成する工程と、（ｄ）前記工程（ｃ）の後、前記窒化物半導体層に対して熱処理を行い、前記酸化膜が形成されていない領域の下部の前記チャネル層及び前記バリア層に選択的に、前記ＺｎＯ膜からＺｎ及びＯを拡散させる工程とを備える。
【００１１】
また、本発明のヘテロ接合ＦＥＴは、チャネル層及び前記チャネル層上のバリア層を備える窒化物半導体層と、前記窒化物半導体層上に形成されたソース電極及びドレイン電極とを備え、前記窒化物半導体層は、前記ソース電極及び前記ドレイン電極直下の前記バリア層から前記チャネル層にかけて無秩序化された無秩序化領域を備え、前記無秩序化領域にはＯ，Ｚｎの少なくともいずれか一方が不純物として導入される。
【発明の効果】
【００１２】
本発明のヘテロ接合ＦＥＴの製造方法は、前記窒化物半導体層に対して熱処理を行い、酸化膜が形成されていない領域の下部のチャネル層及びバリア層に選択的に、ＺｎＯ膜からＺｎ及びＯを拡散させる工程とを備えるので、オーミックコンタクト領域のバンドギャップが低減し、かつキャリア濃度が増大することにより、オーミック電極からチャネルまでのアクセス抵抗を低減することができる。
【００１３】
また、本発明のヘテロ接合ＦＥＴにおいて、窒化物半導体層は、ソース電極及びドレイン電極直下のバリア層からチャネル層にかけて無秩序化された無秩序化領域を備えるので、オーミックコンタクト領域のバンドギャップが低減し、オーミック電極からチャネルまでのアクセス抵抗を低減することができる。さらに、前記無秩序化領域にはｎ型ドーパントであるＯ（酸素）が不純物として導入されるので、キャリア濃度が増大し、オーミック電極からチャネルまでのアクセス抵抗を低減することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明のヘテロ接合ＦＥＴの構成を示す断面図である。
【図２】実施の形態１のヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図３】実施の形態１のヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図４】実施の形態１のヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図５】実施の形態１のヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図６】実施の形態１のヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図７】実施の形態１のヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図８】実施の形態１のヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図９】実施の形態１のヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図１０】実施の形態１のヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図１１】実施の形態１のヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図１２】図１のＡ−Ａ’断面におけるバンドギャップ及び不純物濃度を示す図である。
【図１３】図１のＢ−Ｂ’断面におけるバンドギャップ及び不純物濃度を示す図である。
【図１４】熱処理によるＭｇのＧａＮへの拡散特性を示す図である。
【図１５】熱処理によるＺｎ，ＯのＧａＮへの拡散特性を示す図である。
【図１６】熱処理によるＧａのＺｎＯ中への拡散特性を示す図である。
【図１７】実施の形態２のヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図１８】実施の形態２のヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図１９】実施の形態２のヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図２０】実施の形態２のヘテロ接合ＦＥＴの製造工程を示す断面図である。
【発明を実施するための形態】
【００１５】
（実施の形態１）
＜構成＞
図１は、本発明の実施の形態１に係るヘテロ接合ＦＥＴを示す断面図である。実施の形態１に係るヘテロ接合ＦＥＴは、サファイア、ＳｉＣ、Ｓｉ、ＧａＮなどを材料とする基板１の主表面に、バッファ層２、キャリア走行層としてのチャネル層３、キャリア供給層としてのバリア層４が順に積層されたエピタキシャル層構造である。バリア層４はチャネル層３とヘテロ接合を形成している。
【００１６】
チャネル層３はＡｌxＩｎyＧａ1-x-yＮ（０≦ｘ＜１，０≦ｙ＜１，０≦ｘ＋ｙ＜1）からなり、電子が流れる程度の厚さ（５０〜３０００ｎｍ）があればよく、不純物濃度は問わない。
【００１７】
バリア層４は、ＡｌiＩｎjＧａ1-i-jＮ（０＜ｉ＜１，０≦ｊ＜１，０＜ｉ＋ｊ≦１）からなり、チャネル層３よりバンドギャップが大きいものを用いる。チャネル層３とバリア層４との組み合わせとして、例えばＧａＮ／ＡｌＧａＮ，ＡｌＩｎＧａＮ／ＡｌＧａＮ，ＡｌＩｎＧａＮ／ＡｌＩｎＧａＮ，ＡｌＩｎＧａＮ／ＡｌＩｎＮなどが考えられる。またバリア層４は、格子緩和しない程度の厚さ（５〜５０ｎｍ）であればよい。バリア層４の不純物濃度は、高耐圧を目的として１×１０18ｃｍ-3 未満とする。
【００１８】
さらに、バリア層４の上部にはオーミック電極としてＴｉ／Ａｌからなるソース電極５及びドレイン電極６が、ショットキー電極としてＮｉ／Ａｕからなるゲート電極７が形成されている。
【００１９】
また、ソース・ドレイン電極５，６の下部のバリア層４からチャネル層３にかけて不純物を熱拡散させた無秩序化領域８が形成されている。無秩序化領域８にはＺｎ，Ｏの両方、あるいは少なくとも何れか一方が不純物として導入されており、不純物濃度が増大している。
【００２０】
＜製造工程＞
実施の形態１に係るヘテロ接合ＦＥＴの製造工程を図２〜図１１に沿って説明する。まず、基板１の主表面に窒化物半導体層としてバッファ層２、チャネル層３、バリア層４を順にエピタキシャル成長させる（図２）。基板１にはサファイア、ＳｉＣ、Ｓｉ、ＧａＮなどを用い、例えばＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition：有機金属気相成長法）や、ＭＢＥ（Molecular Beam Epitaxy：分子線エピタキシャル成長法）などを用いて積層する。
【００２１】
チャネル層３は、ＡｌxＩｎyＧａ1-x-yＮ（０≦ｘ＜１，０≦ｙ＜１，０≦ｘ＋ｙ＜1）で形成する。厚みは、チャネル層３は電子が流れる程度の厚さ（５０〜３０００ｎｍ）があればよく、不純物濃度も問わない。
【００２２】
キャリア供給層として形成されるバリア層４は、ＡｌiＩｎjＧａ1-i-jＮ（０＜ｉ＜１，０≦ｊ＜１，０＜ｉ＋ｊ≦１）で形成する。バリア層４はチャネル層３よりバンドギャップが大きいものを用いる。例えばチャネル層３とバリア層４との組み合わせは、ＧａＮ／ＡｌＧａＮ，ＡｌＩｎＧａＮ／ＡｌＧａＮ，ＡｌＩｎＧａＮ／ＡｌＩｎＧａＮ，ＡｌＩｎＧａＮ／ＡｌＩｎＮなどが考えられる。バリア層４の厚さは格子緩和しない程度の厚さ（５〜５０ｎｍ）であればよい。
【００２３】
バリア層４の不純物濃度は高耐圧とするために１×１０18ｃｍ-3 未満とする。ここで不純物はｎ型である。なお、窒化物半導体では故意に不純物を導入しない場合（ノンドープ）であっても、成長炉や雰囲気ガス中から不純物が半導体中に入ることによりｎ型となる。このため、結晶成長においてノンドープであっても実際の不純物濃度が１×１０18ｃｍ-3 未満であれば本発明を適用できる。
【００２４】
次に、バリア層４上に固相拡散源（不純物拡散源）としてＺｎＯ膜９を形成し、ＺｎＯ膜９から選択的にＺｎ，Ｏを拡散させるための拡散防止膜として、ＳｉＯ2膜１０をＺｎＯ膜９上に形成する（図３）。ＺｎＯ膜９は蒸着法やスパッタ法などにより成膜し、膜厚は５０〜２００ｎｍとする。ＳｉＯ2膜１０は蒸着法やスパッタ法などにより成膜し、膜厚は５０〜２００ｎｍとする。
【００２５】
さらに、写真製版を用いてＳｉＯ2膜１０上にレジストパターン１１を形成する（図４）。レジストパターン１１は、ソース・ドレイン電極５，６を形成するためのレジストパターンと同じ位置に形成する。あるいは、重ね合わせを考慮して、レジストパターン１１の開口を後工程でソース・ドレイン電極５，６を形成する領域よりも大きくしてもよく、または小さくしてもよい。
【００２６】
このレジストパターン１１を用いてＳｉＯ2膜１０をエッチングすることにより、ＺｎＯ膜９上の後工程でソース電極５及びドレイン電極６を形成すべき領域以外にＳｉＯ2膜１０を形成する（図５）。
【００２７】
この状態で窒化物半導体層に熱処理による選択不純物拡散を行うことにより、ＳｉＯ2膜１０の開口の下部に位置するバリア層４、チャネル層３の領域が無秩序化され、バリア層４とチャネル層３の半導体が混ざり合うことにより理想的には両者の平均的な組成を持つようになり、バンドギャップが変化した無秩序化領域（組成変化領域）８となる（図６）。この選択不純物拡散では、ＳｉＯ2膜１０の開口から露出したＺｎＯ膜９の部分から後述するように不純物（Ｚｎ，Ｏ）が無秩序化領域８に拡散するため、無秩序化領域８の不純物濃度は増大する。
【００２８】
本実施の形態のヘテロ接合ＦＥＴの製造方法によれば、バリア層４上にＺｎＯ膜９とＳｉＯ2膜１０を形成した状態で熱処理を行うため、熱処理前にバリア層４の表面がレジストなどの有機材料に曝されることがなく、有機材料などの残渣によってバリア層４の表面が汚染されることを抑制する。
【００２９】
無秩序化領域８を形成するためには、５×１０18ｃｍ-3以上の濃度で不純物を拡散させる必要がある。
【００３０】
本実施の形態では固相拡散源としてＺｎＯ膜９を用いているが、その他にもＯ等のｎ型ドーパントを含む材料を固相拡散源に用いるか、または固相拡散源上に形成して熱処理を実施することで、熱拡散による無秩序化によりバンドギャップが変化するのと同時にｎ型ドーパントが拡散するので、無秩序化領域８ではバンドギャップが低減するとともに高濃度ｎ型領域となり、より低抵抗なオーミック特性を得ることが可能となる。
【００３１】
熱処理は、例えば酸素を含む雰囲気中、約８００℃以上１０００℃以下で処理を行えば良い。８００℃以下での処理では不純物元素の拡散が促進せず、１０００℃以上の高温処理ではエピタキシャル層の結晶性が劣化してしまう。８００℃以上１０００℃以下で熱処理することにより、エピタキシャル層に対して結晶性劣化などの悪影響を与えることなく熱拡散が行われ、無秩序化領域８の結晶性が保たれる。酸素を含むガスとしては、Ｏ2，Ｏ3，ＣＯ，ＣＯ2，ＮＯ，Ｎ2Ｏ，ＮＯ2の少なくとも１種あるいはこれらの混合ガス、またはこれらガスと不活性ガスとの混合ガスを用いて処理することが可能である。また、酸素の含有量は約２０％以上あればよい。酸素を含む雰囲気で熱処理を行うことにより、半導体表面で拡散源と窒化物半導体との反応が促進され、低温処理でも不純物が拡散し、バンドギャップが変化した領域を形成することができる。
【００３２】
処理時間は所望の拡散深さが得られるように設定すればよく、バリア層４とチャネル層３の一部にかけて局所的に無秩序化領域８を形成する。具体的には１００ｎｍ以下で良い。
【００３３】
熱処理後、固相拡散源９と拡散防止膜１０を除去する（図７）。
【００３４】
次に、バリア層４の表面にレジスト層を形成し、写真製版によりオーミックコンタクトを形成しない部分にレジストパターン１１を形成する（図８）。このとき、無秩序化領域８が露出するようにレジストパターン１１の開口を設ける。その開口は無秩序化領域８と全く重なるように形成してもよいし、無秩序化領域８より大きくあるいは小さく形成してもよい。
【００３５】
次に、レジストパターン１１を用いてソース電極５、ドレイン電極６を形成する（図９）。蒸着法やスパッタ法等により電極材料を成膜し、リフトオフ法等により選択的に電極形成領域にソース電極５、ドレイン電極６を形成する。これらの電極の材料としては、バリア層とオーミック特性が得られる材料であれば良い。例えばＴｉとＡｌの積層膜やＴｉ，Ａｌ，Ｐｔ，Ａｕの積層膜などがある。
【００３６】
さらに、ゲート電極７を形成する領域に開口を有するレジストパターン１２を写真製版により形成し（図１０）、ゲート電極７を形成する（図１１）。蒸着法やスパッタ法等により電極材料を成膜し、リフトオフ法等により選択的に電極形成領域にゲート電極７を形成する。ゲート電極７の材料は、ｎ型窒化物半導体とショットキー接合を形成する金属であればよく、例えばＰｔやＮｉなどの高い仕事関数をもつ金属や、シリサイド、あるいはＷＮ（タングステンナイトライド）などの窒化金属であってもよい。
【００３７】
このような方法により本実施の形態のヘテロ接合ＦＥＴが形成される。また、特に図示していないが、イオン注入により素子分離領域を形成することは従来のトランジスタの製造方法と同様である。
【００３８】
＜無秩序化領域＞
図１２（ａ）に図１のＡＡ’断面におけるゲート長方向のバンドギャップ分布を示す。選択的に熱拡散を行った無秩序化領域８では、バリア層４とチャネル層３の半導体が混ざり合うことにより、理想的には両者の平均的な組成を持つ半導体領域が形成される。これにより、ヘテロ接合ＦＥＴのゲート長方向断面で見ると、バリア層４のバンドギャップはオーミック電極下の無秩序化領域８で小さくなるため、図１２（ａ）に示すようにゲート電極７の近傍がバンドギャップの小さい領域に挟まれたような分布となる。このときチャネル層３では、バリア層４とは逆にゲート電極７の近傍がバンドギャップの大きい領域に挟まれた分布となる。
【００３９】
図１２（ｂ）に図１のＡＡ’断面におけるゲート長方向の不純物濃度分布を示す。無秩序化領域８では、選択的な熱拡散により不純物を導入しているために不純物濃度が高い。このため、バリア層４、チャネル層３ともに、図１２（ｂ）に示すように不純物濃度は無秩序化領域８で高くなり、ゲート電極７近傍は不純物濃度の高い領域に挟まれた分布となる。
【００４０】
図１３（ａ）に、図１のＢＢ’断面におけるバンドギャップ分布を、図１３（ｂ）に図１のＢＢ’断面における不純物分布を示す。無秩序化領域８ではバリア層４とチャネル層３の半導体が混ざり合うため、理想的には両者の平均的な組成を持つ半導体領域が形成され、図１３（ａ）に示すように両者のバンドギャップの中間のバンドギャップを有する。また、図１３（ｂ）に示すように無秩序化領域８ではＺｎＯ膜９から不純物が拡散されるため、不純物濃度が元の値より大きくなっている。無秩序化領域８の深さ分布は熱処理の条件から決定するが、少なくともチャネル層３の一部にまで到達している。この深さは、バリア層４とチャネル層３の組成変化に対応したものとなる。
【００４１】
無秩序化領域８の取りうるバンドギャップの範囲は半導体材料の組み合わせにもよるが、バリア層４に用いられる材料のバンドギャップより小さく、チャネル層３に用いられる材料のバンドギャップより大きい。
【００４２】
また、バリア層４、チャネル層３の少なくとも一方にＩｎを含む材料を用いた場合、熱処理においてＩｎにより両層の構成元素の相互拡散が促進される。そのため、低温・短時間の熱処理でも結晶性の劣化を抑制しながら所望の拡散深さを得ることが可能となる。さらに、Ｉｎを含む層を用いて相互拡散を行うと、バンドギャップの変化量（幅）の下限値は、より小さい値へと変化させることが可能である。そのため、相互拡散した層のＩｎを含む割合が増加することでバンドギャップはＩｎＮのバンドギャップ０．８ｅＶに近づき、Ｉｎを含まない場合（ＧａＮ、３．４ｅＶ）に比べてバンドギャップを大きく低減することができる。特にチャネル層にＩｎ組成が大きな材料を用いた場合、このバンドギャップ低減効果は大きくなる。
【００４３】
図１４〜図１６は、酸素を含む雰囲気中の熱処理による元素の拡散プロファイル（ＳＩＭＳ分析）を示したものである。縦軸、横軸はそれぞれ任意スケールとしている。図１４はＭｇ元素の熱処理条件依存性に関するもので、熱処理温度が７００℃では元素の拡散が見られない。しかし、熱処理温度を８００℃にすることで元素が拡散していることがわかる。また、処理時間を６０秒から１８０秒へと長くすることで拡散深さが深くなることがわかる。
【００４４】
図１５（ａ），（ｂ）は、ＺｎＯ膜９上へＳｉＯ2膜１０を形成する場合としない場合の夫々について、酸素を含む雰囲気中で８５０℃の熱処理を行った際の元素の拡散プロファイルを示している。図１５（ａ）はＺｎのＧａＮ（バリア層４）への拡散プロファイルを示し、図１５（ｂ）はＯのＧａＮ（バリア層４）への拡散プロファイルを示している。いずれの元素も、ＳｉＯ2膜１０を形成しないことでＧａＮ中への拡散が促進されるため、ＳｉＯ2膜１０を選択的に形成することで、不純物を選択的に拡散させることが可能であることが分かる。
【００４５】
図１６は、ＺｎＯ膜９上へＳｉＯ2膜１０を形成する場合としない場合の夫々について、酸素を含む雰囲気中で８５０℃の熱処理を行った際のＧａの拡散プロファイルを示している。図１６から、ＺｎＯ膜９上にＳｉＯ2膜１０を形成しない場合は、形成する場合に比べてＧａＮ層（バリア層４）の表面からＺｎＯ膜９へのＧａの吸出しが促進されていることが分かる。
【００４６】
＜効果＞
本発明のヘテロ接合ＦＥＴの製造工程によれば、以下の効果を奏する。すなわち、本発明のヘテロ接合ＦＥＴは、（ａ）チャネル層３及び前記チャネル層３上に形成されたバリア層４を窒化物半導体層として準備する工程と、（ｂ）前記窒化物半導体層上に不純物拡散源としてＺｎＯ膜９を形成する工程と、（ｃ）前記ＺｎＯ膜９上のドレイン電極６及びソース電極５を形成すべき領域以外に酸化膜（ＳｉＯ2膜１０）を形成する工程と、（ｄ）前記工程（ｃ）の後、前記窒化物半導体層に対して熱処理を行い、ＳｉＯ2膜１０が形成されていない領域の下部の前記チャネル層３及び前記バリア層４に選択的に、ＺｎＯ膜９からＺｎ及びＯを拡散させる工程とを備える。ドレイン電極６及びソース電極５の下に無秩序化領域８を形成してバンドギャップを低減することにより、オーミック電極からチャネルまでのアクセス抵抗を低減することが可能である。これにより、耐圧を維持したまま、高周波動作が可能になるといった従来にない顕著な効果を奏する。また、熱拡散時にｎ型ドーパントを同時に拡散させることにより無秩序化領域８のキャリア濃度を増加させることが可能で、よりアクセス抵抗を低減することも可能である。
【００４７】
また、工程（ｄ）において８００℃以上１０００℃以下の処理温度で熱処理することにより、窒化物半導体層に対して結晶性劣化などの悪影響を与えることなく熱拡散が行われ、無秩序化領域８の結晶性が保たれる。
【００４８】
また、工程（ｄ）において酸素を含む雰囲気中で熱処理することにより、半導体表面で拡散源とバリア層４との反応が促進され、低温処理でも不純物が拡散し、バンドギャップが変化した領域を形成することができる。
【００４９】
また、工程（ｄ）は、バリア層４からチャネル層３の一部にかけて局所的な無秩序化領域８を形成することにより、オーミック電極からチャネルまでのアクセス抵抗を低減することが可能である。
【００５０】
本発明のヘテロ接合ＦＥＴによれば、以下の効果を奏する。すなわち、本発明のヘテロ接合ＦＥＴは、チャネル層３及び前記チャネル層３上のバリア層４を備える窒化物半導体層と、前記窒化物半導体層上に形成されたソース電極５及びドレイン電極６とを備え、前記窒化物半導体層は、ソース電極５及びドレイン電極６直下のバリア層４からチャネル層３にかけて無秩序化された無秩序化領域８を備えるので、オーミック電極からチャネルまでのアクセス抵抗が低減する。これにより、耐圧を維持したまま、高周波動作が可能になるといった従来にない顕著な効果を奏する。また、無秩序化領域８にはｎ型ドーパントであるＯが不純物として導入されるので、高いキャリア濃度となり、さらにアクセス抵抗が低減する。
【００５１】
なお、本実施の形態では特に記載していないが、バリア層４表面にキャップ層を用いた構造や、リセスゲート構造、チャネル層とバリア層との間に中間層を設ける構造等を用いても本発明の効果を奏し、ヘテロ接合ＦＥＴの特性改善に効果を発揮する。
【００５２】
また、本実施の形態では拡散防止膜としてＳｉＯ2膜１０を用いたが、ＳｉＯ2からＳｉＮの間の組成をもつ材料を用いても同様の効果が得られる。また、拡散防止膜の組成を変化させることで膜ストレスが変化し、元素の拡散深さをコントロールすることが可能となる。また、拡散防止膜の膜厚に分布をもたせることによっても膜ストレスが分布し、同様の効果を奏する。さらに、２種類以上の膜種の組み合わせでも同様の効果を得ることが可能である。
【００５３】
（実施の形態２）
図１７〜図２０は、実施の形態２に係るヘテロ接合ＦＥＴの製造工程を示す断面図である。ＺｎＯ膜９を形成する工程までは、図２、図３で説明した実施の形態１の工程と同様であるため、それ以降の工程について説明する。
【００５４】
図１７に示すようにバリア層４上にＺｎＯ膜９を形成した後、ソース・ドレイン電極を形成する領域（ソース・ドレイン領域）下へ不純物の拡散を行うためのレジストパターン１２を作成する。レジストパターン１２は、ソース・ドレイン電極を形成するためのレジストパターンと反対のパターンとなる。レジストパターン１２の開口寸法は、重ね合わせを考慮してソース・ドレイン電極を形成する領域よりも大きく、または小さく設定してもよい。
【００５５】
次に、レジストパターン１２を用いて拡散防止膜となるＳｉＯ2膜１０をソース・ドレイン領域以外へ選択的に形成する。レジストパターン１２を含む全面上にＳｉＯ2膜１０を堆積した後、不要なＳｉＯ2膜１０とレジストパターン１２を除去する（図１９）。このようにリフトオフにより、選択的にＳｉＯ2膜１０を形成することで、バリア層４に対して必要以上のダメージの形成を抑制することが可能となる。
【００５６】
その後、バリア層４上に形成したＺｎＯ膜９と、ソース・ドレイン領域以外に形成したＳｉＯ2膜１０を用いて熱処理を行うことで、ソース・ドレイン領域にＺｎＯ膜９から不純物が拡散し、無秩序化領域８を形成する（図２０）。
【００５７】
その後は、図７〜図１１で説明した実施の形態１の工程と同様にして、本発明のヘテロ接合ＦＥＴが形成される。
【００５８】
＜効果＞
本実施の形態のヘテロ接合ＦＥＴの製造方法は、リフトオフ法によりＳｉＯ2膜１０を形成する工程を含む。リフトオフ法でソース・ドレイン領域以外に選択的にＳｉＯ２膜１０を形成することにより、ソース・ドレイン領域の下部にのみ無秩序化領域８を形成してバンドギャップを低減することにより、オーミック電極からチャネルまでのアクセス抵抗を低減することが可能である。
【符号の説明】
【００５９】
１ 基板、２ バッファ層、３ チャネル層、４ バリア層、５ ソース電極、６ ドレイン電極、７ ゲート電極、８ 無秩序化領域、９ ＺｎＯ膜、１０ ＳｉＯ2膜、１１，１２ レジストパターン。
【特許請求の範囲】
【請求項１】
（ａ）チャネル層及び前記チャネル層上に形成されたバリア層を窒化物半導体層として準備する工程と、
（ｂ）前記窒化物半導体層上に不純物拡散源としてＺｎＯ膜を形成する工程と、
（ｃ）前記ＺｎＯ膜上のドレイン電極及びソース電極を形成すべき領域以外に酸化膜を形成する工程と、
（ｄ）前記工程（ｃ）の後、前記窒化物半導体層に対して熱処理を行い、前記酸化膜が形成されていない領域の下部の前記チャネル層及び前記バリア層に選択的に、前記ＺｎＯ膜からＺｎ及びＯを拡散させる工程とを備える、
ヘテロ接合電界効果型トランジスタの製造方法。
【請求項２】
前記工程（ｄ）は、８００℃以上１０００℃以下の処理温度で熱処理する工程である、
請求項１に記載のヘテロ接合電界効果型トランジスタの製造方法。
【請求項３】
前記工程（ｄ）は、酸素を含む雰囲気中で熱処理する工程である、
請求項１又は２に記載のヘテロ接合電界効果型トランジスタの製造方法。
【請求項４】
前記工程（ｄ）は、前記バリア層から前記チャネル層の一部にかけて局所的な無秩序化領域を形成する工程である、請求項１〜３のいずれかに記載のヘテロ接合電界効果型トランジスタの製造方法。
【請求項５】
前記工程（ｃ）は、リフトオフ法により前記酸化膜を形成する工程である、
請求項１〜４のいずれかに記載のヘテロ接合電界効果型トランジスタの製造方法。
【請求項６】
チャネル層及び前記チャネル層上のバリア層を備える窒化物半導体層と、
前記窒化物半導体層上に形成されたソース電極及びドレイン電極とを備え、
前記窒化物半導体層は、前記ソース電極及び前記ドレイン電極直下の前記バリア層から前記チャネル層にかけて無秩序化された無秩序化領域を備え、
前記無秩序化領域にはＯ，Ｚｎの少なくともいずれか一方が不純物として導入される、
ヘテロ接合電界効果型トランジスタ。
【請求項１】
（ａ）チャネル層及び前記チャネル層上に形成されたバリア層を窒化物半導体層として準備する工程と、
（ｂ）前記窒化物半導体層上に不純物拡散源としてＺｎＯ膜を形成する工程と、
（ｃ）前記ＺｎＯ膜上のドレイン電極及びソース電極を形成すべき領域以外に酸化膜を形成する工程と、
（ｄ）前記工程（ｃ）の後、前記窒化物半導体層に対して熱処理を行い、前記酸化膜が形成されていない領域の下部の前記チャネル層及び前記バリア層に選択的に、前記ＺｎＯ膜からＺｎ及びＯを拡散させる工程とを備える、
ヘテロ接合電界効果型トランジスタの製造方法。
【請求項２】
前記工程（ｄ）は、８００℃以上１０００℃以下の処理温度で熱処理する工程である、
請求項１に記載のヘテロ接合電界効果型トランジスタの製造方法。
【請求項３】
前記工程（ｄ）は、酸素を含む雰囲気中で熱処理する工程である、
請求項１又は２に記載のヘテロ接合電界効果型トランジスタの製造方法。
【請求項４】
前記工程（ｄ）は、前記バリア層から前記チャネル層の一部にかけて局所的な無秩序化領域を形成する工程である、請求項１〜３のいずれかに記載のヘテロ接合電界効果型トランジスタの製造方法。
【請求項５】
前記工程（ｃ）は、リフトオフ法により前記酸化膜を形成する工程である、
請求項１〜４のいずれかに記載のヘテロ接合電界効果型トランジスタの製造方法。
【請求項６】
チャネル層及び前記チャネル層上のバリア層を備える窒化物半導体層と、
前記窒化物半導体層上に形成されたソース電極及びドレイン電極とを備え、
前記窒化物半導体層は、前記ソース電極及び前記ドレイン電極直下の前記バリア層から前記チャネル層にかけて無秩序化された無秩序化領域を備え、
前記無秩序化領域にはＯ，Ｚｎの少なくともいずれか一方が不純物として導入される、
ヘテロ接合電界効果型トランジスタ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【公開番号】特開２０１２−１７４８２５（Ｐ２０１２−１７４８２５Ａ）
【公開日】平成２４年９月１０日（２０１２．９．１０）
【国際特許分類】
【出願番号】特願２０１１−３４１９４（Ｐ２０１１−３４１９４）
【出願日】平成２３年２月２１日（２０１１．２．２１）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
【公開日】平成２４年９月１０日（２０１２．９．１０）
【国際特許分類】
【出願日】平成２３年２月２１日（２０１１．２．２１）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
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