【課題】インバータ等に適用される半導体デバイスは、寄生ダイオードにより誘導負荷からの還流電流を通流する場合、ダイオードの順方向電圧による損失が大きくなることが懸念され、また双方向デバイスを適用した場合には、２つのゲート端子を駆動する必要があり、制御の複雑化、かつ高コストになるという課題があった。
【解決手段】第一ゲート端子２、第二ゲート端子３、第一ソース端子４、第二ソース端子５を備え、第一ゲート端子２、第二ゲート端子３を各オンオフすることで４つの動作モードを有する双方向スイッチ１に適用する駆動方法であり、第一ゲート端子２あるいは第二ゲート端子３の何れか一方を常時オン状態となるように制御し、還流電流を流す経路を確保しつつ、ダイオード損失を低減し、かつ２つのゲート信号数を減らし、簡易な回路構成、かつ低コストに電源変換回路を実現することができる。 （もっと読む）

【課題】プログラム後の誤読み出しを抑制でき、高い信頼性を備える半導体装置及びその製造方法を提供すること。
【解決手段】半導体基板１上のチャンネル領域に形成されたゲート酸化膜３と、前記ゲート酸化膜３上に形成されたゲート電極４と、前記チャンネル領域の少なくとも一部に形成されたシリサイド層２と、を有し、前記シリサイド層２は、前記チャンネル領域のうち前記ゲート電極４の全体を除く領域の少なくとも一部を被覆する。 （もっと読む）

【課題】長期絶縁破壊耐性を改善することが可能で、高信頼の炭化珪素半導体装置の製造方法を提供する。
【解決手段】 炭化珪素からなる基板１を不活性ガス雰囲気中で酸化温度まで昇温する段階、酸化温度において基板１上に酸化ガスを導入して基板１の表面を熱酸化する段階、酸化温度において基板１上を不活性ガス雰囲気として熱酸化を停止する段階により、ゲート酸化膜９を成長する工程と、ゲート酸化膜９上に多結晶シリコン膜を成膜し、多結晶シリコン膜を選択的に除去してゲート電極７を形成する工程と、ゲート電極７の少なくとも側面を酸化して、多結晶シリコン熱酸化膜８を形成する工程とを備える。 （もっと読む）

【課題】パワーＭＯＳＦＥＴにおいては、アルミニウム系ソース電極下のアルミニウム拡散バリア・メタル膜として、チタンおよび窒化チタンからなるチタン系バリア・メタル膜が広く使用されている。しかし、本願発明者らが検討したところによると、チタン系バリア・メタル膜を使用すると、ウエハの反りが増大して、ウエハ・ハンドリングが困難となり、ウエハ割れやウエハ欠け等の問題が不可避となることが明らかとなった。この傾向は、最小寸法が０．３５マクロ・メートル以下の製品において特に顕著である。
【解決手段】本願発明は、アルミニウム系メタル層と下層のシリコン系半導体層の間のバリア・メタル層として、タングステン系バリア・メタル膜（ＴｉＷ等のタングステンを主要な成分とする合金膜）をスパッタリング成膜によって形成する際、スパッタリング成膜チャンバの気圧を１．２パスカル以下とするものである。 （もっと読む）

【課題】保護素子としてＳＢＤを搭載したＭＯＳＦＥＴにおいては、ＳＢＤの特性を確保するためアルミニウム・ソース電極下のアルミニウム拡散バリア・メタル膜として、ＴｉＷ（タングステンを主要な成分とする合金）膜が使用される。しかし、本願発明者らが検討したところによると、タングステン系バリア・メタル膜はＴｉＮ等のチタン系バリア・メタル膜と比べて、バリア性が低い柱状粒塊を呈するため、比較的容易にシリコン基板中にアルミニウム・スパイクが発生することが明らかとなった。
【解決手段】本願発明は、アルミニウム系メタル層と下層のシリコン系半導体層の間のバリア・メタル層として、タングステン系バリア・メタル膜をスパッタリング成膜によって形成する際、その下層をウエハ側にバイアスを印加したイオン化スパッタにより成膜し、上層をウエハ側にバイアスを印加しないスパッタにより成膜するものである。 （もっと読む）

【課題】少ない工程数で製造可能であり、かつゲート電極付近の電界集中を緩和させる。
【解決手段】下地１１上に第１及び第２絶縁膜１３及び１５を順次形成し、第２絶縁膜に表面から第１開口パターン、及び第１絶縁膜を露出させ、かつ第１開口パターンよりも開口端の第１方向に沿った長さが短い第２開口パターンを形成し、第１開口パターンを厚み方向に沿って拡大することによって第１開口部１９、第１及び第２開口パターンからの露出面から第１絶縁膜を部分的に除去することによって、第１開口部から連続し、かつ第１開口部１９よりも開口端の第１方向に沿った長さが短い第２開口部２１、及び第２開口部から連続した、下地面を露出させ、かつ第２開口部よりも開口端の第１方向に沿った長さが短い第３開口部２３を形成し、第１〜第３開口部を含む電極形成用開口部１７を埋め込むとともに、電極形成用開口部周辺の第２絶縁膜の表面を被覆する電極を形成する。 （もっと読む）

【課題】ソース抵抗を低減できる半導体装置およびその製造方法を提供する。
【解決手段】基板１０上に配置された窒化物系化合物半導体層１２と、窒化物系化合物半導体層１２上に配置され、アルミニウム窒化ガリウム層１８からなる活性領域ＡＡと、活性領域ＡＡ上に配置されたゲート電極２４、ソース電極２０およびドレイン電極２２と、窒化物系化合物半導体層１２上に配置され、それぞれゲート電極２４、ソース電極２０およびドレイン電極２２に接続されたゲート端子電極ＧＥ１〜ＧＥ３、ソース端子電極ＳＥ１〜ＳＥ４およびドレイン端子電極ＤＥと、ソース端子電極が配置される側の基板の端面に配置され、ソース端子電極と接続された端面電極ＳＣ１〜ＳＣ４と、端面電極上に配置され、ダイボンディングで使用する半田層がソース端子電極ＳＥ１〜ＳＥ４に到達するのを防止する突起電極３４とを備える半導体装置およびその製造方法。 （もっと読む）

【課題】ソース抵抗を低減できる半導体装置およびその製造方法を提供する。
【解決手段】
基板１０上に配置された窒化物系化合物半導体層１２と、窒化物系化合物半導体層１２上に配置され、アルミニウム窒化ガリウム層１８からなる活性領域ＡＡと、活性領域上に配置されたゲート電極２４、ソース電極２０およびドレイン電極２２と、ゲート電極、ソース電極およびドレイン電極が延伸する方向の窒化物系化合物半導体層上に配置され、それぞれゲート電極、ソース電極およびドレイン電極に接続されたゲート端子電極ＧＥ１〜ＧＥ３、ソース端子電極ＳＥ１〜ＳＥ４およびドレイン端子電極ＤＥと、ソース端子電極が配置される側の基板の端面に配置され、ソース端子電極と接続され、最外層のエッジが下地金属層よりも後退する３層以上の異なる多層金属を有する端面電極ＳＣ１〜ＳＣ４とを備え、ダイボンディング半田層がソース端子電極に到達するのを防止する。 （もっと読む）

【課題】半導体装置内の埋め込みコンタクトホールを簡略な工程で形成するための半導体装置の製造方法を提供する。
【解決手段】シリコン基板１０１上に１又は複数の半導体素子が作り込まれてなる半導体装置に埋め込みコンタクトを形成するにあたり、半導体素子層の全面に層間絶縁膜１０９を形成する（第１工程）。次いで、半導体装置内のシリコン１０６、１０７、ポリシリコン１０４Ａ、１０４Ｂ、又は金属シリサイド１０８Ａ，１０８Ｂからなる２つの領域が露出するように層間絶縁膜にコンタクトホール１０９ａを形成する（第２工程）。そして、コンタクトホールから露出しているシリコン１０６、１０７、ポリシリコン１０４Ａ、１０４Ｂ、又は金属シリサイド１０８Ａ，１０８Ｂの表面に無電解めっき法により選択的に金属膜１１１を形成する（第３工程）。 （もっと読む）

【課題】オフ電流の低減とともにオフリーク電流の低減が図れ、製造工数の増大をもたらすことなく回路の集積化が図れる薄膜トランジスタを備えた表示装置の提供。
【解決手段】表示部が形成された基板上に複数の薄膜トランジスタが形成されている表示装置であって、
前記薄膜トランジスタは、
ゲート電極と、
前記ゲート電極を跨って形成されたゲート絶縁膜と、
このゲート絶縁膜の上面に形成され、平面的に観て前記ゲート電極の形成領域内に開口が形成された層間絶縁膜と、
前記層間絶縁膜の表面に前記開口を間にして配置された一対の高濃度半導体膜と、
前記層間絶縁膜の前記開口を跨いで形成され、平面的に観て、前記ゲート電極の形成領域内に形成されるとともに前記一対の高濃度半導体膜に電気的に接続された多結晶半導体層と、
前記一対の高濃度半導体膜のそれぞれに重ねられ前記多結晶半導体膜に重ねられることなく形成された一対の電極と、
を備えたものを含む。 （もっと読む）

【課題】ゲート電極との短絡を抑えたセルフアラインコンタクトを有する、製造コストの低い半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置１００は、それぞれ半導体基板２上に形成され、それぞれゲート電極４ａ、４ｂを有し、互いの間のソース・ドレイン領域８ａを共有する隣接したトランジスタ１ａ、１ｂと、ゲート電極４ａ上に形成された絶縁膜１１ａと、ゲート電極４ｂ上に形成された絶縁膜１１ａよりも厚さの厚い領域を有する絶縁膜１１ｂと、ソース・ドレイン領域８ａに接続され、その中心位置がゲート電極４ａ、４ｂの間の中心位置よりもゲート電極４ｂ側に位置するＳＡＣ１４と、を有する。 （もっと読む）

【課題】 製造に際し、当初、耐熱性の高い仮基板を用い、最終的に、耐熱性の低いフィルム基板を用い、仮基板を除去し、これにより得られた薄膜トランジスタパネルにおいて、画素電極（薄膜）が破損しにくいようにする。
【解決手段】 仮基板５１上に形成された分離層５２上に画素電極２を形成する。この場合、画素電極２下以外の領域における分離層５２が膜減りしたとしても、その上に下地絶縁膜１を形成し、仮基板５１および分離層５２を除去すると、下地絶縁膜１の下面に平板状の画素電極２が凹んだ状態で埋め込まれることになるので、画素電極２が破損しにくいようにすることができる。 （もっと読む）

【課題】低コストかつ高製造歩留まりで、ＢｉＣＭＯＳ型半導体集積回路装置を実現することができる半導体装置およびその製造方法を提供する。
【解決手段】シャロートレンチ３、ディープトレンチ６に囲まれた半導体層２の基板領域１７に、ｐ型の単結晶半導体からなるエピタキシャル・ベース層２４が島状に形成される。当該島状領域を含む半導体層２上の全面に窒化シリコン膜４２、酸化シリコン膜４３が形成される。島状領域上の異なる位置の窒化シリコン膜４２、酸化シリコン膜４３には、少なくとも２つの開口部が形成され、開口部が形成された窒化シリコン膜４２、酸化シリコン膜４３上に半導体膜４４が形成される。当該半導体膜４４が選択的に除去され、一方の開口部において島状領域に接続するベース電極と、他方の開口部において島状領域に接続するエミッタ電極とが同時に形成される。 （もっと読む）

【課題】酸化物半導体層を含む薄膜トランジスタにおいて、信頼性を向上させることが可能な薄膜トランジスタを提供する。
【解決手段】シリコン酸化膜またはシリコン酸窒化膜からなるゲート絶縁膜２２２を、酸化物半導体層２３に対応する領域において、この酸化物半導体層２３と接するように選択的に形成する。ゲート絶縁膜２２２と酸化物半導体層２３との間で良好なデバイス界面が形成され、酸化物半導体層２３での格子欠陥の形成を抑制することができる。また、シリコン窒化膜からなるゲート絶縁膜２２１上において、酸化物半導体層２３の上面および側面とゲート絶縁膜２２２の側面とが、ソース・ドレイン電極２５およびチャネル保護膜２４によって覆われているようにする。酸化物半導体層２３への水分等の混入が抑えられ、酸化物半導体層２３での水分の吸着を抑制することができる。 （もっと読む）

【課題】ゲートのデプリーションの影響が最小にされた、半導体デバイスのゲート電極の製造方法が提案される。
【解決方法】この方法は、２つの堆積プロセスで構成され、第１工程では、薄い層を堆積し、イオン注入により激しくドーピングする。第２堆積は、ドーピングに関連するイオン注入により、ゲート電極を完成させる。この２つの堆積プロセスにより、ゲート電極／ゲート誘電体界面におけるドーピングを最大にする一方で、ホウ素がゲート誘電体に浸透するリスクを最小にすることができる。別の構成では、両ゲート電極層のパターン形成を含み、ドレイン延長部及びソース／ドレインの注入をゲートのドーピングの注入として使用する利点と、２つのパターンをずらし、非対称デバイスを生成するという選択肢がある。ドーパントを、誘電体層の中に含まれる注入層から半導体表面に拡散させることにより、浅い接合部を半導体基板に形成する方法が提供される。 （もっと読む）

【課題】積層構造のゲート電極をもつ薄膜トランジスタにおいて、ゲート電極上の絶縁層のステップカバレージの低下を防止し、かつ、前記第１金属層のヒロック（ｈｉｌｌｏｃｋ）の生成を防止する。
【解決手段】基板上に第１金属層４３と第２金属層４５を連続して蒸着し、さらに所定幅（Ｗ１）を持つ感光膜４７を形成する（図５（ａ））。感光膜４７をマスクとして第２金属層４５を等方性のウェットエッチング方法で感光膜の幅（Ｗ１）よりも１μｍ乃至４μｍ程度小さな幅（Ｗ２）にパターニングする（図５（ｂ））。次に、感光膜４７をマスクとして第１金属層４３を異方性エッチング方法で幅（Ｗ１）を持つようにパターニングして積層構造のゲート電極を形成する（図５（ｃ））。１μｍ＜Ｗ１−Ｗ２＜４μｍの関係にあればステップカバレージの低下とヒロックの両方を防止できる。 （もっと読む）

【課題】配線抵抗を低下させて、均一かつ確実に動作させる透明薄膜トランジスタ及び画像表示装置を提供すること。
【解決手段】実質的に透明な基板と、基板上に実質的に透明な導電材料の第１の薄膜と金属材料の第２の薄膜とを２層以上積層して形成されたゲート配線と、ゲート配線上に形成された実質的に透明なゲート絶縁膜と、ゲート絶縁膜上に形成された実質的に透明な半導体活性層と、実質的に透明な半導体活性層を挟んで離間して形成された実質的に透明な導電材料の第５の薄膜と金属材料の第６の薄膜とを２層以上積層して形成されたソース配線と、実質的に透明な半導体活性層を挟み、ソース配線に離間して実質的に透明な導電材料の第７の薄膜で形成されたドレイン電極と、を備えることを特徴とする透明薄膜トランジスタ。 （もっと読む）

【課題】オン抵抗が低く、耐圧性及びチャネル移動度が高い電界効果トランジスタ及び電界効果トランジスタの製造方法を提供すること。
【解決手段】ＭＯＳ構造を有し、窒化化合物半導体からなる電界効果トランジスタであって、基板上に形成されたｉ型または所定の導電型を有する半導体層と、エピタキシャル成長によって半導体層とソース電極およびドレイン電極のそれぞれとの間に形成された、所定の導電型とは反対の導電型を有するコンタクト層と、エピタキシャル成長によってドレイン電極側のコンタクト層と半導体層との間にゲート電極と重畳するように形成された、所定の導電型とは反対の導電型を有するとともに該コンタクト層よりもキャリア濃度が低い電界緩和層と、エピタキシャル成長によって半導体層上の電界緩和層に隣接する領域に形成された、ｉ型または所定の導電型を有する媒介層と、媒介層上に形成したゲート絶縁膜と、を備える。 （もっと読む）

【課題】酸化物半導体を活性層とする薄膜トランジスタ及びその製造方法、ならびに薄膜トランジスタを備えた平板表示装置を提供する。
【解決手段】基板上に形成され、チャネル領域、ソース領域及びドレイン領域を提供する酸化物半導体層と、ゲート絶縁層により酸化物半導体層から絶縁されたゲート電極と、酸化物半導体層のソース領域及びドレイン領域上に形成されたオーム接触層と、オーム接触層を介してソース領域及びドレイン領域に接続されたソース電極及びドレイン電極とを含み、オーム接触層は、ソース電極及びドレイン電極よりも仕事関数の低い金属で形成されている。 （もっと読む）

【課題】積層構造のゲート電極をもつ薄膜トランジスタにおいて、ゲート電極上の絶縁層のステップカバレージの低下を防止し、かつ、前記第１金属層のヒロック（ｈｉｌｌｏｃｋ）の生成を防止する。
【解決手段】基板上に第１金属層４３と第２金属層４５を連続して蒸着し、さらに所定幅（Ｗ１）を持つ感光膜４７を形成する（図５（ａ））。感光膜４７をマスクとして第２金属層４５を等方性のウェットエッチング方法で感光膜の幅（Ｗ１）よりも１μｍ乃至４μｍ程度小さな幅（Ｗ２）にパターニングする（図５（ｂ））。次に、感光膜４７をマスクとして第１金属層４３を異方性エッチング方法で幅（Ｗ１）を持つようにパターニングして積層構造のゲート電極を形成する（図５（ｃ））。１μｍ＜Ｗ１−Ｗ２＜４μｍの関係にあればステップカバレージの低下とヒロックの両方を防止できる。 （もっと読む）