半導体装置の製造方法
【課題】パワーＭＯＳＦＥＴにおいては、アルミニウム系ソース電極下のアルミニウム拡散バリア・メタル膜として、チタンおよび窒化チタンからなるチタン系バリア・メタル膜が広く使用されている。しかし、本願発明者らが検討したところによると、チタン系バリア・メタル膜を使用すると、ウエハの反りが増大して、ウエハ・ハンドリングが困難となり、ウエハ割れやウエハ欠け等の問題が不可避となることが明らかとなった。この傾向は、最小寸法が０．３５マクロ・メートル以下の製品において特に顕著である。
【解決手段】本願発明は、アルミニウム系メタル層と下層のシリコン系半導体層の間のバリア・メタル層として、タングステン系バリア・メタル膜（ＴｉＷ等のタングステンを主要な成分とする合金膜）をスパッタリング成膜によって形成する際、スパッタリング成膜チャンバの気圧を１．２パスカル以下とするものである。
【解決手段】本願発明は、アルミニウム系メタル層と下層のシリコン系半導体層の間のバリア・メタル層として、タングステン系バリア・メタル膜（ＴｉＷ等のタングステンを主要な成分とする合金膜）をスパッタリング成膜によって形成する際、スパッタリング成膜チャンバの気圧を１．２パスカル以下とするものである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置（または半導体集積回路装置）の製造方法におけるメタル成膜技術に適用して有効な技術に関する。
【背景技術】
【０００２】
日本特開２０００−２２３７０８号公報（特許文献１）、日本特開２００７−１６５６６３号公報（特許文献２）、日本特開２００１−２６７５６９号公報（特許文献３）、または日本特開２００６−３２５９８号公報（特許文献４）には、トレンチ・ゲート型のパワーＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のアルミニウム・ソース電極のバリア・メタルとしてＴｉＷを用いる技術が開示されている。
【０００３】
日本特開２００３−３１８３９５号公報（特許文献５）、米国特許公開２００３−０１９９１５６号公報（特許文献６）、または米国特許公開２００５−０１４５８９９号公報（特許文献７）には、パワーＭＯＳＦＥＴのアルミニウム・ソース電極のバリア・メタルとしてＴｉＷを用い、その上にアルミニウム・ソース電極をリフローして形成する技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−２２３７０８号公報
【特許文献２】特開２００７−１６５６６３号公報
【特許文献３】特開２００１−２６７５６９号公報
【特許文献４】特開２００６−３２５９８号公報
【特許文献５】特開２００３−３１８３９５号公報
【特許文献６】米国特許公開２００３−０１９９１５６号公報
【特許文献７】米国特許公開２００５−０１４５８９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
パワーＭＯＳＦＥＴにおいては、アルミニウム系ソース電極下のアルミニウム拡散バリア・メタル膜として、チタンおよび窒化チタンからなるチタン系バリア・メタル膜が広く使用されている。しかし、本願発明者らが検討したところによると、チタン系バリア・メタル膜を使用すると、ウエハの反りが増大して、ウエハ・ハンドリングが困難となり、ウエハ割れやウエハ欠け等の問題が不可避となることが明らかとなった。この傾向は、最小寸法が０．３５マイクロ・メートル以下の製品において特に顕著である。
【０００６】
本願発明は、これらの課題を解決するためになされたものである。
【０００７】
本発明の目的は、信頼性の高い半導体装置の製造プロセスを提供することにある。
【０００８】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１０】
すなわち、本願の一つの発明は、アルミニウム系メタル層と下層のシリコン系半導体層の間のバリア・メタル層として、タングステン系バリア・メタル膜（ＴｉＷ等のタングステンを主要な成分とする合金膜）をスパッタリング成膜によって形成する際、スパッタリング成膜チャンバの気圧を１．２パスカル以下とするものである。
【発明の効果】
【００１１】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１２】
すなわち、アルミニウム系メタル層と下層のシリコン系半導体層の間のバリア・メタル層として、タングステン系バリア・メタル膜（ＴｉＷ等のタングステンを主要な成分とする合金膜）をスパッタリング成膜によって形成する際、スパッタリング成膜チャンバの気圧を１．２パスカル以下とすることによって、アルミニウム系メタル層の有する応力を打ち消す応力を有するタングステン系バリア・メタル膜を形成することができるので、同一方向の応力の蓄積によるウエハの反りの増大を防止することができる。
【図面の簡単な説明】
【００１３】
【図１】本願の一実施の形態の半導体装置の製造方法に使用するマルチ・チャンバ型のウエハ処理装置の平面構成図である。
【図２】本願の一実施の形態の半導体装置の製造方法におけるタングステン系バリア・メタル膜成膜工程に使用するスパッタリング成膜チャンバの模式断面図である。
【図３】本願の一実施の形態の半導体装置の製造方法により製造されたパワーＭＯＳＦＥＴの一例を示すデバイス上面図である。
【図４】本願の一実施の形態の半導体装置の製造方法におけるトレンチ・ゲート・セル部のデバイス断面フロー図（ソース・コンタクト溝形成用レジスト・パターン形成工程）である。
【図５】本願の一実施の形態の半導体装置の製造方法におけるトレンチ・ゲート・セル部のデバイス断面フロー図（ソース・コンタクト溝形成工程）である。
【図６】本願の一実施の形態の半導体装置の製造方法におけるトレンチ・ゲート・セル部のデバイス断面フロー図（ソース・コンタクト溝形成用レジスト・パターン除去工程）である。
【図７】本願の一実施の形態の半導体装置の製造方法におけるトレンチ・ゲート・セル部のデバイス断面フロー図（ソース・コンタクト溝延長工程）である。
【図８】本願の一実施の形態の半導体装置の製造方法におけるトレンチ・ゲート・セル部のデバイス上面図（ｐ＋ボディ・コンタクト領域導入工程）である。
【図９】本願の一実施の形態の半導体装置の製造方法におけるトレンチ・ゲート・セル部（図８のＸ−Ｘ’断面に対応する）のデバイス断面フロー図（ｐ＋ボディ・コンタクト領域導入工程）である。
【図１０】本願の一実施の形態の半導体装置の製造方法におけるトレンチ・ゲート・セル部のデバイス上面図（コンタクト溝２段構造形成工程）である。
【図１１】本願の一実施の形態の半導体装置の製造方法におけるトレンチ・ゲート・セル部（図１０のＸ−Ｘ’断面に対応する）のデバイス断面フロー図（コンタクト溝２段構造形成工程）である。
【図１２】本願の一実施の形態の半導体装置の製造方法におけるトレンチ・ゲート・セル部のデバイス断面フロー図（バリア・メタル膜成膜工程）である。
【図１３】本願の一実施の形態の半導体装置の製造方法におけるトレンチ・ゲート・セル部のデバイス断面フロー図（アルミニウム系メタル膜成膜工程）である。
【図１４】本願の一実施の形態の半導体装置の製造方法におけるトレンチ・ゲート・セル部のデバイス断面フロー図（裏面メタル膜成膜工程）である。
【図１５】図１２に対応するバリア・メタル膜成膜工程後におけるＴｉＷスパッタ圧力とウエハ反りの関係を示すデータプロット図である。
【図１６】図１４に対応する裏面メタル膜成膜工程後における前記実施の形態及び比較例についてのウエハ厚さとウエハ反りの関係を示すデータプロット図である。
【発明を実施するための形態】
【００１４】
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
【００１５】
１．以下の工程を含む半導体装置の製造方法：
（ａ）半導体ウエハの第1の主面上の第1の絶縁膜の上面から下方に向けて、凹部を形成する工程；
（ｂ）前記凹部の内面及び前記第1の絶縁膜の前記上面に、スパッタリング成膜により、タングステン系バリア・メタル膜を形成する工程；
（ｃ）前記工程（ｂ）の後、前記凹部の内面および前記第1の絶縁膜の前記上面の前記タングステン系バリア・メタル膜を覆うように、アルミニウム系メタル層を形成する工程、
ここで、前記工程（ｂ）は、気圧が１．２パスカル以下のスパッタリング成膜チャンバ内において行われる。
【００１６】
２．前記１項の半導体装置の製造方法において、前記工程（ｂ）において、前記タングステン系バリア・メタル膜は、タングステンを主要な成分として含み、チタンを副次的な成分として含む。
【００１７】
３．前記２項の半導体装置の製造方法において、前記工程（ｂ）に使用するターゲットの組成重量比は、ほぼＴｉ：Ｗ＝１：９である。
【００１８】
４．前記１から３項のいずれか一つの半導体装置の製造方法において、前記工程（ｂ）は、通常スパッタリングにより、実行される。
【００１９】
５．前記１から４項のいずれか一つの半導体装置の製造方法において、タングステン系バリア・メタル膜の膜厚は、１００ｎｍ以上、３００ｎｍ以下である。
【００２０】
６．前記１から５項のいずれか一つの半導体装置の製造方法において、前記アルミニウム系メタル層の厚さは、３マイクロ・メートル以上、７マイクロ・メートル以下である。
【００２１】
７．前記１から６項のいずれか一つの半導体装置の製造方法において、前記気圧は、０．３パスカル以上である。
【００２２】
８．前記１から６項のいずれか一つの半導体装置の製造方法において、前記気圧は、１．０パスカル以下である。
【００２３】
９．前記１から６項のいずれか一つの半導体装置の製造方法において、前記気圧は、０．４パスカル以上である。
【００２４】
１０．前記１から６項のいずれか一つの半導体装置の製造方法において、前記気圧は、０．３パスカル以上、１．０パスカル以下である。
【００２５】
１１．前記１から６項のいずれか一つの半導体装置の製造方法において、前記気圧は、０．４パスカル以上、１．０パスカル以下である。
【００２６】
１２．前記１から１１項のいずれか一つの半導体装置の製造方法において、前記半導体ウエハの最終厚さは、８０マイクロ・メートル以上、１６０マイクロ・メートル以下である。
【００２７】
１３．前記１から１２項のいずれか一つの半導体装置の製造方法において、前記半導体ウエハは、２００φシリコン系ウエハである。
【００２８】
１４．前記１から１３項のいずれか一つの半導体装置の製造方法において、前記半導体装置は、パワーＭＯＳＦＥＴを含む。
【００２９】
１５．前記１から１４項のいずれか一つの半導体装置の製造方法において、前記凹部は、２段構造を呈している。
【００３０】
〔本願における記載形式・基本的用語・用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００３１】
更に、本願において、「半導体装置」というときは、主に、各種トランジスタ（能動素子）などの単体デバイスや、これらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したものをいう。なお、単体といっても、実際は、微小な素子を複数集積したものもある。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）や、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。また、「ＭＯＳ」といっても、絶縁膜を酸化物に限定しているわけではない。
【００３２】
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノ・クラスタリング・シリカ（Nano-Clustering Silica:NSC）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
【００３３】
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。
【００３４】
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
【００３５】
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００３６】
５．「ウエハ」というときは、通常は半導体装置（半導体集積回路装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャル・ウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
【００３７】
６．本願においては、バリア・メタルについては、主に通常スパッタリング（指向性スパッタリングでないもの）により、成膜する例を説明しており、アルミニウム系メタル層については、主にイオン化スパッタリングにより、成膜する例を説明している。しかし、本願発明は、バリア・メタル成膜にイオン化スパッタリングやロング・スロー・スパッタリング（Ｌｏｎｇ Ｔｈｒｏｗ Ｓｐｕｔｔｅｒｉｎｇ）を用いてもよいし、アルミニウム系メタル層の成膜に通常スパッタリングやロング・スロー・スパッタリングを用いてもよい。
【００３８】
ここで、「イオン化スパッタリング」は、指向性スパッタリング（ロング・スロー・スパッタリングまたはＬＴスパッタは、指向性スパッタリングであるが、一般には、イオン化スパッタリングではない）の一種であるが、通常のメタル・スパッタ成膜（たとえば通常スパッタリング成膜）が主に電気的に中性のスパッタ原子、分子、又は、これらのクラスタによっているのに対して、イオン化されたメタル・イオン等がシース電圧（更に付加的なバイアスを印加することもある）により、ウエハ面に比較的大きな垂直速度成分を持って入射することを利用して、カバレッジが良好なスパッタ成膜を実現したものである。このイオン化スパッタリング方式には、種々の形式があるが、ここでは、ＰＣＭ方式について具体的に説明するが、この方式に限定されないことはいうまでもない。従って、「イオン化スパッタリング」は、成膜にイオン化された成膜目的メタル原子が実質的に寄与している方式であれば、その名称を問わない。本実施の形態では、通常スパッタリング装置として、キヤノン・アネルバ（Ｃａｎｏｎ Ａｎｅｌｖａ）社製のＩＬＣ１０６０を使用した例について具体的に説明したが、その他の通常スパッタリング装置でもよいことは言うまでもない。
【００３９】
また、イオン化スパッタリング装置として、ＰＣＭ方式のキャノン・アネルバ社製のＩ−１０８０ ＰＣＭを使用した例について具体的に説明したが、その他のイオン化スパッタリング装置としては、アプライド・マテリアルズ（Ａｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ）のＳＩＰ−ＰＶＤ（Ｓｅｌｆ−Ｉｏｎｉｚｅｄ Ｐｌａｓｍａ Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）装置等がある。また、アルバック（Ｕｌｖａｃ）社も類似の装置を提供している。
【００４０】
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００４１】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
【００４２】
なお、パワーＭＯＳＦＥＴ等に関して、各種のスパッタ成膜を用いたアルミニウム系メタル電極の形成技術の詳細については、日本特願第２００８−００２９９３号（日本出願日２００８年１月１０日）または日本特願第２００９−０９２９７３号（日本出願日２００９年４月７日）に詳しく記載されているので、本願では原則として、それらの部分の説明は繰り返さない。
【００４３】
１．本願の一実施の形態の半導体装置の製造方法に使用するメタル成膜装置等の説明（主に図１および図２）
まず、本願の一実施の形態の半導体装置の製造方法に使用するメタル成膜装置等について、簡単に説明する。図１は、本願の一実施の形態の半導体装置の製造方法に使用するマルチ・チャンバ型（クラスタ型）のウエハ処理装置の平面構成図である。
【００４４】
図１に示すように、前記製造プロセスに使用するスパッタリング装置（予備チャンバ５８、ＡｌＳｉスパッタリング・チャンバ６１、ＴｉＷ用通常スパッタ成膜チャンバ５９）、熱処理装置（プリヒート処理チャンバ５６）、エッチング装置（スパッタ・エッチング・チャンバ５７）等は、クラスタ装置５１に集積されている。このクラスタ装置５１には４個のウエハ・カセット５３を常圧下で収容するロードポート５２（または前室）がある。ロードポート５２に収容されたウエハは二つのロードロック室５４のいずれかを介して、真空に変換されて真空搬送室５５を通して各処理チャンバに供給される。排出時はその逆である。
【００４５】
なお、この実施の形態では、ＴｉＷ膜成膜後のシリサイデーション・アニール工程は、マルチ・チャンバ型ウエハ処理装置５１とは異なる外部のバッチ処理炉により処理する例を示すが、たとえば、予備チャンバ５８を枚葉式のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）チャンバとすることで、一連のプロセスにおいて、ウエハ１を大気に触れさせることなく実行するようにしてもよい。
【００４６】
図２は、本願の一実施の形態の半導体装置の製造方法におけるタングステン系バリア・メタル膜成膜工程に使用するスパッタリング・チャンバ５９（通常の高指向性ではないスパッタ・チャンバ）の模式断面図である。このスパッタ・チャンバ（スパッタ装置）も他の汎用のメタル・スパッタ装置と同様に、マグネトロン・スパッタ（Ｍａｇｎｅｔｒｏｎ Ｓｐｕｔｔｅｒ）方式に含まれる。図２に示すように、チャンバ５９の下部には、下部電極（ウエハ・ステージ）６２が設けられており、成膜時には、このウエハ・ステージ６２上にデバイス面１ａ（裏面１ｂの反対の面）を上に向けて、ウエハ１がセットされている。下部電極６２は、通常、接地されている。また、ウエハ・ステージ６２内には、静電チャック電極が設けられており、静電チャック制御系により、オン・オフ可能とされている。
【００４７】
このウエハ・ステージ６２に対向して、チャンバ５９の上部には、上部電極（ターゲット・バッキング・プレート）６６が設けられており、その下面にはタングステン系バリア・メタルのターゲット６７（ここでは、たとえば、１０重量％程度のチタンを含有するＴｉＷターゲットである）がセットされている。この上部電極６６には、通常、上部電極直流バイアス電源７４によって、直流電力（直流バイアス）が印加されるようになっている。
【００４８】
チャンバ５９の外には、ガス供給制御系が設けられており、ガス供給経路７８を通して、チャンバ６１内にアルゴン・ガスその他のガスを供給できるようになっている。また、チャンバ５９内は、下方に設けられた排気口８１を通して、真空排気系により真空排気され、スパッタリングに必要な高真空を保持可能とされている。
【００４９】
２．本願の一実施の形態の半導体装置の製造方法により製造したパワーＭＯＳＦＥＴのデバイス上面構造の一例の説明（主に図３）
図３は、本願の一実施の形態の半導体装置の製造方法により製造されたパワーＭＯＳＦＥＴの一例を示すデバイス上面図である。図３に示すように、正方形又は長方形の板状のシリコン系半導体基板（個々のチップに分割する前はウエハである）上に素子を形成したパワーＭＯＳＦＥＴ素子チップ８（トレンチ・ゲート・パワーＭＯＳ型半導体装置）は中央部にあるソースパッド領域１１（アルミニウム系パッド）が主要な面積を占めている。その下には、それらの幅（またはピッチ）よりも十分長く延びる帯状ゲート電極（柱状トレンチ・ゲート電極に対応）と帯状ソース・コンタクト領域が交互に多数形成された帯状繰り返しデバイス・パターン領域Ｒ（リニア・セル領域）がある。より正確には、リニア・セル領域Ｒは、ソースパッド領域１１の下方のほぼ全体に広がっており、破線で囲った部分はその一部である。このリニア・セル領域Ｒの周辺には、ゲート電極を周辺から外部に引き出すゲートパッド領域１３がある。更にその周りには、アルミニウム・ガードリング１９が設けられている。そして、チップ８の最外周部はウエハをダイシング等により分割する際の領域、すなわち、スクライブ領域１４である。
【００５０】
３．本願の一実施の形態の半導体装置の製造方法におけるデバイス断面プロセス・フローの概要説明（主に図４から図１４）
このセクションでは、０．１５マイクロ・メートル・プロセスのリニア・トレンチ・ゲート型パワーＭＯＳＦＥＴの例について、図４から図１４に基づいて、セクション２における図３の帯状繰り返しデバイス・パターン領域切り出し部分Ｒのトレンチ・ゲート・セル部１２に対応するデバイス断面（図３、図８または図１０のＸ−Ｘ’断面）等について、プロセス・フローを説明する。
【００５１】
図４は、本願の一実施の形態の半導体装置の製造方法におけるトレンチ・ゲート・セル部のデバイス断面フロー図（ソース・コンタクト溝形成用レジスト・パターン形成工程）である。ここでは、２００ファイのｎ＋型シリコン単結晶ウエハ（シリコン系ウエハ）にｎ型エピタキシャル層（たとえばエピタキシャル層の厚さは、４マイクロ・メートル程度）を形成したｎ型エピタキシャル・ウエハ１を原材料ウエハとして使用する例を説明するが、ウエハの径は３００ファイでも４５０ファイでも、その他でもよい。また、ウエハの導電型はｐ型等でもよい。更に、ウエハの形式はエピタキシャル・ウエハに限らず、他の半導体基板や絶縁性基板等であってもよい。また、必要があれば、シリコン系以外の半導体ウエハ又は基板であってもよい。
【００５２】
図４に示すように、半導体ウエハ１は、主にｎ＋シリコン基板部１ｓとエピタキシャル層１ｅからなり、エピタキシャル層１ｅ内には、もともとのｎ型エピタキシャル層であるｎ型ドリフト領域２があり、その上部には、ｐ型チャネル領域（ｐ型ベース領域）３、ｎ＋ソース領域４等が形成されている。エピタキシャル層１ｅから上部が突出するように、複数のトレンチ・ゲート電極（ポリシリコン電極）６が周期的に設けられており、各トレンチ・ゲート電極６の中下部周辺には、ゲート絶縁膜７が設けられている。半導体ウエハ１のデバイス面側１ａには、層間絶縁膜２１が形成されており、各トレンチ・ゲート電極６を完全にカバーしている。この層間絶縁膜２１としては、下層から、たとえば６０ｎｍ程度の厚さを有する窒化シリコン膜（窒化シリコン系絶縁膜）、３００ｎｍ程度の厚さを有するＰＳＧ膜（酸化シリコン系絶縁膜）、９５ｎｍ程度の厚さを有するＳＯＧ膜（酸化シリコン系絶縁膜）等からなる多層絶縁膜を例示することができる。
【００５３】
層間絶縁膜２１上には、加工のためのレジスト膜９が形成されている。このレジスト膜９をエッチング・マスクとして、ドライ・エッチングを実行すると、図５に示すように、凹部（ソース・コンタクト溝）２２が形成される。次に、不要になったレジスト膜９を除去すると図６に示すような状態となる。
【００５４】
次に、パターニングされた層間絶縁膜２１をエッチング・マスクとして、更にドライ・エッチングを実行すると、図７に示すように、凹部（ソース・コンタクト溝）２２がｐ型チャネル領域３の上端まで延長される。
【００５５】
この時点の図７に対応する（図９にも対応している）デバイス上面（ウエハ上面）を図８に示す。図８において、セル繰り返し単位領域Ｇを図９にも対応して示す。
【００５６】
図７に続き、図９に示すように、ソース・コンタクト溝２２（たとえば溝底幅３００ｎｍ程度、深さ８５０ｎｍ程度、アスペクト比２以上、５以下程度であり、平均的には、２．８程度である）を通して、イオン注入により、ｐ型チャネル領域３の表面領域に、ｐ＋ボディ・コンタクト領域５を導入する。
【００５７】
次に、図１１に示すように、ウエハ１の表側１ａに対して、等方性酸化膜エッチングを実行することにより、層間絶縁膜２１の幅を減少させる。これにより、凹部底面上段２５および凹部底面下段２６から構成された２段構造を有する凹部（ソース・コンタクト溝）２２が完成する。この時点の図１１に対応するデバイス上面（ウエハ上面）を図１０に示す。
【００５８】
図１１の状態で、図１２に示すように、半導体ウエハ１のデバイス面側１ａのほぼ全面に、バリア・メタル膜２３としてのＴｉＷ膜を、スパッタ成膜（図２）により、形成する。
【００５９】
このＴｉＷ膜２３のスパッタ成膜は、たとえば、以下のような手順で実施する。すなわち、図１のウエハ搬送容器（ウエハ・カセット）５３にウエハ１を収容して、マルチ・チャンバ型ウエハ処理装置５１のロード・ポート５２にセットする。そこから、ウエハ１は、まず、脱ガス・チャンバ５６内のウエハ・ステージにセットされ、表面の水分等を除去するためのプレ・ヒート処理が実行される。プレ・ヒート処理の条件としては、たとえば、ステージ温度設定摂氏２５０度程度、圧力２６６パスカル程度、アルゴン流量２００ｓｃｃｍ程度、処理時間４５秒程度を例示することができる。
【００６０】
次に、ウエハ１は図１のスパッタ・エッチ・チャンバ５７のウエハ・ステージにセットされ、表面の酸化膜を除去するためのスパッタ・エッチ処理が必要に応じて実行される。スパッタ・エッチ処理の条件としては、たとえば、ステージ温度無制御、圧力０．５パスカル程度、アルゴン流量３７．５ｓｃｃｍ程度、プラズマ励起方法は、たとえばＣＣＰ（Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）方式、高周波パワー４００W（たとえば６０ＭＨz）、処理時間２５秒程度、エッチング量は１０ｎｍ程度を例示することができる。
【００６１】
次に、ウエハ１は図１及び図２のＴｉＷ用スパッタ成膜チャンバ５９のウエハ・ステージにセットされ、たとえば、通常スパッタリング方式によりＴｉＷスパッタ成膜処理が実行される。ここでは、ＴｉＷ用スパッタ成膜装置として、通常スパッタリング装置であるキャノン・アネルバ（Ｃａｎｏｎ Ａｎｅｌｖａ）社製のＩＬＣ１０６０を使用した。成膜条件は、たとえば、膜厚２００ｎｍ程度（好適な範囲としては、たとえば、１００ｎｍ以上、３００ｎｍ以下程度）、処理時間６０秒程度、真空度０．５パスカル程度、アルゴン流量４０ｓｃｃｍ程度、ステージ温度は摂氏１００度程度（ウエハは静電チャックをオフ）、ターゲット側直流電力３０００ワット程度、ウエハ側接地、ターゲット組成チタン１０％タングステン９０％（重量％）である。なお、この工程はＰＣＭ方式等のイオン化スパッタ方式でも実施可能である。
【００６２】
次に、シリサイデーション・アニールを実施すると、図１２において、ＴｉＷ膜２３部分と接しているシリコン部材表面が、ＴｉＷ膜２３の下面及び内部から供給されたチタンにより、薄いチタン・シリサイドとなるが、図示が煩雑になるので、図１２から図１４においては、これらの変化は表示しない。
【００６３】
このシリサイデーション・アニールは、たとえば、以下のような手順で実施する。すなわち、ウエハ１は図１のマルチ・チャンバ型ウエハ処理装置の外部へ搬出される。そして、ウエハ容器５３に収容されて、たとえば、バッチ式のアニール装置に移送され、シリサイデーション・アニール処理が実行される。このシリサイデーション・アニール処理の条件としては、たとえば、温度摂氏６５０度程度、雰囲気圧力は、たとえば常圧、窒素ガス流量１５リットル/分程度、処理時間１０分程度を例示することができる。なお、この工程はマルチ・チャンバ型ウエハ処理装置５１内またはその他の場所に設けられた枚葉式のＲＴＡ装置によっても実施可能である。
【００６４】
シリサイデーション・アニールが完了すると、図１３に示すように、たとえば、ＰＣＭスパッタ成膜により、ＴｉＷ膜２３ｂ上のほぼ全面に、シード・アルミニウム系メタル膜２４ｓを形成する。なお、シード・アルミニウム系メタル膜部２４ｓおよび本体のアルミニウム系メタル膜２４は、その他のイオン化スパッタ成膜装置を用いて実行することもできる。また、埋め込み特性に関してあまり厳しくない状況では、通常スパッタリング成膜チャンバ５９（図１）と同様な、通常の非イオン化スパッタ成膜装置を用いることもできる。
【００６５】
このシード・アルミニウム系メタル膜２４ｓのスパッタ成膜は、たとえば、以下のような手順で実施する。すなわち、ウエハ１は、バッチ式のアニール装置から排出され、図１のウエハ搬送容器（ウエハ・カセット）５３に収容されて、マルチ・チャンバ型ウエハ処理装置５１のロード・ポート５２にセットされる。そこから、ウエハ１は、再び、脱ガス・チャンバ５６内のウエハ・ステージにセットされ、表面の水分等を除去するためのプレ・ヒート処理が実行される。プレ・ヒート処理の条件としては、たとえば、ステージ温度設定摂氏３７５度程度、圧力２６６パスカル程度、アルゴン流量２００ｓｃｃｍ程度、処理時間５０秒程度を例示することができる。
【００６６】
その後、ウエハ１は、図１及び図２に示すアルミニウム系メタル膜スパッタリング・チャンバ６１内のウエハ・ステージ６２上にセットされ、シード・アルミニウム系メタル膜２４ｓのスパッタ成膜処理が実行される。このシード・アルミニウム系メタル膜成膜処理の条件としては、たとえば、ステージ温度設定摂氏４２０度程度（静電チャックはオフ）、圧力５パスカル程度、アルゴン流量２０ｓｃｃｍ程度、上部電極高周波パワー４ｋW（たとえば６０MHz）、上部電極直流パワー１ｋW、下部電極高周波パワー２００W（たとえば１３．５６MHz）、処理時間１４分程度、成膜量は２７５０ｎｍ程度を例示することができる。なお、ステージ温度設定の好適な範囲としては、摂氏４００度から摂氏４４０度程度である。ここで、静電チャックをオフとすることで、シード・アルミニウム系メタル膜成膜処理時に、ウエハ温度が上がりすぎ、堆積したアルミニウム系メタル部材のリフローが過剰に進行して、ソース・コンタクト溝２２の上部を閉鎖することを回避することができる。すなわち、アルミニウム系メタル部材膜形成の前半部分では、リフローによる平坦化よりも、ソース・コンタクト溝２２の底面部に十分厚いアルミニウム系メタル部材膜を形成することの方が、最終的な埋め込み特性への寄与が大きい。従って、下部電極のバイアスは、メタル・イオンをウエハ上に、より垂直に行きこむ点で、この前半部分においては、特に有効である。
【００６７】
次に、図１３に示すように、シード・アルミニウム系メタル膜２４ｓ上のほぼ全面に、ＰＣＭスパッタ成膜により、シード・アルミニウム系メタル膜２４ｓと一体と成って、凹部（ソース・コンタクト溝）２２の内部を満たし、更に凹部（ソース・コンタクト溝）２２外のＴｉＷ膜２３ｂ上を覆うように、アルミニウム系メタル膜２４を形成する。すなわち、この処理により、ソース電極２４（ＩＧＢＴにあってはエミッタ電極）となるべきアルミニウム系メタル膜２４は形成される。
【００６８】
この後者のアルミニウム系メタル膜２４のスパッタ成膜処理（後半部分）は、たとえば、以下のような手順で実施する。すなわち、ウエハ１は、シード・アルミニウム系メタル膜２４ｓの成膜の際の成膜室６１のウエハ・ステージ６２上にセットされた状態で（諸条件もほぼそのままの状態で）、連続的に、以下の処理条件に移行する。すなわち、後者のアルミニウム系メタル膜２４のスパッタ成膜処理の条件としては、たとえば、ステージ温度設定摂氏４２０度程度（静電チャックはオン）、圧力５パスカル程度、アルゴン流量２０ｓｃｃｍ程度、上部電極高周波パワー４ｋW（たとえば６０MHz）、上部電極直流パワー１ｋW、下部電極高周波パワーはオフ、処理時間１４分程度、成膜量は２７５０ｎｍ程度を例示することができる。なお、ステージ温度設定の好適な範囲としては、摂氏４００度から摂氏４４０度程度である。アルミニウム系メタル膜２４全体の好適な厚さの範囲は、たとえば、３マイクロ・メートル以上、７マイクロ・メートル以下程度である。
【００６９】
なお、スパッタ成膜処理（前半部分および後半部）の際のステージ温度設定は、摂氏４００度未満では、十分にリフローが進まず、摂氏４４０度を越えると不所望なメタルの凝集現象がおきやすくなる。また、スパッタ成膜処理（後半部）において、下部電極高周波パワーはオンにしておくと、ウエハ温度の不所望な上昇により、同様な凝集現象が起こる傾向がある。
なお、ソース電極材料としては、ここで説明するシリコン添加アルミニウム系メタル（ＡｌＳｉ）のほか、ＡｌＣｕ，純Ａｌ、銅系メタル部材等が使用可能である。
【００７０】
その後、アルミニウム系メタル膜２４をパターニングし、その上に、ファイナル・パッシベーション絶縁膜（たとえば2マイクロ・メートル程度の厚さを有する塗布系ポリイミド樹脂膜等の有機系絶縁膜）を形成して、必要な開口を形成する。その後、グラインディングやウエット・エッチングにより、ウエハ１の裏面を処理することによって、ウエハの厚さを所望の最終厚さ（たとえば、８０マイクロ・メートル以上、１６０マイクロ・メートル以下程度）とする。すなわち、ウエハ１の薄膜化処理である。
【００７１】
次に、図１４に示すように、ウエハ１の裏面にドレイン電極メタル層２０をスパッタ成膜により形成して、個々のチップに分割すると、図３に示すようなデバイスとなる。
【００７２】
なお、この例においては、図１１に示すように、トレンチ・ゲート電極６の頭部は、比較的厚い層間絶縁膜２１で被覆されており、隣接する層間絶縁膜２１の間は、２段構造の凹部（ソース・コンタクト溝）２２となっている。なお、このような構造にすると、コンタクト部分の面積が大きくなり、コンタクト特性を向上させることができるメリットがある。一方、２段構造の凹部（ソース・コンタクト溝）２２とすることで、最下段（凹部底面下段２６）と上段（凹部底面上段２５）の境界部において、構造が複雑になるデメリットがある。従って、そのようなデメリットを回避したい場合は、平坦な底面を有する構造とすることもできる。
【００７３】
４．本願の一実施の形態の半導体装置の製造方法により製造したウエハの反りを示すデータの説明及び本願全体に対する考察等（主に図１５および図１６）
このセクションでは、前記実施の形態によって、ウエハの反りが低減する仕組み等を説明する。
【００７４】
図１５は図１２に対応するバリア・メタル膜成膜工程後におけるＴｉＷスパッタ圧力とウエハ反りの関係を示すデータプロット図である。図１６は図１４に対応する裏面メタル膜成膜工程後における前記実施の形態及び比較例についてのウエハ厚さとウエハ反りの関係を示すデータプロット図である。ここで、反り量は、幾何学的には、ウエハの外周を含む平面からウエハの中心に向けて立てた法線の長さに、ほぼ対応している。反り量の符号は、デバイス面１ａを上として、下に凸を正としている。
【００７５】
図１５に示すように、スパッタ成膜時のチャンバ内の圧力が汎用圧力領域Ａにあるときは、ＴｉＷスパッタ成膜完了時のウエハの反り量は、正又は負の比較的小さい値を示す。一方、スパッタ成膜時のチャンバ内の圧力が、前記実施の形態に対応する反り低減に有効な圧力領域Ｂにあるときは、ＴｉＷスパッタ成膜完了時のウエハの反り量は、比較的大きな負の値を示すことがわかる。このように、ＴｉＷスパッタ成膜時のチャンバ内圧力に依存して、反り応力が比較的大きく変化するのは、雰囲気を構成するアルゴンが、成膜中に取り込まれ、後に抜けるときに空孔を形成するからであると推定される。
【００７６】
これに対応する裏面メタル成膜後（最終厚さ）のウエハの反り量（ウエハの最終厚さにおける反り量）は、図１６に示すように、比較例では、ウエハの最終厚さが薄くなるに従って、急速にウエハの反り量が増加していることがわかる。一方、前記実施の形態に対応する成膜圧力におけるものでは、いずれの最終厚さにおいても、正負０．５ミリメートルの範囲に収まっている。これは、ソース電極金属であるアルミニウム系合金膜による反りは、正の比較的大きな値を示すが、この正方向の反り応力と、ＴｉＷ膜の負方向の比較的大きな反り応力が均衡を保っているためと考えられる。それが大きな問題となるのは、薄膜化処理後の搬送等のハンドリングであるから、このように薄膜化処理後の時点で反りが少ないことは、量産上、非常に有利である。
【００７７】
スパッタ成膜時のチャンバ内の圧力（真空度）は、図１５等から一般に１．２パスカル以下が好適である。しかし、プロセスの安定性を考慮すると、１．０パスカル以下が更に好適である。好適な気圧範囲の下限は、必要に応じて下げればよいので（ウエハの最終厚さに応じて）、特にないが、最終厚さが８０マイクロ・メートル程度までなら、０．３パスカル（または０．４パスカル）以上としてもよい。従って、好適な範囲として、０．３パスカル以上、１．２パスカル以下（または、０．４パスカル以上、１．０パスカル以下）あるいは、これらの上限下限の各組み合わせに対応する範囲を例示することができる。
【００７８】
なお、バリア・メタルとして汎用されているチタン系材料は、アルミニウム系合金膜と同一方向の反り応力を持つため、ＴｉＷ膜と同じ効果を得ることは困難である。また、ＳＢＤ（Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）内臓のデバイスでは、ダイオード特性確保の観点から、ＴｉＷ膜等のタングステン系バリア・メタル膜が有効であるという付加的なメリットもある。
【００７９】
５．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本願の発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００８０】
例えば、前記実施の形態では、パワーＭＯＳＦＥＴを例にとり具体的に説明したが、本願の発明はそれに限定されるものではなく、ＩＧＢＴ等のその他の単体や、それらを含む集積回路素子その他に広く適用できることは言うまでもない。
【００８１】
また、前記実施の形態では、Ｎチャネル型パワーＭＯＳＦＥＴ等のＮチャネル型デバイスについて具体的に説明したが、本願の発明はそれに限定されるものではなく、Ｐチャネル型パワーＭＯＳＦＥＴ等のＰチャネル型デバイスにも適用できることは言うまでもない。その場合には、前記実施の形態において、ＰとＮを総入れ替えするＰＮ反転操作を実行すればよい。
【００８２】
また、前記実施の形態では、メタル部材膜の形成方法として、主にスパッタ成膜法を中心に説明したが、本願の発明はそれに限定されるものではなく、必要に応じて、ＣＶＤ法、メッキ法等の適用できることは言うまでもない。
【符号の説明】
【００８３】
１ 半導体ウエハ（エピタキシャル・ウエハ）
１ａ ウエハのデバイス面（第1の主面）
１ｂ ウエハの裏面
１ｅ エピタキシャル層（ｎ型エピタキシャル層）
１ｓ ｎ＋シリコン基板部
２ ｎ型ドリフト領域
３ ｐ型チャネル領域（ｐ型ベース領域）
４ ｎ＋ソース領域
５ ｐ＋ボディ・コンタクト領域
６ トレンチ・ゲート電極（ポリシリコン電極）
７ ゲート絶縁膜
８ チップ又はチップ領域
９ レジスト膜
１１ ソース・パッド
１２ セル領域（トレンチ・ゲート・セル部）
１３ ゲート・パッド
１４ スクライブ領域（ダイシング領域）
１９ ガード・リング
２０ ドレイン電極
２１ 層間絶縁膜
２２ 凹部（ソース・コンタクト溝）
２３ バリア・メタル膜
２４ アルミニウム系メタル膜（ソース電極）
２４ｓ シード・アルミニウム系メタル膜部
２５ 凹部底面上段
２６ 凹部底面下段
５１ マルチ・チャンバ型ウエハ処理装置
５２ ロード・ポート（または前室）
５３ ウエハ搬送容器（ウエハ・カセット）
５４ ロード・ロック室
５５ 真空搬送室
５６ 脱ガス・チャンバ
５７ スパッタ・エッチング・チャンバ
５８ 予備チャンバ
５９ ＴｉＷ用通常スパッタリング成膜チャンバ
６１ アルミニウム系メタル膜スパッタリング・チャンバ
６２ 下部電極（ウエハ・ステージ）
６６ 上部電極（ターゲット・バッキング・プレート）
６７ ターゲット
７８ ガス供給経路
８１ 排気口
Ａ 汎用圧力領域
Ｂ 反り低減に有効な圧力領域
Ｇ セル繰り返し単位領域
Ｒ 帯状繰り返しデバイス・パターン領域切り出し部分
【技術分野】
【０００１】
本発明は、半導体装置（または半導体集積回路装置）の製造方法におけるメタル成膜技術に適用して有効な技術に関する。
【背景技術】
【０００２】
日本特開２０００−２２３７０８号公報（特許文献１）、日本特開２００７−１６５６６３号公報（特許文献２）、日本特開２００１−２６７５６９号公報（特許文献３）、または日本特開２００６−３２５９８号公報（特許文献４）には、トレンチ・ゲート型のパワーＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のアルミニウム・ソース電極のバリア・メタルとしてＴｉＷを用いる技術が開示されている。
【０００３】
日本特開２００３−３１８３９５号公報（特許文献５）、米国特許公開２００３−０１９９１５６号公報（特許文献６）、または米国特許公開２００５−０１４５８９９号公報（特許文献７）には、パワーＭＯＳＦＥＴのアルミニウム・ソース電極のバリア・メタルとしてＴｉＷを用い、その上にアルミニウム・ソース電極をリフローして形成する技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−２２３７０８号公報
【特許文献２】特開２００７−１６５６６３号公報
【特許文献３】特開２００１−２６７５６９号公報
【特許文献４】特開２００６−３２５９８号公報
【特許文献５】特開２００３−３１８３９５号公報
【特許文献６】米国特許公開２００３−０１９９１５６号公報
【特許文献７】米国特許公開２００５−０１４５８９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
パワーＭＯＳＦＥＴにおいては、アルミニウム系ソース電極下のアルミニウム拡散バリア・メタル膜として、チタンおよび窒化チタンからなるチタン系バリア・メタル膜が広く使用されている。しかし、本願発明者らが検討したところによると、チタン系バリア・メタル膜を使用すると、ウエハの反りが増大して、ウエハ・ハンドリングが困難となり、ウエハ割れやウエハ欠け等の問題が不可避となることが明らかとなった。この傾向は、最小寸法が０．３５マイクロ・メートル以下の製品において特に顕著である。
【０００６】
本願発明は、これらの課題を解決するためになされたものである。
【０００７】
本発明の目的は、信頼性の高い半導体装置の製造プロセスを提供することにある。
【０００８】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１０】
すなわち、本願の一つの発明は、アルミニウム系メタル層と下層のシリコン系半導体層の間のバリア・メタル層として、タングステン系バリア・メタル膜（ＴｉＷ等のタングステンを主要な成分とする合金膜）をスパッタリング成膜によって形成する際、スパッタリング成膜チャンバの気圧を１．２パスカル以下とするものである。
【発明の効果】
【００１１】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１２】
すなわち、アルミニウム系メタル層と下層のシリコン系半導体層の間のバリア・メタル層として、タングステン系バリア・メタル膜（ＴｉＷ等のタングステンを主要な成分とする合金膜）をスパッタリング成膜によって形成する際、スパッタリング成膜チャンバの気圧を１．２パスカル以下とすることによって、アルミニウム系メタル層の有する応力を打ち消す応力を有するタングステン系バリア・メタル膜を形成することができるので、同一方向の応力の蓄積によるウエハの反りの増大を防止することができる。
【図面の簡単な説明】
【００１３】
【図１】本願の一実施の形態の半導体装置の製造方法に使用するマルチ・チャンバ型のウエハ処理装置の平面構成図である。
【図２】本願の一実施の形態の半導体装置の製造方法におけるタングステン系バリア・メタル膜成膜工程に使用するスパッタリング成膜チャンバの模式断面図である。
【図３】本願の一実施の形態の半導体装置の製造方法により製造されたパワーＭＯＳＦＥＴの一例を示すデバイス上面図である。
【図４】本願の一実施の形態の半導体装置の製造方法におけるトレンチ・ゲート・セル部のデバイス断面フロー図（ソース・コンタクト溝形成用レジスト・パターン形成工程）である。
【図５】本願の一実施の形態の半導体装置の製造方法におけるトレンチ・ゲート・セル部のデバイス断面フロー図（ソース・コンタクト溝形成工程）である。
【図６】本願の一実施の形態の半導体装置の製造方法におけるトレンチ・ゲート・セル部のデバイス断面フロー図（ソース・コンタクト溝形成用レジスト・パターン除去工程）である。
【図７】本願の一実施の形態の半導体装置の製造方法におけるトレンチ・ゲート・セル部のデバイス断面フロー図（ソース・コンタクト溝延長工程）である。
【図８】本願の一実施の形態の半導体装置の製造方法におけるトレンチ・ゲート・セル部のデバイス上面図（ｐ＋ボディ・コンタクト領域導入工程）である。
【図９】本願の一実施の形態の半導体装置の製造方法におけるトレンチ・ゲート・セル部（図８のＸ−Ｘ’断面に対応する）のデバイス断面フロー図（ｐ＋ボディ・コンタクト領域導入工程）である。
【図１０】本願の一実施の形態の半導体装置の製造方法におけるトレンチ・ゲート・セル部のデバイス上面図（コンタクト溝２段構造形成工程）である。
【図１１】本願の一実施の形態の半導体装置の製造方法におけるトレンチ・ゲート・セル部（図１０のＸ−Ｘ’断面に対応する）のデバイス断面フロー図（コンタクト溝２段構造形成工程）である。
【図１２】本願の一実施の形態の半導体装置の製造方法におけるトレンチ・ゲート・セル部のデバイス断面フロー図（バリア・メタル膜成膜工程）である。
【図１３】本願の一実施の形態の半導体装置の製造方法におけるトレンチ・ゲート・セル部のデバイス断面フロー図（アルミニウム系メタル膜成膜工程）である。
【図１４】本願の一実施の形態の半導体装置の製造方法におけるトレンチ・ゲート・セル部のデバイス断面フロー図（裏面メタル膜成膜工程）である。
【図１５】図１２に対応するバリア・メタル膜成膜工程後におけるＴｉＷスパッタ圧力とウエハ反りの関係を示すデータプロット図である。
【図１６】図１４に対応する裏面メタル膜成膜工程後における前記実施の形態及び比較例についてのウエハ厚さとウエハ反りの関係を示すデータプロット図である。
【発明を実施するための形態】
【００１４】
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
【００１５】
１．以下の工程を含む半導体装置の製造方法：
（ａ）半導体ウエハの第1の主面上の第1の絶縁膜の上面から下方に向けて、凹部を形成する工程；
（ｂ）前記凹部の内面及び前記第1の絶縁膜の前記上面に、スパッタリング成膜により、タングステン系バリア・メタル膜を形成する工程；
（ｃ）前記工程（ｂ）の後、前記凹部の内面および前記第1の絶縁膜の前記上面の前記タングステン系バリア・メタル膜を覆うように、アルミニウム系メタル層を形成する工程、
ここで、前記工程（ｂ）は、気圧が１．２パスカル以下のスパッタリング成膜チャンバ内において行われる。
【００１６】
２．前記１項の半導体装置の製造方法において、前記工程（ｂ）において、前記タングステン系バリア・メタル膜は、タングステンを主要な成分として含み、チタンを副次的な成分として含む。
【００１７】
３．前記２項の半導体装置の製造方法において、前記工程（ｂ）に使用するターゲットの組成重量比は、ほぼＴｉ：Ｗ＝１：９である。
【００１８】
４．前記１から３項のいずれか一つの半導体装置の製造方法において、前記工程（ｂ）は、通常スパッタリングにより、実行される。
【００１９】
５．前記１から４項のいずれか一つの半導体装置の製造方法において、タングステン系バリア・メタル膜の膜厚は、１００ｎｍ以上、３００ｎｍ以下である。
【００２０】
６．前記１から５項のいずれか一つの半導体装置の製造方法において、前記アルミニウム系メタル層の厚さは、３マイクロ・メートル以上、７マイクロ・メートル以下である。
【００２１】
７．前記１から６項のいずれか一つの半導体装置の製造方法において、前記気圧は、０．３パスカル以上である。
【００２２】
８．前記１から６項のいずれか一つの半導体装置の製造方法において、前記気圧は、１．０パスカル以下である。
【００２３】
９．前記１から６項のいずれか一つの半導体装置の製造方法において、前記気圧は、０．４パスカル以上である。
【００２４】
１０．前記１から６項のいずれか一つの半導体装置の製造方法において、前記気圧は、０．３パスカル以上、１．０パスカル以下である。
【００２５】
１１．前記１から６項のいずれか一つの半導体装置の製造方法において、前記気圧は、０．４パスカル以上、１．０パスカル以下である。
【００２６】
１２．前記１から１１項のいずれか一つの半導体装置の製造方法において、前記半導体ウエハの最終厚さは、８０マイクロ・メートル以上、１６０マイクロ・メートル以下である。
【００２７】
１３．前記１から１２項のいずれか一つの半導体装置の製造方法において、前記半導体ウエハは、２００φシリコン系ウエハである。
【００２８】
１４．前記１から１３項のいずれか一つの半導体装置の製造方法において、前記半導体装置は、パワーＭＯＳＦＥＴを含む。
【００２９】
１５．前記１から１４項のいずれか一つの半導体装置の製造方法において、前記凹部は、２段構造を呈している。
【００３０】
〔本願における記載形式・基本的用語・用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００３１】
更に、本願において、「半導体装置」というときは、主に、各種トランジスタ（能動素子）などの単体デバイスや、これらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したものをいう。なお、単体といっても、実際は、微小な素子を複数集積したものもある。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）や、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。また、「ＭＯＳ」といっても、絶縁膜を酸化物に限定しているわけではない。
【００３２】
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノ・クラスタリング・シリカ（Nano-Clustering Silica:NSC）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
【００３３】
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。
【００３４】
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
【００３５】
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００３６】
５．「ウエハ」というときは、通常は半導体装置（半導体集積回路装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャル・ウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
【００３７】
６．本願においては、バリア・メタルについては、主に通常スパッタリング（指向性スパッタリングでないもの）により、成膜する例を説明しており、アルミニウム系メタル層については、主にイオン化スパッタリングにより、成膜する例を説明している。しかし、本願発明は、バリア・メタル成膜にイオン化スパッタリングやロング・スロー・スパッタリング（Ｌｏｎｇ Ｔｈｒｏｗ Ｓｐｕｔｔｅｒｉｎｇ）を用いてもよいし、アルミニウム系メタル層の成膜に通常スパッタリングやロング・スロー・スパッタリングを用いてもよい。
【００３８】
ここで、「イオン化スパッタリング」は、指向性スパッタリング（ロング・スロー・スパッタリングまたはＬＴスパッタは、指向性スパッタリングであるが、一般には、イオン化スパッタリングではない）の一種であるが、通常のメタル・スパッタ成膜（たとえば通常スパッタリング成膜）が主に電気的に中性のスパッタ原子、分子、又は、これらのクラスタによっているのに対して、イオン化されたメタル・イオン等がシース電圧（更に付加的なバイアスを印加することもある）により、ウエハ面に比較的大きな垂直速度成分を持って入射することを利用して、カバレッジが良好なスパッタ成膜を実現したものである。このイオン化スパッタリング方式には、種々の形式があるが、ここでは、ＰＣＭ方式について具体的に説明するが、この方式に限定されないことはいうまでもない。従って、「イオン化スパッタリング」は、成膜にイオン化された成膜目的メタル原子が実質的に寄与している方式であれば、その名称を問わない。本実施の形態では、通常スパッタリング装置として、キヤノン・アネルバ（Ｃａｎｏｎ Ａｎｅｌｖａ）社製のＩＬＣ１０６０を使用した例について具体的に説明したが、その他の通常スパッタリング装置でもよいことは言うまでもない。
【００３９】
また、イオン化スパッタリング装置として、ＰＣＭ方式のキャノン・アネルバ社製のＩ−１０８０ ＰＣＭを使用した例について具体的に説明したが、その他のイオン化スパッタリング装置としては、アプライド・マテリアルズ（Ａｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ）のＳＩＰ−ＰＶＤ（Ｓｅｌｆ−Ｉｏｎｉｚｅｄ Ｐｌａｓｍａ Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）装置等がある。また、アルバック（Ｕｌｖａｃ）社も類似の装置を提供している。
【００４０】
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００４１】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
【００４２】
なお、パワーＭＯＳＦＥＴ等に関して、各種のスパッタ成膜を用いたアルミニウム系メタル電極の形成技術の詳細については、日本特願第２００８−００２９９３号（日本出願日２００８年１月１０日）または日本特願第２００９−０９２９７３号（日本出願日２００９年４月７日）に詳しく記載されているので、本願では原則として、それらの部分の説明は繰り返さない。
【００４３】
１．本願の一実施の形態の半導体装置の製造方法に使用するメタル成膜装置等の説明（主に図１および図２）
まず、本願の一実施の形態の半導体装置の製造方法に使用するメタル成膜装置等について、簡単に説明する。図１は、本願の一実施の形態の半導体装置の製造方法に使用するマルチ・チャンバ型（クラスタ型）のウエハ処理装置の平面構成図である。
【００４４】
図１に示すように、前記製造プロセスに使用するスパッタリング装置（予備チャンバ５８、ＡｌＳｉスパッタリング・チャンバ６１、ＴｉＷ用通常スパッタ成膜チャンバ５９）、熱処理装置（プリヒート処理チャンバ５６）、エッチング装置（スパッタ・エッチング・チャンバ５７）等は、クラスタ装置５１に集積されている。このクラスタ装置５１には４個のウエハ・カセット５３を常圧下で収容するロードポート５２（または前室）がある。ロードポート５２に収容されたウエハは二つのロードロック室５４のいずれかを介して、真空に変換されて真空搬送室５５を通して各処理チャンバに供給される。排出時はその逆である。
【００４５】
なお、この実施の形態では、ＴｉＷ膜成膜後のシリサイデーション・アニール工程は、マルチ・チャンバ型ウエハ処理装置５１とは異なる外部のバッチ処理炉により処理する例を示すが、たとえば、予備チャンバ５８を枚葉式のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）チャンバとすることで、一連のプロセスにおいて、ウエハ１を大気に触れさせることなく実行するようにしてもよい。
【００４６】
図２は、本願の一実施の形態の半導体装置の製造方法におけるタングステン系バリア・メタル膜成膜工程に使用するスパッタリング・チャンバ５９（通常の高指向性ではないスパッタ・チャンバ）の模式断面図である。このスパッタ・チャンバ（スパッタ装置）も他の汎用のメタル・スパッタ装置と同様に、マグネトロン・スパッタ（Ｍａｇｎｅｔｒｏｎ Ｓｐｕｔｔｅｒ）方式に含まれる。図２に示すように、チャンバ５９の下部には、下部電極（ウエハ・ステージ）６２が設けられており、成膜時には、このウエハ・ステージ６２上にデバイス面１ａ（裏面１ｂの反対の面）を上に向けて、ウエハ１がセットされている。下部電極６２は、通常、接地されている。また、ウエハ・ステージ６２内には、静電チャック電極が設けられており、静電チャック制御系により、オン・オフ可能とされている。
【００４７】
このウエハ・ステージ６２に対向して、チャンバ５９の上部には、上部電極（ターゲット・バッキング・プレート）６６が設けられており、その下面にはタングステン系バリア・メタルのターゲット６７（ここでは、たとえば、１０重量％程度のチタンを含有するＴｉＷターゲットである）がセットされている。この上部電極６６には、通常、上部電極直流バイアス電源７４によって、直流電力（直流バイアス）が印加されるようになっている。
【００４８】
チャンバ５９の外には、ガス供給制御系が設けられており、ガス供給経路７８を通して、チャンバ６１内にアルゴン・ガスその他のガスを供給できるようになっている。また、チャンバ５９内は、下方に設けられた排気口８１を通して、真空排気系により真空排気され、スパッタリングに必要な高真空を保持可能とされている。
【００４９】
２．本願の一実施の形態の半導体装置の製造方法により製造したパワーＭＯＳＦＥＴのデバイス上面構造の一例の説明（主に図３）
図３は、本願の一実施の形態の半導体装置の製造方法により製造されたパワーＭＯＳＦＥＴの一例を示すデバイス上面図である。図３に示すように、正方形又は長方形の板状のシリコン系半導体基板（個々のチップに分割する前はウエハである）上に素子を形成したパワーＭＯＳＦＥＴ素子チップ８（トレンチ・ゲート・パワーＭＯＳ型半導体装置）は中央部にあるソースパッド領域１１（アルミニウム系パッド）が主要な面積を占めている。その下には、それらの幅（またはピッチ）よりも十分長く延びる帯状ゲート電極（柱状トレンチ・ゲート電極に対応）と帯状ソース・コンタクト領域が交互に多数形成された帯状繰り返しデバイス・パターン領域Ｒ（リニア・セル領域）がある。より正確には、リニア・セル領域Ｒは、ソースパッド領域１１の下方のほぼ全体に広がっており、破線で囲った部分はその一部である。このリニア・セル領域Ｒの周辺には、ゲート電極を周辺から外部に引き出すゲートパッド領域１３がある。更にその周りには、アルミニウム・ガードリング１９が設けられている。そして、チップ８の最外周部はウエハをダイシング等により分割する際の領域、すなわち、スクライブ領域１４である。
【００５０】
３．本願の一実施の形態の半導体装置の製造方法におけるデバイス断面プロセス・フローの概要説明（主に図４から図１４）
このセクションでは、０．１５マイクロ・メートル・プロセスのリニア・トレンチ・ゲート型パワーＭＯＳＦＥＴの例について、図４から図１４に基づいて、セクション２における図３の帯状繰り返しデバイス・パターン領域切り出し部分Ｒのトレンチ・ゲート・セル部１２に対応するデバイス断面（図３、図８または図１０のＸ−Ｘ’断面）等について、プロセス・フローを説明する。
【００５１】
図４は、本願の一実施の形態の半導体装置の製造方法におけるトレンチ・ゲート・セル部のデバイス断面フロー図（ソース・コンタクト溝形成用レジスト・パターン形成工程）である。ここでは、２００ファイのｎ＋型シリコン単結晶ウエハ（シリコン系ウエハ）にｎ型エピタキシャル層（たとえばエピタキシャル層の厚さは、４マイクロ・メートル程度）を形成したｎ型エピタキシャル・ウエハ１を原材料ウエハとして使用する例を説明するが、ウエハの径は３００ファイでも４５０ファイでも、その他でもよい。また、ウエハの導電型はｐ型等でもよい。更に、ウエハの形式はエピタキシャル・ウエハに限らず、他の半導体基板や絶縁性基板等であってもよい。また、必要があれば、シリコン系以外の半導体ウエハ又は基板であってもよい。
【００５２】
図４に示すように、半導体ウエハ１は、主にｎ＋シリコン基板部１ｓとエピタキシャル層１ｅからなり、エピタキシャル層１ｅ内には、もともとのｎ型エピタキシャル層であるｎ型ドリフト領域２があり、その上部には、ｐ型チャネル領域（ｐ型ベース領域）３、ｎ＋ソース領域４等が形成されている。エピタキシャル層１ｅから上部が突出するように、複数のトレンチ・ゲート電極（ポリシリコン電極）６が周期的に設けられており、各トレンチ・ゲート電極６の中下部周辺には、ゲート絶縁膜７が設けられている。半導体ウエハ１のデバイス面側１ａには、層間絶縁膜２１が形成されており、各トレンチ・ゲート電極６を完全にカバーしている。この層間絶縁膜２１としては、下層から、たとえば６０ｎｍ程度の厚さを有する窒化シリコン膜（窒化シリコン系絶縁膜）、３００ｎｍ程度の厚さを有するＰＳＧ膜（酸化シリコン系絶縁膜）、９５ｎｍ程度の厚さを有するＳＯＧ膜（酸化シリコン系絶縁膜）等からなる多層絶縁膜を例示することができる。
【００５３】
層間絶縁膜２１上には、加工のためのレジスト膜９が形成されている。このレジスト膜９をエッチング・マスクとして、ドライ・エッチングを実行すると、図５に示すように、凹部（ソース・コンタクト溝）２２が形成される。次に、不要になったレジスト膜９を除去すると図６に示すような状態となる。
【００５４】
次に、パターニングされた層間絶縁膜２１をエッチング・マスクとして、更にドライ・エッチングを実行すると、図７に示すように、凹部（ソース・コンタクト溝）２２がｐ型チャネル領域３の上端まで延長される。
【００５５】
この時点の図７に対応する（図９にも対応している）デバイス上面（ウエハ上面）を図８に示す。図８において、セル繰り返し単位領域Ｇを図９にも対応して示す。
【００５６】
図７に続き、図９に示すように、ソース・コンタクト溝２２（たとえば溝底幅３００ｎｍ程度、深さ８５０ｎｍ程度、アスペクト比２以上、５以下程度であり、平均的には、２．８程度である）を通して、イオン注入により、ｐ型チャネル領域３の表面領域に、ｐ＋ボディ・コンタクト領域５を導入する。
【００５７】
次に、図１１に示すように、ウエハ１の表側１ａに対して、等方性酸化膜エッチングを実行することにより、層間絶縁膜２１の幅を減少させる。これにより、凹部底面上段２５および凹部底面下段２６から構成された２段構造を有する凹部（ソース・コンタクト溝）２２が完成する。この時点の図１１に対応するデバイス上面（ウエハ上面）を図１０に示す。
【００５８】
図１１の状態で、図１２に示すように、半導体ウエハ１のデバイス面側１ａのほぼ全面に、バリア・メタル膜２３としてのＴｉＷ膜を、スパッタ成膜（図２）により、形成する。
【００５９】
このＴｉＷ膜２３のスパッタ成膜は、たとえば、以下のような手順で実施する。すなわち、図１のウエハ搬送容器（ウエハ・カセット）５３にウエハ１を収容して、マルチ・チャンバ型ウエハ処理装置５１のロード・ポート５２にセットする。そこから、ウエハ１は、まず、脱ガス・チャンバ５６内のウエハ・ステージにセットされ、表面の水分等を除去するためのプレ・ヒート処理が実行される。プレ・ヒート処理の条件としては、たとえば、ステージ温度設定摂氏２５０度程度、圧力２６６パスカル程度、アルゴン流量２００ｓｃｃｍ程度、処理時間４５秒程度を例示することができる。
【００６０】
次に、ウエハ１は図１のスパッタ・エッチ・チャンバ５７のウエハ・ステージにセットされ、表面の酸化膜を除去するためのスパッタ・エッチ処理が必要に応じて実行される。スパッタ・エッチ処理の条件としては、たとえば、ステージ温度無制御、圧力０．５パスカル程度、アルゴン流量３７．５ｓｃｃｍ程度、プラズマ励起方法は、たとえばＣＣＰ（Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）方式、高周波パワー４００W（たとえば６０ＭＨz）、処理時間２５秒程度、エッチング量は１０ｎｍ程度を例示することができる。
【００６１】
次に、ウエハ１は図１及び図２のＴｉＷ用スパッタ成膜チャンバ５９のウエハ・ステージにセットされ、たとえば、通常スパッタリング方式によりＴｉＷスパッタ成膜処理が実行される。ここでは、ＴｉＷ用スパッタ成膜装置として、通常スパッタリング装置であるキャノン・アネルバ（Ｃａｎｏｎ Ａｎｅｌｖａ）社製のＩＬＣ１０６０を使用した。成膜条件は、たとえば、膜厚２００ｎｍ程度（好適な範囲としては、たとえば、１００ｎｍ以上、３００ｎｍ以下程度）、処理時間６０秒程度、真空度０．５パスカル程度、アルゴン流量４０ｓｃｃｍ程度、ステージ温度は摂氏１００度程度（ウエハは静電チャックをオフ）、ターゲット側直流電力３０００ワット程度、ウエハ側接地、ターゲット組成チタン１０％タングステン９０％（重量％）である。なお、この工程はＰＣＭ方式等のイオン化スパッタ方式でも実施可能である。
【００６２】
次に、シリサイデーション・アニールを実施すると、図１２において、ＴｉＷ膜２３部分と接しているシリコン部材表面が、ＴｉＷ膜２３の下面及び内部から供給されたチタンにより、薄いチタン・シリサイドとなるが、図示が煩雑になるので、図１２から図１４においては、これらの変化は表示しない。
【００６３】
このシリサイデーション・アニールは、たとえば、以下のような手順で実施する。すなわち、ウエハ１は図１のマルチ・チャンバ型ウエハ処理装置の外部へ搬出される。そして、ウエハ容器５３に収容されて、たとえば、バッチ式のアニール装置に移送され、シリサイデーション・アニール処理が実行される。このシリサイデーション・アニール処理の条件としては、たとえば、温度摂氏６５０度程度、雰囲気圧力は、たとえば常圧、窒素ガス流量１５リットル/分程度、処理時間１０分程度を例示することができる。なお、この工程はマルチ・チャンバ型ウエハ処理装置５１内またはその他の場所に設けられた枚葉式のＲＴＡ装置によっても実施可能である。
【００６４】
シリサイデーション・アニールが完了すると、図１３に示すように、たとえば、ＰＣＭスパッタ成膜により、ＴｉＷ膜２３ｂ上のほぼ全面に、シード・アルミニウム系メタル膜２４ｓを形成する。なお、シード・アルミニウム系メタル膜部２４ｓおよび本体のアルミニウム系メタル膜２４は、その他のイオン化スパッタ成膜装置を用いて実行することもできる。また、埋め込み特性に関してあまり厳しくない状況では、通常スパッタリング成膜チャンバ５９（図１）と同様な、通常の非イオン化スパッタ成膜装置を用いることもできる。
【００６５】
このシード・アルミニウム系メタル膜２４ｓのスパッタ成膜は、たとえば、以下のような手順で実施する。すなわち、ウエハ１は、バッチ式のアニール装置から排出され、図１のウエハ搬送容器（ウエハ・カセット）５３に収容されて、マルチ・チャンバ型ウエハ処理装置５１のロード・ポート５２にセットされる。そこから、ウエハ１は、再び、脱ガス・チャンバ５６内のウエハ・ステージにセットされ、表面の水分等を除去するためのプレ・ヒート処理が実行される。プレ・ヒート処理の条件としては、たとえば、ステージ温度設定摂氏３７５度程度、圧力２６６パスカル程度、アルゴン流量２００ｓｃｃｍ程度、処理時間５０秒程度を例示することができる。
【００６６】
その後、ウエハ１は、図１及び図２に示すアルミニウム系メタル膜スパッタリング・チャンバ６１内のウエハ・ステージ６２上にセットされ、シード・アルミニウム系メタル膜２４ｓのスパッタ成膜処理が実行される。このシード・アルミニウム系メタル膜成膜処理の条件としては、たとえば、ステージ温度設定摂氏４２０度程度（静電チャックはオフ）、圧力５パスカル程度、アルゴン流量２０ｓｃｃｍ程度、上部電極高周波パワー４ｋW（たとえば６０MHz）、上部電極直流パワー１ｋW、下部電極高周波パワー２００W（たとえば１３．５６MHz）、処理時間１４分程度、成膜量は２７５０ｎｍ程度を例示することができる。なお、ステージ温度設定の好適な範囲としては、摂氏４００度から摂氏４４０度程度である。ここで、静電チャックをオフとすることで、シード・アルミニウム系メタル膜成膜処理時に、ウエハ温度が上がりすぎ、堆積したアルミニウム系メタル部材のリフローが過剰に進行して、ソース・コンタクト溝２２の上部を閉鎖することを回避することができる。すなわち、アルミニウム系メタル部材膜形成の前半部分では、リフローによる平坦化よりも、ソース・コンタクト溝２２の底面部に十分厚いアルミニウム系メタル部材膜を形成することの方が、最終的な埋め込み特性への寄与が大きい。従って、下部電極のバイアスは、メタル・イオンをウエハ上に、より垂直に行きこむ点で、この前半部分においては、特に有効である。
【００６７】
次に、図１３に示すように、シード・アルミニウム系メタル膜２４ｓ上のほぼ全面に、ＰＣＭスパッタ成膜により、シード・アルミニウム系メタル膜２４ｓと一体と成って、凹部（ソース・コンタクト溝）２２の内部を満たし、更に凹部（ソース・コンタクト溝）２２外のＴｉＷ膜２３ｂ上を覆うように、アルミニウム系メタル膜２４を形成する。すなわち、この処理により、ソース電極２４（ＩＧＢＴにあってはエミッタ電極）となるべきアルミニウム系メタル膜２４は形成される。
【００６８】
この後者のアルミニウム系メタル膜２４のスパッタ成膜処理（後半部分）は、たとえば、以下のような手順で実施する。すなわち、ウエハ１は、シード・アルミニウム系メタル膜２４ｓの成膜の際の成膜室６１のウエハ・ステージ６２上にセットされた状態で（諸条件もほぼそのままの状態で）、連続的に、以下の処理条件に移行する。すなわち、後者のアルミニウム系メタル膜２４のスパッタ成膜処理の条件としては、たとえば、ステージ温度設定摂氏４２０度程度（静電チャックはオン）、圧力５パスカル程度、アルゴン流量２０ｓｃｃｍ程度、上部電極高周波パワー４ｋW（たとえば６０MHz）、上部電極直流パワー１ｋW、下部電極高周波パワーはオフ、処理時間１４分程度、成膜量は２７５０ｎｍ程度を例示することができる。なお、ステージ温度設定の好適な範囲としては、摂氏４００度から摂氏４４０度程度である。アルミニウム系メタル膜２４全体の好適な厚さの範囲は、たとえば、３マイクロ・メートル以上、７マイクロ・メートル以下程度である。
【００６９】
なお、スパッタ成膜処理（前半部分および後半部）の際のステージ温度設定は、摂氏４００度未満では、十分にリフローが進まず、摂氏４４０度を越えると不所望なメタルの凝集現象がおきやすくなる。また、スパッタ成膜処理（後半部）において、下部電極高周波パワーはオンにしておくと、ウエハ温度の不所望な上昇により、同様な凝集現象が起こる傾向がある。
なお、ソース電極材料としては、ここで説明するシリコン添加アルミニウム系メタル（ＡｌＳｉ）のほか、ＡｌＣｕ，純Ａｌ、銅系メタル部材等が使用可能である。
【００７０】
その後、アルミニウム系メタル膜２４をパターニングし、その上に、ファイナル・パッシベーション絶縁膜（たとえば2マイクロ・メートル程度の厚さを有する塗布系ポリイミド樹脂膜等の有機系絶縁膜）を形成して、必要な開口を形成する。その後、グラインディングやウエット・エッチングにより、ウエハ１の裏面を処理することによって、ウエハの厚さを所望の最終厚さ（たとえば、８０マイクロ・メートル以上、１６０マイクロ・メートル以下程度）とする。すなわち、ウエハ１の薄膜化処理である。
【００７１】
次に、図１４に示すように、ウエハ１の裏面にドレイン電極メタル層２０をスパッタ成膜により形成して、個々のチップに分割すると、図３に示すようなデバイスとなる。
【００７２】
なお、この例においては、図１１に示すように、トレンチ・ゲート電極６の頭部は、比較的厚い層間絶縁膜２１で被覆されており、隣接する層間絶縁膜２１の間は、２段構造の凹部（ソース・コンタクト溝）２２となっている。なお、このような構造にすると、コンタクト部分の面積が大きくなり、コンタクト特性を向上させることができるメリットがある。一方、２段構造の凹部（ソース・コンタクト溝）２２とすることで、最下段（凹部底面下段２６）と上段（凹部底面上段２５）の境界部において、構造が複雑になるデメリットがある。従って、そのようなデメリットを回避したい場合は、平坦な底面を有する構造とすることもできる。
【００７３】
４．本願の一実施の形態の半導体装置の製造方法により製造したウエハの反りを示すデータの説明及び本願全体に対する考察等（主に図１５および図１６）
このセクションでは、前記実施の形態によって、ウエハの反りが低減する仕組み等を説明する。
【００７４】
図１５は図１２に対応するバリア・メタル膜成膜工程後におけるＴｉＷスパッタ圧力とウエハ反りの関係を示すデータプロット図である。図１６は図１４に対応する裏面メタル膜成膜工程後における前記実施の形態及び比較例についてのウエハ厚さとウエハ反りの関係を示すデータプロット図である。ここで、反り量は、幾何学的には、ウエハの外周を含む平面からウエハの中心に向けて立てた法線の長さに、ほぼ対応している。反り量の符号は、デバイス面１ａを上として、下に凸を正としている。
【００７５】
図１５に示すように、スパッタ成膜時のチャンバ内の圧力が汎用圧力領域Ａにあるときは、ＴｉＷスパッタ成膜完了時のウエハの反り量は、正又は負の比較的小さい値を示す。一方、スパッタ成膜時のチャンバ内の圧力が、前記実施の形態に対応する反り低減に有効な圧力領域Ｂにあるときは、ＴｉＷスパッタ成膜完了時のウエハの反り量は、比較的大きな負の値を示すことがわかる。このように、ＴｉＷスパッタ成膜時のチャンバ内圧力に依存して、反り応力が比較的大きく変化するのは、雰囲気を構成するアルゴンが、成膜中に取り込まれ、後に抜けるときに空孔を形成するからであると推定される。
【００７６】
これに対応する裏面メタル成膜後（最終厚さ）のウエハの反り量（ウエハの最終厚さにおける反り量）は、図１６に示すように、比較例では、ウエハの最終厚さが薄くなるに従って、急速にウエハの反り量が増加していることがわかる。一方、前記実施の形態に対応する成膜圧力におけるものでは、いずれの最終厚さにおいても、正負０．５ミリメートルの範囲に収まっている。これは、ソース電極金属であるアルミニウム系合金膜による反りは、正の比較的大きな値を示すが、この正方向の反り応力と、ＴｉＷ膜の負方向の比較的大きな反り応力が均衡を保っているためと考えられる。それが大きな問題となるのは、薄膜化処理後の搬送等のハンドリングであるから、このように薄膜化処理後の時点で反りが少ないことは、量産上、非常に有利である。
【００７７】
スパッタ成膜時のチャンバ内の圧力（真空度）は、図１５等から一般に１．２パスカル以下が好適である。しかし、プロセスの安定性を考慮すると、１．０パスカル以下が更に好適である。好適な気圧範囲の下限は、必要に応じて下げればよいので（ウエハの最終厚さに応じて）、特にないが、最終厚さが８０マイクロ・メートル程度までなら、０．３パスカル（または０．４パスカル）以上としてもよい。従って、好適な範囲として、０．３パスカル以上、１．２パスカル以下（または、０．４パスカル以上、１．０パスカル以下）あるいは、これらの上限下限の各組み合わせに対応する範囲を例示することができる。
【００７８】
なお、バリア・メタルとして汎用されているチタン系材料は、アルミニウム系合金膜と同一方向の反り応力を持つため、ＴｉＷ膜と同じ効果を得ることは困難である。また、ＳＢＤ（Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）内臓のデバイスでは、ダイオード特性確保の観点から、ＴｉＷ膜等のタングステン系バリア・メタル膜が有効であるという付加的なメリットもある。
【００７９】
５．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本願の発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００８０】
例えば、前記実施の形態では、パワーＭＯＳＦＥＴを例にとり具体的に説明したが、本願の発明はそれに限定されるものではなく、ＩＧＢＴ等のその他の単体や、それらを含む集積回路素子その他に広く適用できることは言うまでもない。
【００８１】
また、前記実施の形態では、Ｎチャネル型パワーＭＯＳＦＥＴ等のＮチャネル型デバイスについて具体的に説明したが、本願の発明はそれに限定されるものではなく、Ｐチャネル型パワーＭＯＳＦＥＴ等のＰチャネル型デバイスにも適用できることは言うまでもない。その場合には、前記実施の形態において、ＰとＮを総入れ替えするＰＮ反転操作を実行すればよい。
【００８２】
また、前記実施の形態では、メタル部材膜の形成方法として、主にスパッタ成膜法を中心に説明したが、本願の発明はそれに限定されるものではなく、必要に応じて、ＣＶＤ法、メッキ法等の適用できることは言うまでもない。
【符号の説明】
【００８３】
１ 半導体ウエハ（エピタキシャル・ウエハ）
１ａ ウエハのデバイス面（第1の主面）
１ｂ ウエハの裏面
１ｅ エピタキシャル層（ｎ型エピタキシャル層）
１ｓ ｎ＋シリコン基板部
２ ｎ型ドリフト領域
３ ｐ型チャネル領域（ｐ型ベース領域）
４ ｎ＋ソース領域
５ ｐ＋ボディ・コンタクト領域
６ トレンチ・ゲート電極（ポリシリコン電極）
７ ゲート絶縁膜
８ チップ又はチップ領域
９ レジスト膜
１１ ソース・パッド
１２ セル領域（トレンチ・ゲート・セル部）
１３ ゲート・パッド
１４ スクライブ領域（ダイシング領域）
１９ ガード・リング
２０ ドレイン電極
２１ 層間絶縁膜
２２ 凹部（ソース・コンタクト溝）
２３ バリア・メタル膜
２４ アルミニウム系メタル膜（ソース電極）
２４ｓ シード・アルミニウム系メタル膜部
２５ 凹部底面上段
２６ 凹部底面下段
５１ マルチ・チャンバ型ウエハ処理装置
５２ ロード・ポート（または前室）
５３ ウエハ搬送容器（ウエハ・カセット）
５４ ロード・ロック室
５５ 真空搬送室
５６ 脱ガス・チャンバ
５７ スパッタ・エッチング・チャンバ
５８ 予備チャンバ
５９ ＴｉＷ用通常スパッタリング成膜チャンバ
６１ アルミニウム系メタル膜スパッタリング・チャンバ
６２ 下部電極（ウエハ・ステージ）
６６ 上部電極（ターゲット・バッキング・プレート）
６７ ターゲット
７８ ガス供給経路
８１ 排気口
Ａ 汎用圧力領域
Ｂ 反り低減に有効な圧力領域
Ｇ セル繰り返し単位領域
Ｒ 帯状繰り返しデバイス・パターン領域切り出し部分
【特許請求の範囲】
【請求項１】
以下の工程を含む半導体装置の製造方法：
（ａ）半導体ウエハの第1の主面上の第1の絶縁膜の上面から下方に向けて、凹部を形成する工程；
（ｂ）前記凹部の内面及び前記第1の絶縁膜の前記上面に、スパッタリング成膜により、タングステン系バリア・メタル膜を形成する工程；
（ｃ）前記工程（ｂ）の後、前記凹部の内面および前記第1の絶縁膜の前記上面の前記タングステン系バリア・メタル膜を覆うように、アルミニウム系メタル層を形成する工程、
ここで、前記工程（ｂ）は、気圧が１．２パスカル以下のスパッタリング成膜チャンバ内において行われる。
【請求項２】
前記１項の半導体装置の製造方法において、前記工程（ｂ）において、前記タングステン系バリア・メタル膜は、タングステンを主要な成分として含み、チタンを副次的な成分として含む。
【請求項３】
前記２項の半導体装置の製造方法において、前記工程（ｂ）に使用するターゲットの組成重量比は、ほぼＴｉ：Ｗ＝１：９である。
【請求項４】
前記１項の半導体装置の製造方法において、前記工程（ｂ）は、通常スパッタリングにより、実行される。
【請求項５】
前記１項の半導体装置の製造方法において、タングステン系バリア・メタル膜の膜厚は、１００ｎｍ以上、３００ｎｍ以下である。
【請求項６】
前記１項の半導体装置の製造方法において、前記アルミニウム系メタル層の厚さは、３マイクロ・メートル以上、７マイクロ・メートル以下である。
【請求項７】
前記１項の半導体装置の製造方法において、前記気圧は、０．３パスカル以上である。
【請求項８】
前記１項の半導体装置の製造方法において、前記気圧は、１．０パスカル以下である。
【請求項９】
前記１項の半導体装置の製造方法において、前記気圧は、０．４パスカル以上である。
【請求項１０】
前記１項の半導体装置の製造方法において、前記気圧は、０．３パスカル以上、１．０パスカル以下である。
【請求項１１】
前記１項の半導体装置の製造方法において、前記気圧は、０．４パスカル以上、１．０パスカル以下である。
【請求項１２】
前記１項の半導体装置の製造方法において、前記半導体ウエハの最終厚さは、８０マイクロ・メートル以上、１６０マイクロ・メートル以下である。
【請求項１３】
前記１項の半導体装置の製造方法において、前記半導体ウエハは、２００φシリコン系ウエハである。
【請求項１４】
前記１項の半導体装置の製造方法において、前記半導体装置は、パワーＭＯＳＦＥＴを含む。
【請求項１５】
前記１項の半導体装置の製造方法において、前記凹部は、２段構造を呈している。
【請求項１】
以下の工程を含む半導体装置の製造方法：
（ａ）半導体ウエハの第1の主面上の第1の絶縁膜の上面から下方に向けて、凹部を形成する工程；
（ｂ）前記凹部の内面及び前記第1の絶縁膜の前記上面に、スパッタリング成膜により、タングステン系バリア・メタル膜を形成する工程；
（ｃ）前記工程（ｂ）の後、前記凹部の内面および前記第1の絶縁膜の前記上面の前記タングステン系バリア・メタル膜を覆うように、アルミニウム系メタル層を形成する工程、
ここで、前記工程（ｂ）は、気圧が１．２パスカル以下のスパッタリング成膜チャンバ内において行われる。
【請求項２】
前記１項の半導体装置の製造方法において、前記工程（ｂ）において、前記タングステン系バリア・メタル膜は、タングステンを主要な成分として含み、チタンを副次的な成分として含む。
【請求項３】
前記２項の半導体装置の製造方法において、前記工程（ｂ）に使用するターゲットの組成重量比は、ほぼＴｉ：Ｗ＝１：９である。
【請求項４】
前記１項の半導体装置の製造方法において、前記工程（ｂ）は、通常スパッタリングにより、実行される。
【請求項５】
前記１項の半導体装置の製造方法において、タングステン系バリア・メタル膜の膜厚は、１００ｎｍ以上、３００ｎｍ以下である。
【請求項６】
前記１項の半導体装置の製造方法において、前記アルミニウム系メタル層の厚さは、３マイクロ・メートル以上、７マイクロ・メートル以下である。
【請求項７】
前記１項の半導体装置の製造方法において、前記気圧は、０．３パスカル以上である。
【請求項８】
前記１項の半導体装置の製造方法において、前記気圧は、１．０パスカル以下である。
【請求項９】
前記１項の半導体装置の製造方法において、前記気圧は、０．４パスカル以上である。
【請求項１０】
前記１項の半導体装置の製造方法において、前記気圧は、０．３パスカル以上、１．０パスカル以下である。
【請求項１１】
前記１項の半導体装置の製造方法において、前記気圧は、０．４パスカル以上、１．０パスカル以下である。
【請求項１２】
前記１項の半導体装置の製造方法において、前記半導体ウエハの最終厚さは、８０マイクロ・メートル以上、１６０マイクロ・メートル以下である。
【請求項１３】
前記１項の半導体装置の製造方法において、前記半導体ウエハは、２００φシリコン系ウエハである。
【請求項１４】
前記１項の半導体装置の製造方法において、前記半導体装置は、パワーＭＯＳＦＥＴを含む。
【請求項１５】
前記１項の半導体装置の製造方法において、前記凹部は、２段構造を呈している。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２０１０−２７２６７６（Ｐ２０１０−２７２６７６Ａ）
【公開日】平成２２年１２月２日（２０１０．１２．２）
【国際特許分類】
【出願番号】特願２００９−１２２９２９（Ｐ２００９−１２２９２９）
【出願日】平成２１年５月２１日（２００９．５．２１）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２２年１２月２日（２０１０．１２．２）
【国際特許分類】
【出願日】平成２１年５月２１日（２００９．５．２１）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
[ Back to top ]