半導体装置の製造方法
【課題】保護素子としてＳＢＤを搭載したＭＯＳＦＥＴにおいては、ＳＢＤの特性を確保するためアルミニウム・ソース電極下のアルミニウム拡散バリア・メタル膜として、ＴｉＷ（タングステンを主要な成分とする合金）膜が使用される。しかし、本願発明者らが検討したところによると、タングステン系バリア・メタル膜はＴｉＮ等のチタン系バリア・メタル膜と比べて、バリア性が低い柱状粒塊を呈するため、比較的容易にシリコン基板中にアルミニウム・スパイクが発生することが明らかとなった。
【解決手段】本願発明は、アルミニウム系メタル層と下層のシリコン系半導体層の間のバリア・メタル層として、タングステン系バリア・メタル膜をスパッタリング成膜によって形成する際、その下層をウエハ側にバイアスを印加したイオン化スパッタにより成膜し、上層をウエハ側にバイアスを印加しないスパッタにより成膜するものである。
【解決手段】本願発明は、アルミニウム系メタル層と下層のシリコン系半導体層の間のバリア・メタル層として、タングステン系バリア・メタル膜をスパッタリング成膜によって形成する際、その下層をウエハ側にバイアスを印加したイオン化スパッタにより成膜し、上層をウエハ側にバイアスを印加しないスパッタにより成膜するものである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置（または半導体集積回路装置）の製造方法におけるメタル成膜技術に適用して有効な技術に関する。
【背景技術】
【０００２】
日本特開２００４−２４７５５９号公報（特許文献１）または米国特許公開２００７−０１４８８９６号公報（特許文献２）には、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の下部電極として、ＰＣＭ（Ｐｏｉｎｔ Ｃｕｓｐ Ｍａｇｎｅｔｒｏｎ）方式によるスパッタリング（すなわち、ＰＣＭスパッタリング）およびＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によって、ルテニウム膜を形成する技術が開示されている。
【０００３】
日本特開２００１−３５８０９１号公報（特許文献３）または米国特許公開２００２−００８９０２７号公報（特許文献４）には、コンタクト・ホールへのアルミニウムの充填を良好にするために、バリア・メタル層としてのチタン膜、窒化チタン膜等を一種のイオン化スパッタリングにより形成する技術が開示されている。
【０００４】
日本特開２００１−１２７００５号公報（特許文献５）には、アスペクトの大きなホールをアルミニウムで埋め込むために、バリア・メタル層としてのチタン膜をＩＭＰ（Ｉｏｎ Ｍｅｔａｌ Ｐｌａｓｍａ）方式によるスパッタリング（すなわち、ＩＭＰスパッタリング）により形成する技術が開示されている。
【０００５】
日本特開２０００−２２３７０８号公報（特許文献６）、日本特開２００７−１６５６６３号公報（特許文献７）、日本特開２００１−２６７５６９号公報（特許文献８）、または日本特開２００６−３２５９８号公報（特許文献９）には、トレンチ・ゲート型のパワーＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のアルミニウム・ソース電極のバリア・メタルとしてＴｉＷを用いる技術が開示されている。
【０００６】
日本特開平１０−２２３７５２号公報（特許文献１０）、日本特開平６−４５２８１号公報（特許文献１１）、または日本特開２０００−２１８８０号公報（特許文献１２）には、アルミニウム配線のバリア・メタル層としてチタン膜、窒化チタン膜（またはＴｉＷ）等を通常のスパッタリングにより形成する技術が開示されている。
【０００７】
日本特開２００３−３１８３９５号公報（特許文献１３）、米国特許公開２００３−０１９９１５６号公報（特許文献１４）、または米国特許公開２００５−０１４５８９９号公報（特許文献１５）には、パワーＭＯＳＦＥＴのアルミニウム・ソース電極のバリア・メタルとしてＴｉＷを用い、その上にアルミニウム・ソース電極をリフローして形成する技術が開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００４−２４７５５９号公報
【特許文献２】米国特許公開２００７−０１４８８９６号公報
【特許文献３】特開２００１−３５８０９１号公報
【特許文献４】米国特許公開２００２−００８９０２７号公報
【特許文献５】特開２００１−１２７００５号公報
【特許文献６】特開２０００−２２３７０８号公報
【特許文献７】特開２００７−１６５６６３号公報
【特許文献８】特開２００１−２６７５６９号公報
【特許文献９】特開２００６−３２５９８号公報
【特許文献１０】特開平１０−２２３７５２号公報
【特許文献１１】特開平６−４５２８１号公報
【特許文献１２】特開２０００−２１８８０号公報
【特許文献１３】特開２００３−３１８３９５号公報
【特許文献１４】米国特許公開２００３−０１９９１５６号公報
【特許文献１５】米国特許公開２００５−０１４５８９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
保護素子としてＳＢＤ（Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）を搭載したＭＯＳＦＥＴにおいては、ＳＢＤの特性を確保するためアルミニウム・ソース電極下のアルミニウム拡散バリア・メタル膜として、ＴｉＷ（タングステンを主要な成分とする合金）膜が使用される。しかし、本願発明者らが検討したところによると、タングステン系バリア・メタル膜はＴｉＮ等のチタン系バリア・メタル膜と比べて、バリア性が低い柱状粒塊を呈するため、比較的容易にシリコン基板中にアルミニウム・スパイクが発生することが明らかとなった。
【００１０】
本願発明は、これらの課題を解決するためになされたものである。
【００１１】
本発明の目的は、信頼性の高い半導体装置の製造プロセスを提供することにある。
【００１２】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１４】
すなわち、本願の一つの発明は、アルミニウム系メタル層と下層のシリコン系半導体層の間のバリア・メタル層として、タングステン系バリア・メタル膜をスパッタリング成膜によって形成する際、その下層をウエハ側にバイアスを印加したイオン化スパッタにより成膜し、上層をウエハ側にバイアスを印加しないスパッタにより成膜するものである。
【発明の効果】
【００１５】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１６】
すなわち、アルミニウム系メタル層と下層のシリコン系半導体層の間のバリア・メタル層として、タングステン系バリア・メタル膜をスパッタリング成膜によって形成する際、その下層をウエハ側にバイアスを印加したイオン化スパッタにより成膜し、上層をウエハ側にバイアスを実質的に印加しないスパッタにより成膜することにより、タングステン系バリア・メタル膜の下層部をバリア性の良好なアモルファス状態に形成することが可能となる。
【図面の簡単な説明】
【００１７】
【図１】本願の一実施の形態の半導体装置の製造方法に使用するマルチ・チャンバ型のウエハ処理装置の平面構成図である。
【図２】本願の一実施の形態の半導体装置の製造方法におけるタングステン系バリア・メタル膜成膜工程に使用するＰＣＭ（Ｐｏｉｎｔ Ｃｕｓｐ Ｍａｇｎｅｔｒｏｎ）方式のスパッタリング・チャンバの模式断面図である。
【図３】本願の一実施の形態の半導体装置の製造方法により製造されたパワーＭＯＳＦＥＴの一例を示すデバイス上面図である。
【図４】本願の一実施の形態の半導体装置の製造方法におけるトレンチ・ゲート・セル部のデバイス断面フロー図（ソース・コンタクト溝形成用レジスト・パターン形成工程）である。
【図５】本願の一実施の形態の半導体装置の製造方法におけるトレンチ・ゲート・セル部のデバイス断面フロー図（ソース・コンタクト溝形成工程）である。
【図６】本願の一実施の形態の半導体装置の製造方法におけるトレンチ・ゲート・セル部のデバイス断面フロー図（ソース・コンタクト溝形成用レジスト・パターン除去工程）である。
【図７】本願の一実施の形態の半導体装置の製造方法におけるトレンチ・ゲート・セル部のデバイス断面フロー図（ソース・コンタクト溝延長工程）である。
【図８】本願の一実施の形態の半導体装置の製造方法におけるトレンチ・ゲート・セル部のデバイス上面図（ｐ＋ボディ・コンタクト領域導入工程）である。
【図９】本願の一実施の形態の半導体装置の製造方法におけるトレンチ・ゲート・セル部（図８のＸ−Ｘ’断面に対応する）のデバイス断面フロー図（ｐ＋ボディ・コンタクト領域導入工程）である。
【図１０】本願の一実施の形態の半導体装置の製造方法におけるトレンチ・ゲート・セル部のデバイス上面図（コンタクト溝２段構造形成工程）である。
【図１１】本願の一実施の形態の半導体装置の製造方法におけるトレンチ・ゲート・セル部（図１０のＸ−Ｘ’断面に対応する）のデバイス断面フロー図（コンタクト溝２段構造形成工程）である。
【図１２】本願の一実施の形態の半導体装置の製造方法におけるトレンチ・ゲート・セル部のデバイス断面フロー図（下層バリア・メタル膜成膜工程）である。
【図１３】本願の一実施の形態の半導体装置の製造方法におけるトレンチ・ゲート・セル部のデバイス断面フロー図（上層バリア・メタル膜成膜工程）である。
【図１４】本願の一実施の形態の半導体装置の製造方法におけるトレンチ・ゲート・セル部のデバイス断面フロー図（アルミニウム系メタル膜成膜工程）である。
【図１５】本願の他の実施の形態の半導体装置の製造方法におけるトレンチ・ゲート・セル部のデバイス断面フロー図（バリア・メタル膜成膜工程）である。
【図１６】図１４に対応するデバイスの広域断面構造図である。
【図１７】図１６に対応するデバイスの等価回路図である。
【図１８】図１３に対応するＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）写真である。
【発明を実施するための形態】
【００１８】
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
【００１９】
１．以下の工程を含む半導体装置の製造方法：
（ａ）半導体ウエハの第1の主面上の第1の絶縁膜の上面から下方に向けて、凹部を形成する工程；
（ｂ）前記凹部の内面及び前記第1の絶縁膜の前記上面に、タングステン系バリア・メタル膜を形成する工程；
（ｃ）前記工程（ｂ）の後、前記凹部の内面および前記第1の絶縁膜の前記上面の前記タングステン系バリア・メタル膜を覆うように、アルミニウム系メタル層を形成する工程、
ここで、前記工程（ｂ）は、以下の下位工程を含む：
（ｂ１）前記半導体ウエハにバイアス電圧を印加しながらイオン化スパッタ成膜により、前記凹部の内面及び前記第1の絶縁膜の前記上面に、前記タングステン系バリア・メタル膜の内の第１層膜を形成する工程；
（ｂ２）前記半導体ウエハにバイアス電圧を実質的に印加しないスパッタ成膜により、前記第１層膜上に、前記タングステン系バリア・メタル膜の内の第２層膜を形成する工程。
【００２０】
２．前記１項の半導体装置の製造方法において、前記工程（ｂ）において、前記タングステン系バリア・メタル膜は、タングステンを主要な成分として含み、チタンを副次的な成分として含む。
【００２１】
３．前記１または２項の半導体装置の製造方法において、前記第１層膜は、主にアモルファス構造を呈している。
【００２２】
４．前記１から３項のいずれか一つの半導体装置の製造方法において、前記第２層膜は、主に柱状結晶構造を呈している。
【００２３】
５．前記１から４項のいずれか一つの半導体装置の製造方法において、前記下位工程（ｂ１）と（ｂ２）は、同一の成膜チャンバ内で行われる。
【００２４】
６．前記１から４項のいずれか一つの半導体装置の製造方法において、前記下位工程（ｂ１）と（ｂ２）は、それぞれ異なる成膜チャンバ内で行われる。
【００２５】
７．前記１から６項のいずれか一つの半導体装置の製造方法において、前記下位工程（ｂ２）は、スパッタ・ターゲットに高周波バイアス電圧を実質的に印加しないで実行される。
【００２６】
８．前記１から７項のいずれか一つの半導体装置の製造方法において、前記半導体ウエハの前記第1の主面上には、多数の半導体チップ領域があり、各チップ領域には、ショットキ・バリア・ダイオードが形成される。
【００２７】
９．前記８項の半導体装置の製造方法において、各チップ領域には、パワーＭＯＳＦＥＴが形成される。
【００２８】
１０．前記１から９項のいずれか一つの半導体装置の製造方法において、前記凹部は、２段構造を呈している。
【００２９】
１１．以下の工程を含む半導体装置の製造方法：
（ａ）半導体ウエハの第1の主面上の第1の絶縁膜の上面から下方に向けて、凹部を形成する工程；
（ｂ）前記凹部の内面及び前記第1の絶縁膜の前記上面に、前記半導体ウエハにバイアス電圧を印加しながらイオン化スパッタ成膜により、前記凹部の内面及び前記第1の絶縁膜の前記上面に、タングステン系バリア・メタル膜を形成する工程；
（ｃ）前記工程（ｂ）の後、前記凹部の内面および前記第1の絶縁膜の前記上面の前記タングステン系バリア・メタル膜を覆うように、アルミニウム系メタル層を形成する工程。
【００３０】
１２．前記１１項の半導体装置の製造方法において、前記工程（ｂ）において、前記タングステン系バリア・メタル膜は、タングステンを主要な成分として含み、チタンを副次的な成分として含む。
【００３１】
１３．前記１１項の半導体装置の製造方法において、前記タングステン系バリア・メタル膜は、主にアモルファス構造を呈する層を有する。
【００３２】
１４．前記１１または１２項の半導体装置の製造方法において、前記半導体ウエハの前記第1の主面上には、多数の半導体チップ領域があり、各チップ領域には、ショットキ・バリア・ダイオードが形成される。
【００３３】
１５．前記１４項の半導体装置の製造方法において、各チップ領域には、パワーＭＯＳＦＥＴが形成される。
【００３４】
１６．前記１１から１５項のいずれか一つの半導体装置の製造方法において、前記凹部は、２段構造を呈している。
【００３５】
〔本願における記載形式・基本的用語・用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００３６】
更に、本願において、「半導体装置」というときは、主に、各種トランジスタ（能動素子）などの単体デバイスや、これらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したものをいう。なお、単体といっても、実際は、微小な素子を複数集積したものもある。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）や、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。また、「ＭＯＳ」といっても、絶縁膜を酸化物に限定しているわけではない。
【００３７】
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノ・クラスタリング・シリカ（Nano-Clustering Silica:NSC）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
【００３８】
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。
【００３９】
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
【００４０】
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００４１】
５．「ウエハ」というときは、通常は半導体装置（半導体集積回路装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャル・ウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
【００４２】
６．「イオン化スパッタリング」は、指向性スパッタリングの一種であるが、通常のメタル・スパッタ成膜が主に電気的に中性のスパッタ原子、分子、又は、これらのクラスタによっているのに対して、イオン化されたメタル・イオン等がシース電圧（更に付加的なバイアスを印加することもある）により、ウエハ面に比較的大きな垂直速度成分を持って入射することを利用して、カバレッジが良好なスパッタ成膜を実現したものである。このイオン化スパッタリング方式には、種々の形式があるが、ここでは、ＰＣＭ方式について具体的に説明するが、この方式に限定されないことはいうまでもない。従って、「イオン化スパッタリング」は、成膜にイオン化された成膜目的メタル原子が実質的に寄与している方式であれば、その名称を問わない。本実施の形態では、イオン化スパッタリング装置として、ＰＣＭ方式のキヤノン・アネルバ（Ｃａｎｏｎ Ａｎｅｌｖａ）社製のＩ−１０８０ ＰＣＭを使用した例について具体的に説明したが、その他のイオン化スパッタリング装置としては、アプライド・マテリアルズ（Ａｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ）のＳＩＰ−ＰＶＤ（Ｓｅｌｆ−Ｉｏｎｉｚｅｄ Ｐｌａｓｍａ Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）装置等がある。また、アルバック（Ｕｌｖａｃ）社も類似の装置を提供している。
【００４３】
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００４４】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
【００４５】
なお、ＰＣＭスパッタ成膜を用いたアルミニウム系メタル電極の形成技術の詳細については、日本特願第２００９−０９２９７３号（日本出願日２００９年４月７日）に詳しく記載されているので、本願では原則として、それらの部分の説明は繰り返さない。
【００４６】
１．本願の一実施の形態の半導体装置の製造方法に使用するメタル成膜装置等の説明（主に図１および図２）
まず、本願の一実施の形態の半導体装置の製造方法に使用するメタル成膜装置等について、簡単に説明する。図１は、本願の一実施の形態の半導体装置の製造方法に使用するマルチ・チャンバ型（クラスタ型）のウエハ処理装置の平面構成図である。
【００４７】
図１に示すように、前記製造プロセスに使用するスパッタリング装置（ＴｉＷ用ＰＣＭイオン化スパッタ成膜チャンバ５８、ＡｌＳｉスパッタリング・チャンバ６１、ＴｉＷ用ロング・スロー・スパッタ成膜チャンバ５９）、熱処理装置（プリヒート処理チャンバ５６）、エッチング装置（スパッタ・エッチング・チャンバ５７）等は、クラスタ装置５１に集積されている。このクラスタ装置５１には４個のウエハ・カセット５３を常圧下で収容するロードポート５２（または前室）がある。ロードポート５２に収容されたウエハは二つのロードロック室５４のいずれかを介して、真空に変換されて真空搬送室５５を通して各処理チャンバに供給される。排出時はその逆である。
【００４８】
なお、この実施の形態では、ＴｉＷ膜成膜後のシリサイデーション・アニール工程は、マルチ・チャンバ型ウエハ処理装置５１とは異なる外部のバッチ処理炉により処理する例を示すが、たとえば、複数あるＡｌＳｉスパッタリング・チャンバ６１の内の一つを枚葉式のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）チャンバとすることで、一連のプロセスにおいて、ウエハ１を大気に触れさせることなく実行するようにしてもよい。
【００４９】
図２は、本願の一実施の形態の半導体装置の製造方法におけるタングステン系バリア・メタル膜成膜工程に使用するＰＣＭ（Ｐｏｉｎｔ Ｃｕｓｐ Ｍａｇｎｅｔｒｏｎ）方式のスパッタリング・チャンバ５８の模式断面図である。このスパッタ・チャンバ（スパッタ装置）も他の汎用のメタル・スパッタ装置と同様に、マグネトロン・スパッタ（Ｍａｇｎｅｔｒｏｎ Ｓｐｕｔｔｅｒ）方式に含まれる。図２に示すように、チャンバ５８の下部には、下部電極（ウエハ・ステージ）６２が設けられており、成膜時には、このウエハ・ステージ６２上にデバイス面１ａ（裏面１ｂの反対の面）を上に向けて、ウエハ１がセットされている。下部電極６２には、下部電極高周波バイアス電源６３（たとえば１３．５６ＭＨｚ）により、高周波バイアス（第2の高周波電力）が印加できるようになっており、また、直接、接地可能にもなっている。また、ウエハ・ステージ６２内には、静電チャック電極６５が設けられており、静電チャック制御系６４により、オン・オフ可能とされている。
【００５０】
このウエハ・ステージ６２に対向して、チャンバ５８の上部には、上部電極（ターゲット・バッキング・プレート）６６が設けられており、その下面にはタングステン系のターゲット６７（ここでは、たとえば、１０％程度のチタンを含有するＴｉＷターゲットである）がセットされている。この上部電極６６には、上部電極直流バイアス電源７４および上部電極高周波電源７５（たとえば６０ＭＨｚ）から、直流電力（直流バイアス）及び高周波電力（第1の高周波電力）が印加可能となっている（両方及びどちらか一方を選択可能）。これらによって、たとえばアルゴン・プラズマ７６等の励起と所望のバイアス電圧の発生が可能となっている（イオン化スパッタ・モードでは、少なくとも、この第1の高周波電力はオン状態である）。更に、ターゲット・バッキング・プレート６６の上側近傍には、磁石のＳ極７１、Ｎ極７２を交互に配置したマグネット保持回転テーブル６８があり、駆動軸７３（回転軸）によって回転可能となっている。
【００５１】
チャンバ５８の外には、ガス供給制御系７７が設けられており、ガス供給経路７８を通して、チャンバ６１内にアルゴン・ガスその他のガスを供給できるようになっている。また、チャンバ５８内は、下方に設けられた排気口８１を通して、真空排気系７９により真空排気され、スパッタリングに必要な高真空を保持可能とされている。
【００５２】
２．本願の一実施の形態の半導体装置の製造方法により製造したパワーＭＯＳＦＥＴのデバイス構造の一例の説明（主に図３、図１６、および図１７）
図３は、本願の一実施の形態の半導体装置の製造方法により製造されたパワーＭＯＳＦＥＴの一例を示すデバイス上面図である。図３に示すように、正方形又は長方形の板状のシリコン系半導体基板（個々のチップに分割する前はウエハである）上に素子を形成したパワーＭＯＳＦＥＴ素子チップ８（トレンチ・ゲート・パワーＭＯＳ型半導体装置）は中央部にあるソースパッド領域１１（アルミニウム系パッド）が主要な面積を占めている。その下には、帯状ＳＢＤ領域１０を挟んで、帯状ゲート電極と帯状ソース・コンタクト領域が交互に多数形成された帯状繰り返しデバイス・パターン領域Ｒ（リニア・セル領域）がある。より正確には、リニア・セル領域Ｒは、ソースパッド領域１１の下方のほぼ全体に広がっており、破線で囲った部分はその一部である。このリニア・セル領域Ｒの周辺には、ゲート電極を周辺から外部に引き出すゲートパッド領域１３がある。更にその周りには、アルミニウム・ガードリング１９が設けられている。そして、チップ８の最外周部はウエハをダイシング等により分割する際の領域、すなわち、スクライブ領域１４である。
【００５３】
図１６は図１４に対応するデバイスの広域断面構造図である。図１７は図１６に対応するデバイスの等価回路図である。これらに基づいて、図３のＳＢＤ部および帯状繰り返しデバイス・パターン領域切り出し部分Ｒに対応するデバイス断面の概要を説明する。
【００５４】
図１７に示すように、パワーＭＯＳＦＥＴ素子には、サージ電圧を逃がすための保護ダイオードとしてのＳＢＤが組み込まれている。製造工程（アルミニウム系ソース電極形成完了時点）の断面（ＳＢＤ部および帯状繰り返しデバイス・パターン領域切り出し部分Ｒ）は、図１６のようになる。すなわち、シリコン系半導体単結晶ウエハ１上（表側１ａおよび裏側１ｂ）にデバイスが構成されている。ここでは、ウエハ１として、たとえば、ｎ＋シリコン基板部１ｓ、ｎ型エピタキシャル層１ｅ（この部分は大部分、ｎ型ドリフト領域２を構成する）等を有するものを用いている。ｎ＋シリコン基板部１ｓの裏面には、ドレイン電極２０である裏面メタル層が形成されている。
【００５５】
図１６に示すように、中央部を占めるのがＳＢＤ領域１０であり、その両側がＭＯＳＦＥＴのセル領域１２である。ＳＢＤ領域１０のＳＢＤ主要部１０ａにおいては、ｎ型エピタキシャル層１ｅと下層バリア・メタル膜（第１層膜）２３ａとが、（図示しない）薄いチタン・シリサイド膜を挟んで対向しており、ここで、ショットキ（Ｓｃｈｏｔｔｋｙ）接合を形成している。ＳＢＤ主要部１０ａの下方のｎ型エピタキシャル層１ｅの両側には、比較的深いｐ型ウエル領域１５が設けられており、ダミー・トレンチ・ゲート電極６ｄとともに、素子分離領域を構成している。
【００５６】
一方、ＭＯＳＦＥＴのセル領域１２のｎ型エピタキシャル層１ｅの上方には、ｐ型ベース領域３が形成されており、このｐ型ベース領域３を貫通してｎ型エピタキシャル層１ｅの内部に達するトレンチ・ゲート電極（ポリシリコン電極）６が設けられている。このトレンチ・ゲート電極６は、周辺の半導体領域と、ゲート絶縁膜７によって絶縁されている。トレンチ・ゲート電極６の両側のｐ型ベース領域３の表面領域には、ｎ＋ソース領域４が設けられており、隣接するｎ＋ソース領域４の間の半導体領域表面には、ｐ＋ボディ・コンタクト領域５が設けられている。トレンチ・ゲート電極６の頭部は、比較的厚い層間絶縁膜２１で被覆されており、隣接する層間絶縁膜２１の間は、２段構造の凹部（ソース・コンタクト溝）２２となっている。なお、このような構造にすると、コンタクト部分の面積が大きくなり、コンタクト特性を向上させることができるメリットがある。一方、２段構造の凹部（ソース・コンタクト溝）２２とすることで、最下段（凹部底面下段２６）と上段（凹部底面上段２５）の境界部において（図１１参照）、構造が複雑になるデメリットがある。従って、そのようなデメリットを回避したい場合は、平坦な底面を有する構造とすることもできる。
【００５７】
半導体基板１の表側表面および層間絶縁膜２１を覆うように、下層バリア・メタル膜（第１層膜）２３ａおよび上層バリア・メタル膜（第２層膜）２３ｂが形成されており、その上に厚いアルミニウム系メタル膜（ソース電極）２４が形成されている。
【００５８】
３．本願の一実施の形態の半導体装置の製造方法における関連するデバイス断面プロセス・フローの概要説明（主に図４から図１４）
このセクションでは、０．１５マイクロ・メートル・プロセスのリニア・トレンチ・ゲート型パワーＭＯＳＦＥＴの例について、図４から図１１に基づいて、セクション２における図３の帯状繰り返しデバイス・パターン領域切り出し部分Ｒのトレンチ・ゲート・セル部１２に対応するデバイス断面等について、プロセス・フローを説明する。
【００５９】
図４は、本願の一実施の形態の半導体装置の製造方法におけるトレンチ・ゲート・セル部のデバイス断面フロー図（ソース・コンタクト溝形成用レジスト・パターン形成工程）である。ここでは、２００ファイのｎ＋型シリコン単結晶ウエハ（シリコン系ウエハ）にｎ型エピタキシャル層（たとえばエピタキシャル層の厚さは、４マイクロ・メートル程度）を形成したｎ型エピタキシャル・ウエハ１を原材料ウエハとして使用する例を説明するが、ウエハの径は３００ファイでも４５０ファイでも、その他でもよい。また、ウエハの導電型はｐ型等でもよい。更に、ウエハの形式はエピタキシャル・ウエハに限らず、他の半導体基板や絶縁性基板等であってもよい。また、必要があれば、シリコン系以外の半導体ウエハ又は基板であってもよい。
【００６０】
図４に示すように、半導体ウエハ１は、主にｎ＋シリコン基板部１ｓとエピタキシャル層１ｅからなり、エピタキシャル層１ｅ内には、もともとのｎ型エピタキシャル層であるｎ型ドリフト領域２があり、その上部には、ｐ型チャネル領域（ｐ型ベース領域）３、ｎ＋ソース領域４等が形成されている。エピタキシャル層１ｅから上部が突出するように、複数のトレンチ・ゲート電極（ポリシリコン電極）６が周期的に設けられており、各トレンチ・ゲート電極６の中下部周辺には、ゲート絶縁膜７が設けられている。半導体ウエハ１のデバイス面側１ａには、層間絶縁膜２１が形成されており、各トレンチ・ゲート電極６を完全にカバーしている。この層間絶縁膜２１としては、下層から、たとえば６０ｎｍ程度の厚さを有する窒化シリコン膜（窒化シリコン系絶縁膜）、３００ｎｍ程度の厚さを有するＰＳＧ膜（酸化シリコン系絶縁膜）、９５ｎｍ程度の厚さを有するＳＯＧ膜（酸化シリコン系絶縁膜）等からなる多層絶縁膜を例示することができる。
【００６１】
層間絶縁膜２１上には、加工のためのレジスト膜９が形成されている。このレジスト膜９をエッチング・マスクとして、ドライ・エッチングを実行すると、図５に示すように、凹部（ソース・コンタクト溝）２２が形成される。次に、不要になったレジスト膜９を除去すると図６に示すように状態となる。
【００６２】
次に、パターニングされた層間絶縁膜２１をエッチング・マスクとして、更にドライ・エッチングを実行すると、図７に示すように、凹部（ソース・コンタクト溝）２２がｐ型チャネル領域３の上端まで延長される。
【００６３】
この時点の図７に対応する（図９にも対応している）デバイス上面（ウエハ上面）を図８に示す。図８において、セル繰り返し単位領域Ｇを図９にも対応して示す。
【００６４】
図７に続き、図９に示すように、ソース・コンタクト溝２２（たとえば溝底幅３００ｎｍ程度、深さ８５０ｎｍ程度、アスペクト比２以上、５以下程度であり、平均的には、２．８程度である）を通して、イオン注入により、ｐ型チャネル領域３の表面領域に、ｐ＋ボディ・コンタクト領域５を導入する。
【００６５】
次に、図１１に示すように、ウエハ１の表側１ａに対して、等方性酸化膜エッチングを実行することにより、層間絶縁膜２１の幅を減少させる。これにより、凹部底面上段２５および凹部底面下段２６から構成された２段構造を有する凹部（ソース・コンタクト溝）２２が完成する。この時点の図１１に対応するデバイス上面（ウエハ上面）を図１０に示す。
【００６６】
図１１の状態で、図１２に示すように、半導体ウエハ１のデバイス面側１ａのほぼ全面に、下層バリア・メタル膜２３ａとしてのＴｉＷ膜を、ウエハ側にバイアスを印加したＰＣＭスパッタ成膜（イオン化スパッタ成膜）により、形成する。
【００６７】
このＴｉＷ膜２３ａのスパッタ成膜は、たとえば、以下のような手順で実施する。すなわち、図１のウエハ搬送容器（ウエハ・カセット）５３にウエハ１を収容して、マルチ・チャンバ型ウエハ処理装置５１のロード・ポート５２にセットする。そこから、ウエハ１は、まず、脱ガス・チャンバ５６内のウエハ・ステージにセットされ、表面の水分等を除去するためのプレ・ヒート処理が実行される。プレ・ヒート処理の条件としては、たとえば、ステージ温度設定摂氏３７５度程度、圧力２６６パスカル程度、アルゴン流量２００ｓｃｃｍ程度、処理時間５０秒程度を例示することができる。
【００６８】
次に、ウエハ１は図１のスパッタ・エッチ・チャンバ５７のウエハ・ステージにセットされ、表面の酸化膜を除去するためのスパッタ・エッチ処理が実行される。スパッタ・エッチ処理の条件としては、たとえば、ステージ温度無制御、圧力０．５パスカル程度、アルゴン流量３７．５ｓｃｃｍ程度、プラズマ励起方法は、たとえばＣＣＰ（Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）方式、高周波パワー４００W（たとえば６０ＭＨz）、処理時間２５秒程度、エッチング量は１０ｎｍ程度を例示することができる。
【００６９】
次に、ウエハ１は図１及び図２のＴｉＷ用ＰＣＭイオン化スパッタ成膜チャンバ５８のウエハ・ステージにセットされ、たとえば、ＰＣＭスパッタ方式により下層ＴｉＷスパッタ成膜処理が実行される。成膜条件は、たとえば、膜厚１２５ｎｍ程度、処理時間５０秒程度、真空度１８パスカル程度、アルゴン流量１７５ｓｃｃｍ程度、ステージ温度は室温（ウエハは静電チャックをオンとし、たとえばガス冷却）、ターゲット側高周波電力４ｋＷワット程度（たとえば６０ＭＨｚ）、ウエハ側高周波電力４００ワット程度（たとえば１３．５６ＭＨｚ）、ターゲット側直流バイアス電圧オフ（成膜レート不足のときは印加するとレートが向上する）、ターゲット組成チタン１０％タングステン９０％（重量％）である。なお、この工程はＰＣＭ方式の外、他のイオン化スパッタ方式でも実施可能である。
【００７０】
続いて、図１３に示すように、ＴｉＷ膜２３ａ上のほぼ全面に、上層バリア・メタル膜２３ｂ（ＴｉＷ膜）をウエハ側に実質的にバイアスを印加しないＰＣＭスパッタ成膜（イオン化スパッタ成膜）により形成する。この窒化チタン膜２３ｂのウエハ側に実質的にバイアスを印加しないＰＣＭスパッタ成膜（イオン化スパッタ成膜）は、たとえば、以下のような手順で実施する。すなわち、ウエハ１は図１のＴｉＷ用ＰＣＭイオン化スパッタ成膜チャンバ５８（図２）内において、そのまま下部電極６２が接地され、ＴｉＷ膜２３ｂのＰＣＭスパッタ成膜処理が実行される。成膜条件は、たとえば、膜厚１２５ｎｍ程度、処理時間５０秒程度、真空度１８パスカル程度、アルゴン流量１７５ｓｃｃｍ程度、ステージ温度は室温（ウエハは静電チャックをオンとし、たとえばガス冷却）、ターゲット側高周波電力４ｋＷワット程度（たとえば６０ＭＨｚ）、ウエハ側高周波電力オフ、ターゲット側直流バイアス電圧オフ（成膜レート不足のときは印加するとレートが向上する）、ターゲット組成チタン１０％タングステン９０％（重量％）である。なお、この工程はＰＣＭ方式の外、他のイオン化スパッタ方式でも実施可能である。また、この工程は、凹部（ソース・コンタクト溝）２２の形状によっては（埋め込み特性の要求が比較的ゆるい時等）、図１のＴｉＷ用ＬＴ（Ｌｏｎｇ Ｔｈｒｏｗ）スパッタ成膜チャンバ５９のような通常のイオン化スパッタ方式でないスパッタ成膜チャンバを用いて実行することもできる。
【００７１】
次に、シリサイデーション・アニールを実施すると、図１３において、ＴｉＷ膜２３ａ部分と接しているシリコン部材表面が、ＴｉＷ膜２３ａの下面及び内部から供給されたチタンにより、薄いチタン・シリサイドとなるが、図示が煩雑になるので、図１３から図１６においては、これらの変化は表示しない。
【００７２】
このシリサイデーション・アニールは、たとえば、以下のような手順で実施する。すなわち、ウエハ１は図１のマルチ・チャンバ型ウエハ処理装置の外部へ搬出される。そして、ウエハ容器５３に収容されて、たとえば、バッチ式のアニール装置に移送され、シリサイデーション・アニール処理が実行される。このシリサイデーション・アニール処理の条件としては、たとえば、温度摂氏６５０度程度、雰囲気圧力は、たとえば常圧、窒素ガス流量１５リットル/分程度、処理時間１０分程度を例示することができる。なお、この工程はマルチ・チャンバ型ウエハ処理装置５１内またはその他の場所に設けられた枚葉式のＲＴＡ装置によっても実施可能である。
【００７３】
シリサイデーション・アニールが完了すると、図１４に示すように、たとえば、ＰＣＭスパッタ成膜（たとえば、図１のアルミニウム系メタル膜スパッタリング・チャンバ６１を図２のＴｉＷ用ＰＣＭイオン化スパッタ成膜チャンバ５８と同様なものとする）により、ＴｉＷ膜２３ｂ上のほぼ全面に、シード・アルミニウム系メタル膜２４ｓを形成する。なお、シード・アルミニウム系メタル膜部２４ｓおよび本体のアルミニウム系メタル膜２４は、その他のイオン化スパッタ成膜装置を用いて実行することもできる。また、埋め込み特性に関してあまり厳しくない状況では、ＬＴスパッタ成膜チャンバ５９（図１）と同様な、通常の非イオン化スパッタ成膜装置を用いることもできる。
【００７４】
このシード・アルミニウム系メタル膜２４ｓのスパッタ成膜は、たとえば、以下のような手順で実施する。すなわち、ウエハ１は、バッチ式のアニール装置から排出され、図１のウエハ搬送容器（ウエハ・カセット）５３に収容されて、マルチ・チャンバ型ウエハ処理装置５１のロード・ポート５２にセットされる。そこから、ウエハ１は、再び、脱ガス・チャンバ５６内のウエハ・ステージにセットされ、表面の水分等を除去するためのプレ・ヒート処理が実行される。プレ・ヒート処理の条件としては、たとえば、ステージ温度設定摂氏３７５度程度、圧力２６６パスカル程度、アルゴン流量２００ｓｃｃｍ程度、処理時間５０秒程度を例示することができる。
【００７５】
その後、ウエハ１は、図１及び図２に示すアルミニウム系メタル膜スパッタリング・チャンバ６１内のウエハ・ステージ６２上にセットされ、シード・アルミニウム系メタル膜２４ｓのスパッタ成膜処理が実行される。このシード・アルミニウム系メタル膜成膜処理の条件としては、たとえば、ステージ温度設定摂氏４２０度程度（静電チャックはオフ）、圧力５パスカル程度、アルゴン流量２０ｓｃｃｍ程度、上部電極高周波パワー４ｋW（たとえば６０MHz）、上部電極直流パワー１ｋW、下部電極高周波パワー２００W（たとえば１３．５６MHz）、処理時間３分程度、成膜量は６００ｎｍ程度を例示することができる。なお、ステージ温度設定の好適な範囲としては、摂氏４００度から摂氏４４０度程度である。ここで、静電チャックをオフとすることで、シード・アルミニウム系メタル膜成膜処理時に、ウエハ温度が上がりすぎ、堆積したアルミニウム系メタル部材のリフローが過剰に進行して、ソース・コンタクト溝２２の上部を閉鎖することを回避することができる。すなわち、アルミニウム系メタル部材膜形成の前半部分では、リフローによる平坦化よりも、ソース・コンタクト溝２２の底面部に十分厚いアルミニウム系メタル部材膜を形成することの方が、最終的な埋め込み特性への寄与が大きい。従って、下部電極のバイアスは、メタル・イオンをウエハ上に、より垂直に行きこむ点で、この前半部分においては、特に有効である。
【００７６】
次に、図１４に示すように、シード・アルミニウム系メタル膜２４ｓ上のほぼ全面に、ＰＣＭスパッタ成膜（たとえば、図１のアルミニウム系メタル膜スパッタリング・チャンバ６１を図２のＴｉＷ用ＰＣＭイオン化スパッタ成膜チャンバ５８と同様なものとする）により、シード・アルミニウム系メタル膜２４ｓと一体と成って、凹部（ソース・コンタクト溝）２２の内部を満たし、更に凹部（ソース・コンタクト溝）２２外の窒化チタン膜２３ｂ上を覆うように、アルミニウム系メタル膜２４を形成する。すなわち、この処理により、ソース電極２４（ＩＧＢＴにあってはエミッタ電極）となるべきアルミニウム系メタル膜２４は形成される。
【００７７】
この後者のアルミニウム系メタル膜２４のスパッタ成膜処理（後半部分）は、たとえば、以下のような手順で実施する。すなわち、ウエハ１は、シード・アルミニウム系メタル膜２４ｓの成膜の際の成膜室６１のウエハ・ステージ６２上にセットされた状態で（諸条件もほぼそのままの状態で）、連続的に、以下の処理条件に移行する。すなわち、後者のアルミニウム系メタル膜２４のスパッタ成膜処理の条件としては、たとえば、ステージ温度設定摂氏４２０度程度（静電チャックはオン）、圧力５パスカル程度、アルゴン流量２０ｓｃｃｍ程度、上部電極高周波パワー４ｋW（たとえば６０MHz）、上部電極直流パワー１ｋW、下部電極高周波パワーはオフ、処理時間３分程度、成膜量は６００ｎｍ程度を例示することができる。なお、ステージ温度設定の好適な範囲としては、摂氏４００度から摂氏４４０度程度である。
【００７８】
なお、スパッタ成膜処理（前半部分および後半部）の際のステージ温度設定は、摂氏４００度未満では、十分にリフローが進まず、摂氏４４０度を越えると不所望なメタルの凝集現象がおきやすくなる。また、スパッタ成膜処理（後半部）において、下部電極高周波パワーはオンにしておくと、ウエハ温度の不所望な上昇により、同様な凝集現象が起こる傾向がある。
なお、ソース電極材料としては、ここで説明するシリコン添加アルミニウム系メタル（ＡｌＳｉ）のほか、ＡｌＣｕ，純Ａｌ、銅系メタル部材等が使用可能である。
【００７９】
その後、アルミニウム系メタル膜２４をパターニングし、その上に、ファイナル・パッシベーション絶縁膜（たとえば2マイクロ・メータ程度の厚さを有する塗布系ポリイミド樹脂膜等の有機系絶縁膜）を形成して、必要な開口を形成し、個々のチップに分割すると、図３に示すようなデバイスとなる。
【００８０】
４．本願の他の実施の形態の半導体装置の製造方法によるデバイスのバリア・メタル構造の説明（主に図１５）
ここに説明する構造は、図１２および図１３に説明した２段バリア・メタル成膜プロセスに対する変形例によるデバイス構造である。
【００８１】
図１５は本願の他の実施の形態の半導体装置の製造方法におけるトレンチ・ゲート・セル部のデバイス断面フロー図（バリア・メタル膜成膜工程）である。このプロセスにおいては、ウエハ側にバイアスを印加した状態で、ＰＣＭスパッタ成膜等のイオン化スパッタ成膜処理を実行することにより、全厚にわたり、タングステン系バリア・メタル膜２３（ＴｉＷ膜）を形成するものである。
【００８２】
成膜条件は、たとえば、膜厚２５０ｎｍ程度、処理時間１００秒程度、真空度１８パスカル程度、アルゴン流量１７５ｓｃｃｍ程度、ステージ温度は室温（ウエハは静電チャックをオンとし、たとえばガス冷却）、ターゲット側高周波電力４０００ワット程度（たとえば６０ＭＨｚ）、ウエハ側高周波電力４００ワット程度（たとえば１３．５６ＭＨｚ）、ターゲット側直流バイアス電圧オフ（成膜レート不足のときは印加するとレートが向上する）、ターゲット組成チタン１０％タングステン９０％（重量％）である。
【００８３】
この１段バリア・メタル成膜プロセスによれば、タングステン系バリア・メタル膜２３（ＴｉＷ膜）全体が、バリア性のよいアモルファス状態となるので、膜厚全体を薄くすることができる。
【００８４】
これに対して、セクション３に説明した２段バリア・メタル成膜プロセスによると、下層バリア・メタル膜（第１層膜）２３ａがバリア性のよいアモルファス状態となり、良好な対アルミニウム拡散バリアとして作用する。一方、上層バリア・メタル膜（第２層膜）２３ｂは、バリア性におとる柱状粒塊構造を呈するが、従来から実績のあるアルミニウムに対する良好なリフロー性を利用することができるメリットがある。
【００８５】
５．本願の一実施の形態の半導体装置の製造方法により製造したパワーＭＯＳＦＥＴの断面形状を示すデータの説明及び本願全体に対する考察等（主に図１８）
図１８は図１３に対応するＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）写真である。すなわち、セクション３に説明した２段バリア・メタル成膜プロセスによるパワーＭＯＳＦＥＴのセル領域（トレンチ・ゲート・セル部）１２の断面形状を示す。溝底部分Ｂは、２段構造を呈する凹部（ソース・コンタクト溝）２２の底部であり、ほぼ完全に埋め込まれていることがわかる。また、層間絶縁膜２１（図１３）上の上層バリア・メタル膜２３ｂと下層バリア・メタル膜２３ａを比較すると、上層バリア・メタル膜２３ｂの粒塊が柱状を呈していることがわかる。
【００８６】
本願発明者等が解析したところによると、下地が外側に凸となっている部分で、柱状粒塊（柱状結晶）の境界部に隙間ができやすいことが、バリア性の低下の原因と考えられる。アモルファス状態のバリア・メタル膜では、粒塊の境界がアルミニウムの高速拡散路として作用することがなく、良好なバリア性を示すものと考えられる。なお、チタンを主要な成分とするチタン系のバリア・メタル（ＴｉＮなど）は、緻密な構造を有するため、このような柱状粒塊に起因する問題は発生しない。また、ＳＢＤを内蔵する素子では、ＳＢＤ特性を確保するためには、タングステン系バリア・メタルを使用しなければならないという理由もあり、更に、タングステン系バリア・メタルの方が、チタン系のバリア・メタルと比較して、ウエハの反り等の点で、製造が容易である。
【００８７】
イオン化スパッタ成膜において、ウエハ側にバイアス電力を印加すると、膜質がアモルファスとなるのは、入射メタル粒子のエネルギーが高いので、そのエネルギーによって粒塊構造がアモルファス化するためである。また、ウエハ側にバイアス電力を印加すると、凹部（ソース・コンタクト溝）２２の底部において、再スパッタが起こるため、底部側面への再付着等により、平坦加工化が向上するものと考えられる。
【００８８】
セクション３および４に説明した各種の方法によるバリア・メタル膜の成膜方法においては、従来の非イオン化スパッタ成膜（通常のロング・スロー・スパッタなど）と比較して、ウエハの反りが低減されていることが、本願発明者のデータ解析によって明らかにされている。すなわち、シリサイデーション・アニール直後での平均そり量を比較すると、非イオン化スパッタ成膜によるものが、６８．２６マイクロ・メートル程度であるのに対して、たとえば、セクション３に説明した２段方式によるものでは、３９．５６マイクロ・メートル程度である。
【００８９】
６．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本願の発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００９０】
例えば、前記実施の形態では、パワーＭＯＳＦＥＴを例にとり具体的に説明したが、本願の発明はそれに限定されるものではなく、ＩＧＢＴ等のその他の単体や、それらを含む集積回路素子その他に広く適用できることは言うまでもない。
【００９１】
また、前記実施の形態では、Ｎチャネル型パワーＭＯＳＦＥＴ等のＮチャネル型デバイスについて具体的に説明したが、本願の発明はそれに限定されるものではなく、Ｐチャネル型パワーＭＯＳＦＥＴ等のＰチャネル型デバイスにも適用できることは言うまでもない。その場合には、前記実施の形態において、ＰとＮを総入れ替えするＰＮ反転操作を実行すればよい。
【００９２】
また、前記実施の形態では、メタル部材膜の形成方法として、主にスパッタ成膜法を中心に説明したが、本願の発明はそれに限定されるものではなく、必要に応じて、ＣＶＤ法、メッキ法等の適用できることは言うまでもない。
【符号の説明】
【００９３】
１ 半導体ウエハ（エピタキシャル・ウエハ）
１ａ ウエハのデバイス面（第1の主面）
１ｂ ウエハの裏面
１ｅ エピタキシャル層（ｎ型エピタキシャル層）
１ｓ ｎ＋シリコン基板部
２ ｎ型ドリフト領域
３ ｐ型チャネル領域（ｐ型ベース領域）
４ ｎ＋ソース領域
５ ｐ＋ボディ・コンタクト領域
６ トレンチ・ゲート電極（ポリシリコン電極）
６ｄ ダミー・トレンチ・ゲート電極（ポリシリコン電極）
７ ゲート絶縁膜
８ チップ又はチップ領域
９ レジスト膜
１０ ＳＢＤ領域
１０ａ ＳＢＤ主要部
１１ ソース・パッド
１２ セル領域（トレンチ・ゲート・セル部）
１３ ゲート・パッド
１４ スクライブ領域（ダイシング領域）
１５ ｐ型ウエル領域
１９ ガード・リング
２０ ドレイン電極
２１ 層間絶縁膜
２２ 凹部（ソース・コンタクト溝）
２３ バリア・メタル膜
２３ａ 下層バリア・メタル膜（第１層膜）
２３ｂ 上層バリア・メタル膜（第２層膜）
２４ アルミニウム系メタル膜（ソース電極）
２４ｓ シード・アルミニウム系メタル膜部
２５ 凹部底面上段
２６ 凹部底面下段
５１ マルチ・チャンバ型ウエハ処理装置
５２ ロード・ポート（または前室）
５３ ウエハ搬送容器（ウエハ・カセット）
５４ ロード・ロック室
５５ 真空搬送室
５６ 脱ガス・チャンバ
５７ スパッタ・エッチング・チャンバ
５８ ＴｉＷ用ＰＣＭイオン化スパッタ成膜チャンバ
５９ ＴｉＷ用ＬＴスパッタ成膜チャンバ
６１ アルミニウム系メタル膜スパッタリング・チャンバ
６２ 下部電極（ウエハ・ステージ）
６３ 下部電極高周波バイアス電源（第2の高周波電力）
６４ 静電チャック制御系
６５ 静電チャック電極
６６ 上部電極（ターゲット・バッキング・プレート）
６７ ターゲット
６８ マグネット保持回転テーブル
７１ マグネット（Ｓ極）
７２ マグネット（Ｎ極）
７３ 回転軸
７４ 上部電極直流バイアス電源（直流バイアス）
７５ 上部電極高周波電源（第1の高周波電力）
７６ プラズマ
７７ ガス供給制御系
７８ ガス供給経路
７９ 真空排気系
８１ 排気口
Ｂ 溝底部分
Ｇ セル繰り返し単位領域
Ｒ ＳＢＤ部および帯状繰り返しデバイス・パターン領域切り出し部分
【技術分野】
【０００１】
本発明は、半導体装置（または半導体集積回路装置）の製造方法におけるメタル成膜技術に適用して有効な技術に関する。
【背景技術】
【０００２】
日本特開２００４−２４７５５９号公報（特許文献１）または米国特許公開２００７−０１４８８９６号公報（特許文献２）には、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の下部電極として、ＰＣＭ（Ｐｏｉｎｔ Ｃｕｓｐ Ｍａｇｎｅｔｒｏｎ）方式によるスパッタリング（すなわち、ＰＣＭスパッタリング）およびＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によって、ルテニウム膜を形成する技術が開示されている。
【０００３】
日本特開２００１−３５８０９１号公報（特許文献３）または米国特許公開２００２−００８９０２７号公報（特許文献４）には、コンタクト・ホールへのアルミニウムの充填を良好にするために、バリア・メタル層としてのチタン膜、窒化チタン膜等を一種のイオン化スパッタリングにより形成する技術が開示されている。
【０００４】
日本特開２００１−１２７００５号公報（特許文献５）には、アスペクトの大きなホールをアルミニウムで埋め込むために、バリア・メタル層としてのチタン膜をＩＭＰ（Ｉｏｎ Ｍｅｔａｌ Ｐｌａｓｍａ）方式によるスパッタリング（すなわち、ＩＭＰスパッタリング）により形成する技術が開示されている。
【０００５】
日本特開２０００−２２３７０８号公報（特許文献６）、日本特開２００７−１６５６６３号公報（特許文献７）、日本特開２００１−２６７５６９号公報（特許文献８）、または日本特開２００６−３２５９８号公報（特許文献９）には、トレンチ・ゲート型のパワーＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のアルミニウム・ソース電極のバリア・メタルとしてＴｉＷを用いる技術が開示されている。
【０００６】
日本特開平１０−２２３７５２号公報（特許文献１０）、日本特開平６−４５２８１号公報（特許文献１１）、または日本特開２０００−２１８８０号公報（特許文献１２）には、アルミニウム配線のバリア・メタル層としてチタン膜、窒化チタン膜（またはＴｉＷ）等を通常のスパッタリングにより形成する技術が開示されている。
【０００７】
日本特開２００３−３１８３９５号公報（特許文献１３）、米国特許公開２００３−０１９９１５６号公報（特許文献１４）、または米国特許公開２００５−０１４５８９９号公報（特許文献１５）には、パワーＭＯＳＦＥＴのアルミニウム・ソース電極のバリア・メタルとしてＴｉＷを用い、その上にアルミニウム・ソース電極をリフローして形成する技術が開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００４−２４７５５９号公報
【特許文献２】米国特許公開２００７−０１４８８９６号公報
【特許文献３】特開２００１−３５８０９１号公報
【特許文献４】米国特許公開２００２−００８９０２７号公報
【特許文献５】特開２００１−１２７００５号公報
【特許文献６】特開２０００−２２３７０８号公報
【特許文献７】特開２００７−１６５６６３号公報
【特許文献８】特開２００１−２６７５６９号公報
【特許文献９】特開２００６−３２５９８号公報
【特許文献１０】特開平１０−２２３７５２号公報
【特許文献１１】特開平６−４５２８１号公報
【特許文献１２】特開２０００−２１８８０号公報
【特許文献１３】特開２００３−３１８３９５号公報
【特許文献１４】米国特許公開２００３−０１９９１５６号公報
【特許文献１５】米国特許公開２００５−０１４５８９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
保護素子としてＳＢＤ（Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）を搭載したＭＯＳＦＥＴにおいては、ＳＢＤの特性を確保するためアルミニウム・ソース電極下のアルミニウム拡散バリア・メタル膜として、ＴｉＷ（タングステンを主要な成分とする合金）膜が使用される。しかし、本願発明者らが検討したところによると、タングステン系バリア・メタル膜はＴｉＮ等のチタン系バリア・メタル膜と比べて、バリア性が低い柱状粒塊を呈するため、比較的容易にシリコン基板中にアルミニウム・スパイクが発生することが明らかとなった。
【００１０】
本願発明は、これらの課題を解決するためになされたものである。
【００１１】
本発明の目的は、信頼性の高い半導体装置の製造プロセスを提供することにある。
【００１２】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１４】
すなわち、本願の一つの発明は、アルミニウム系メタル層と下層のシリコン系半導体層の間のバリア・メタル層として、タングステン系バリア・メタル膜をスパッタリング成膜によって形成する際、その下層をウエハ側にバイアスを印加したイオン化スパッタにより成膜し、上層をウエハ側にバイアスを印加しないスパッタにより成膜するものである。
【発明の効果】
【００１５】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１６】
すなわち、アルミニウム系メタル層と下層のシリコン系半導体層の間のバリア・メタル層として、タングステン系バリア・メタル膜をスパッタリング成膜によって形成する際、その下層をウエハ側にバイアスを印加したイオン化スパッタにより成膜し、上層をウエハ側にバイアスを実質的に印加しないスパッタにより成膜することにより、タングステン系バリア・メタル膜の下層部をバリア性の良好なアモルファス状態に形成することが可能となる。
【図面の簡単な説明】
【００１７】
【図１】本願の一実施の形態の半導体装置の製造方法に使用するマルチ・チャンバ型のウエハ処理装置の平面構成図である。
【図２】本願の一実施の形態の半導体装置の製造方法におけるタングステン系バリア・メタル膜成膜工程に使用するＰＣＭ（Ｐｏｉｎｔ Ｃｕｓｐ Ｍａｇｎｅｔｒｏｎ）方式のスパッタリング・チャンバの模式断面図である。
【図３】本願の一実施の形態の半導体装置の製造方法により製造されたパワーＭＯＳＦＥＴの一例を示すデバイス上面図である。
【図４】本願の一実施の形態の半導体装置の製造方法におけるトレンチ・ゲート・セル部のデバイス断面フロー図（ソース・コンタクト溝形成用レジスト・パターン形成工程）である。
【図５】本願の一実施の形態の半導体装置の製造方法におけるトレンチ・ゲート・セル部のデバイス断面フロー図（ソース・コンタクト溝形成工程）である。
【図６】本願の一実施の形態の半導体装置の製造方法におけるトレンチ・ゲート・セル部のデバイス断面フロー図（ソース・コンタクト溝形成用レジスト・パターン除去工程）である。
【図７】本願の一実施の形態の半導体装置の製造方法におけるトレンチ・ゲート・セル部のデバイス断面フロー図（ソース・コンタクト溝延長工程）である。
【図８】本願の一実施の形態の半導体装置の製造方法におけるトレンチ・ゲート・セル部のデバイス上面図（ｐ＋ボディ・コンタクト領域導入工程）である。
【図９】本願の一実施の形態の半導体装置の製造方法におけるトレンチ・ゲート・セル部（図８のＸ−Ｘ’断面に対応する）のデバイス断面フロー図（ｐ＋ボディ・コンタクト領域導入工程）である。
【図１０】本願の一実施の形態の半導体装置の製造方法におけるトレンチ・ゲート・セル部のデバイス上面図（コンタクト溝２段構造形成工程）である。
【図１１】本願の一実施の形態の半導体装置の製造方法におけるトレンチ・ゲート・セル部（図１０のＸ−Ｘ’断面に対応する）のデバイス断面フロー図（コンタクト溝２段構造形成工程）である。
【図１２】本願の一実施の形態の半導体装置の製造方法におけるトレンチ・ゲート・セル部のデバイス断面フロー図（下層バリア・メタル膜成膜工程）である。
【図１３】本願の一実施の形態の半導体装置の製造方法におけるトレンチ・ゲート・セル部のデバイス断面フロー図（上層バリア・メタル膜成膜工程）である。
【図１４】本願の一実施の形態の半導体装置の製造方法におけるトレンチ・ゲート・セル部のデバイス断面フロー図（アルミニウム系メタル膜成膜工程）である。
【図１５】本願の他の実施の形態の半導体装置の製造方法におけるトレンチ・ゲート・セル部のデバイス断面フロー図（バリア・メタル膜成膜工程）である。
【図１６】図１４に対応するデバイスの広域断面構造図である。
【図１７】図１６に対応するデバイスの等価回路図である。
【図１８】図１３に対応するＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）写真である。
【発明を実施するための形態】
【００１８】
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
【００１９】
１．以下の工程を含む半導体装置の製造方法：
（ａ）半導体ウエハの第1の主面上の第1の絶縁膜の上面から下方に向けて、凹部を形成する工程；
（ｂ）前記凹部の内面及び前記第1の絶縁膜の前記上面に、タングステン系バリア・メタル膜を形成する工程；
（ｃ）前記工程（ｂ）の後、前記凹部の内面および前記第1の絶縁膜の前記上面の前記タングステン系バリア・メタル膜を覆うように、アルミニウム系メタル層を形成する工程、
ここで、前記工程（ｂ）は、以下の下位工程を含む：
（ｂ１）前記半導体ウエハにバイアス電圧を印加しながらイオン化スパッタ成膜により、前記凹部の内面及び前記第1の絶縁膜の前記上面に、前記タングステン系バリア・メタル膜の内の第１層膜を形成する工程；
（ｂ２）前記半導体ウエハにバイアス電圧を実質的に印加しないスパッタ成膜により、前記第１層膜上に、前記タングステン系バリア・メタル膜の内の第２層膜を形成する工程。
【００２０】
２．前記１項の半導体装置の製造方法において、前記工程（ｂ）において、前記タングステン系バリア・メタル膜は、タングステンを主要な成分として含み、チタンを副次的な成分として含む。
【００２１】
３．前記１または２項の半導体装置の製造方法において、前記第１層膜は、主にアモルファス構造を呈している。
【００２２】
４．前記１から３項のいずれか一つの半導体装置の製造方法において、前記第２層膜は、主に柱状結晶構造を呈している。
【００２３】
５．前記１から４項のいずれか一つの半導体装置の製造方法において、前記下位工程（ｂ１）と（ｂ２）は、同一の成膜チャンバ内で行われる。
【００２４】
６．前記１から４項のいずれか一つの半導体装置の製造方法において、前記下位工程（ｂ１）と（ｂ２）は、それぞれ異なる成膜チャンバ内で行われる。
【００２５】
７．前記１から６項のいずれか一つの半導体装置の製造方法において、前記下位工程（ｂ２）は、スパッタ・ターゲットに高周波バイアス電圧を実質的に印加しないで実行される。
【００２６】
８．前記１から７項のいずれか一つの半導体装置の製造方法において、前記半導体ウエハの前記第1の主面上には、多数の半導体チップ領域があり、各チップ領域には、ショットキ・バリア・ダイオードが形成される。
【００２７】
９．前記８項の半導体装置の製造方法において、各チップ領域には、パワーＭＯＳＦＥＴが形成される。
【００２８】
１０．前記１から９項のいずれか一つの半導体装置の製造方法において、前記凹部は、２段構造を呈している。
【００２９】
１１．以下の工程を含む半導体装置の製造方法：
（ａ）半導体ウエハの第1の主面上の第1の絶縁膜の上面から下方に向けて、凹部を形成する工程；
（ｂ）前記凹部の内面及び前記第1の絶縁膜の前記上面に、前記半導体ウエハにバイアス電圧を印加しながらイオン化スパッタ成膜により、前記凹部の内面及び前記第1の絶縁膜の前記上面に、タングステン系バリア・メタル膜を形成する工程；
（ｃ）前記工程（ｂ）の後、前記凹部の内面および前記第1の絶縁膜の前記上面の前記タングステン系バリア・メタル膜を覆うように、アルミニウム系メタル層を形成する工程。
【００３０】
１２．前記１１項の半導体装置の製造方法において、前記工程（ｂ）において、前記タングステン系バリア・メタル膜は、タングステンを主要な成分として含み、チタンを副次的な成分として含む。
【００３１】
１３．前記１１項の半導体装置の製造方法において、前記タングステン系バリア・メタル膜は、主にアモルファス構造を呈する層を有する。
【００３２】
１４．前記１１または１２項の半導体装置の製造方法において、前記半導体ウエハの前記第1の主面上には、多数の半導体チップ領域があり、各チップ領域には、ショットキ・バリア・ダイオードが形成される。
【００３３】
１５．前記１４項の半導体装置の製造方法において、各チップ領域には、パワーＭＯＳＦＥＴが形成される。
【００３４】
１６．前記１１から１５項のいずれか一つの半導体装置の製造方法において、前記凹部は、２段構造を呈している。
【００３５】
〔本願における記載形式・基本的用語・用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００３６】
更に、本願において、「半導体装置」というときは、主に、各種トランジスタ（能動素子）などの単体デバイスや、これらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したものをいう。なお、単体といっても、実際は、微小な素子を複数集積したものもある。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）や、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。また、「ＭＯＳ」といっても、絶縁膜を酸化物に限定しているわけではない。
【００３７】
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノ・クラスタリング・シリカ（Nano-Clustering Silica:NSC）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
【００３８】
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。
【００３９】
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
【００４０】
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００４１】
５．「ウエハ」というときは、通常は半導体装置（半導体集積回路装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャル・ウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
【００４２】
６．「イオン化スパッタリング」は、指向性スパッタリングの一種であるが、通常のメタル・スパッタ成膜が主に電気的に中性のスパッタ原子、分子、又は、これらのクラスタによっているのに対して、イオン化されたメタル・イオン等がシース電圧（更に付加的なバイアスを印加することもある）により、ウエハ面に比較的大きな垂直速度成分を持って入射することを利用して、カバレッジが良好なスパッタ成膜を実現したものである。このイオン化スパッタリング方式には、種々の形式があるが、ここでは、ＰＣＭ方式について具体的に説明するが、この方式に限定されないことはいうまでもない。従って、「イオン化スパッタリング」は、成膜にイオン化された成膜目的メタル原子が実質的に寄与している方式であれば、その名称を問わない。本実施の形態では、イオン化スパッタリング装置として、ＰＣＭ方式のキヤノン・アネルバ（Ｃａｎｏｎ Ａｎｅｌｖａ）社製のＩ−１０８０ ＰＣＭを使用した例について具体的に説明したが、その他のイオン化スパッタリング装置としては、アプライド・マテリアルズ（Ａｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ）のＳＩＰ−ＰＶＤ（Ｓｅｌｆ−Ｉｏｎｉｚｅｄ Ｐｌａｓｍａ Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）装置等がある。また、アルバック（Ｕｌｖａｃ）社も類似の装置を提供している。
【００４３】
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００４４】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
【００４５】
なお、ＰＣＭスパッタ成膜を用いたアルミニウム系メタル電極の形成技術の詳細については、日本特願第２００９−０９２９７３号（日本出願日２００９年４月７日）に詳しく記載されているので、本願では原則として、それらの部分の説明は繰り返さない。
【００４６】
１．本願の一実施の形態の半導体装置の製造方法に使用するメタル成膜装置等の説明（主に図１および図２）
まず、本願の一実施の形態の半導体装置の製造方法に使用するメタル成膜装置等について、簡単に説明する。図１は、本願の一実施の形態の半導体装置の製造方法に使用するマルチ・チャンバ型（クラスタ型）のウエハ処理装置の平面構成図である。
【００４７】
図１に示すように、前記製造プロセスに使用するスパッタリング装置（ＴｉＷ用ＰＣＭイオン化スパッタ成膜チャンバ５８、ＡｌＳｉスパッタリング・チャンバ６１、ＴｉＷ用ロング・スロー・スパッタ成膜チャンバ５９）、熱処理装置（プリヒート処理チャンバ５６）、エッチング装置（スパッタ・エッチング・チャンバ５７）等は、クラスタ装置５１に集積されている。このクラスタ装置５１には４個のウエハ・カセット５３を常圧下で収容するロードポート５２（または前室）がある。ロードポート５２に収容されたウエハは二つのロードロック室５４のいずれかを介して、真空に変換されて真空搬送室５５を通して各処理チャンバに供給される。排出時はその逆である。
【００４８】
なお、この実施の形態では、ＴｉＷ膜成膜後のシリサイデーション・アニール工程は、マルチ・チャンバ型ウエハ処理装置５１とは異なる外部のバッチ処理炉により処理する例を示すが、たとえば、複数あるＡｌＳｉスパッタリング・チャンバ６１の内の一つを枚葉式のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）チャンバとすることで、一連のプロセスにおいて、ウエハ１を大気に触れさせることなく実行するようにしてもよい。
【００４９】
図２は、本願の一実施の形態の半導体装置の製造方法におけるタングステン系バリア・メタル膜成膜工程に使用するＰＣＭ（Ｐｏｉｎｔ Ｃｕｓｐ Ｍａｇｎｅｔｒｏｎ）方式のスパッタリング・チャンバ５８の模式断面図である。このスパッタ・チャンバ（スパッタ装置）も他の汎用のメタル・スパッタ装置と同様に、マグネトロン・スパッタ（Ｍａｇｎｅｔｒｏｎ Ｓｐｕｔｔｅｒ）方式に含まれる。図２に示すように、チャンバ５８の下部には、下部電極（ウエハ・ステージ）６２が設けられており、成膜時には、このウエハ・ステージ６２上にデバイス面１ａ（裏面１ｂの反対の面）を上に向けて、ウエハ１がセットされている。下部電極６２には、下部電極高周波バイアス電源６３（たとえば１３．５６ＭＨｚ）により、高周波バイアス（第2の高周波電力）が印加できるようになっており、また、直接、接地可能にもなっている。また、ウエハ・ステージ６２内には、静電チャック電極６５が設けられており、静電チャック制御系６４により、オン・オフ可能とされている。
【００５０】
このウエハ・ステージ６２に対向して、チャンバ５８の上部には、上部電極（ターゲット・バッキング・プレート）６６が設けられており、その下面にはタングステン系のターゲット６７（ここでは、たとえば、１０％程度のチタンを含有するＴｉＷターゲットである）がセットされている。この上部電極６６には、上部電極直流バイアス電源７４および上部電極高周波電源７５（たとえば６０ＭＨｚ）から、直流電力（直流バイアス）及び高周波電力（第1の高周波電力）が印加可能となっている（両方及びどちらか一方を選択可能）。これらによって、たとえばアルゴン・プラズマ７６等の励起と所望のバイアス電圧の発生が可能となっている（イオン化スパッタ・モードでは、少なくとも、この第1の高周波電力はオン状態である）。更に、ターゲット・バッキング・プレート６６の上側近傍には、磁石のＳ極７１、Ｎ極７２を交互に配置したマグネット保持回転テーブル６８があり、駆動軸７３（回転軸）によって回転可能となっている。
【００５１】
チャンバ５８の外には、ガス供給制御系７７が設けられており、ガス供給経路７８を通して、チャンバ６１内にアルゴン・ガスその他のガスを供給できるようになっている。また、チャンバ５８内は、下方に設けられた排気口８１を通して、真空排気系７９により真空排気され、スパッタリングに必要な高真空を保持可能とされている。
【００５２】
２．本願の一実施の形態の半導体装置の製造方法により製造したパワーＭＯＳＦＥＴのデバイス構造の一例の説明（主に図３、図１６、および図１７）
図３は、本願の一実施の形態の半導体装置の製造方法により製造されたパワーＭＯＳＦＥＴの一例を示すデバイス上面図である。図３に示すように、正方形又は長方形の板状のシリコン系半導体基板（個々のチップに分割する前はウエハである）上に素子を形成したパワーＭＯＳＦＥＴ素子チップ８（トレンチ・ゲート・パワーＭＯＳ型半導体装置）は中央部にあるソースパッド領域１１（アルミニウム系パッド）が主要な面積を占めている。その下には、帯状ＳＢＤ領域１０を挟んで、帯状ゲート電極と帯状ソース・コンタクト領域が交互に多数形成された帯状繰り返しデバイス・パターン領域Ｒ（リニア・セル領域）がある。より正確には、リニア・セル領域Ｒは、ソースパッド領域１１の下方のほぼ全体に広がっており、破線で囲った部分はその一部である。このリニア・セル領域Ｒの周辺には、ゲート電極を周辺から外部に引き出すゲートパッド領域１３がある。更にその周りには、アルミニウム・ガードリング１９が設けられている。そして、チップ８の最外周部はウエハをダイシング等により分割する際の領域、すなわち、スクライブ領域１４である。
【００５３】
図１６は図１４に対応するデバイスの広域断面構造図である。図１７は図１６に対応するデバイスの等価回路図である。これらに基づいて、図３のＳＢＤ部および帯状繰り返しデバイス・パターン領域切り出し部分Ｒに対応するデバイス断面の概要を説明する。
【００５４】
図１７に示すように、パワーＭＯＳＦＥＴ素子には、サージ電圧を逃がすための保護ダイオードとしてのＳＢＤが組み込まれている。製造工程（アルミニウム系ソース電極形成完了時点）の断面（ＳＢＤ部および帯状繰り返しデバイス・パターン領域切り出し部分Ｒ）は、図１６のようになる。すなわち、シリコン系半導体単結晶ウエハ１上（表側１ａおよび裏側１ｂ）にデバイスが構成されている。ここでは、ウエハ１として、たとえば、ｎ＋シリコン基板部１ｓ、ｎ型エピタキシャル層１ｅ（この部分は大部分、ｎ型ドリフト領域２を構成する）等を有するものを用いている。ｎ＋シリコン基板部１ｓの裏面には、ドレイン電極２０である裏面メタル層が形成されている。
【００５５】
図１６に示すように、中央部を占めるのがＳＢＤ領域１０であり、その両側がＭＯＳＦＥＴのセル領域１２である。ＳＢＤ領域１０のＳＢＤ主要部１０ａにおいては、ｎ型エピタキシャル層１ｅと下層バリア・メタル膜（第１層膜）２３ａとが、（図示しない）薄いチタン・シリサイド膜を挟んで対向しており、ここで、ショットキ（Ｓｃｈｏｔｔｋｙ）接合を形成している。ＳＢＤ主要部１０ａの下方のｎ型エピタキシャル層１ｅの両側には、比較的深いｐ型ウエル領域１５が設けられており、ダミー・トレンチ・ゲート電極６ｄとともに、素子分離領域を構成している。
【００５６】
一方、ＭＯＳＦＥＴのセル領域１２のｎ型エピタキシャル層１ｅの上方には、ｐ型ベース領域３が形成されており、このｐ型ベース領域３を貫通してｎ型エピタキシャル層１ｅの内部に達するトレンチ・ゲート電極（ポリシリコン電極）６が設けられている。このトレンチ・ゲート電極６は、周辺の半導体領域と、ゲート絶縁膜７によって絶縁されている。トレンチ・ゲート電極６の両側のｐ型ベース領域３の表面領域には、ｎ＋ソース領域４が設けられており、隣接するｎ＋ソース領域４の間の半導体領域表面には、ｐ＋ボディ・コンタクト領域５が設けられている。トレンチ・ゲート電極６の頭部は、比較的厚い層間絶縁膜２１で被覆されており、隣接する層間絶縁膜２１の間は、２段構造の凹部（ソース・コンタクト溝）２２となっている。なお、このような構造にすると、コンタクト部分の面積が大きくなり、コンタクト特性を向上させることができるメリットがある。一方、２段構造の凹部（ソース・コンタクト溝）２２とすることで、最下段（凹部底面下段２６）と上段（凹部底面上段２５）の境界部において（図１１参照）、構造が複雑になるデメリットがある。従って、そのようなデメリットを回避したい場合は、平坦な底面を有する構造とすることもできる。
【００５７】
半導体基板１の表側表面および層間絶縁膜２１を覆うように、下層バリア・メタル膜（第１層膜）２３ａおよび上層バリア・メタル膜（第２層膜）２３ｂが形成されており、その上に厚いアルミニウム系メタル膜（ソース電極）２４が形成されている。
【００５８】
３．本願の一実施の形態の半導体装置の製造方法における関連するデバイス断面プロセス・フローの概要説明（主に図４から図１４）
このセクションでは、０．１５マイクロ・メートル・プロセスのリニア・トレンチ・ゲート型パワーＭＯＳＦＥＴの例について、図４から図１１に基づいて、セクション２における図３の帯状繰り返しデバイス・パターン領域切り出し部分Ｒのトレンチ・ゲート・セル部１２に対応するデバイス断面等について、プロセス・フローを説明する。
【００５９】
図４は、本願の一実施の形態の半導体装置の製造方法におけるトレンチ・ゲート・セル部のデバイス断面フロー図（ソース・コンタクト溝形成用レジスト・パターン形成工程）である。ここでは、２００ファイのｎ＋型シリコン単結晶ウエハ（シリコン系ウエハ）にｎ型エピタキシャル層（たとえばエピタキシャル層の厚さは、４マイクロ・メートル程度）を形成したｎ型エピタキシャル・ウエハ１を原材料ウエハとして使用する例を説明するが、ウエハの径は３００ファイでも４５０ファイでも、その他でもよい。また、ウエハの導電型はｐ型等でもよい。更に、ウエハの形式はエピタキシャル・ウエハに限らず、他の半導体基板や絶縁性基板等であってもよい。また、必要があれば、シリコン系以外の半導体ウエハ又は基板であってもよい。
【００６０】
図４に示すように、半導体ウエハ１は、主にｎ＋シリコン基板部１ｓとエピタキシャル層１ｅからなり、エピタキシャル層１ｅ内には、もともとのｎ型エピタキシャル層であるｎ型ドリフト領域２があり、その上部には、ｐ型チャネル領域（ｐ型ベース領域）３、ｎ＋ソース領域４等が形成されている。エピタキシャル層１ｅから上部が突出するように、複数のトレンチ・ゲート電極（ポリシリコン電極）６が周期的に設けられており、各トレンチ・ゲート電極６の中下部周辺には、ゲート絶縁膜７が設けられている。半導体ウエハ１のデバイス面側１ａには、層間絶縁膜２１が形成されており、各トレンチ・ゲート電極６を完全にカバーしている。この層間絶縁膜２１としては、下層から、たとえば６０ｎｍ程度の厚さを有する窒化シリコン膜（窒化シリコン系絶縁膜）、３００ｎｍ程度の厚さを有するＰＳＧ膜（酸化シリコン系絶縁膜）、９５ｎｍ程度の厚さを有するＳＯＧ膜（酸化シリコン系絶縁膜）等からなる多層絶縁膜を例示することができる。
【００６１】
層間絶縁膜２１上には、加工のためのレジスト膜９が形成されている。このレジスト膜９をエッチング・マスクとして、ドライ・エッチングを実行すると、図５に示すように、凹部（ソース・コンタクト溝）２２が形成される。次に、不要になったレジスト膜９を除去すると図６に示すように状態となる。
【００６２】
次に、パターニングされた層間絶縁膜２１をエッチング・マスクとして、更にドライ・エッチングを実行すると、図７に示すように、凹部（ソース・コンタクト溝）２２がｐ型チャネル領域３の上端まで延長される。
【００６３】
この時点の図７に対応する（図９にも対応している）デバイス上面（ウエハ上面）を図８に示す。図８において、セル繰り返し単位領域Ｇを図９にも対応して示す。
【００６４】
図７に続き、図９に示すように、ソース・コンタクト溝２２（たとえば溝底幅３００ｎｍ程度、深さ８５０ｎｍ程度、アスペクト比２以上、５以下程度であり、平均的には、２．８程度である）を通して、イオン注入により、ｐ型チャネル領域３の表面領域に、ｐ＋ボディ・コンタクト領域５を導入する。
【００６５】
次に、図１１に示すように、ウエハ１の表側１ａに対して、等方性酸化膜エッチングを実行することにより、層間絶縁膜２１の幅を減少させる。これにより、凹部底面上段２５および凹部底面下段２６から構成された２段構造を有する凹部（ソース・コンタクト溝）２２が完成する。この時点の図１１に対応するデバイス上面（ウエハ上面）を図１０に示す。
【００６６】
図１１の状態で、図１２に示すように、半導体ウエハ１のデバイス面側１ａのほぼ全面に、下層バリア・メタル膜２３ａとしてのＴｉＷ膜を、ウエハ側にバイアスを印加したＰＣＭスパッタ成膜（イオン化スパッタ成膜）により、形成する。
【００６７】
このＴｉＷ膜２３ａのスパッタ成膜は、たとえば、以下のような手順で実施する。すなわち、図１のウエハ搬送容器（ウエハ・カセット）５３にウエハ１を収容して、マルチ・チャンバ型ウエハ処理装置５１のロード・ポート５２にセットする。そこから、ウエハ１は、まず、脱ガス・チャンバ５６内のウエハ・ステージにセットされ、表面の水分等を除去するためのプレ・ヒート処理が実行される。プレ・ヒート処理の条件としては、たとえば、ステージ温度設定摂氏３７５度程度、圧力２６６パスカル程度、アルゴン流量２００ｓｃｃｍ程度、処理時間５０秒程度を例示することができる。
【００６８】
次に、ウエハ１は図１のスパッタ・エッチ・チャンバ５７のウエハ・ステージにセットされ、表面の酸化膜を除去するためのスパッタ・エッチ処理が実行される。スパッタ・エッチ処理の条件としては、たとえば、ステージ温度無制御、圧力０．５パスカル程度、アルゴン流量３７．５ｓｃｃｍ程度、プラズマ励起方法は、たとえばＣＣＰ（Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）方式、高周波パワー４００W（たとえば６０ＭＨz）、処理時間２５秒程度、エッチング量は１０ｎｍ程度を例示することができる。
【００６９】
次に、ウエハ１は図１及び図２のＴｉＷ用ＰＣＭイオン化スパッタ成膜チャンバ５８のウエハ・ステージにセットされ、たとえば、ＰＣＭスパッタ方式により下層ＴｉＷスパッタ成膜処理が実行される。成膜条件は、たとえば、膜厚１２５ｎｍ程度、処理時間５０秒程度、真空度１８パスカル程度、アルゴン流量１７５ｓｃｃｍ程度、ステージ温度は室温（ウエハは静電チャックをオンとし、たとえばガス冷却）、ターゲット側高周波電力４ｋＷワット程度（たとえば６０ＭＨｚ）、ウエハ側高周波電力４００ワット程度（たとえば１３．５６ＭＨｚ）、ターゲット側直流バイアス電圧オフ（成膜レート不足のときは印加するとレートが向上する）、ターゲット組成チタン１０％タングステン９０％（重量％）である。なお、この工程はＰＣＭ方式の外、他のイオン化スパッタ方式でも実施可能である。
【００７０】
続いて、図１３に示すように、ＴｉＷ膜２３ａ上のほぼ全面に、上層バリア・メタル膜２３ｂ（ＴｉＷ膜）をウエハ側に実質的にバイアスを印加しないＰＣＭスパッタ成膜（イオン化スパッタ成膜）により形成する。この窒化チタン膜２３ｂのウエハ側に実質的にバイアスを印加しないＰＣＭスパッタ成膜（イオン化スパッタ成膜）は、たとえば、以下のような手順で実施する。すなわち、ウエハ１は図１のＴｉＷ用ＰＣＭイオン化スパッタ成膜チャンバ５８（図２）内において、そのまま下部電極６２が接地され、ＴｉＷ膜２３ｂのＰＣＭスパッタ成膜処理が実行される。成膜条件は、たとえば、膜厚１２５ｎｍ程度、処理時間５０秒程度、真空度１８パスカル程度、アルゴン流量１７５ｓｃｃｍ程度、ステージ温度は室温（ウエハは静電チャックをオンとし、たとえばガス冷却）、ターゲット側高周波電力４ｋＷワット程度（たとえば６０ＭＨｚ）、ウエハ側高周波電力オフ、ターゲット側直流バイアス電圧オフ（成膜レート不足のときは印加するとレートが向上する）、ターゲット組成チタン１０％タングステン９０％（重量％）である。なお、この工程はＰＣＭ方式の外、他のイオン化スパッタ方式でも実施可能である。また、この工程は、凹部（ソース・コンタクト溝）２２の形状によっては（埋め込み特性の要求が比較的ゆるい時等）、図１のＴｉＷ用ＬＴ（Ｌｏｎｇ Ｔｈｒｏｗ）スパッタ成膜チャンバ５９のような通常のイオン化スパッタ方式でないスパッタ成膜チャンバを用いて実行することもできる。
【００７１】
次に、シリサイデーション・アニールを実施すると、図１３において、ＴｉＷ膜２３ａ部分と接しているシリコン部材表面が、ＴｉＷ膜２３ａの下面及び内部から供給されたチタンにより、薄いチタン・シリサイドとなるが、図示が煩雑になるので、図１３から図１６においては、これらの変化は表示しない。
【００７２】
このシリサイデーション・アニールは、たとえば、以下のような手順で実施する。すなわち、ウエハ１は図１のマルチ・チャンバ型ウエハ処理装置の外部へ搬出される。そして、ウエハ容器５３に収容されて、たとえば、バッチ式のアニール装置に移送され、シリサイデーション・アニール処理が実行される。このシリサイデーション・アニール処理の条件としては、たとえば、温度摂氏６５０度程度、雰囲気圧力は、たとえば常圧、窒素ガス流量１５リットル/分程度、処理時間１０分程度を例示することができる。なお、この工程はマルチ・チャンバ型ウエハ処理装置５１内またはその他の場所に設けられた枚葉式のＲＴＡ装置によっても実施可能である。
【００７３】
シリサイデーション・アニールが完了すると、図１４に示すように、たとえば、ＰＣＭスパッタ成膜（たとえば、図１のアルミニウム系メタル膜スパッタリング・チャンバ６１を図２のＴｉＷ用ＰＣＭイオン化スパッタ成膜チャンバ５８と同様なものとする）により、ＴｉＷ膜２３ｂ上のほぼ全面に、シード・アルミニウム系メタル膜２４ｓを形成する。なお、シード・アルミニウム系メタル膜部２４ｓおよび本体のアルミニウム系メタル膜２４は、その他のイオン化スパッタ成膜装置を用いて実行することもできる。また、埋め込み特性に関してあまり厳しくない状況では、ＬＴスパッタ成膜チャンバ５９（図１）と同様な、通常の非イオン化スパッタ成膜装置を用いることもできる。
【００７４】
このシード・アルミニウム系メタル膜２４ｓのスパッタ成膜は、たとえば、以下のような手順で実施する。すなわち、ウエハ１は、バッチ式のアニール装置から排出され、図１のウエハ搬送容器（ウエハ・カセット）５３に収容されて、マルチ・チャンバ型ウエハ処理装置５１のロード・ポート５２にセットされる。そこから、ウエハ１は、再び、脱ガス・チャンバ５６内のウエハ・ステージにセットされ、表面の水分等を除去するためのプレ・ヒート処理が実行される。プレ・ヒート処理の条件としては、たとえば、ステージ温度設定摂氏３７５度程度、圧力２６６パスカル程度、アルゴン流量２００ｓｃｃｍ程度、処理時間５０秒程度を例示することができる。
【００７５】
その後、ウエハ１は、図１及び図２に示すアルミニウム系メタル膜スパッタリング・チャンバ６１内のウエハ・ステージ６２上にセットされ、シード・アルミニウム系メタル膜２４ｓのスパッタ成膜処理が実行される。このシード・アルミニウム系メタル膜成膜処理の条件としては、たとえば、ステージ温度設定摂氏４２０度程度（静電チャックはオフ）、圧力５パスカル程度、アルゴン流量２０ｓｃｃｍ程度、上部電極高周波パワー４ｋW（たとえば６０MHz）、上部電極直流パワー１ｋW、下部電極高周波パワー２００W（たとえば１３．５６MHz）、処理時間３分程度、成膜量は６００ｎｍ程度を例示することができる。なお、ステージ温度設定の好適な範囲としては、摂氏４００度から摂氏４４０度程度である。ここで、静電チャックをオフとすることで、シード・アルミニウム系メタル膜成膜処理時に、ウエハ温度が上がりすぎ、堆積したアルミニウム系メタル部材のリフローが過剰に進行して、ソース・コンタクト溝２２の上部を閉鎖することを回避することができる。すなわち、アルミニウム系メタル部材膜形成の前半部分では、リフローによる平坦化よりも、ソース・コンタクト溝２２の底面部に十分厚いアルミニウム系メタル部材膜を形成することの方が、最終的な埋め込み特性への寄与が大きい。従って、下部電極のバイアスは、メタル・イオンをウエハ上に、より垂直に行きこむ点で、この前半部分においては、特に有効である。
【００７６】
次に、図１４に示すように、シード・アルミニウム系メタル膜２４ｓ上のほぼ全面に、ＰＣＭスパッタ成膜（たとえば、図１のアルミニウム系メタル膜スパッタリング・チャンバ６１を図２のＴｉＷ用ＰＣＭイオン化スパッタ成膜チャンバ５８と同様なものとする）により、シード・アルミニウム系メタル膜２４ｓと一体と成って、凹部（ソース・コンタクト溝）２２の内部を満たし、更に凹部（ソース・コンタクト溝）２２外の窒化チタン膜２３ｂ上を覆うように、アルミニウム系メタル膜２４を形成する。すなわち、この処理により、ソース電極２４（ＩＧＢＴにあってはエミッタ電極）となるべきアルミニウム系メタル膜２４は形成される。
【００７７】
この後者のアルミニウム系メタル膜２４のスパッタ成膜処理（後半部分）は、たとえば、以下のような手順で実施する。すなわち、ウエハ１は、シード・アルミニウム系メタル膜２４ｓの成膜の際の成膜室６１のウエハ・ステージ６２上にセットされた状態で（諸条件もほぼそのままの状態で）、連続的に、以下の処理条件に移行する。すなわち、後者のアルミニウム系メタル膜２４のスパッタ成膜処理の条件としては、たとえば、ステージ温度設定摂氏４２０度程度（静電チャックはオン）、圧力５パスカル程度、アルゴン流量２０ｓｃｃｍ程度、上部電極高周波パワー４ｋW（たとえば６０MHz）、上部電極直流パワー１ｋW、下部電極高周波パワーはオフ、処理時間３分程度、成膜量は６００ｎｍ程度を例示することができる。なお、ステージ温度設定の好適な範囲としては、摂氏４００度から摂氏４４０度程度である。
【００７８】
なお、スパッタ成膜処理（前半部分および後半部）の際のステージ温度設定は、摂氏４００度未満では、十分にリフローが進まず、摂氏４４０度を越えると不所望なメタルの凝集現象がおきやすくなる。また、スパッタ成膜処理（後半部）において、下部電極高周波パワーはオンにしておくと、ウエハ温度の不所望な上昇により、同様な凝集現象が起こる傾向がある。
なお、ソース電極材料としては、ここで説明するシリコン添加アルミニウム系メタル（ＡｌＳｉ）のほか、ＡｌＣｕ，純Ａｌ、銅系メタル部材等が使用可能である。
【００７９】
その後、アルミニウム系メタル膜２４をパターニングし、その上に、ファイナル・パッシベーション絶縁膜（たとえば2マイクロ・メータ程度の厚さを有する塗布系ポリイミド樹脂膜等の有機系絶縁膜）を形成して、必要な開口を形成し、個々のチップに分割すると、図３に示すようなデバイスとなる。
【００８０】
４．本願の他の実施の形態の半導体装置の製造方法によるデバイスのバリア・メタル構造の説明（主に図１５）
ここに説明する構造は、図１２および図１３に説明した２段バリア・メタル成膜プロセスに対する変形例によるデバイス構造である。
【００８１】
図１５は本願の他の実施の形態の半導体装置の製造方法におけるトレンチ・ゲート・セル部のデバイス断面フロー図（バリア・メタル膜成膜工程）である。このプロセスにおいては、ウエハ側にバイアスを印加した状態で、ＰＣＭスパッタ成膜等のイオン化スパッタ成膜処理を実行することにより、全厚にわたり、タングステン系バリア・メタル膜２３（ＴｉＷ膜）を形成するものである。
【００８２】
成膜条件は、たとえば、膜厚２５０ｎｍ程度、処理時間１００秒程度、真空度１８パスカル程度、アルゴン流量１７５ｓｃｃｍ程度、ステージ温度は室温（ウエハは静電チャックをオンとし、たとえばガス冷却）、ターゲット側高周波電力４０００ワット程度（たとえば６０ＭＨｚ）、ウエハ側高周波電力４００ワット程度（たとえば１３．５６ＭＨｚ）、ターゲット側直流バイアス電圧オフ（成膜レート不足のときは印加するとレートが向上する）、ターゲット組成チタン１０％タングステン９０％（重量％）である。
【００８３】
この１段バリア・メタル成膜プロセスによれば、タングステン系バリア・メタル膜２３（ＴｉＷ膜）全体が、バリア性のよいアモルファス状態となるので、膜厚全体を薄くすることができる。
【００８４】
これに対して、セクション３に説明した２段バリア・メタル成膜プロセスによると、下層バリア・メタル膜（第１層膜）２３ａがバリア性のよいアモルファス状態となり、良好な対アルミニウム拡散バリアとして作用する。一方、上層バリア・メタル膜（第２層膜）２３ｂは、バリア性におとる柱状粒塊構造を呈するが、従来から実績のあるアルミニウムに対する良好なリフロー性を利用することができるメリットがある。
【００８５】
５．本願の一実施の形態の半導体装置の製造方法により製造したパワーＭＯＳＦＥＴの断面形状を示すデータの説明及び本願全体に対する考察等（主に図１８）
図１８は図１３に対応するＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）写真である。すなわち、セクション３に説明した２段バリア・メタル成膜プロセスによるパワーＭＯＳＦＥＴのセル領域（トレンチ・ゲート・セル部）１２の断面形状を示す。溝底部分Ｂは、２段構造を呈する凹部（ソース・コンタクト溝）２２の底部であり、ほぼ完全に埋め込まれていることがわかる。また、層間絶縁膜２１（図１３）上の上層バリア・メタル膜２３ｂと下層バリア・メタル膜２３ａを比較すると、上層バリア・メタル膜２３ｂの粒塊が柱状を呈していることがわかる。
【００８６】
本願発明者等が解析したところによると、下地が外側に凸となっている部分で、柱状粒塊（柱状結晶）の境界部に隙間ができやすいことが、バリア性の低下の原因と考えられる。アモルファス状態のバリア・メタル膜では、粒塊の境界がアルミニウムの高速拡散路として作用することがなく、良好なバリア性を示すものと考えられる。なお、チタンを主要な成分とするチタン系のバリア・メタル（ＴｉＮなど）は、緻密な構造を有するため、このような柱状粒塊に起因する問題は発生しない。また、ＳＢＤを内蔵する素子では、ＳＢＤ特性を確保するためには、タングステン系バリア・メタルを使用しなければならないという理由もあり、更に、タングステン系バリア・メタルの方が、チタン系のバリア・メタルと比較して、ウエハの反り等の点で、製造が容易である。
【００８７】
イオン化スパッタ成膜において、ウエハ側にバイアス電力を印加すると、膜質がアモルファスとなるのは、入射メタル粒子のエネルギーが高いので、そのエネルギーによって粒塊構造がアモルファス化するためである。また、ウエハ側にバイアス電力を印加すると、凹部（ソース・コンタクト溝）２２の底部において、再スパッタが起こるため、底部側面への再付着等により、平坦加工化が向上するものと考えられる。
【００８８】
セクション３および４に説明した各種の方法によるバリア・メタル膜の成膜方法においては、従来の非イオン化スパッタ成膜（通常のロング・スロー・スパッタなど）と比較して、ウエハの反りが低減されていることが、本願発明者のデータ解析によって明らかにされている。すなわち、シリサイデーション・アニール直後での平均そり量を比較すると、非イオン化スパッタ成膜によるものが、６８．２６マイクロ・メートル程度であるのに対して、たとえば、セクション３に説明した２段方式によるものでは、３９．５６マイクロ・メートル程度である。
【００８９】
６．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本願の発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００９０】
例えば、前記実施の形態では、パワーＭＯＳＦＥＴを例にとり具体的に説明したが、本願の発明はそれに限定されるものではなく、ＩＧＢＴ等のその他の単体や、それらを含む集積回路素子その他に広く適用できることは言うまでもない。
【００９１】
また、前記実施の形態では、Ｎチャネル型パワーＭＯＳＦＥＴ等のＮチャネル型デバイスについて具体的に説明したが、本願の発明はそれに限定されるものではなく、Ｐチャネル型パワーＭＯＳＦＥＴ等のＰチャネル型デバイスにも適用できることは言うまでもない。その場合には、前記実施の形態において、ＰとＮを総入れ替えするＰＮ反転操作を実行すればよい。
【００９２】
また、前記実施の形態では、メタル部材膜の形成方法として、主にスパッタ成膜法を中心に説明したが、本願の発明はそれに限定されるものではなく、必要に応じて、ＣＶＤ法、メッキ法等の適用できることは言うまでもない。
【符号の説明】
【００９３】
１ 半導体ウエハ（エピタキシャル・ウエハ）
１ａ ウエハのデバイス面（第1の主面）
１ｂ ウエハの裏面
１ｅ エピタキシャル層（ｎ型エピタキシャル層）
１ｓ ｎ＋シリコン基板部
２ ｎ型ドリフト領域
３ ｐ型チャネル領域（ｐ型ベース領域）
４ ｎ＋ソース領域
５ ｐ＋ボディ・コンタクト領域
６ トレンチ・ゲート電極（ポリシリコン電極）
６ｄ ダミー・トレンチ・ゲート電極（ポリシリコン電極）
７ ゲート絶縁膜
８ チップ又はチップ領域
９ レジスト膜
１０ ＳＢＤ領域
１０ａ ＳＢＤ主要部
１１ ソース・パッド
１２ セル領域（トレンチ・ゲート・セル部）
１３ ゲート・パッド
１４ スクライブ領域（ダイシング領域）
１５ ｐ型ウエル領域
１９ ガード・リング
２０ ドレイン電極
２１ 層間絶縁膜
２２ 凹部（ソース・コンタクト溝）
２３ バリア・メタル膜
２３ａ 下層バリア・メタル膜（第１層膜）
２３ｂ 上層バリア・メタル膜（第２層膜）
２４ アルミニウム系メタル膜（ソース電極）
２４ｓ シード・アルミニウム系メタル膜部
２５ 凹部底面上段
２６ 凹部底面下段
５１ マルチ・チャンバ型ウエハ処理装置
５２ ロード・ポート（または前室）
５３ ウエハ搬送容器（ウエハ・カセット）
５４ ロード・ロック室
５５ 真空搬送室
５６ 脱ガス・チャンバ
５７ スパッタ・エッチング・チャンバ
５８ ＴｉＷ用ＰＣＭイオン化スパッタ成膜チャンバ
５９ ＴｉＷ用ＬＴスパッタ成膜チャンバ
６１ アルミニウム系メタル膜スパッタリング・チャンバ
６２ 下部電極（ウエハ・ステージ）
６３ 下部電極高周波バイアス電源（第2の高周波電力）
６４ 静電チャック制御系
６５ 静電チャック電極
６６ 上部電極（ターゲット・バッキング・プレート）
６７ ターゲット
６８ マグネット保持回転テーブル
７１ マグネット（Ｓ極）
７２ マグネット（Ｎ極）
７３ 回転軸
７４ 上部電極直流バイアス電源（直流バイアス）
７５ 上部電極高周波電源（第1の高周波電力）
７６ プラズマ
７７ ガス供給制御系
７８ ガス供給経路
７９ 真空排気系
８１ 排気口
Ｂ 溝底部分
Ｇ セル繰り返し単位領域
Ｒ ＳＢＤ部および帯状繰り返しデバイス・パターン領域切り出し部分
【特許請求の範囲】
【請求項１】
以下の工程を含む半導体装置の製造方法：
（ａ）半導体ウエハの第1の主面上の第1の絶縁膜の上面から下方に向けて、凹部を形成する工程；
（ｂ）前記凹部の内面及び前記第1の絶縁膜の前記上面に、タングステン系バリア・メタル膜を形成する工程；
（ｃ）前記工程（ｂ）の後、前記凹部の内面および前記第1の絶縁膜の前記上面の前記タングステン系バリア・メタル膜を覆うように、アルミニウム系メタル層を形成する工程、
ここで、前記工程（ｂ）は、以下の下位工程を含む：
（ｂ１）前記半導体ウエハにバイアス電圧を印加しながらイオン化スパッタ成膜により、前記凹部の内面及び前記第1の絶縁膜の前記上面に、前記タングステン系バリア・メタル膜の内の第１層膜を形成する工程；
（ｂ２）前記半導体ウエハにバイアス電圧を実質的に印加しないスパッタ成膜により、前記第１層膜上に、前記タングステン系バリア・メタル膜の内の第２層膜を形成する工程。
【請求項２】
前記１項の半導体装置の製造方法において、前記工程（ｂ）において、前記タングステン系バリア・メタル膜は、タングステンを主要な成分として含み、チタンを副次的な成分として含む。
【請求項３】
前記１項の半導体装置の製造方法において、前記第１層膜は、主にアモルファス構造を呈している。
【請求項４】
前記３項の半導体装置の製造方法において、前記第２層膜は、主に柱状結晶構造を呈している。
【請求項５】
前記１項の半導体装置の製造方法において、前記下位工程（ｂ１）と（ｂ２）は、同一の成膜チャンバ内で行われる。
【請求項６】
前記１項の半導体装置の製造方法において、前記下位工程（ｂ１）と（ｂ２）は、それぞれ異なる成膜チャンバ内で行われる。
【請求項７】
前記１項の半導体装置の製造方法において、前記下位工程（ｂ２）は、スパッタ・ターゲットに高周波バイアス電圧を実質的に印加しないで実行される。
【請求項８】
前記１項の半導体装置の製造方法において、前記半導体ウエハの前記第1の主面上には、多数の半導体チップ領域があり、各チップ領域には、ショットキ・バリア・ダイオードが形成される。
【請求項９】
前記８項の半導体装置の製造方法において、各チップ領域には、パワーＭＯＳＦＥＴが形成される。
【請求項１０】
前記１項の半導体装置の製造方法において、前記凹部は、２段構造を呈している。
【請求項１１】
以下の工程を含む半導体装置の製造方法：
（ａ）半導体ウエハの第1の主面上の第1の絶縁膜の上面から下方に向けて、凹部を形成する工程；
（ｂ）前記凹部の内面及び前記第1の絶縁膜の前記上面に、前記半導体ウエハにバイアス電圧を印加しながらイオン化スパッタ成膜により、前記凹部の内面及び前記第1の絶縁膜の前記上面に、タングステン系バリア・メタル膜を形成する工程；
（ｃ）前記工程（ｂ）の後、前記凹部の内面および前記第1の絶縁膜の前記上面の前記タングステン系バリア・メタル膜を覆うように、アルミニウム系メタル層を形成する工程。
【請求項１２】
前記１１項の半導体装置の製造方法において、前記工程（ｂ）において、前記タングステン系バリア・メタル膜は、タングステンを主要な成分として含み、チタンを副次的な成分として含む。
【請求項１３】
前記１１項の半導体装置の製造方法において、前記タングステン系バリア・メタル膜は、主にアモルファス構造を呈する層を有する。
【請求項１４】
前記１１項の半導体装置の製造方法において、前記半導体ウエハの前記第1の主面上には、多数の半導体チップ領域があり、各チップ領域には、ショットキ・バリア・ダイオードが形成される。
【請求項１５】
前記１４項の半導体装置の製造方法において、各チップ領域には、パワーＭＯＳＦＥＴが形成される。
【請求項１６】
前記１１項の半導体装置の製造方法において、前記凹部は、２段構造を呈している。
【請求項１】
以下の工程を含む半導体装置の製造方法：
（ａ）半導体ウエハの第1の主面上の第1の絶縁膜の上面から下方に向けて、凹部を形成する工程；
（ｂ）前記凹部の内面及び前記第1の絶縁膜の前記上面に、タングステン系バリア・メタル膜を形成する工程；
（ｃ）前記工程（ｂ）の後、前記凹部の内面および前記第1の絶縁膜の前記上面の前記タングステン系バリア・メタル膜を覆うように、アルミニウム系メタル層を形成する工程、
ここで、前記工程（ｂ）は、以下の下位工程を含む：
（ｂ１）前記半導体ウエハにバイアス電圧を印加しながらイオン化スパッタ成膜により、前記凹部の内面及び前記第1の絶縁膜の前記上面に、前記タングステン系バリア・メタル膜の内の第１層膜を形成する工程；
（ｂ２）前記半導体ウエハにバイアス電圧を実質的に印加しないスパッタ成膜により、前記第１層膜上に、前記タングステン系バリア・メタル膜の内の第２層膜を形成する工程。
【請求項２】
前記１項の半導体装置の製造方法において、前記工程（ｂ）において、前記タングステン系バリア・メタル膜は、タングステンを主要な成分として含み、チタンを副次的な成分として含む。
【請求項３】
前記１項の半導体装置の製造方法において、前記第１層膜は、主にアモルファス構造を呈している。
【請求項４】
前記３項の半導体装置の製造方法において、前記第２層膜は、主に柱状結晶構造を呈している。
【請求項５】
前記１項の半導体装置の製造方法において、前記下位工程（ｂ１）と（ｂ２）は、同一の成膜チャンバ内で行われる。
【請求項６】
前記１項の半導体装置の製造方法において、前記下位工程（ｂ１）と（ｂ２）は、それぞれ異なる成膜チャンバ内で行われる。
【請求項７】
前記１項の半導体装置の製造方法において、前記下位工程（ｂ２）は、スパッタ・ターゲットに高周波バイアス電圧を実質的に印加しないで実行される。
【請求項８】
前記１項の半導体装置の製造方法において、前記半導体ウエハの前記第1の主面上には、多数の半導体チップ領域があり、各チップ領域には、ショットキ・バリア・ダイオードが形成される。
【請求項９】
前記８項の半導体装置の製造方法において、各チップ領域には、パワーＭＯＳＦＥＴが形成される。
【請求項１０】
前記１項の半導体装置の製造方法において、前記凹部は、２段構造を呈している。
【請求項１１】
以下の工程を含む半導体装置の製造方法：
（ａ）半導体ウエハの第1の主面上の第1の絶縁膜の上面から下方に向けて、凹部を形成する工程；
（ｂ）前記凹部の内面及び前記第1の絶縁膜の前記上面に、前記半導体ウエハにバイアス電圧を印加しながらイオン化スパッタ成膜により、前記凹部の内面及び前記第1の絶縁膜の前記上面に、タングステン系バリア・メタル膜を形成する工程；
（ｃ）前記工程（ｂ）の後、前記凹部の内面および前記第1の絶縁膜の前記上面の前記タングステン系バリア・メタル膜を覆うように、アルミニウム系メタル層を形成する工程。
【請求項１２】
前記１１項の半導体装置の製造方法において、前記工程（ｂ）において、前記タングステン系バリア・メタル膜は、タングステンを主要な成分として含み、チタンを副次的な成分として含む。
【請求項１３】
前記１１項の半導体装置の製造方法において、前記タングステン系バリア・メタル膜は、主にアモルファス構造を呈する層を有する。
【請求項１４】
前記１１項の半導体装置の製造方法において、前記半導体ウエハの前記第1の主面上には、多数の半導体チップ領域があり、各チップ領域には、ショットキ・バリア・ダイオードが形成される。
【請求項１５】
前記１４項の半導体装置の製造方法において、各チップ領域には、パワーＭＯＳＦＥＴが形成される。
【請求項１６】
前記１１項の半導体装置の製造方法において、前記凹部は、２段構造を呈している。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２０１０−２６７８９９（Ｐ２０１０−２６７８９９Ａ）
【公開日】平成２２年１１月２５日（２０１０．１１．２５）
【国際特許分類】
【出願番号】特願２００９−１１９６４１（Ｐ２００９−１１９６４１）
【出願日】平成２１年５月１８日（２００９．５．１８）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２２年１１月２５日（２０１０．１１．２５）
【国際特許分類】
【出願日】平成２１年５月１８日（２００９．５．１８）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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