【課題】開口径の異なるコンタクトが混在することによる歩留りの低下を抑えることが可能な半導体装置とその製造方法を提供する。
【解決手段】半導体基板１１に形成された所定パターンの活性領域１２と、半導体基板１１上の所定位置に形成されたゲート電極１４と、半導体基板１１上に形成された層間膜１６ａと、中央部において幅が極小となる開口形状を有し、層間膜１６ａを貫通して活性領域１２およびゲート電極１４と接続されるシェアードコンタクト１７を備える （もっと読む）

【課題】ゲート構造の小型化に対応しやすく、製造が容易な３次元構造のゲート絶縁膜を有する半導体装置の提供を課題とする。
【解決手段】本発明の半導体装置は、半導体基板に３次元構造のゲート絶縁膜が形成され、ゲート絶縁膜に接するゲート電極が半導体基板上に突出形成され、ゲート絶縁膜の周囲の半導体基板に該半導体基板の拡散層領域を介してソース電極およびドレイン電極が形成され、ゲート電極周囲の半導体基板上面が、半導体基板上に突出形成されたゲート電極の側面を覆う保護絶縁膜で覆われ、この保護絶縁膜の上に層間絶縁膜が積層されてなる。 （もっと読む）

【課題】 耐圧が高く、且つオン電圧の低い、III−Ｖ族窒化物半導体装置を提供する。
【解決手段】 半絶縁性または絶縁性基板上に積層した窒化物半導体からなる第１および第２の窒化物半導体層と、第２の窒化物半導体層よりも低い温度で成膜した第３の窒化物半導体層と、凹部内に露出する第１の窒化物半導体層上にショットキー接合するショットキーバリア高さの低い第１アノード電極と、第１アノード電極に接続し、第３の窒化物半導体層にショットキー接合する第１アノード電極と同一あるいは異なる金属からなり、ショットキーバリア高さの高い第２アノード電極と、第１、第２あるいは第３の窒化物半導体層にオーミック接合するカソード電極とを備える。 （もっと読む）

【課題】ＳＲＡＭやフラッシュメモリ等のメモリやロジックに用いられる、コンタクトや配線をできるだけ省略し、構造を簡略化することによって半導体装置の高集積化を図り、かつ、生産性を向上させるＭＯＳ型半導体装置を提供する。
【解決手段】ＭＯＳ型半導体装置１０では、半導体基板１１と、半導体基板１１にウェル領域１２を備え、かつ、ゲート１５とソース１３／ドレイン１４とを有し、ソース１３の上部を形成するソース電極１３３が、ソース１３を形成する拡散領域１３１を通過して、ウェル領域１２又はボディ領域１１１に貫通していて、かつ、ドレイン１４の上部を形成するドレイン電極は、ウェル領域１２又はボディ領域１１１を貫通していない。 （もっと読む）

【課題】シェアードコンタクト領域での過剰なエッチングを防止する。
【解決手段】ＤＳＬで使用するＳｉＮライナをシェアードコンタクト領域において順次に堆積させて積層体として残す。 （もっと読む）

半導体デバイスは、導電層から形成された少なくとも３つの導電配線（２０２、２０４、２０６）に結合された少なくとも１つのトランジスタ（Ｔ１）を有する第１の回路部分（２００Ａ）を含む。３つの導電配線のうちの１つ（２０４）は前記少なくとも１つのトランジスタの制御端子を形成する。また、第２の回路部分（２００Ｂ）は、少なくとも２つのトランジスタ（Ｔ３−Ｔ６）を含む。該少なくとも２つのトランジスタの各々は、同一の導電層から形成された導電配線（２３４、２３６、２３８、２４０）によって形成された制御端子を有する。第１の回路部分の前記３つの導電配線は、第２の回路部分の導電配線群と同一のピッチパターンを有する。
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【課題】 不揮発性メモリのウェルピックアップ構造を製造する方法を提供する。
【解決手段】 第1の導電型のウェル、デバイス分離構造及びダミーメモリ列を備える基板を提供する。ダミーメモリ列の各々は、第２の導電型のソース領域及び第２の導電型のドレイン領域を備える。基板の上に、開口を有する第１の層間絶縁層が形成され、その開口は、２つの隣接する第２の導電型のドレイン領域と、２つの隣接する第２の導電型のドレイン領域の間のデバイス分離構造とを露出させる。開口によって露出されたデバイス分離構造の一部が除去された後、開口によって露出された基板に第1の導電型のウェル延長ドープ領域が形成される。開口に、ウェルピックアップ導電層が形成される。基板の上に、ウェルピックアップ導電層を電気的に接続するダミービット線が形成される。 （もっと読む）

【課題】ＰＮ接合の太陽電池効果による配線の腐食及び再堆積を抑制する。
【解決手段】半導体装置は、Ｐウェル１０３上に形成されたＮ型不純物拡散層１０６とＮウェル１０４上に形成されたＰ型不純物拡散層１０８とを電気的に接続するシェアードコンタクト１１１を備えている。 （もっと読む）

【課題】例えば全体の製造コストを低減できる半導体装置及び半導体装置の製造方法を提供する。
【解決手段】半導体装置２００は、半導体基板１１０と、ポリシリコン層３０と、サイドスペーサ４０と、第１シリサイド層２６２と、第２シリサイド層２６３と、金属膜２６１とを備える。半導体基板１１０は、拡散層１４を有する。ポリシリコン層３０は、半導体基板１１０の上において、拡散層１４の付近に形成されている。サイドスペーサ４０は、半導体基板１１０の上において、拡散層１４とポリシリコン層３０との間に形成されている。第１シリサイド層２６２は、拡散層１４の上に自己整合的に形成されている。第２シリサイド層２６３は、ポリシリコン層３０の上に自己整合的に形成されている。金属膜２６１は、第１シリサイド層２６２と第２シリサイド層２６３とを接続するように連続して延びている。 （もっと読む）

【課題】金属−絶縁物−半導体電界効果トランジスタの製造において、基板材料のバンドギャップの中間付近の仕事関数を有し、フッ素による問題を除去し、ボロンのしみ込みを防ぎ、また、複雑かつ余計な工程段階を使用することのない、ゲート電極を形成する。
【解決手段】金属半導体窒化ゲート電極（４０、７０）が、半導体デバイス（６０）において使用するために形成される。ゲート電極（４０、７０）は、スパッタデポジション、低圧化学蒸着（LPCVD）またはプラズマエンハンスト化学蒸着（PECVD）により形成できる。その材料は、シリコン含有化合物の類をエッチングし、従来のハロゲン基エッチング化学物質にエッチングされる。金属半導体窒化ゲート電極（４０、７０）は、比較的安定であり、従来のゲート電極よりも比較的薄く形成できる。また、基板（１２）の物質のバンドギャップの中間付近の仕事関数を有する。 （もっと読む）

【課題】エクステンション領域がゲート電極の下側に広がることがなく且つシェアードコンタクトを形成する際に接合リーク電流が発生するおそれがない半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板１０における素子分離領域１１に囲まれた部分に形成された活性領域１２と、活性領域１２の上に形成されたゲート絶縁膜２１Ａ及び第１のゲート電極膜２２Ａを有する第１のゲート構造２３Ａと、第１のゲート構造２３Ａの側面上に形成され、第１のゲート構造２３Ａよりも高さが低い第１のオフセットスペーサ２４Ａと、第１のゲート構造２３Ａの側面上に、第１のオフセットスペーサ２４Ａの側面及び上端面を覆うように形成された第１のサイドウォール２５Ａとを備えている。 （もっと読む）

【課題】ＭＩＳトランジスタを有する半導体装置の歩留りを向上することが可能な技術を提供する。
【解決手段】半導体層８０における半導体基板１の上面１ａ上には、ＭＩＳトランジスタのゲート構造４ｃが形成されている。また、半導体層８０における半導体層８の上面８ａ内にはソース・ドレイン領域９が形成されている。半導体層８０上には、ゲート構造４ｃを覆って層間絶縁膜２０が形成されている。層間絶縁膜２０内には、ゲート構造４ｃに含まれるゲート電極６の上面６ａと、半導体層８の上面８ａとの両方に接続されたコンタクトプラグ２３が形成されている。そして、半導体層８の上面８ａは、活性領域１００ｃにおける半導体基板１の上面１ａよりも上方に位置している。 （もっと読む）

【課題】異なる高さのコンタクト線を有する高密度ＭＯＳＦＥＴ回路を製造するための構造、方法などを提示すること。
【解決手段】このＭＯＳＦＥＴ回路は、コンタクト線（５００、１３００）と、コンタクト線（５００、１３００）の近くに位置するゲート（３１０、１２１０）とを含む。コンタクト線（５００、１３００）は、ゲート（３１０、１２１０）の高さよりも低い高さを含む。このＭＯＳＦＥＴ回路はさらに、ゲート（３１０、１２１０）の近くに位置するゲート・スペーサ（７１０、７１５、１６１０、１６１５）を含み、コンタクト線（５００、１３００）とゲート（３１０、１２１０）との間のコンタクト線（５００、１３００）の近くに位置するコンタクト線スペーサを含まない。 （もっと読む）

【課題】ポリメタルゲート構造を有し、且つソース・ドレイン領域上にコンタクト用の金属シリサイド層を有しながら、簡便なプロセスで製造可能な半導体装置を提供する。
【解決手段】シリコン基板と、素子分離絶縁膜と、活性領域と、ゲート絶縁膜を介して設けられたゲート電極と、ゲート電極両側の活性領域に設けられた拡散層と、層間絶縁膜と、層間絶縁膜に形成された開孔に充填されたプラグを有する半導体装置であって、素子分離絶縁膜に囲まれたコンタクト形成用領域と、このコンタクト形成用領域に形成された導電層をさらに有し、ゲート電極は、コンタクト形成用領域の一部に重なるように延在し、この重なり部分で前記導電層と接続され、前記プラグは、コンタクト形成用領域の他の部分で前記導電層に接触し、この導電層を介してゲート電極と電気的に接続されている半導体装置。 （もっと読む）

【課題】ＭＩＳトランジスタを有する半導体装置において、微細化及び製造歩留りの向上を実現する。
【解決手段】半導体装置は、基板１０１上にゲート絶縁膜１０３を介して形成されたゲート電極１１７と、基板１０１におけるゲート電極１１７の両側に形成されたソース領域及びドレイン領域１０７ｂとを有するＭＩＳトランジスタを備え、ゲート電極１１７は金属シリサイドからなり、ソース領域及びドレイン領域１０７ｂの少なくとも一方の上に、金属シリサイドからなる第１のコンタクト電極１１６を備える。 （もっと読む）

【課題】炭素含有膜エッチング方法及びこれを利用した半導体素子の製造方法を提供する。
【解決手段】炭素含有膜上に炭素含有膜の上面を一部露出させるマスクパターンを形成し、マスクパターンをエッチングマスクとして利用して、Ｏ_２、及びＳｉ含有ガスからなる混合ガスのプラズマによって炭素含有膜を異方性エッチングする炭素含有膜エッチング方法である。これにより、高密度セルアレイ領域で互いに隣接した２個のコンタクトホールの間隔が数十ｎｍまたはそれ以下のレベルに小さくなっても、コンタクトホールが互いに良好に分離して隣接した単位セル間の短絡が防止される。 （もっと読む）

【課題】半導体装置を微細化するとともに、ゲート電極と不純物拡散領域とを接続する共通コンタクトにおける電流リークを抑制する。
【解決手段】半導体装置１００は、第１のゲート電極１０８と、第４のソース・ドレイン領域１１４ｂと、これらを電気的に接続する共通コンタクト１１２と、を含む。ゲート長方向の断面において、第１のゲート電極１０８と第４のソース・ドレイン領域１１４ｂとが離間して設けられるとともにこれらの間の半導体基板１６０表面全面に素子分離絶縁膜１０２が形成され、第１のゲート電極１０８と第４のソース・ドレイン領域１１４ｂとの間の距離が、ゲート長方向の他の断面における第１のゲート電極１０８側壁に形成されたサイドウォールの幅と実質的に等しい。 （もっと読む）

【課題】活性領域の微細化が図れ、且つ、隣接する活性領域間を自己整合的に接続できる半導体装置及びその製造方法を提供する。
【解決手段】第１の活性領域Ｒ１０と第２の活性領域Ｒ２０との間に形成されている溝型素子分離領域２のうち、ゲート電極４ａｂの両側に位置する領域の一方側に凹部２Ａが形成されている。この凹部２Ａは、ソース・ドレイン領域６ａとソース・ドレイン領域６ｂに挟まれている。そして、絶縁性サイドウォール５ａｂの側方下に位置する溝型素子分離領域２に設けられた凹部２Ａの側壁上にはシリサイド層７ｄがサイドウォール形状に形成されている。このシリサイド層７ｄは、シリサイド層７ａ及びシリサイド層７ｂと一体的に形成されている。これにより、ソース・ドレイン領域６ａとソース・ドレイン領域６ｂは、シリサイド層７ａ，７ｂ，７ｄを介して電気的に接続されている。 （もっと読む）

【課題】 電流密度の部分的な集中を防止して、より小面積でより大電流を駆動可能にする。
【解決手段】 複数の半導体素子を並列に接続する第１配線１６及び第２配線１７を、複数の配線層により構成する。各配線層は、第１配線１６及び第２配線１７を交互に且つ平行に形成してなる。隣接する配線層間では、上下の配線が互いに交差するように形成されると共に、第１配線１６の交差部及び第２配線１７の交差部でそれぞれ第１配線１６同士及び第２配線１７同士が層間接続部１６５，１６６，１７５，１７６によって接続されている。 （もっと読む）

【課題】ワイドバンドギャップ半導体材料からなる基板へのオーミック接続形成方法を提供する。
【解決手段】基板１０への遷移金属群金属１２の堆積、基板１０と堆積金属１２の間で固相化学反応を起こし、基板１０中に基板１０とは異なる変質特性を有する変質層１４、および珪化物１８とナノ結晶グラファイト層１６からなる副生物を形成する基板１０の高温でのアニール、一もしくはそれ以上の固相化学反応の副生物を基板１０の表面から除去するための基板１０の選択的エッチング、オーミック接続を形成するための基板１０上の変質層１４を覆う遷移群金属からなる金属膜２０の堆積、を含んでいる。変質層１４は、金属膜２０の堆積後に高温のアニールを必要とせずに、オーミック接続の形成を可能とする。 （もっと読む）