接合障壁ショットキー（ＪＢＳ-）整流器デバイスおよびデバイスの製造方法を記載する。デバイスは、ｐ^＋−ｎ接合を形成し、且つｐ型領域間、および任意にその上面で第２のエピタキシャルオーバーグロースｎ型ドリフト層を自己平坦化する、第１のエピタキシャル成長ｎ型ドリフト層およびｐ型領域を含む。デバイスは、露出しているかあるいは埋め込まれたｐ^＋−ｎガードリング、再成長あるいは注入接合終端拡張（ＪＩＥ）領域、あるいは基板までエッチダウンした「深い」メサなどのエッジ終端構造を含むこともある。第２のｎ型ドリフト領域とのショットキーコンタクトおよびｐ型領域とのオーミックコンタクトは共に陽極として働く。陰極は、ウェーハの背面上のｎ型領域とのオーミックコンタクトによって形成することができる。デバイスはモノリシックデジタル、アナログおよびマイクロ波集積回路で使用することができる。

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【課題】オン抵抗が低い電力用半導体素子を提供する。
【解決手段】スーパージャンクション構造をなすストライプ状のｎピラー層３及びｐピラー層４の上方に、ゲート電極８を「あみだ状」に形成する。すなわち、ゲート電極８を、ピラー延伸方向に沿って周期的に配列された複数の部分８ａと、隣り合う部分８ａ間に接続され、ピラー配列方向に沿って周期的に配列された複数の部分８ｂとから構成する。部分８ａはピラー配列方向に連続的に延ばし、部分８ｂは部分８ａ間の領域毎にピラー配列方向に関して半周期分オフセットさせる。これにより、ゲート電極８を過度に微細化することなくスーパージャンクション構造を微細化することが可能となり、オン抵抗を低減することができる。 （もっと読む）

【課題】チップサイズが小さく、かつ、耐サージ性の高いサージ保護用半導体装置を提供する。
【解決手段】チップ２０８は、Ｎ型半導体基板２０１と、Ｎ型半導体基板２０１の表面に形成される低濃度Ｎ型半導体層２０２と、低濃度Ｎ型半導体層２０２の表面からＮ型半導体基板２０１の表面まで達するように形成されるＰ型半導体領域２０３と、Ｐ型半導体領域２０３の表面から内部にかけて形成されるＮ型半導体領域２０４とを備える。また、低濃度Ｎ型半導体層２０２の表面には、Ｎ型半導体領域２０４の表面の一部が露出するように絶縁膜２０５が形成され、Ｎ型半導体領域２０４の露出部分を覆う第１電極２０６と、Ｎ型半導体基板２０１の裏面を覆う第２電極２０７とが形成されている。 （もっと読む）

【課題】 高速なスイッチング特性を補償するとともに、電界破壊による破壊耐性を上げることができる半導体装置を提供する。
【解決手段】 ｎ＋＋型シリコン基板１０と、ｎ＋＋型シリコン基板１０上に形成される半導体層２０と、ｎ＋＋型シリコン基板１０に達するように形成されるトレンチ３０内部に形成される埋め込み層３５と、埋め込み層３５に隣接する位置に形成されるｎ型ピラー層２２と、ｎ型ピラー層２２に隣接する位置に形成されるｐ型ピラー層２４と、ｐ型ピラー層２４上に設けられたｐ型ベース層５０と、埋め込み層３５上に形成されるゲート電極４０と、ゲート電極４０同士を接続する追加電極部４５と、半導体層２０に形成され、ゲート電極４０及び追加電極部４５の側方に形成されるｎ型ソース層５４と、追加電極部４５の下部に形成されるｎ型ベース層５６を備えることを特徴としている。 （もっと読む）

【課題】耐電圧特性を向上させた半導体装置を提供する。
【解決手段】Ｎ^-型半導体層２２の表層部に形成されたＰ⁺型領域２４と、Ｐ⁺型領域２４よりドーパント濃度が低く、Ｐ⁺型領域２４の外周部に接合されたリサーフ領域３８と、Ｎ^-型半導体層２２の表層部において、リサーフ領域３８を挟んでＰ⁺型領域２４に対向してリサーフ領域３８から離れた領域に形成された等電位リング領域２６と、Ｎ^-型半導体層２２の表面上をＰ⁺型領域２４から等電位リング領域２６に亘って覆う絶縁膜３０と、Ｐ⁺型領域２４に接続された第１電極３６と、等電位リング領域２６に接続された等電位リング電極３４と、を備え、Ｎ^-型半導体層２２の表層部において、リサーフ領域３８と等電位リング領域２６との間のリサーフ領域３８から所定のギャップだけ離れた領域にフィールドストップ領域４０が設けられている半導体装置により上記課題を解決することができる。 （もっと読む）

【課題】 自己整合的に基板のコンタクト部をユニバーサルコンタクトホール内に形成することができる半導体装置の製造方法及びこの製造方法により形成された半導体装置を提供する。
【解決手段】 層間絶縁膜９にソース領域３が露出されたユニバーサルコンタクトホール７を開口し、ユニバーサルコンタクトホール７から半導体基板１００に第１導電型（Ｐ型）不純物を注入してユニバーサルコンタクトホール７の底面中央に露出するソース領域３を基板領域と同じ導電型の第１導電型領域５にする。ユニバーサルコンタクト１３はユニバーサルコンタクトホール７底面周縁部に露出するソース領域３に電気的に接続されている。基板領域とソース領域のコンタクトの位置関係が一定となりソース領域における電流の不均衡が解消される。 （もっと読む）

【課題】オン抵抗を増加させることなくスイッチング速度を改善することのできる半導体装置およびその製造方法を提供する。
【解決手段】ドリフト層１０２の表面部のうちコレクタ領域１１０とエミッタ領域１０４との間に位置する領域に、ピーク濃度がＮ型ドリフト層１０２よりも高いＮ型上部不純物拡散領域１１５を形成する。半導体基板１００と半導体層１０１との間に、半導体層１０１よりも不純物濃度の高いＰ型埋め込み拡散層１１６を形成する。 （もっと読む）

【課題】小面積で高耐圧のトランジスタ、ダイオードを提供する。
【解決手段】ガード溝内に配置した充填領域２５₁〜２５₅に、拡散形成した補助拡散領域３４₁〜３４₅、３５₁〜３５₄を接続し、ガードリング領域３６₁〜３６₅を構成させ、ガードリング領域３６₁〜３６₅間の最短距離が対向する補助拡散領域３４₁〜３４₅、３５₁〜３５₄間の距離になるようにする。ガードリング領域３６₁〜３６₅間の最短距離が、外側の方が内側よりも長くなるようにする。逆バイアス電圧が小時は内側のガードリング領域３６₁から１つ外側のガードリング領域３６₂に空乏層が到達しやすく、逆バイアス電圧が大時は、外側のガードリング領域ではガードリング領域間が１つ当りで分担する電圧が内側のガードリング領域での分担電圧よりも大きくなるため、小面積で高耐圧が得られる。 （もっと読む）

【課題】オフセット構造のＭＯＳトランジスタを含む半導体装置であって、信頼性が向上した半導体装置およびその製造方法を提供する。
【解決手段】チャネル形成領域、ソース形成領域およびドレイン形成領域以外の半導体層にオフセット絶縁層２４を形成し、ゲート絶縁層１０２とゲート電極１０４を形成する。半導体層１０の上方に、チャネル形成領域、ソース形成領域およびドレイン形成領域の上方に連続した開口４０を有し、ゲート電極１０４を幅方向にみたとき、該開口４０の端部は、オフセット絶縁層２４の上方であって、該ゲート電極１０４の端部と同一もしくは内側に位置しているマスク層Ｍ３を形成し、マスク層Ｍ３を用いて不純物を半導体層に導入する。 （もっと読む）

【課題】 オフセット型のトランジスタを含む半導体装置であって、信頼性が向上した半導体装置の製造方法を提供すること。
【解決手段】 半導体層１０に、第１素子形成領域１０ＨＶ、第１素子分離絶縁層２０、第２素子形成領域１０ＬＶに、第２素子分離絶縁層２２を形成する工程と、第１素子形成領域１０ＨＶに、第１トランジスタ１００を、第２素子形成領域１０ＬＶに、チャネルの導電型が同一である第２トランジスタ２００の形成工程と、第１素子形成領域１０ＨＶに、チャネル領域１０８、ソース・ドレイン領域１１０、１２２、オフセット絶縁層２４、第１ウエル１２とガードリング形成領域１２０ａを含む不純物領域１２２の形成工程と、第１ウエル１２、第２ウェル１４の上方にゲート絶縁層１０２、２０２、ゲート電極１０４、２０４の形成工程と、第２ウエル１４に、ソース・ドレイン領域２１２，２１０を形成する。 （もっと読む）

【課題】 定常損失を低減しつつ耐圧を向上することのできる半導体装置およびその製造方法を提供する。
【解決手段】 整流素子は、基板１と、半導体からなる不純物領域層（ｎ層３およびｐ層５）と、アノード電極９とを備える。不純物領域層は、基板１上に形成され、基板１側の表面である第１の面と、当該第１の面と反対側の表面である第２の面とを有する。アノード電極９はｎ層３およびｐ層５上に形成される。不純物領域層では、第２の面から第１の面に到達するｎ型のｎ層３と、ｎ層３に隣接するとともにｎ層３を挟むように配置され、第２の面から第１の面に向けて延在するｐ型のｐ層５とが形成される。アノード電極９は、ｎ層３にショットキー接触し、かつ、ｐ層５に電気的に接続されている。 （もっと読む）

【課題】 定常損失を低減しつつ耐圧を向上することのできる整流素子およびその製造方法を提供する。
【解決手段】 整流素子１０は、ワイドバンドギャップ半導体よりなるｎ^-半導体層２と、ｎ^-半導体層２にショットキー接触したショットキー電極５およびショットキー電極３と、ショットキー電極５とは異なる電位を印加可能であるカソード電極４とを備えている。ショットキー電極５とｎ^-半導体層２との間のショットキー障壁の高さはショットキー電極３とｎ^-半導体層２との間のショットキー障壁の高さよりも低い。ショットキー電極５およびショットキー電極３と、カソード電極４との電位差が変化することにより、ショットキー電極５とカソード電極４との間に電流を流す状態と、ショットキー電極５とカソード電極４との間に存在するｎ^-半導体層２を空乏層化することによって電流経路を遮断する状態とを選択可能である。 （もっと読む）

【課題】 定常損失を低減しつつ耐圧を向上することのできる整流素子およびその製造方法を提供する。
【解決手段】 本発明の整流素子１０は、ワイドバンドギャップ半導体よりなるｎ^-半導体層２と、ｎ^-半導体層２内に形成され、かつ平面的に見てｎ^-半導体層２を囲むように形成されたｐ型半導体層５ａ，５ｂと、ｎ^-半導体層２とショットキー接触し、かつｐ型半導体層５ａ，５ｂと電気的に接続されたショットキー電極３と、ショットキー電極３とは異なる電位を印加可能であり、かつｎ^-半導体層２に電気的に接続されたカソード電極４とを備えている。ショットキー電極３とカソード電極４との電位差が変化することにより、ショットキー電極３とカソード電極４との間に電流を流す状態と、ｐ型半導体層５ａ，５ｂに囲まれるｎ^-半導体層２を空乏層化させてショットキー電極３とカソード電極４との間の電流経路を遮断する状態とを選択可能である。 （もっと読む）

【課題】 半導体装置の耐圧を低下させないで、半導体装置の温度上昇を抑制する。
【解決手段】 半導体装置１０は、ｎ⁻型のドリフト領域２６と、ｐ⁻型のボディ領域２８と、ｎ^＋型のエミッタ領域３６と、エミッタ電極５２と、ゲート電極３４を備えている。さらに、半導体装置１０は、ボディ領域２８のエミッタ領域３６側の表面からドリフト領域２６側に向けて伸びているとともに、トレンチ絶縁膜４２で被覆されている熱伝導性部材４４が充填されている放熱用トレンチ４０を備えている。熱伝導性部材４４の熱伝導度が、各半導体領域及びゲート電極３４を形成している材料の熱伝導度よりも大きいことを特徴としている。 （もっと読む）

【課題】逆方向リーク電流および順方向電圧の低減が可能な半導体装置を提供する。
【解決手段】ショットキバリアダイオードは、Ｎ型半導体基板１と、ショットキ電極３と、ショットキ電極３と半導体基板１との間に逆バイアス電圧が印加されたときに空乏層を生じさせることによりリーク電流を抑制するリーク抑制構造部としてのＰ型拡散層２とを備える。半導体基板１の表層部において、Ｐ型拡散層２に挟まれた領域には、ショットキ電極３との間にショットキ界面を形成するＮ⁺型高濃度層５が設けられている。Ｐ型拡散層２の代わりに、トレンチゲート構造部をリーク抑制構造部として配置してもよい。 （もっと読む）

【課題】ゲート絶縁膜の信頼性低下、及び電流駆動能力低下の問題のない、ショットキーソース・ドレインを備える半導体装置を提供する。
【解決手段】ゲート電極７を挟むように、ショットキーソース・ドレイン１２を形成する。ショットキーソース・ドレイン１２は、半導体基板１とショットキー接合を形成する。ショットキーソース・ドレイン１２からゲート絶縁膜４下端部まで不純物拡散によりエクステンション層２を形成する。ゲート絶縁膜４の下端部が不純物拡散層上に形成されているので、ゲート絶縁膜４の信頼性が低下することがない。また、ＰＮ接合を介してチャネルへキャリア注入が行われるので、電流駆動能力の低下を回避することができる。 （もっと読む）

一体的に統合されたトレンチＦＥＴおよびショットキーダイオードを含む構造体であって、半導体領域内に伸張するゲートトレンチと、ゲートトレンチの各側面に位置し、実質的に三角形状のソース領域と、隣接するトレンチ間における半導体領域内部に伸長するコンタクト開口と、コンタクト開口を満たし、各ソース領域の傾斜した側壁部の少なくとも一部に沿ってソース領域と電気的に接触し、且つコンタクト開口の底部に沿って半導体領域と電気的に接触し、且つ半導体領域とショットキーコンタクトを形成する導電体層と、を含む。 （もっと読む）

【課題】Ｐ型ショットキ障壁を表面に形成するＰ型領域３のできるだけ深い深層域を表面濃度に対し高濃度化して逆方向特性を向上する。
【解決手段】Ｎ型半導体基板１上にＮ⁻型で半導体層２が形成され、その表面から複数のＰ型半導体領域３が形成される。このＰ型半導体領域３は、凹部１３の底部に不純物をイオン注入し、そこから拡散させて形成する。結果、Ｐ型半導体領域３の表面露出部３１は、ショットキ障壁金属膜７とＰ型ショットキ障壁を構成するほど低濃度になり実際に接触してＰ型ショットキ障壁を構成する。Ｐ型半導体領域３の高濃度部３２は、仮にショットキ障壁金属膜７と接触してもＰ型ショットキ障壁を構成しないほど高濃度となり、実際には凹部１３内面に形成した絶縁層１６によりショットキ障壁金属膜７から隔絶して、等価回路（図２８）に示すように、Ｐ型ショットキ障壁に直列逆接続した。 （もっと読む）

【課題】 高周波スイッチング及び双方向のエネルギを制御することが可能な半導体装置を提供する。
【解決手段】 トランスＴ１の一次側において４つのスイッチ素子Ｍ１〜Ｍ４、それぞれに並列に接続されたダイオードＤ１〜Ｄ４、二次側においてスイッチ素子Ｍ１１〜Ｍ１４、それぞれに並列に接続されたダイオードＤ１１〜Ｄ１４を備えるＤＣ−ＤＣコンバータにおいて、それぞれのスイッチ素子が、Ｎ型ドリフト層ＮＤ１の一方の表面部分に形成されたＰ型ベース層ＰＷ１、Ｎ型ソース層Ｎ１及びＮ２、ソース電極Ｓ、制御電極Ｇ１及びＧ２、Ｎ型ドリフト層ＮＤ１の他方の表面上に形成されたドレイン電極Ｄ１を有し、ドレイン電極Ｄ１とＮ型ドリフト層ＮＤ１との間がショットキー接合されているＭＯＳＦＥＴと、ソース、ドレイン間に接続されたショットバリアダイオードＤ１とを備えたことで、ＭＯＳＦＥＴに逆バイアスが印加された場合に動作が遅いボディダイオードに電流が流れず応答性の速いダイオードＤ１に流れるので、高速性が実現される。 （もっと読む）

【課題】本発明は、ボディ浮遊効果を抑制することが可能な半導体装置及びその製造方法を提供する。
【解決手段】シリコン基板１と、シリコン基板１上に形成された埋め込み絶縁層２と、埋め込み絶縁層２上に形成された半導体層３とを備えるＳＯＩ構造の半導体装置であって、半導体層３は、第１導電型のボディ領域４、第２導電型のソース領域５及び第２導電型のドレイン領域６を有し、ソース領域５とドレイン領域６との間のボディ領域４上にゲート酸化膜７を介してゲート電極８が形成され、ソース領域５は、第２導電型のエクステンション層５２と、エクステンション層５２と側面で接するシリサイド層５１を備え、シリサイド層５１とボディ領域４との境界部分に生じる空乏層の領域に結晶欠陥領域１２が形成されている。 （もっと読む）