半導体装置および半導体装置の製造方法
【課題】オフセット構造のMOSトランジスタを含む半導体装置であって、信頼性が向上した半導体装置およびその製造方法を提供する。
【解決手段】チャネル形成領域、ソース形成領域およびドレイン形成領域以外の半導体層にオフセット絶縁層24を形成し、ゲート絶縁層102とゲート電極104を形成する。半導体層10の上方に、チャネル形成領域、ソース形成領域およびドレイン形成領域の上方に連続した開口40を有し、ゲート電極104を幅方向にみたとき、該開口40の端部は、オフセット絶縁層24の上方であって、該ゲート電極104の端部と同一もしくは内側に位置しているマスク層M3を形成し、マスク層M3を用いて不純物を半導体層に導入する。
【解決手段】チャネル形成領域、ソース形成領域およびドレイン形成領域以外の半導体層にオフセット絶縁層24を形成し、ゲート絶縁層102とゲート電極104を形成する。半導体層10の上方に、チャネル形成領域、ソース形成領域およびドレイン形成領域の上方に連続した開口40を有し、ゲート電極104を幅方向にみたとき、該開口40の端部は、オフセット絶縁層24の上方であって、該ゲート電極104の端部と同一もしくは内側に位置しているマスク層M3を形成し、マスク層M3を用いて不純物を半導体層に導入する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【0002】
近年、携帯用電子機器の軽量化・小型化が進み、該電子機器に搭載されるICを縮小化するための研究開発が行われている。このICには、その用途により駆動電圧の異なるトランジスタが複数混載されている。高電圧で駆動するトランジスタとして、ドレイン領域とチャネル領域(この場合、「チャネル領域」とは、ゲート電極の下方に位置する半導体層であって、ドレイン領域と同一の高さの半導体層の領域をいう。)との相互間が半導体層中に形成された絶縁層による離間されているオフセットゲート構造をとるMOSトランジスタが用いられている。
【特許文献1】特開昭64−51662号公報
【発明の開示】
【発明が解決しようとする課題】
【0003】
本発明の目的は、オフセット構造のMOSトランジスタを含む半導体装置であって、信頼性が向上した半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【0004】
(1)本発明の半導体装置の製造方法は、
(A)素子分離絶縁層によりトランジスタ形成領域が画定された第1の導電型の半導体層を準備する工程と、
(B)前記トランジスタ形成領域において、少なくともチャネル形成領域、ソース形成領域およびドレイン形成領域以外の前記半導体層にオフセット絶縁層を形成する工程と、
(C)少なくとも前記チャネル形成領域となる前記半導体層の上にゲート絶縁層を形成する工程と、
(D)少なくとも前記ゲート絶縁層の上にゲート電極を形成する工程と、
(E)前記半導体層にソース領域およびドレイン領域を形成する工程と、を含み、
前記工程(E)は、
(E−1)前記半導体層の上方に、少なくとも前記チャネル形成領域、前記ソース形成領域および前記ドレイン形成領域の上方に連続した開口を有し、前記ゲート電極を幅方向にみたとき、該開口の端部は、前記オフセット絶縁層の上方であって、該ゲート電極の端部と同一もしくは内側に位置しているマスク層を形成する工程と、
(E−2)前記マスク層を用いて不純物を前記半導体層に導入する工程と、を含む。
【0005】
本発明にかかる半導体装置の製造方法によれば、ソース領域およびドレイン領域の形成時に、チャネル形成領域、ソース形成領域およびドレイン形成領域の上方に連続した開口を有するマスク層であって、チャネル領域を幅方向にみたときに、その開口の端部がゲート電極の端部と同一もしくは内側に位置しているマスク層を形成した後、不純物の導入が行われている。そのため、チャネル領域を幅方向にみたときのゲート電極の端部から外側の領域では、ソース領域およびドレイン領域と同一の導電型の不純物の導入が行われない。たとえば、チャネル領域を幅方向にみたときにゲート電極の端部から外側の領域にまで開口を有するマスク層を用いて不純物の導入を行う場合、オフセット絶縁層の膜厚によっては、不純物がオフセット絶縁層を突き抜けて半導体層に導入されることがある。これにより、ソース領域とドレイン領域とが連続してしまい、トランジスタのゲート電極に電圧が印加されていない状態(オフ時)であっても、電流が流れてしまうことがある。このことは、半導体装置の信頼性を低下させる要因の一つである。本発明にかかる半導体装置の製造方法によれば、ゲート電極を幅方向にみたときの端部の外側には、ソース領域およびドレイン領域と同一の導電型の不純物は導入されないため、ドレイン領域とソース領域が連続してしまうことを抑制することができる。その結果、信頼性の向上した半導体装置を製造することができるのである。
【0006】
なお、本発明に係る記載では、「上方」という文言を、例えば、「特定のもの(以下「A」という)の「上方」に他の特定のもの(以下「B」という)を形成する」などと用いている。本発明に係る記載では、この例のような場合に、A上に直接Bを形成するような場合と、A上に他のものを介してBを形成するような場合とが含まれるものとして、「上方」という文言を用いている。
【0007】
本発明の半導体装置の製造方法は、さらに、下記の態様をとることができる。
【0008】
(2)本発明の半導体装置の製造方法において、
前記工程(D)では、前記チャネル領域を幅方向にみたとき、その端部が前記オフセット絶縁層の上に位置する前記ゲート電極が形成され、
前記工程(E−1)において、その端部が前記ゲート電極と前記オフセット絶縁層との重なり部の上に位置している前記マスク層を形成することができる。
【0009】
(3)本発明の半導体装置の製造方法において、
さらに、前記素子分離絶縁層と、前記オフセット絶縁層との間に位置するガードリング形成領域に不純物を導入し、ガードリング領域を形成する工程を含むことができる。
【0010】
(4)本発明の半導体装置の製造方法において、
前記素子分離絶縁層は、STI法により形成され、
前記オフセット絶縁層は、LOCOS法により形成されることができる。
【0011】
(5)本発明の半導体装置は、
第1の導電型の半導体層と、
前記半導体層に設けられ、トランジスタ形成領域を画定する素子分離絶縁層と、
少なくともチャネル領域の上に設けられたゲート絶縁層と、
少なくとも前記ゲート絶縁層の上に設けられたゲート電極と、
前記半導体層に設けられたソース領域およびドレイン領域と、
少なくとも前記ソース領域、前記ドレイン領域およびチャネル領域以外の前記半導体層に設けられたオフセット絶縁層と、を含み、
前記ゲート電極は、前記チャネル領域を幅方向にみたとき、前記オフセット絶縁層の上に上方に設けられた第1の導電型の第1多結晶シリコン層と、少なくとも前記チャネル領域の上方に位置する第2の導電型の第2多結晶シリコン層とからなる。
【0012】
(6)本発明にかかる半導体装置において、
前記ゲート電極に接続されたコンタクト層をさらに含み、
前記コンタクト層は、前記第1多結晶シリコン層と前記第2多結晶シリコン層との境界には設けられていないことができる。
【発明を実施するための最良の形態】
【0013】
以下、本発明に関する実施の形態について説明する。
【0014】
1.半導体装置
まず、本実施の形態にかかる半導体装置について図1ないし図3を参照しつつ説明する。図1は、本実施の形態にかかる半導体装置を模式的に示す平面図である。図2は、図1のI−I線に沿った断面図である。図3は、図1のII−II線に沿った断面図である。
【0015】
図1に示すように、本実施の形態にかかる半導体装置は、素子形成領域(トランジスタ形成領域)10HVを有する。素子形成領域10HV内には、第1トランジスタ100(高電圧駆動のトランジスタ)が設けられている。トランジスタ100は、ドレイン領域とチャネル領域との間であって、半導体層10内に形成されたオフセット絶縁層が設けられる構造を有するオフセット構造のMOSトランジスタである。ここで、チャネル領域とは、ゲート電極の下方に位置する半導体層であって、ソース領域およびドレイン領域とその上面の高さが同一のレベルにある領域のことをいう。
【0016】
トランジスタ100は、ゲート電極104を挟んでソース領域110aおよびドレイン領域110bとが設けられている。ゲート電極104の下方に位置するチャネル領域108は、ソース領域110aおよびドレイン領域110bとオフセット絶縁層24(図2および図3参照)により離間されている。ソース領域110aを内包するようにオフセット不純物領域112aが設けられ、同様に、ドレイン領域110bを内包するようにオフセット不純物領域112bが設けられている。素子形成領域10HV内では、トランジスタ100を囲むようにガードリング領域120が設けられている。
【0017】
次に、図2および図3を参照しつつ本実施の形態にかかる半導体装置の断面構造について説明する。
【0018】
図2に示すように、半導体層10に設けられた第1素子分離絶縁層20により、素子形成領域10HVが画定されている。素子形成領域10HVには、ウェル12が設けられ、このウェル12に高電圧駆動のトランジスタ100が設けられている。トランジスタ100は、ウェル12の上に設けられたゲート絶縁層102と、ゲート絶縁層102の上に設けられたゲート電極104と、側壁絶縁層106と、ソース領域110aおよびドレイン領域110bと、を含んでなる。ゲート電極104の下方の半導体層10に位置するチャネル領域108とソース領域110aおよびドレイン領域110bとの間は、オフセット絶縁層24により離間されている。つまり、ゲート絶縁層102の両端にオフセット絶縁層24が設けられている。そして、ソース領域110aおよびオフセット絶縁層24を内包するようにオフセット不純物領域112aが設けられている。同様に、ドレイン領域110bおよびオフセット絶縁層24を内包するようにオフセット不純物領域112bが設けられている。
【0019】
また、素子分離絶縁層20とオフセット絶縁層24とに挟まれた半導体層10には、ガードリング領域120が設けられている。ガードリング領域120を内包するように、その不純物濃度が低い不純物領域122が設けられている。
【0020】
次に、図3を参照しつつトランジスタ100のチャネルの幅方向における断面構造について説明する。図3に示すように、半導体層10には、ウェル12が形成されている。ウェル12の上には、ゲート絶縁層102が形成され、ゲート絶縁層102の両端には、オフセット絶縁層24が設けられている。ゲート絶縁層102の上にはゲート電極104が設けられ、ゲート電極104の端部は、オフセット絶縁層24の上に設けられている。オフセット絶縁層24と素子分離絶縁層20とに挟まれた位置には、トランジスタ100を囲むガードリング領域120が設けられている。ガードリング領域120を内包するように、低濃度の不純物領域122が設けられている。
【0021】
2.半導体装置の製造方法
次に、本実施の形態にかかる半導体装置の製造方法について、図4ないし図13を参照しつつ説明する。図4ないし図10および図12は、本実施の形態にかかる半導体装置の製造工程を示す図であり、図2に対応した断面を示す図である。図11は、本実施の形態にかかる半導体装置の製造工程を示す図であり、図1に対応した平面を示す図である。図13は、本実施の形態にかかる半導体装置の製造工程を示す図であり、図3に対応した断面を示す図である。
【0022】
(1)図4に示すように、まず、半導体層10を準備する。半導体層10には、第1素子分離絶縁層20とオフセット絶縁層24とを形成する。この工程は、セミリセスLOCOS法により行うことができる。具体的には、半導体層10の上に、犠牲膜30および窒化膜32を形成する。その後、素子分離絶縁層20およびオフセット絶縁層24が形成される領域の上に開口を有するマスク層(図示せず)を形成する。このマスク層を用いて犠牲膜30および窒化膜32を図4に示すようにパターニングする。ついで、パターニング後の犠牲膜30および窒化膜32をマスクとして、半導体層10をエッチングし溝18を形成する。
【0023】
(2)次に、熱酸化を施すことで、図5に示すように、半導体層10に第1素子分離絶縁層20およびオフセット絶縁層24を形成することができる。これにより、素子形成領域10HVが画定される。また、オフセット絶縁層24は、チャネル形成領域108aと、ソース形成領域110およびドレイン形成領域110と、ガードリング形成領域120a以外に形成されることとなる。ここで、ソース形成領域110およびドレイン形成領域110は、後の工程で不純物が導入され、ソース領域およびドレイン領域となる領域をいう。その後、犠牲膜30および窒化膜32は、それぞれの膜質に応じた除去方法により除去される。なお、この工程以降の製造工程を示す図面においては、チャネル形成領域108aと、ソース形成領域110およびドレイン形成領域110と、ガードリング形成領域120aに符号を付すことを省略することもある。
【0024】
(3)次に、図6に示すように、素子形成領域10HVにウェル12を形成する。ウェル12の形成では、素子形成領域10HV以外を覆うマスク層(図示せず)を形成し、第1の導電型の不純物を公知の技術により半導体層10に導入し、熱拡散処理を施すことにより形成される。
【0025】
(4)次に、図7に示すように、素子形成領域10HVにおいて、トランジスタ100のオフセット不純物領域112a、112b(図1ないし図3参照)を形成する。オフセット不純物領域112a、112bの形成では、図8に示すように、所定のパターンを有するマスク層M1を形成し、このマスク層M1をマスクとして不純物を導入することでオフセット不純物領域112a、112bを形成することができる。また、必要に応じて熱拡散を行ってもよい。
【0026】
(5)次に、図8に示すように、トランジスタ100のガードリング層120を内包する不純物領域122(図2ないし図3参照)を形成する。不純物領域122の形成では、所定のパターンのマスク層M2を形成した後、公知の方法により不純物をウェル12に導入することで形成される。また、必要に応じて拡散のための熱処理を施してもよい。
【0027】
(6)次に、図9に示すように、トランジスタ100のゲート絶縁層102(図2および図3参照)を形成する。ゲート絶縁層102の形成では、まず、耐熱酸化のためのマスク層36を形成する。マスク層36としては、たとえば、犠牲膜と窒化膜の積層膜を用いることができる。ついで、マスク層36をマスクとして、熱酸化によりゲート絶縁層102を形成する。ついで、その膜質に応じた除去方法を用いてマスク層36を除去する。
【0028】
(7)次に、図10に示すように、トランジスタ100のゲート電極104の形成を行う。ゲート電極104の形成は、全面に導電層(図示せず)を形成した後、この導電層をパターニングすることにより行うことができる。導電層としては、たとえば、多結晶ポリシリコン層などを挙げることができる。ついで、ゲート電極104の側面に側壁絶縁層106を形成する。側壁絶縁層106は、半導体層10の上方の全面に絶縁層(図示せず)を形成し、この絶縁層に異方性のエッチングを施すことにより形成することができる。
【0029】
(8)次に、図2に参照されるように、トランジスタ100のソース領域110aおよびドレイン領域110bを形成する。この工程では、まず、所定のパターンを有するマスク層M3を形成した後、マスク層M3を用いて半導体層10に不純物を導入することで形成される。このマスク層M3のパターンについて、図11ないし図13を参照しつつ説明する。図11および図12に示すように、マスク層M3は、ソース領域およびドレイン領域となる領域の上方およびチャネル領域の上方に連続した開口40を有している。具体的には、図11に示す灰色の領域が開口40である。また、図13に示すように、チャネル領域の幅方向にみたとき、開口40の端部がゲート電極104の端部より内側に位置している。つまり、チャネル領域の幅方向にみると、ゲート電極104の幅と比して開口40の幅が小さいこととなる。なお、本実施の形態では、ゲート電極104の端部より開口40の端部が内側にある場合を示したが、それぞれの端部が同一の位置(重なる位置)にあってもよい。このマスク層M3を用いて不純物を半導体層10に導入することで、ソース領域110aおよびドレイン領域110bが形成される。
【0030】
ついで、図2に参照されるように、ガードリング領域120の形成を行う。この工程では、素子形成領域10HVにおいて、ガードリング領域の上方に開口を有するマスク層(図示せず)を形成した後、不純物の導入を行うことで形成される。なお、この工程は、本実施の形態では、説明していないが、同一の半導体層に混載され、第1トランジスタとはチャネルの導電型が異なるトランジスタのソース領域およびドレイン領域の形成と同一の工程で行うことができる。
【0031】
以上の工程により、本実施の形態にかかる半導体装置を製造することができる。
【0032】
本実施の形態にかかる半導体装置の製造方法によれば、ソース領域110aおよびドレイン領域110bの形成時に、チャネル形成領域108a、ソース形成領域およびドレイン形成領域110の上方に連続した開口40を有するマスク層M3であって、チャネル形成領域108aを幅方向にみたときに、その開口40の端部がゲート電極104の端部と同一もしくは内側に位置しているマスク層M3を形成した後、不純物の導入が行われている。そのため、チャネル領域108aを幅方向にみたときのゲート電極104の端部から外側の領域では、ソース領域110aおよびドレイン領域110bと同一の導電型の不純物の導入が行われない。たとえば、チャネル領域108を幅方向にみたときにゲート電極104の端部から外側の領域にまで開口を有するマスク層を用いて不純物の導入を行う場合、オフセット絶縁層24の膜厚によっては、不純物がオフセット絶縁層24を突き抜けて半導体層10に導入されることがある。これにより、ソース領域とドレイン領域とが連続してしまい、第1トランジスタのゲート電極に電圧が印加されていない状態(オフ時)であっても、電流が流れてしまうことがある。このことは、半導体装置の信頼性を低下させる要因の一つである。本実施の形態にかかる半導体装置の製造方法によれば、ゲート電極104を幅方向にみたときの端部の外側には、ソース領域110aおよびドレイン領域110bと同一の導電型の不純物は導入されないため、ソース領域110aとドレイン領域110bとが連続してしまうことを抑制することができる。その結果、信頼性の向上した半導体装置を製造することができるのである。
【0033】
3.変形例
次に、本変形例にかかる半導体装置について、図14を参照しつつ説明する。図14は、本変形例にかかる半導体装置を模式的に示す断面図であり、図3に対応する断面を示す図である。本変形例にかかる半導体装置は、ゲート電極104が多結晶シリコン層により形成されている場合の半導体装置の例である。なお、以下の説明では、上述の実施の形態にかかる半導体装置と、共通する構造については詳細な説明を省略する。
【0034】
本変形例にかかる半導体装置では、ゲート電極104が多結晶シリコン層で形成されている。具体的には、チャネル領域108の上方に位置する第1多結晶シリコン層104aと、第1多結晶シリコン層104aの外側であって、オフセット絶縁層24の上方に位置する第2多結晶シリコン層104bとからなる。第1多結晶シリコン層104aは、ソース領域110aおよびドレイン領域110bと同一の導電型であり、第2多結晶シリコン層104bは、第1多結晶シリコン層104aとは異なる導電型の不純物が導入されている多結晶シリコン層である。
【0035】
さらに、本変形例にかかる半導体装置では、ゲート電極104の上に、上方に設けられる配線層(図示せず)と電気的に接続を図るためのコンタクト層を設けた態様をとることができる。この態様では、トランジスタ100を覆うように層間絶縁層50が設けられ、層間絶縁層50の所定の位置にコンタクト層52が形成される。コンタクト層52は、チャネル領域以外の上方、好ましくはオフセット絶縁層24の上方に設けられることが好ましい。また、ゲート電極104の上面にシリサイド層が形成されていない場合には、第1多結晶シリコン層104aと第2多結晶シリコン層104bとの境界には、コンタクト層52が設けられないことが好ましい。これは、PN接合箇所でN型不純物とP型不純物が相殺され、結果的にノンドープ領域となり、その箇所でコンタクト抵抗が上昇してしまう現象を防ぐという利点があるためである。
【0036】
なお、本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。たとえば、本発明は、実施の形態で説明した構成と実質的に同一の構成(たとえば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成)を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【0037】
【図1】本実施の形態にかかる半導体装置を説明する図。
【図2】図1のI−I線に沿った断面図。
【図3】図1のII−II線に沿った断面図。
【図4】本実施の形態にかかる半導体装置の製造工程を説明する図。
【図5】本実施の形態にかかる半導体装置の製造工程を説明する図。
【図6】本実施の形態にかかる半導体装置の製造工程を説明する図。
【図7】本実施の形態にかかる半導体装置の製造工程を説明する図。
【図8】本実施の形態にかかる半導体装置の製造工程を説明する図。
【図9】本実施の形態にかかる半導体装置の製造工程を説明する図。
【図10】本実施の形態にかかる半導体装置の製造工程を説明する図。
【図11】本実施の形態にかかる半導体装置の製造工程を説明する図。
【図12】本実施の形態にかかる半導体装置の製造工程を説明する図。
【図13】本実施の形態にかかる半導体装置の製造工程を説明する図。
【図14】本変形例にかかる半導体装置を説明する図。
【符号の説明】
【0038】
10…半導体層、 12…ウェル、 18…溝、 20…素子分離絶縁層、 30…犠牲膜、 32…窒化膜、 36…マスク層、 40…開口、50…層間絶縁層、 52…コンタクト層、 100…トランジスタ、 102…ゲート絶縁層、 104…ゲート電極、 106…側壁絶縁層、 108…チャネル領域、 108a…チャネル形成領域、 110…ソース形成領域、ドレイン形成領域、 112a、112b…オフセット不純物領域、 110a…ソース領域、 110b…ドレイン領域、 120…ガードリング領域、 122…不純物領域
【技術分野】
【0001】
本発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【0002】
近年、携帯用電子機器の軽量化・小型化が進み、該電子機器に搭載されるICを縮小化するための研究開発が行われている。このICには、その用途により駆動電圧の異なるトランジスタが複数混載されている。高電圧で駆動するトランジスタとして、ドレイン領域とチャネル領域(この場合、「チャネル領域」とは、ゲート電極の下方に位置する半導体層であって、ドレイン領域と同一の高さの半導体層の領域をいう。)との相互間が半導体層中に形成された絶縁層による離間されているオフセットゲート構造をとるMOSトランジスタが用いられている。
【特許文献1】特開昭64−51662号公報
【発明の開示】
【発明が解決しようとする課題】
【0003】
本発明の目的は、オフセット構造のMOSトランジスタを含む半導体装置であって、信頼性が向上した半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【0004】
(1)本発明の半導体装置の製造方法は、
(A)素子分離絶縁層によりトランジスタ形成領域が画定された第1の導電型の半導体層を準備する工程と、
(B)前記トランジスタ形成領域において、少なくともチャネル形成領域、ソース形成領域およびドレイン形成領域以外の前記半導体層にオフセット絶縁層を形成する工程と、
(C)少なくとも前記チャネル形成領域となる前記半導体層の上にゲート絶縁層を形成する工程と、
(D)少なくとも前記ゲート絶縁層の上にゲート電極を形成する工程と、
(E)前記半導体層にソース領域およびドレイン領域を形成する工程と、を含み、
前記工程(E)は、
(E−1)前記半導体層の上方に、少なくとも前記チャネル形成領域、前記ソース形成領域および前記ドレイン形成領域の上方に連続した開口を有し、前記ゲート電極を幅方向にみたとき、該開口の端部は、前記オフセット絶縁層の上方であって、該ゲート電極の端部と同一もしくは内側に位置しているマスク層を形成する工程と、
(E−2)前記マスク層を用いて不純物を前記半導体層に導入する工程と、を含む。
【0005】
本発明にかかる半導体装置の製造方法によれば、ソース領域およびドレイン領域の形成時に、チャネル形成領域、ソース形成領域およびドレイン形成領域の上方に連続した開口を有するマスク層であって、チャネル領域を幅方向にみたときに、その開口の端部がゲート電極の端部と同一もしくは内側に位置しているマスク層を形成した後、不純物の導入が行われている。そのため、チャネル領域を幅方向にみたときのゲート電極の端部から外側の領域では、ソース領域およびドレイン領域と同一の導電型の不純物の導入が行われない。たとえば、チャネル領域を幅方向にみたときにゲート電極の端部から外側の領域にまで開口を有するマスク層を用いて不純物の導入を行う場合、オフセット絶縁層の膜厚によっては、不純物がオフセット絶縁層を突き抜けて半導体層に導入されることがある。これにより、ソース領域とドレイン領域とが連続してしまい、トランジスタのゲート電極に電圧が印加されていない状態(オフ時)であっても、電流が流れてしまうことがある。このことは、半導体装置の信頼性を低下させる要因の一つである。本発明にかかる半導体装置の製造方法によれば、ゲート電極を幅方向にみたときの端部の外側には、ソース領域およびドレイン領域と同一の導電型の不純物は導入されないため、ドレイン領域とソース領域が連続してしまうことを抑制することができる。その結果、信頼性の向上した半導体装置を製造することができるのである。
【0006】
なお、本発明に係る記載では、「上方」という文言を、例えば、「特定のもの(以下「A」という)の「上方」に他の特定のもの(以下「B」という)を形成する」などと用いている。本発明に係る記載では、この例のような場合に、A上に直接Bを形成するような場合と、A上に他のものを介してBを形成するような場合とが含まれるものとして、「上方」という文言を用いている。
【0007】
本発明の半導体装置の製造方法は、さらに、下記の態様をとることができる。
【0008】
(2)本発明の半導体装置の製造方法において、
前記工程(D)では、前記チャネル領域を幅方向にみたとき、その端部が前記オフセット絶縁層の上に位置する前記ゲート電極が形成され、
前記工程(E−1)において、その端部が前記ゲート電極と前記オフセット絶縁層との重なり部の上に位置している前記マスク層を形成することができる。
【0009】
(3)本発明の半導体装置の製造方法において、
さらに、前記素子分離絶縁層と、前記オフセット絶縁層との間に位置するガードリング形成領域に不純物を導入し、ガードリング領域を形成する工程を含むことができる。
【0010】
(4)本発明の半導体装置の製造方法において、
前記素子分離絶縁層は、STI法により形成され、
前記オフセット絶縁層は、LOCOS法により形成されることができる。
【0011】
(5)本発明の半導体装置は、
第1の導電型の半導体層と、
前記半導体層に設けられ、トランジスタ形成領域を画定する素子分離絶縁層と、
少なくともチャネル領域の上に設けられたゲート絶縁層と、
少なくとも前記ゲート絶縁層の上に設けられたゲート電極と、
前記半導体層に設けられたソース領域およびドレイン領域と、
少なくとも前記ソース領域、前記ドレイン領域およびチャネル領域以外の前記半導体層に設けられたオフセット絶縁層と、を含み、
前記ゲート電極は、前記チャネル領域を幅方向にみたとき、前記オフセット絶縁層の上に上方に設けられた第1の導電型の第1多結晶シリコン層と、少なくとも前記チャネル領域の上方に位置する第2の導電型の第2多結晶シリコン層とからなる。
【0012】
(6)本発明にかかる半導体装置において、
前記ゲート電極に接続されたコンタクト層をさらに含み、
前記コンタクト層は、前記第1多結晶シリコン層と前記第2多結晶シリコン層との境界には設けられていないことができる。
【発明を実施するための最良の形態】
【0013】
以下、本発明に関する実施の形態について説明する。
【0014】
1.半導体装置
まず、本実施の形態にかかる半導体装置について図1ないし図3を参照しつつ説明する。図1は、本実施の形態にかかる半導体装置を模式的に示す平面図である。図2は、図1のI−I線に沿った断面図である。図3は、図1のII−II線に沿った断面図である。
【0015】
図1に示すように、本実施の形態にかかる半導体装置は、素子形成領域(トランジスタ形成領域)10HVを有する。素子形成領域10HV内には、第1トランジスタ100(高電圧駆動のトランジスタ)が設けられている。トランジスタ100は、ドレイン領域とチャネル領域との間であって、半導体層10内に形成されたオフセット絶縁層が設けられる構造を有するオフセット構造のMOSトランジスタである。ここで、チャネル領域とは、ゲート電極の下方に位置する半導体層であって、ソース領域およびドレイン領域とその上面の高さが同一のレベルにある領域のことをいう。
【0016】
トランジスタ100は、ゲート電極104を挟んでソース領域110aおよびドレイン領域110bとが設けられている。ゲート電極104の下方に位置するチャネル領域108は、ソース領域110aおよびドレイン領域110bとオフセット絶縁層24(図2および図3参照)により離間されている。ソース領域110aを内包するようにオフセット不純物領域112aが設けられ、同様に、ドレイン領域110bを内包するようにオフセット不純物領域112bが設けられている。素子形成領域10HV内では、トランジスタ100を囲むようにガードリング領域120が設けられている。
【0017】
次に、図2および図3を参照しつつ本実施の形態にかかる半導体装置の断面構造について説明する。
【0018】
図2に示すように、半導体層10に設けられた第1素子分離絶縁層20により、素子形成領域10HVが画定されている。素子形成領域10HVには、ウェル12が設けられ、このウェル12に高電圧駆動のトランジスタ100が設けられている。トランジスタ100は、ウェル12の上に設けられたゲート絶縁層102と、ゲート絶縁層102の上に設けられたゲート電極104と、側壁絶縁層106と、ソース領域110aおよびドレイン領域110bと、を含んでなる。ゲート電極104の下方の半導体層10に位置するチャネル領域108とソース領域110aおよびドレイン領域110bとの間は、オフセット絶縁層24により離間されている。つまり、ゲート絶縁層102の両端にオフセット絶縁層24が設けられている。そして、ソース領域110aおよびオフセット絶縁層24を内包するようにオフセット不純物領域112aが設けられている。同様に、ドレイン領域110bおよびオフセット絶縁層24を内包するようにオフセット不純物領域112bが設けられている。
【0019】
また、素子分離絶縁層20とオフセット絶縁層24とに挟まれた半導体層10には、ガードリング領域120が設けられている。ガードリング領域120を内包するように、その不純物濃度が低い不純物領域122が設けられている。
【0020】
次に、図3を参照しつつトランジスタ100のチャネルの幅方向における断面構造について説明する。図3に示すように、半導体層10には、ウェル12が形成されている。ウェル12の上には、ゲート絶縁層102が形成され、ゲート絶縁層102の両端には、オフセット絶縁層24が設けられている。ゲート絶縁層102の上にはゲート電極104が設けられ、ゲート電極104の端部は、オフセット絶縁層24の上に設けられている。オフセット絶縁層24と素子分離絶縁層20とに挟まれた位置には、トランジスタ100を囲むガードリング領域120が設けられている。ガードリング領域120を内包するように、低濃度の不純物領域122が設けられている。
【0021】
2.半導体装置の製造方法
次に、本実施の形態にかかる半導体装置の製造方法について、図4ないし図13を参照しつつ説明する。図4ないし図10および図12は、本実施の形態にかかる半導体装置の製造工程を示す図であり、図2に対応した断面を示す図である。図11は、本実施の形態にかかる半導体装置の製造工程を示す図であり、図1に対応した平面を示す図である。図13は、本実施の形態にかかる半導体装置の製造工程を示す図であり、図3に対応した断面を示す図である。
【0022】
(1)図4に示すように、まず、半導体層10を準備する。半導体層10には、第1素子分離絶縁層20とオフセット絶縁層24とを形成する。この工程は、セミリセスLOCOS法により行うことができる。具体的には、半導体層10の上に、犠牲膜30および窒化膜32を形成する。その後、素子分離絶縁層20およびオフセット絶縁層24が形成される領域の上に開口を有するマスク層(図示せず)を形成する。このマスク層を用いて犠牲膜30および窒化膜32を図4に示すようにパターニングする。ついで、パターニング後の犠牲膜30および窒化膜32をマスクとして、半導体層10をエッチングし溝18を形成する。
【0023】
(2)次に、熱酸化を施すことで、図5に示すように、半導体層10に第1素子分離絶縁層20およびオフセット絶縁層24を形成することができる。これにより、素子形成領域10HVが画定される。また、オフセット絶縁層24は、チャネル形成領域108aと、ソース形成領域110およびドレイン形成領域110と、ガードリング形成領域120a以外に形成されることとなる。ここで、ソース形成領域110およびドレイン形成領域110は、後の工程で不純物が導入され、ソース領域およびドレイン領域となる領域をいう。その後、犠牲膜30および窒化膜32は、それぞれの膜質に応じた除去方法により除去される。なお、この工程以降の製造工程を示す図面においては、チャネル形成領域108aと、ソース形成領域110およびドレイン形成領域110と、ガードリング形成領域120aに符号を付すことを省略することもある。
【0024】
(3)次に、図6に示すように、素子形成領域10HVにウェル12を形成する。ウェル12の形成では、素子形成領域10HV以外を覆うマスク層(図示せず)を形成し、第1の導電型の不純物を公知の技術により半導体層10に導入し、熱拡散処理を施すことにより形成される。
【0025】
(4)次に、図7に示すように、素子形成領域10HVにおいて、トランジスタ100のオフセット不純物領域112a、112b(図1ないし図3参照)を形成する。オフセット不純物領域112a、112bの形成では、図8に示すように、所定のパターンを有するマスク層M1を形成し、このマスク層M1をマスクとして不純物を導入することでオフセット不純物領域112a、112bを形成することができる。また、必要に応じて熱拡散を行ってもよい。
【0026】
(5)次に、図8に示すように、トランジスタ100のガードリング層120を内包する不純物領域122(図2ないし図3参照)を形成する。不純物領域122の形成では、所定のパターンのマスク層M2を形成した後、公知の方法により不純物をウェル12に導入することで形成される。また、必要に応じて拡散のための熱処理を施してもよい。
【0027】
(6)次に、図9に示すように、トランジスタ100のゲート絶縁層102(図2および図3参照)を形成する。ゲート絶縁層102の形成では、まず、耐熱酸化のためのマスク層36を形成する。マスク層36としては、たとえば、犠牲膜と窒化膜の積層膜を用いることができる。ついで、マスク層36をマスクとして、熱酸化によりゲート絶縁層102を形成する。ついで、その膜質に応じた除去方法を用いてマスク層36を除去する。
【0028】
(7)次に、図10に示すように、トランジスタ100のゲート電極104の形成を行う。ゲート電極104の形成は、全面に導電層(図示せず)を形成した後、この導電層をパターニングすることにより行うことができる。導電層としては、たとえば、多結晶ポリシリコン層などを挙げることができる。ついで、ゲート電極104の側面に側壁絶縁層106を形成する。側壁絶縁層106は、半導体層10の上方の全面に絶縁層(図示せず)を形成し、この絶縁層に異方性のエッチングを施すことにより形成することができる。
【0029】
(8)次に、図2に参照されるように、トランジスタ100のソース領域110aおよびドレイン領域110bを形成する。この工程では、まず、所定のパターンを有するマスク層M3を形成した後、マスク層M3を用いて半導体層10に不純物を導入することで形成される。このマスク層M3のパターンについて、図11ないし図13を参照しつつ説明する。図11および図12に示すように、マスク層M3は、ソース領域およびドレイン領域となる領域の上方およびチャネル領域の上方に連続した開口40を有している。具体的には、図11に示す灰色の領域が開口40である。また、図13に示すように、チャネル領域の幅方向にみたとき、開口40の端部がゲート電極104の端部より内側に位置している。つまり、チャネル領域の幅方向にみると、ゲート電極104の幅と比して開口40の幅が小さいこととなる。なお、本実施の形態では、ゲート電極104の端部より開口40の端部が内側にある場合を示したが、それぞれの端部が同一の位置(重なる位置)にあってもよい。このマスク層M3を用いて不純物を半導体層10に導入することで、ソース領域110aおよびドレイン領域110bが形成される。
【0030】
ついで、図2に参照されるように、ガードリング領域120の形成を行う。この工程では、素子形成領域10HVにおいて、ガードリング領域の上方に開口を有するマスク層(図示せず)を形成した後、不純物の導入を行うことで形成される。なお、この工程は、本実施の形態では、説明していないが、同一の半導体層に混載され、第1トランジスタとはチャネルの導電型が異なるトランジスタのソース領域およびドレイン領域の形成と同一の工程で行うことができる。
【0031】
以上の工程により、本実施の形態にかかる半導体装置を製造することができる。
【0032】
本実施の形態にかかる半導体装置の製造方法によれば、ソース領域110aおよびドレイン領域110bの形成時に、チャネル形成領域108a、ソース形成領域およびドレイン形成領域110の上方に連続した開口40を有するマスク層M3であって、チャネル形成領域108aを幅方向にみたときに、その開口40の端部がゲート電極104の端部と同一もしくは内側に位置しているマスク層M3を形成した後、不純物の導入が行われている。そのため、チャネル領域108aを幅方向にみたときのゲート電極104の端部から外側の領域では、ソース領域110aおよびドレイン領域110bと同一の導電型の不純物の導入が行われない。たとえば、チャネル領域108を幅方向にみたときにゲート電極104の端部から外側の領域にまで開口を有するマスク層を用いて不純物の導入を行う場合、オフセット絶縁層24の膜厚によっては、不純物がオフセット絶縁層24を突き抜けて半導体層10に導入されることがある。これにより、ソース領域とドレイン領域とが連続してしまい、第1トランジスタのゲート電極に電圧が印加されていない状態(オフ時)であっても、電流が流れてしまうことがある。このことは、半導体装置の信頼性を低下させる要因の一つである。本実施の形態にかかる半導体装置の製造方法によれば、ゲート電極104を幅方向にみたときの端部の外側には、ソース領域110aおよびドレイン領域110bと同一の導電型の不純物は導入されないため、ソース領域110aとドレイン領域110bとが連続してしまうことを抑制することができる。その結果、信頼性の向上した半導体装置を製造することができるのである。
【0033】
3.変形例
次に、本変形例にかかる半導体装置について、図14を参照しつつ説明する。図14は、本変形例にかかる半導体装置を模式的に示す断面図であり、図3に対応する断面を示す図である。本変形例にかかる半導体装置は、ゲート電極104が多結晶シリコン層により形成されている場合の半導体装置の例である。なお、以下の説明では、上述の実施の形態にかかる半導体装置と、共通する構造については詳細な説明を省略する。
【0034】
本変形例にかかる半導体装置では、ゲート電極104が多結晶シリコン層で形成されている。具体的には、チャネル領域108の上方に位置する第1多結晶シリコン層104aと、第1多結晶シリコン層104aの外側であって、オフセット絶縁層24の上方に位置する第2多結晶シリコン層104bとからなる。第1多結晶シリコン層104aは、ソース領域110aおよびドレイン領域110bと同一の導電型であり、第2多結晶シリコン層104bは、第1多結晶シリコン層104aとは異なる導電型の不純物が導入されている多結晶シリコン層である。
【0035】
さらに、本変形例にかかる半導体装置では、ゲート電極104の上に、上方に設けられる配線層(図示せず)と電気的に接続を図るためのコンタクト層を設けた態様をとることができる。この態様では、トランジスタ100を覆うように層間絶縁層50が設けられ、層間絶縁層50の所定の位置にコンタクト層52が形成される。コンタクト層52は、チャネル領域以外の上方、好ましくはオフセット絶縁層24の上方に設けられることが好ましい。また、ゲート電極104の上面にシリサイド層が形成されていない場合には、第1多結晶シリコン層104aと第2多結晶シリコン層104bとの境界には、コンタクト層52が設けられないことが好ましい。これは、PN接合箇所でN型不純物とP型不純物が相殺され、結果的にノンドープ領域となり、その箇所でコンタクト抵抗が上昇してしまう現象を防ぐという利点があるためである。
【0036】
なお、本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。たとえば、本発明は、実施の形態で説明した構成と実質的に同一の構成(たとえば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成)を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【0037】
【図1】本実施の形態にかかる半導体装置を説明する図。
【図2】図1のI−I線に沿った断面図。
【図3】図1のII−II線に沿った断面図。
【図4】本実施の形態にかかる半導体装置の製造工程を説明する図。
【図5】本実施の形態にかかる半導体装置の製造工程を説明する図。
【図6】本実施の形態にかかる半導体装置の製造工程を説明する図。
【図7】本実施の形態にかかる半導体装置の製造工程を説明する図。
【図8】本実施の形態にかかる半導体装置の製造工程を説明する図。
【図9】本実施の形態にかかる半導体装置の製造工程を説明する図。
【図10】本実施の形態にかかる半導体装置の製造工程を説明する図。
【図11】本実施の形態にかかる半導体装置の製造工程を説明する図。
【図12】本実施の形態にかかる半導体装置の製造工程を説明する図。
【図13】本実施の形態にかかる半導体装置の製造工程を説明する図。
【図14】本変形例にかかる半導体装置を説明する図。
【符号の説明】
【0038】
10…半導体層、 12…ウェル、 18…溝、 20…素子分離絶縁層、 30…犠牲膜、 32…窒化膜、 36…マスク層、 40…開口、50…層間絶縁層、 52…コンタクト層、 100…トランジスタ、 102…ゲート絶縁層、 104…ゲート電極、 106…側壁絶縁層、 108…チャネル領域、 108a…チャネル形成領域、 110…ソース形成領域、ドレイン形成領域、 112a、112b…オフセット不純物領域、 110a…ソース領域、 110b…ドレイン領域、 120…ガードリング領域、 122…不純物領域
【特許請求の範囲】
【請求項1】
(A)素子分離絶縁層によりトランジスタ形成領域が画定された半導体層を準備する工程と、
(B)前記トランジスタ形成領域において、少なくともチャネル形成領域、ソース形成領域およびドレイン形成領域以外の前記半導体層にオフセット絶縁層を形成する工程と、
(C)少なくとも前記チャネル形成領域となる前記半導体層の上にゲート絶縁層を形成する工程と、
(D)少なくとも前記ゲート絶縁層の上にゲート電極を形成する工程と、
(E)前記半導体層にソース領域およびドレイン領域を形成する工程と、を含み、
前記工程(E)は、
(E−1)前記半導体層の上方に、少なくとも前記チャネル形成領域、前記ソース形成領域および前記ドレイン形成領域の上方に連続した開口を有し、前記ゲート電極を幅方向にみたとき、該開口の端部は、前記オフセット絶縁層の上方であって、該ゲート電極の端部と同一もしくは内側に位置しているマスク層を形成する工程と、
(E−2)前記マスク層を用いて不純物を前記半導体層に導入する工程と、を含む、半導体装置の製造方法。
【請求項2】
請求項1において、
前記工程(D)では、前記チャネル領域を幅方向にみたとき、その端部が前記オフセット絶縁層の上に位置する前記ゲート電極が形成され、
前記工程(E−1)において、その端部が前記ゲート電極と前記オフセット絶縁層との重なり部の上に位置している前記マスク層を形成する、半導体装置の製造方法。
【請求項3】
請求項1または2において、
さらに、前記素子分離絶縁層と、前記オフセット絶縁層との間に位置するガードリング形成領域に不純物を導入し、ガードリング領域を形成する工程を含む、半導体装置の製造方法。
【請求項4】
請求項1ないし3のいずれかにおいて、
前記素子分離絶縁層は、STI法により形成され、
前記オフセット絶縁層は、LOCOS法により形成される、半導体装置の製造方法。
【請求項5】
第1の導電型の半導体層と、
前記半導体層に設けられ、トランジスタ形成領域を画定する素子分離絶縁層と、
少なくともチャネル領域の上に設けられたゲート絶縁層と、
少なくとも前記ゲート絶縁層の上に設けられたゲート電極と、
前記半導体層に設けられたソース領域およびドレイン領域と、
少なくとも前記ソース領域、前記ドレイン領域およびチャネル領域以外の前記半導体層に設けられたオフセット絶縁層と、を含み、
前記ゲート電極は、前記チャネル領域を幅方向にみたとき、前記オフセット絶縁層の上に上方に設けられた第1の導電型の第1多結晶シリコン層と、少なくとも前記チャネル領域の上方に位置する第2の導電型の第2多結晶シリコン層とからなる、半導体装置。
【請求項6】
請求項5において、
前記ゲート電極に接続されたコンタクト層をさらに含み、
前記コンタクト層は、前記第1多結晶シリコン層と前記第2多結晶シリコン層との境界には設けられていない、半導体装置。
【請求項1】
(A)素子分離絶縁層によりトランジスタ形成領域が画定された半導体層を準備する工程と、
(B)前記トランジスタ形成領域において、少なくともチャネル形成領域、ソース形成領域およびドレイン形成領域以外の前記半導体層にオフセット絶縁層を形成する工程と、
(C)少なくとも前記チャネル形成領域となる前記半導体層の上にゲート絶縁層を形成する工程と、
(D)少なくとも前記ゲート絶縁層の上にゲート電極を形成する工程と、
(E)前記半導体層にソース領域およびドレイン領域を形成する工程と、を含み、
前記工程(E)は、
(E−1)前記半導体層の上方に、少なくとも前記チャネル形成領域、前記ソース形成領域および前記ドレイン形成領域の上方に連続した開口を有し、前記ゲート電極を幅方向にみたとき、該開口の端部は、前記オフセット絶縁層の上方であって、該ゲート電極の端部と同一もしくは内側に位置しているマスク層を形成する工程と、
(E−2)前記マスク層を用いて不純物を前記半導体層に導入する工程と、を含む、半導体装置の製造方法。
【請求項2】
請求項1において、
前記工程(D)では、前記チャネル領域を幅方向にみたとき、その端部が前記オフセット絶縁層の上に位置する前記ゲート電極が形成され、
前記工程(E−1)において、その端部が前記ゲート電極と前記オフセット絶縁層との重なり部の上に位置している前記マスク層を形成する、半導体装置の製造方法。
【請求項3】
請求項1または2において、
さらに、前記素子分離絶縁層と、前記オフセット絶縁層との間に位置するガードリング形成領域に不純物を導入し、ガードリング領域を形成する工程を含む、半導体装置の製造方法。
【請求項4】
請求項1ないし3のいずれかにおいて、
前記素子分離絶縁層は、STI法により形成され、
前記オフセット絶縁層は、LOCOS法により形成される、半導体装置の製造方法。
【請求項5】
第1の導電型の半導体層と、
前記半導体層に設けられ、トランジスタ形成領域を画定する素子分離絶縁層と、
少なくともチャネル領域の上に設けられたゲート絶縁層と、
少なくとも前記ゲート絶縁層の上に設けられたゲート電極と、
前記半導体層に設けられたソース領域およびドレイン領域と、
少なくとも前記ソース領域、前記ドレイン領域およびチャネル領域以外の前記半導体層に設けられたオフセット絶縁層と、を含み、
前記ゲート電極は、前記チャネル領域を幅方向にみたとき、前記オフセット絶縁層の上に上方に設けられた第1の導電型の第1多結晶シリコン層と、少なくとも前記チャネル領域の上方に位置する第2の導電型の第2多結晶シリコン層とからなる、半導体装置。
【請求項6】
請求項5において、
前記ゲート電極に接続されたコンタクト層をさらに含み、
前記コンタクト層は、前記第1多結晶シリコン層と前記第2多結晶シリコン層との境界には設けられていない、半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【公開番号】特開2007−80956(P2007−80956A)
【公開日】平成19年3月29日(2007.3.29)
【国際特許分類】
【出願番号】特願2005−263997(P2005−263997)
【出願日】平成17年9月12日(2005.9.12)
【出願人】(000002369)セイコーエプソン株式会社 (51,324)
【Fターム(参考)】
【公開日】平成19年3月29日(2007.3.29)
【国際特許分類】
【出願日】平成17年9月12日(2005.9.12)
【出願人】(000002369)セイコーエプソン株式会社 (51,324)
【Fターム(参考)】
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