炭化ケイ素における高電界半導体デバイスのための改良された終端構造を開示する。該終端構造は、高電界動作のための炭化ケイ素ベースのデバイスと、該デバイスにおける活性領域と、該活性領域のためのエッジ終端パッシベーションとを含み、該エッジ終端パッシベーションは、表面状態を満足させ、界面密度を低下させるための該デバイスの炭化ケイ素部分の少なくとも一部分上の酸化物層と、水素の取り込みを回避するため、および寄生容量を減少させ、捕捉を最小化するための該酸化物層上の窒化ケイ素の非化学量論的層と、該非化学量論的層および該酸化物層を封入するための該非化学量論的層上の窒化ケイ素の化学量論的層と、を含む。
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【課題】従来の半導体装置では、コレクタ領域が広く形成されるため、デバイスサイズを縮小し難いという問題があった。
【解決手段】本発明の半導体装置では、Ｐ型の単結晶シリコン基板２上にＮ型のエピタキシャル層４が積層されている。エピタキシャル層４には、ベース引き出し領域としてのＮ型の拡散層５、エミッタ領域としてのＰ型の拡散層６、７、コレクタ領域としてのＰ型の拡散層８、９が形成されている。エミッタ領域は、その表面近傍よりも深部に拡散幅の広い領域を有し、横型ＰＮＰトランジスタ１は、エピタキシャル層４深部に最小のベース幅が形成されている。この構造により、コレクタ領域を狭めた場合でも所望のｈｆｅ値を実現することができる。そして、デバイスサイズを縮小することができる。 （もっと読む）

【課題】エミッタ層の寸法幅を微細化した高性能な半導体装置の製造方法を提供する。
【解決手段】シリコン基板１上に、素子分離膜３に囲まれた活性領域Ａ１を形成する。素子分離膜３の上には活性領域Ａ１を含む側の所定の領域に開口部Ａ２を有するシリコン酸化膜からなる保護膜４を設ける。この活性領域Ａ１上にＳｉＧｅ合金層６ａを形成し、ＳｉＧｅ合金層６ａ上にシリコン膜７およびｎ型拡散層（エミッタ層）１３を形成する。このｎ型拡散層１３は断面凸状のシリコン膜７の一部にｎ型不純物を拡散させて形成する。またｎ型拡散層１３の上に多結晶シリコン膜８ａおよびシリサイド膜１５ａを形成する。さらにｎ型拡散層１３、多結晶シリコン膜８ａ、及びシリサイド膜１５ａは、絶縁膜からなる側壁膜１１で囲う。さらにＳｉＧｅ合金層６ａのうち内部ベース層として働く領域の外側に、外部ベース層としてｐ^＋拡散層１２ａおよびシリサイド膜１５ｂを形成する。 （もっと読む）

【課題】ベース抵抗が小さく、最大発振周波数などの高周波特性が優れ、低雑音なバイポーラトランジスタおよびその製造方法を提供する。
【解決手段】Ｓｉコレクタ層３ａ上に、ＳｉＧｅスペーサ層４ａ、傾斜ＳｉＧｅベース層４ｂ、Ｓｉキャップ層５が形成され、Ｓｉキャップ層５上にエミッタ引き出し電極７が形成され、エミッタ引き出し電極７およびそのサイドウォール直下を除いたＳｉＧｅスペーサ層４ａ、傾斜ＳｉＧｅベース層４ｂ、Ｓｉキャップ層５にボロン注入でベース引き出し電極１１が形成され、リンをＳｉキャップ層５中に拡散してエミッタ拡散層５ａが形成され、ボロンをＳｉコレクタ層３ａ中に拡散して外部ベース拡散層１ｃが形成され、エミッタ拡散層５ａの直下の真性ベース領域Ｂint に対して、ベース引き出し電極１１と外部ベース拡散層１ｃで構成される外部ベース注入領域Ｂexを自己整合的に形成し、ベースリンク領域を削除し、ベース抵抗を低減できる。 （もっと読む）

【課題】エミッタからベース電極間の抵抗が低減され、高速動作が可能であり、高性能のバイポーラトランジスタを有する半導体装置を提供する。
【解決手段】半導体基体上に形成された絶縁膜の開口を含むように、シリコン層９Ａ，９Ｃ、シリコンとゲルマニウム及び／又はカーボンとを有する層９Ｂ、により成るシリコン混晶層９によって形成されたエピタキシャルベース領域を有するバイポーラトランジスタが形成されて成り、シリコン混晶層９の最上層９Ｃがシリコン層であり、シリコン混晶層９から成るベース領域のうち、単結晶シリコン混晶層上及び多結晶シリコン混晶層上に、多結晶シリコン膜１０を介してコバルトシリサイド１１が形成されて成る半導体装置を構成する。 （もっと読む）

【課題】従来の半導体装置では、分離領域を構成するＰ型の埋込拡散層の横方向拡散幅が広がり、デバイスサイズを縮小し難いという問題があった。
【解決手段】本発明の半導体装置では、Ｐ型の単結晶シリコン基板６上に２層のエピタキシャル層７、８が形成されている。エピタキシャル層７、８には、分離領域３、４、５を構成するＰ型の埋込拡散層４３、４４、４５及びＰ型の拡散層４６、４７、４８が形成されている。このとき、Ｐ型の埋込拡散層４３、４４、４５は１層目のエピタキシャル層７表面から拡散して形成されている。この構造により、Ｐ型の埋込拡散層４３、４４、４５の横方向拡散幅Ｗ１、Ｗ２、Ｗ３が狭まり、ＮＰＮトランジスタ１のデバイスサイズを縮小することができる。 （もっと読む）

【課題】オーミックコンタクトを有効に形成し、デバイスの操作特性を向上させる、ｐ型ひずみInGaNベース層を有するGaNへテロ接合バイポーラトランジスタおよびその製造方法を提供する。
【解決手段】ｐ型ひずみInGaNベース層を有する窒化ガリウムへテロ接合バイポーラトランジスタが提供され、窒化ガリウムへテロ接合バイポーラトランジスタが、基板、基板上に設置される高濃度ドープしたコレクタ接触層、前記コレクタ接触層上に設置される低濃度ドープしたコレクタ層、前記コレクタ層上のｐ型ベース層、前記ｐ型ベース層上に設置された高濃度ドープしたｐ型ひずみInGaNベース層、前記ｐ型ひずみInGaNベース層上に設置されるエミッタ層、前記エミッタ層上に設置される高濃度ドープしたエミッタ接触層および前記エミッタ接触層上、前記ｐ型ひずみInGaNベース層上、および前記コレクタ接触層上にそれぞれ設置される、エミッタ金属電極、ベース金属電極およびコレクタ金属電極を含む。 （もっと読む）

【課題】 エミッタ層の寸法幅を微細化した高性能な半導体装置の製造方法を提供する。
【解決手段】 シリコン基板１上に、素子分離領域３に囲まれたエピタキシャル層２（活性領域２ａ）を形成する。この活性領域２ａ上にＳｉＧｅ合金層４を形成し、ＳｉＧｅ合金層４上にシリコン膜５およびｎ型拡散層（エミッタ層）６を形成する。このｎ型拡散層６は断面凸状のシリコン膜５の一部にｎ型不純物を拡散させて形成する。またｎ型拡散層６の上に多結晶シリコン膜７ａおよびシリサイド膜１１ａを形成する。さらにｎ型拡散層６、多結晶シリコン膜７ａ、及びシリサイド膜１１ａは、絶縁膜からなる側壁膜９で囲う。さらにＳｉＧｅ合金層４のうち内部ベース層として働く領域の外側に、外部ベース層としてｐ^＋拡散層１０およびシリサイド膜１１ｂを形成する。 （もっと読む）

【課題】 層厚の厚い電極部および信頼性の高い保護膜を形成することができる半導体装置の製造方法を提供する。
【解決手段】 半導体層２１の積層方向Ｚの一表面上に電極部３４を形成する。次に半導体層２１および電極部３４とを予め定める第１の温度Ｔ１のＮ_２雰囲気下でシンタ処理し、半導体層２１と電極部３４とのオーミック性を向上させる。次にＰＳＧ膜３５がアニーリングされかつ堆積される予め定める第２の温度Ｔ２において、酸化膜２２の表面と電極部３４の表面とにＰＳＧ膜３５を堆積して形成する。次にＰＳＧ膜３５の一部をエッチングすることによって、電極部３４の一部が露出するように第２貫通孔３７を形成する。 （もっと読む）

メタルベーストランジスタを示す。該トランジスタは、第一電極２及び第二電極６と、該第一及び第二電極間の電流流れを制御するベース電極３とを備える。第一電極２を半導体材料から作製する。ベース電極は、第一電極を形成する半導体材料の上に堆積した金属層である。本発明によれば、第二電極は、ベース電極３と電気接触した半導体ナノワイヤにより形成される。
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本発明は、基板（１１）と、少なくとも１つの半導体素子（Ｅ）を備える半導体本体（１２）とを有する半導体デバイス（１０）の製造方法であって、この半導体本体（１２）の表面上にメサ型半導体領域（１）が形成され、メサ型半導体領域（１）の頂部上での厚みがメサ型半導体領域（１）に隣接する領域（３）における厚みよりも小さな絶縁層（２）が、このメサ型半導体領域を覆って堆積され、次いで、メサ型半導体領域（１）の上側がなくなるように、メサ型半導体領域（１）の頂部の絶縁層（２）の一部を除去した後、メサ型半導体領域（１）に接触する導電膜（４）を、得られた構造を覆って堆積する方法に関する。本発明によれば、絶縁層（２）は、高密度プラズマ堆積プロセスを用いて堆積される。このような処理は、特に、例えばナノワイヤ形成のような小さなメサ型領域（１）を有するデバイスの製造方法に適している。好ましくは、絶縁層（２）の堆積前に、薄い更なる絶縁層（５）を、他の共形的堆積プロセスを用いて堆積する。
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本発明は、基板（１１）と、少なくとも一つの半導体素子（Ｅ）を設けた半導体本体（１２）とを有し、単結晶シリコン（１）領域を具え、該単結晶シリコン領域（１）の上に金属シリサイド領域（３）を設け、そして金属シリサイド領域（３）の上に低結晶性シリコン領域（４）を設け、その後、低結晶性シリコン領域（４）を加熱することにより高結晶性を有するエピタキシャルシリコン領域（２）に変化させ、その処理の間に金属シリサイド領域（３）を低結晶性シリコン領域（４）の下部からエピタキシャルシリコン領域（２）の上へと移動させることにより、単結晶シリコン領域（１）の上にエピタキシャルシリコン領域（２）を形成する、半導体デバイス（１０）の製造方法に関する。上記本発明によれば、金属シリサイド領域（３）より高い位置に、孔（６）を設けた絶縁層（５）を形成し、低結晶性シリコン領域（４）を孔（６）中および絶縁層（５）の上に析出させ、絶縁層（５）上の低結晶性シリコン領域（４）の一部（４Ａ、４Ｂ）を平坦化処理により取り除き、その後にエピタキシャルシリコン領域（２）を形成する。この方法では、自己整合方式で金属シリサイドコンタクト（領域）が設けられており、そしてトランジスタのような半導体素子（Ｅ）の一部を形成できる、エピタキシャルシリコン領域（２）、好ましくはナノワイヤ（２）が簡単に得られる。
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犠牲マスキング構造（５０）を用いた半導体装置（１０）の製造方法を提供する。半導体デバイスは半導体基板（１２）から形成され、誘電材料からなる層（４０）は半導体基板（４０）および半導体デバイスの上に形成される。誘電材料からなる層（４０）は、半導体基板（１２）上に直接に形成される場合もあれば、中間層によって半導体基板（１２）から間隔があいている場合もある。側壁を有するポストまたは凸部（５０）が、誘電材料からなる層（４０）から形成される。好ましくは誘電材料からなる層（４０）とは異なる電気絶縁材料（５２）がポスト（５０）の側壁に隣接して形成される。電気絶縁材料（５２）は平坦化され、ポスト（５０）が除去されて、半導体デバイスの一部または中間層材料の一部を露出させ得る開口を形成する。導電性材料が開口に形成される。
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【課題】コンタクトホールによるバイポーラトランジスタのエミッタ領域の貫通を防ぐとともに、ＭＯＳトランジスタのソース領域及びドレイン領域のコンタクトを良好にする。
【解決手段】同一のシリコン基板１２に、ＭＯＳトランジスタ及びバイポーラトランジスタが形成されている下地１０上に、ＣＶＤ法によりシリコン酸化膜４０を形成し、シリコン酸化膜上に反射防止膜４５を形成し、その上に、エッチングマスク５１を形成する。反射防止膜及びシリコン酸化膜４７の積層膜に対して、プラズマエッチングを行うことにより、積層膜を貫通するコンタクトホール６０ａおよび６０ｂをそれぞれ設ける。プラズマエッチングとして、反射防止膜を主としてエッチングする第１プラズマエッチングと、反射防止膜及びシリコン酸化膜を主としてエッチングする第２プラズマエッチングと、シリコン酸化膜を主としてエッチングする第３プラズマエッチングとをこの順に行う。 （もっと読む）

【課題】フライホイールダイオードを内蔵したパワースイッチングデバイスにおける、高速スイッチング性向上と、安価に製造できるデバイス構造と製造方法。
【解決手段】下面にコレクタ電極を有するＮ+半導体層上面に形成したＮ-半導体層上面から厚み方向にＰ型領域を櫛状に形成し、該Ｐ型領域上面をエミッタ電極に接続したショトキー金属層に接合してなる、ＭＰＳ構造体のダイオードをコレクタ・エミッタ間に造り込み、ＭＰＳ構造のダイオードの逆回復時間が従来のＰＩＮダイオードの６分の１に短くすることが出来た。 （もっと読む）

【課題】 高い信頼性を有し且つｎ型Ａｌ_ＸＧａ_ＹＩｎ_{１−Ｘ−Ｙ}Ｎ（０≦Ｘ≦１、０≦Ｙ≦１、Ｘ＋Ｙ≦１）半導体層、又はノンドープのＡｌ_ＸＧａ_ＹＩｎ_{１−Ｘ−Ｙ}Ｎ（０≦Ｘ≦１、０≦Ｙ≦１、Ｘ＋Ｙ≦１）半導体層と良好な低抵抗接触が得られる電極構造を備えた半導体素子及びその製造方法を提供する。
【解決手段】 ｎ型Ａｌ_ＸＧａ_ＹＩｎ_{１−Ｘ−Ｙ}Ｎ（０≦Ｘ≦１、０≦Ｙ≦１、Ｘ＋Ｙ≦１）半導体層、又はノンドープのＡｌ_ＸＧａ_ＹＩｎ_{１−Ｘ−Ｙ}Ｎ（０≦Ｘ≦１、０≦Ｙ≦１、Ｘ＋Ｙ≦１）半導体層上に、前記半導体層と低抵抗接触する電極を備えた半導体素子であって、前記電極を、少なくともＧｅを含むＣｒからなる構成としている。 （もっと読む）

【課題】 高濃度のドーピングを行うことが可能で、電極と良好なオーミック接触を取ることを可能とする。
【解決手段】 III−Ｖ族化合物半導体を用いた半導体装置において、エミッタ電極と該エミッタ電極に接触する金属電極接触層とを有し、前記金属電極接触層が量子構造で構成されている。 （もっと読む）

【課題】逆方向リーク電流を抑制したダイヤモンドパワー半導体デバイスと、その製造方法を提供する。
【解決手段】電極とダイヤモンド薄膜を設けた基板からなり、デバイス領域が非エピタキシャル膜及び成長丘状ヒロックの異常成長領域のないダイヤモンド薄膜上に形成されるダイヤモンドパワー半導体デバイス。エピタキシャルダイヤモンド薄膜の異常成長粒子や成長丘などの結晶欠陥を検査し、これを避けて電極用パターンを形成する。 （もっと読む）

炭化ケイ素（ＳｉＣ）基板を含むバイポーラ接合トランジスタ（ＢＪＴ）が提供される。ＳｉＣ基板上に、エピタキシャルＳｉＣベース領域が設けられる。エピタキシャルＳｉＣベース領域は、第１の導電型を有する。ＳｉＣ基板上に、エピタキシャルＳｉＣエミッタ領域も設けられる。エピタキシャルＳｉＣエミッタ領域は、第１の導電型とは異なる第２の導電型を有する。エピタキシャルＳｉＣエミッタ領域は、第１及び第２の部分を有する。第１の部分は、ＳｉＣ基板上に設けられ、第２の部分は、第１の部分上に設けられる。第２の部分は、第１の部分よりも高いキャリア濃度を有する。ＢＪＴの製造方法も、本明細書において提供される。
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【課題】 ドライエッチングによりメサ形成を行ったＨＢＴにおいて、エアブリッジなどの特別な配線形成工程を必要とせず、良好な特性を示す構造のヘテロ接合バイポーラトランジスタを提供する。
【解決手段】 ヘテロ接合バイポーラトランジスタ１００は、少なくとも、ベース層１０４に形成されているベース電極１１２と接続されている引き出し配線１２１の下層に形成されているＯ₃−ＴＥＯＳ膜１３２と、Ｏ₃−ＴＥＯＳ膜１３２の下層に形成されている膜厚２００ｎｍ以上のＳｉＯ₂膜１３１とを備える。 （もっと読む）