炭化ケイ素パワーデバイスが、ｎ型炭化ケイ素基板上でｐ型炭化ケイ素エピタキシャル層を形成すること、および、そのｐ型炭化ケイ素エピタキシャル層上で炭化ケイ素パワーデバイス構造を形成することによって作製される。ｎ型炭化ケイ素基板は、ｐ型炭化ケイ素エピタキシャル層を露出するように、少なくとも部分的に除去される。オーミック接触部が、露出されているｐ型炭化ケイ素エピタキシャル層の少なくとも一部の上で形成される。ｎ型炭化ケイ素基板を少なくとも部分的に除去すること、および、ｐ型炭化ケイ素エピタキシャル層上でオーミック接触部を形成することによって、ｐ型基板を使用することの欠点を低減する、または解消することができる。関連の構造もまた述べられている。
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【課題】オーミック電極と窒化物系半導体層とのオーミック特性が熱により劣化するのを抑制することが可能な窒化物系半導体素子を提供する。
【解決手段】この窒化物系半導体素子（窒化物系半導体レーザ素子）は、ｐ側オーミック電極６に、約１ｎｍの厚みを有するとともにｐ型コンタクト層５の主表面に接触して形成されるＳｉ層６ａと、Ｓｉ層６ａ上に形成される約２０ｎｍの厚みを有するＰｄ層６ｂとを含むとともに、ｎ側オーミック電極９に、約１ｎｍの厚みを有するとともにｎ型ＧａＮ基板１の下面に接触して形成されるＳｉ層９ａと、Ｓｉ層９ａの下面上に形成される約６ｎｍの厚みを有するＡｌ層９ｂと、Ａｌ層９ｂの下面上に形成される約３０ｎｍの厚みを有するＰｄ層９ｃとを含む。 （もっと読む）

【課題】二酸化ケイ素や窒化ケイ素など非常に薄い低応力誘電体材料と半導体層とで
形成された可とう性の膜で集積回路（２４、２６、２８、．．．３０）を製造する汎用手
法を提供する。
【解決手段】膜（３６）の半導体層中に半導体デバイス（２４、２６、２８．．．３
０）を形成する。最初に、標準厚さの基板（１８）から半導体膜層（３６）を形成し、次
いで、基板の薄い表面層をエッチングまたは研磨する。他のバージョンでは、ボンディン
グされた従来の集積回路ダイ用の支持および電気的相互接続として可とう性膜を使用し、
膜中の複数の層に相互接続部を形成する。１つのそのような膜に複数のダイを接続するこ
とができ、膜は次いでマルチチップ・モジュールとしてパッケージされる。 （もっと読む）

【課題】エミッタ電極に対するコンタクト部を容易に形成しながら、エミッタ層の幅を小さくすることが可能な半導体装置を提供する。
【解決手段】このバイポーラトランジスタ（半導体装置）１００は、シリコン層７と、シリコン層７の表面に形成された不純物領域８と、不純物領域８上に形成されたポリシリコン層からなるエミッタ電極１０ａと、不純物領域８とエミッタ電極１０ａとの間に形成され、エミッタ電極１０ａの幅Ｗ３よりも小さい幅Ｗ２を有するＳｉＧｅ層９とを備えている。 （もっと読む）

【課題】 半導体基板の第１主面に伝導度変調型素子を設けた半導体装置（例えばｐｎ接合ダイオード）において、逆回復時間ｔｒｒを短縮するためにｐ型不純物領域の不純物濃度を低減すると、ホールの注入が低減され、ある電流ポイントでの順方向電圧ＶＦの値が高くなる問題があった。
【解決手段】 第２電極を半導体基板ＳＢと選択的にコンタクトさせる。すなわち、半導体基板ＳＢの第２主面に開口部を有する絶縁膜を設け、絶縁膜上に第２電極を設ける。第２電極は、開口部を介して半導体基板ＳＢの第２主面とコンタクトする。開口部の総面積を半導体基板ＳＢの第２主面の総面積の約２分の１とする。これにより、絶縁膜によって少数キャリア（ホール）の引き抜きが阻まれ、第２電極付近で少数キャリアの消滅が減る。従って伝導度変調効果が高まるので、逆回復時間ｔｒｒ短縮のためにｐ型不純物領域の不純物濃度を低減した構造であっても、順方向電圧ＶＦを低減することができる。 （もっと読む）

絶縁された電極を作成し、それらの電極間にナノワイヤを組み込む(600)方法(100)はそれぞれ、半導体層(210)上の半導体材料の横方向エピタキシャル過成長を使用して、同一結晶方位を有する絶縁電極(260、270)を形成する。この方法(100、600)は、半導体層上の絶縁膜(240)内の窓(242)を介した半導体機構要素(250)の選択的エピタキシャル成長(140)を含む。垂直ステム(252)は、窓を介して半導体層と接触し、レッジ(254)は、絶縁膜上の垂直ステムの横方向エピタキシャル過成長である。この方法は更に、半導体機構要素と半導体層から１対の絶縁電極(260、270)を作成(160)することを含む。ナノワイヤベースのデバイス(800)は、１対の絶縁電極と、１対の絶縁電極のそれぞれの表面間を架橋するナノワイヤ(280)とを含む。 （もっと読む）

【課題】高精度のセルフアライメント構造を形成して半導体層に拡散層を形成する不純物元素のイオン注入を行うことにより、特性の向上を図る半導体装置を製造する半導体装置の製造方法を提供する。
【解決手段】各拡散層形成領域７〜９を相互に位置決めするイオン注入制御開口部１３〜１４を形成する工程を施した後に、各拡散層毎にイオン注入開口部２９，３０を形成するイオン注入マスク層形成工程と、各イオン注入開口部から不純物元素をイオン注入して各拡散層を形成する拡散層形成工程を実施する。イオン注入制御開口部が各拡散層形成工程におけるセルフアライメント構造を構成して各拡散層が形成される。 （もっと読む）

【課題】 第１導電領域（一導電型半導体層）と第２導電領域（逆導電型領域または金属層）が接合し、これらの間に逆方向電圧を印加して高い耐圧を確保する半導体装置において、耐圧を向上させる場合には、一導電型半導体層の不純物濃度を低減したり、半導体層の厚みを増加させるなどの手法を採用しており、オン抵抗が増大するなどの問題があった。
【解決手段】 第１導電領域内の第１の深さに逆導電型の複数の第１埋め込み領域を設け、第２の深さに逆導電型の複数の第２埋め込み領域を設ける。第２埋め込み領域の距離（第２の距離）を、第１埋め込み領域の距離（第１の距離）より大きくする。逆方向電圧印加時には実際の接合部が臨界電界に達する以前に、第１埋め込み領域によって第１の深さにおいて水平方向の電界がピンチオフし、耐圧を向上させることができる。同様に、第１の深さにおける電界強度が臨界電界に達する以前に第２埋め込み領域によって第２の深さにおいて水平方向の電界がピンチオフし、耐圧を増加させることができる。 （もっと読む）

【課題】オン抵抗の低減や耐圧の向上が図れる半導体装置を提供する。
【解決手段】第１の絶縁層と、第１の絶縁層の上に設けられた半導体層と、半導体層に選択的に設けられた第１の半導体領域と、第１の半導体領域に対して離間して半導体層に選択的に設けられた第２の半導体領域と、第１の半導体領域に接して設けられた第１の主電極と、第２の半導体領域に接して設けられた第２の主電極と、半導体層の上に設けられた第２の絶縁層と、半導体層における第１の半導体領域と第２の半導体領域との間の部分の上方の第２の絶縁層中に設けられた第１の導電材と、第１の導電材に対向する部分の半導体層に設けられたトレンチ内に設けられ、第１の導電材に接し、かつ前記第１の絶縁層に達する第２の導電材とを備えている。 （もっと読む）

【課題】Ｐ型４Ｈ−ＳｉＣ上のオーミック電極の形成方法およびそれにより形成されたオーミック電極を提供する。
【解決手段】Ｐ型４Ｈ−ＳｉＣ基板上に、厚さ１〜６０ｎｍの第１Ａｌ層と、Ｔｉ層と、第２Ａｌ層とを順次堆積する堆積工程、および非酸化性雰囲気中での熱処理により、上記第１Ａｌ層を媒介として上記ＳｉＣ基板と上記Ｔｉ層との合金層を形成する合金化工程を含むことを特徴とするＰ型４Ｈ−ＳｉＣ基板上のオーミック電極の形成方法。この方法により形成されたＰ型４Ｈ−ＳｉＣ基板上のオーミック電極も提供される。 （もっと読む）

【課題】良好なコンタクト特性を有するベース電極を再現性良く実現できるヘテロ接合バイポーラトランジスタとその製造方法を提供することにある。
【解決手段】
本発明のヘテロ接合バイポーラトランジスタは、半絶縁性ＩｎＰ基板１上に、Ｎ⁻型ＩｎＧａＡｓ／ＩｎＡｌＧａＡｓ／ＩｎＰコレクタ層３、Ｐ^＋型ＩｎＧａＡｓベース層４およびＮ型ＩｎＰエミッタ層５が順次積層されている。更に、Ｎ型ＩｎＰエミッタ層５はＩｎＰレッジ層構造７を備え、ベース電極１０は、内部ベース電極１２と外部ベース電極１３から構成されており、内部ベース電極１２は、コレクタメサ領域の外周部を自己整合的に規定しつつ、ＩｎＰレッジ層構造７と接触し、外部ベース電極１３の一部が、内部ベース電極１２上に形成され、かつ、外部ベース電極１３の残りの部分が、コレクタメサ領域外に形成された埋め込み層１４上に形成されている。 （もっと読む）

【課題】半導体装置に含まれるＥＳＤ保護トランジスタのＥＳＤ耐性を向上できるようにする。
【解決手段】半導体装置は、ウェル領域１０１の上に形成されたゲート電極１０３と、ウェル領域１０１におけるゲート電極１０３のゲート長方向側にそれぞれ形成されたドレイン領域１０４及びソース領域１０５と、ドレイン領域１０４の上で且つゲート電極１０３のゲート幅方向に互いに間隔をおいて形成された複数のドレインコンタクト１０６Ａ〜１０６Ｃと、ソース領域１０５の上で且つゲート電極１０３のゲート幅方向に互いに間隔をおいて形成された複数のソースコンタクト１０７Ａ〜１０７Ｅとを有している。隣り合うドレインコンタクト同士の間隔は、隣り合うソースコンタクト同士の間隔よりも大きい。 （もっと読む）

【課題】外部ベース層に起因する製造歩留まりの低下を抑制することが可能な半導体装置の製造方法を提供する。
【解決手段】半導体基板１上にコレクタ層２を形成する。このコレクタ層２の表面にＬＯＣＯＳ膜からなる素子分離層３に周囲を囲まれた活性領域Ａ１を形成する。この素子分離層３は、平坦部３ｂと、この平坦部３ｂと活性領域Ａ１との間の傾斜部３ａとを有する。そして、素子分離層３の平坦部３ｂ上にシリコン酸化膜４と多結晶シリコン膜５とからなる保護膜９を形成する。この保護膜９は素子分離層３の平坦部３ｂ上に端部を有するように形成される。そして、その一部を外部ベース層として用いるＳｉＧｅ層６ａおよびシリコン膜７ａを活性領域Ａ１の表面上から保護膜９の上に跨って形成する。 （もっと読む）

【課題】耐圧特性を考慮して終端領域に基板を貫通する導電領域を設ける場合、終端領域の幅が必要以上に広く形成されており、動作領域の面積の拡大化あるいはチップの小型化を阻む問題があった。
【解決手段】半導体基板（チップ）のコーナー部に導電領域を設ける。終端領域はチップのコーナー部において所定の曲率を有するパターンに形成されるので、コーナー部はチップ辺に沿った領域よりその幅が広くなる。従って、終端領域の内側に導電領域を設ける場合に、チップのコーナー部を利用することにより、チップ上の面積を有効活用できる。また、基板の一主面側に設ける電極を多層構造として配線層を介して外部接続電極に接続する構成とすることにより、導電領域の面積（幅）が小さくても実装性が向上する。 （もっと読む）

【課題】 半導体装置及びその製造方法に関し、深いエッチングや長時間の拡散を要することなく素子分離構造或いは引出電極構造を構成することによって素子間隔や素子自体を縮小する。
【解決手段】 一導電型半導体基板１上に逆導電型エピタキシャル層２を設けるとともに、逆導電型エピタキシャル層２に素子分離絶縁膜を含む局所的選択酸化膜３を設けた半導体装置における局所的選択酸化膜３を貫通するとともに一導電型半導体基板１に達しない貫通孔４を設けるともに、一導電型半導体基板１に達する高不純物濃度領域５を貫通孔４の底部に接するように設ける。 （もっと読む）

【課題】電極のパターン異常及び電気特性の劣化を防ぐことのできる半導体装置の製造方法を提供する。
【解決手段】ＧａＡｓから構成される部分を有する半絶縁性のＧａＡｓ基板１を備える半導体装置の製造方法であって、最上層がＴｉから構成される層である積層構造を有し、かつＰｔを含むＴｉ／Ｐｔ／Ａｕ／Ｔｉ電極６ａ及び７ａを半絶縁性のＧａＡｓ基板１上に形成する工程と、ＡｕＧｅを含むコレクタ電極８をＧａＡｓから構成される部分上に形成する工程と、Ｔｉ／Ｐｔ／Ａｕ／Ｔｉ電極６ａ及び７ａ並びにコレクタ電極８の双方の電極が表面に露出した状態でコレクタ電極８を熱処理する工程とを含む。 （もっと読む）

【課題】バイポーラトランジスタの製造歩留まりを向上する。
【解決手段】半導体基板Ｓｕｂの主面上に、バイポーラトランジスタのコレクタを構成するコレクタ層ＣＬ、ベースを構成するベース層ＢＬおよびキャップＳｉ層ＢＣＬ、およびエミッタを構成するエミッタ層ＥＬが設けられている。このうち、ベース層ＢＬとしてＳｉＧｅ層を選択性エピタキシャル成長によって形成した後、キャップＳｉ層ＢＣＬとしてＳｉ層を非選択性エピタキシャル成長によって形成する。 （もっと読む）

【課題】
ＦＬＲ構造を有する半導体装置において、特性変動のばらつきの小さい半導体装置を提供する。
【解決手段】
半導体基板７に形成されたＮベース領域９と、半導体基板７の第１主面側において、半導体基板７に形成されたＰウェル領域Ｐ（０）と、半導体基板７の第１主面側において、Ｐウェル領域を囲むように形成された複数のＰリング領域Ｐ（１）〜Ｐ（ｎ）と、半導体基板７の第１主面側において、Ｐリング領域を囲むように形成されたＮストッパ領域ＳＲと、半導体基板の第１主面の上において、隣り合うＰリング領域の間に設けられた（酸化膜２と、酸化膜２の上に配置されたポリシリコン３と、Ｐリング領域及びポリシリコン３に電気的接続されるように配置されたアルミニウム４と、半導体基板７の第１主面とは反対側の第２主面に設けられた電極１１、とを備える。 （もっと読む）

【課題】従来の半導体装置では、半導体素子が自己加熱により熱破壊するという問題があった。
【解決手段】本発明の半導体装置では、ＭＯＳトランジスタ１の中央領域に非活性領域６が配置されている。非活性領域６には、ドレイン領域３、ソース領域４及びゲート電極５が配置されていない。この構造により、非活性領域６では、ＭＯＳトランジスタ１の電流が流れることがなく、自己加熱による温度上昇が大幅に低減される。そして、ＭＯＳトランジスタ１が、自己加熱により熱破壊することを抑止することができる。 （もっと読む）

【課題】 シリサイド膜を有する半導体装置の製造方法に関し、少ない工程数でマスクを形成でき、シリサイド反応の際に半導体素子の性能低下を招く危険性の低いシリサイド作り分け方法を提供する。
【解決手段】 少なくとも一部に露出したシリコン表面を有する半導体基板を準備する工程と、前記半導体基板上に、前記露出したシリコン表面を覆って高融点金属の窒化膜を形成する工程と、少なくとも前記シリコン表面上の窒化膜の一部を選択的に除去し、前記シリコン表面の一部を露出すると共に前記シリコン表面の他の部分を覆う窒化膜パターンを形成する工程と、前記窒化膜パターンを覆って半導体基板上に高融点金属膜を形成する工程と、熱処理を行って、前記シリコン表面の一部とその上の高融点金属膜との間でシリサイド反応を生じさせる工程と、未反応の高融点金属膜およびその下の窒化膜パターンを除去する工程とを含む。 （もっと読む）