半導体装置
【課題】
ＦＬＲ構造を有する半導体装置において、特性変動のばらつきの小さい半導体装置を提供する。
【解決手段】
半導体基板７に形成されたＮベース領域９と、半導体基板７の第１主面側において、半導体基板７に形成されたＰウェル領域Ｐ（０）と、半導体基板７の第１主面側において、Ｐウェル領域を囲むように形成された複数のＰリング領域Ｐ（１）〜Ｐ（ｎ）と、半導体基板７の第１主面側において、Ｐリング領域を囲むように形成されたＮストッパ領域ＳＲと、半導体基板の第１主面の上において、隣り合うＰリング領域の間に設けられた（酸化膜２と、酸化膜２の上に配置されたポリシリコン３と、Ｐリング領域及びポリシリコン３に電気的接続されるように配置されたアルミニウム４と、半導体基板７の第１主面とは反対側の第２主面に設けられた電極１１、とを備える。
ＦＬＲ構造を有する半導体装置において、特性変動のばらつきの小さい半導体装置を提供する。
【解決手段】
半導体基板７に形成されたＮベース領域９と、半導体基板７の第１主面側において、半導体基板７に形成されたＰウェル領域Ｐ（０）と、半導体基板７の第１主面側において、Ｐウェル領域を囲むように形成された複数のＰリング領域Ｐ（１）〜Ｐ（ｎ）と、半導体基板７の第１主面側において、Ｐリング領域を囲むように形成されたＮストッパ領域ＳＲと、半導体基板の第１主面の上において、隣り合うＰリング領域の間に設けられた（酸化膜２と、酸化膜２の上に配置されたポリシリコン３と、Ｐリング領域及びポリシリコン３に電気的接続されるように配置されたアルミニウム４と、半導体基板７の第１主面とは反対側の第２主面に設けられた電極１１、とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特に、ＩＧＢＴ等の高耐圧半導体装置の接合終端構造の一つであるＦＬＲ構造を有する半導体装置に関する。
【背景技術】
【０００２】
従来から、高耐圧半導体装置には、高耐圧接合終端構造が設けられている。高耐圧接合終端構造の一つであるＦＬＲ(Field Limiting Ring) 構造の従来構造の一例として、図４にｎチャネルＭＯＳＦＥＴを示す。この構造は、Ｎベース領域９とＮベース領域の第１主面の表面領域に形成されたＮソース領域８，Ｎソース領域と主電極Ｍ（０）によって電気的に接続されたＰウェルＲ（０）と、Ｐウェルを囲むようにＮベース領域の第１主面の表面領域に形成された複数（ｎ本）のＰリングＲ（１）〜Ｒ（ｎ）と、各Ｐリング上にコンタクトされたリング電極Ｍ（１）〜Ｍ（ｎ）と、Ｐリング領域を囲むように形成されたＮストッパ領域ＳＲと、Ｎストッパ領域ＳＲにコンタクトされた電極ＭＳと、各リング間のＮベース表面の酸化膜２とからなる。
【０００３】
複数のＰリングＲ（１）〜Ｒ（ｎ）は、空乏層を広げることにより電界集中を緩和させるために、チップ端部にリング状に設けられる。また、Ｎストッパ領域ＳＲは、チップ端にまで空乏層が延びると、リーク電流の要因となるため、チップ端に空乏層が到達するのを防止するために設けられている。
【０００４】
ｎチャネルＭＯＳＦＥＴの実使用時には、主電極Ｍ（０）に金属ワイヤがボンディングされて電気回路が構成され、ゲルやトランスファモールドレジン等に樹脂封止されて実装される。
【０００５】
【特許文献１】特開２００１−１５７７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来構造では、Ｐリングを適切に配置することで所望の耐圧を得ていたが、高耐圧になるとリング本数が増加する。半導体基板の表面に形成された酸化膜２には、実装まで含めた製造プロセスにおける汚染により、可動イオンが存在している。このため、使用中、特に、高温高電圧印加時における最適設計からのずれが大きくなる。
【０００７】
また、従来構造では、各リング電極Ｍ（ｎ）は、ＭＯＳＦＥＴ等、主素子のプロセスの中で形成され、通常、主電極Ｍ（０）や電極ＭＳと同時に、アルミニウム４で数マイクロメートルの厚さに形成される。厚く形成されたアルミニウム４は加工精度が低く、各リング電極間寸法Ｘ（ｎ）は、ばらつきが大きい。このため、最適設計からのずれのばらつきも大きいものとなる。
【０００８】
最近では、パワーモジュールがトランスファモールド実装される等、パッケージの薄型化の流れがある。それに伴い、ワイヤ高さが低くなると、ワイヤの電位がチップからワイヤまで含めた系における電界分布に影響を及ぼすことになる。最終的な電界分布によって可動イオンや分極の配置が決められるため、最適設計からの特性のずれはさらに大きくなる。
【０００９】
以上のように、従来の構造では、接合終端構造における電極の加工精度が低いため、印加される高電圧を分担する部分の構造ばらつきは大きくなり、特性変動のばらつきが大きいという問題があった。
【００１０】
一方、従来構造において加工精度を求めれば、図４におけるリング電極Ｍ（ｎ）を全てポリシリコンで形成する手段が考えられる。しかし、ポリシリコンは抵抗率が高く平面的に不均一な動作となるおそれがある。このため、本実施例と比較して、特性が劣る上、製造工程も増大する。この結果、製品信頼性が低下することになる。
【課題を解決するための手段】
【００１１】
上記課題を解決するため、本発明の代表的な半導体装置の一つは、半導体基板に形成された第１導電型ベース領域（Ｎベース領域）と、前記半導体基板の第１主面側において、前記半導体基板に形成された第２導電型ウェル領域（Ｐ（０））と、前記半導体基板の前記第１主面側において、前記第２導電型ウェル領域を囲むように形成された複数の第２導電型リング領域（Ｐ（１）〜Ｐ（ｎ））と、前記半導体基板の前記第１主面側において、前記第２導電型リング領域を囲むように形成された第１導電型ストッパ領域（Ｎストッパ領域）と、前記半導体基板の前記第１主面の上において、隣り合う前記第２導電型リング領域の間に設けられた絶縁層（酸化膜）と、前記絶縁層の上に配置された第１導電材料
（ポリシリコン）と、前記第２導電型リング領域及び前記第１導電材料に電気的接続されるように配置された第２導電材料（アルミニウム）と、前記半導体基板の前記第１主面とは反対側の第２主面に設けられた電極、とを有することを特徴とする。
【発明の効果】
【００１２】
本発明によれば、特性の固体ばらつきを低減した半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施例について、図面を参照しながら詳細に説明する。
【実施例１】
【００１４】
本発明の実施例１における半導体装置１の構造図を図１に示す。図１には、半導体装置１のチップ端を示している。
【００１５】
半導体装置１は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）やパワーMOSFET
(Metal-Oxide-Semiconductor Field Effect Transistor) を構成する。半導体装置１のゲート電極５は、酸化膜６を介して半導体基板７の第１主面上に形成されている。本図では、半導体装置１のチップ端のみを示しているため具体的には明示されていないが、実際には、ゲート電極５は、本図で示す構造の左側に複数個並んで配置されている。
【００１６】
また、半導体基板７の第１主面とは反対側の第２主面には、電極１１が配置されている。この電極１１は、ＩＧＢＴの場合にはコレクタ電極となり、パワーＭＯＳＦＥＴの場合には、ドレイン電極となる。
【００１７】
半導体基板７はＮ型基板を用いており、半導体基板７の内部には、Ｎベース領域９，Ｐウェル領域Ｒ（０），Ｎソース領域８，複数のＰリング領域Ｒ（１）〜Ｒ（ｎ）、及び、Ｎストッパ領域ＳＲが形成されている。
【００１８】
複数のＰリング領域Ｒ（１）〜Ｒ（ｎ）は、ＦＬＲ(Field Limiting Ring) を構成し、半導体基板７のチップ端に設けられている。ＦＬＲ構造の各Ｐリング領域Ｒ(１)〜Ｒ(ｎ)は、半導体基板７とのコンタクト抵抗が小さい金属等の低抵抗材料とコンタクトされる。本実施例では、低抵抗材料として、アルミニウム４を採用しているが、アルミニウム４に代えて、他の金属等を採用することもできる。
【００１９】
アルミニウム４のパターン端部には、薄膜形成が可能で加工精度の高い、高加工精度材料が設けられる。本実施例では、この材料として、ポリシリコン３を採用している。ポリシリコン３は、絶縁層である酸化膜２を介して配置されている。なお、酸化膜２に代えて、窒化膜等の他の絶縁層を用いてもよい。
【００２０】
リング電極Ｍ（１）〜Ｍ（ｎ）は、低抵抗材料であるアルミニウム４と、高加工精度材料であるポリシリコン３の２段構造として構成されている。また、図１の酸化膜２とポリシリコン３は、ポリシリコン３の片側端部と酸化膜２の端部とが揃えられた、同時エッチングで形成されたものである。
【００２１】
ただし、ポリシリコン３の外側の端部位置が、アルミニウム４の端部位置より外側にあって、リング電極Ｍ（１）〜Ｍ（ｎ）の寸法が、ポリシリコン３により決まる構成となっていれば、他の構造を採用することもできる。例えば、図２に示すように、ポリシリコン３のアルミニウム４側の端部位置が、酸化膜２上の一部の領域に位置している構成でもよいし、また、図３に示すように、ポリシリコン３のアルミニウム４側の端部が、酸化膜２の開口領域にかかるような構成、すなわち酸化膜２の外側に位置する構成でもよい。
【００２２】
通常、半導体装置１の製造プロセスにおいて、リング電極Ｍ（１）〜Ｍ（ｎ）は、主電極Ｍ（０）と同時に形成される。このとき、ボンディング等の実装信頼性の観点より、リング電極Ｍ（１）〜Ｍ（ｎ）は、数マイクロメートルの厚さで、厚く形成される。このため、リング電極Ｍ（１）〜Ｍ（ｎ）のパターン形成のエッチングには、ウェット方式が用いられることが多い。従って、エッチングによる加工精度が落ち、ウェハ面内の加工ばらつきは大きくなる。この結果、リング電極Ｍ（１）〜Ｍ（ｎ）間距離Ｘ（１）〜Ｘ（ｎ＋１）のばらつきも大きくなる。
【００２３】
一方、本実施例では、リング電極Ｍ（１）〜Ｍ（ｎ）の端部に加工精度の高いポリシリコン３を配置するため、リング電極Ｍ（１）〜Ｍ（ｎ）間寸法Ｘ（１）〜Ｘ（ｎ＋１）のばらつきを小さくすることが可能になる。
【００２４】
パワーＭＯＳＦＥＴやＩＧＢＴ等では、ゲート電極５として、ポリシリコンが用いられている。ゲート電極５として形成されるポリシリコンは、薄厚で形成され、ドライエッチングにて形成される。このため、加工精度が高い。このため、ゲート電極としてポリシリコンを形成する際に、高加工精度材料としてのポリシリコン３を同時に形成することにより、現状の製造プロセスと同一の製造プロセスにて形成することができる。従って、従来の半導体装置と比較して、信頼性が低下することはない。
【００２５】
半導体装置１の主電極間に印加される電圧は、ＦＬＲ構造にも印加される。このとき、Ｎベース領域９の第１主面においては、各Ｐリング領域Ｒ(０) 〜Ｒ(ｎ) 間領域ＸＲ(１)〜ＸＲ(ｎ＋１)にて分担され、素子表面においては、各リング電極Ｍ（ｎ）間領域Ｘ(１)〜Ｘ（ｎ＋１）にて分担される。
【００２６】
以上のように、本実施例では、アルミニウム４とポリシリコン３の２段構造を採用するため、アルミニウム４等の低抵抗材料による面内均一動作を維持しつつ、ポリシリコン３等の高加工精度材料により電極寸法精度を確保できる。この結果、特性の固体ばらつきを低減した半導体装置を提供することができる。
【実施例２】
【００２７】
本発明の実施例２における半導体装置１０の断面構造を図５に示す。基本的な構造は実施例１と同様である。本実施例では、高加工精度材料としてのポリシリコン３が、全てのリングＲ（０）〜Ｒ（ｎ）ではなく、ストッパ領域側の一部のリングＲ（２）〜Ｒ（ｎ）にのみ適用されている点で、実施例１とは異なる。
【００２８】
一般的に、ＦＬＲ構造のリング間寸法ＸＲ（１）〜ＸＲ（ｎ＋１）は、その場所により変えて構成されている。すなわち、主接合に近い領域（チップ中央側）では、印加電圧が小さい段階で空乏化が進むように、リング間寸法ＸＲ（１）〜ＸＲ（ｎ＋１）は小さく設計される。一方、Ｎストッパ領域ＳＲに近い領域（チップ端側）では、リング間寸法ＸＲ（１）〜ＸＲ（ｎ＋１）は大きく設計される。Ｎストッパ領域ＳＲに近い領域では、リング間寸法ＸＲ（１）〜ＸＲ（ｎ＋１）が大きいため、酸化膜２等の絶縁層中の可動イオンや分極の影響をより強く受ける。このため、その領域に配置される電極に対して、特に、ポリシリコン３とアルミニウム４の２段構造の電極を採用する必要性がある。
【００２９】
ただし、他の原因により、可動イオンや分極の影響を強く受けている部分が、ストッパ領域側（チップ端側）ではなく、主接合側（チップ中央側）にある半導体装置の場合には、本実施例のようにチップ端側にのみ２段構造の電極を採用するのではなく、主接合側の一部のリングに２段構造の電極を採用すればよい。
【００３０】
以上にように、上記実施例によれば、アルミニウム４等の低抵抗材料による面内均一動作を維持しつつ、ポリシリコン３等の高加工精度材料により電極寸法精度を確保できる。このため、ＦＲＬ構造において、特性の固体ばらつきを低減することができる。
【００３１】
また、ソース−ドレイン間に直流高圧を数時間印加させるＤＣブロッキング後における特性ばらつきの増大を抑制することができる。
【００３２】
また、ＩＧＢＴやパワーＭＯＳＦＥＴ等のＦＬＲ構造では、従来構造と比較して、製造工程の追加なしで実現することが可能になる。すなわち、特性のばらつき低減を、現状の製造安定性を維持したままで実現することができる。
【００３３】
以上のとおり、本発明の実施例を詳細に説明したが、本発明は上記実施例の内容に限定されるものではなく、本発明の技術思想から逸脱しない範囲で、適宜変更可能である。例えば、本実施例では、Ｎベース領域，Ｐウェル領域，Ｎソース領域の関係を有する半導体装置について説明したが、これとは反対に、Ｐベース領域，Ｎウェル領域，Ｐソース領域の関係を有する半導体装置についても適用可能である。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施例１における半導体装置の断面図である。
【図２】本発明の実施例１における電極の他の断面図である。
【図３】本発明の実施例１における電極の他の断面図である。
【図４】従来の半導体装置の断面図である。
【図５】本発明の実施例２における半導体装置の断面図である。
【符号の説明】
【００３５】
１，１０ 半導体装置
２ 酸化膜
３ ポリシリコン
４ アルミニウム
５ ゲート電極
６ ゲート酸化膜
７ 半導体基板
８ Ｎソース領域
９ Ｎベース領域
１１ 電極
【技術分野】
【０００１】
本発明は、半導体装置に係り、特に、ＩＧＢＴ等の高耐圧半導体装置の接合終端構造の一つであるＦＬＲ構造を有する半導体装置に関する。
【背景技術】
【０００２】
従来から、高耐圧半導体装置には、高耐圧接合終端構造が設けられている。高耐圧接合終端構造の一つであるＦＬＲ(Field Limiting Ring) 構造の従来構造の一例として、図４にｎチャネルＭＯＳＦＥＴを示す。この構造は、Ｎベース領域９とＮベース領域の第１主面の表面領域に形成されたＮソース領域８，Ｎソース領域と主電極Ｍ（０）によって電気的に接続されたＰウェルＲ（０）と、Ｐウェルを囲むようにＮベース領域の第１主面の表面領域に形成された複数（ｎ本）のＰリングＲ（１）〜Ｒ（ｎ）と、各Ｐリング上にコンタクトされたリング電極Ｍ（１）〜Ｍ（ｎ）と、Ｐリング領域を囲むように形成されたＮストッパ領域ＳＲと、Ｎストッパ領域ＳＲにコンタクトされた電極ＭＳと、各リング間のＮベース表面の酸化膜２とからなる。
【０００３】
複数のＰリングＲ（１）〜Ｒ（ｎ）は、空乏層を広げることにより電界集中を緩和させるために、チップ端部にリング状に設けられる。また、Ｎストッパ領域ＳＲは、チップ端にまで空乏層が延びると、リーク電流の要因となるため、チップ端に空乏層が到達するのを防止するために設けられている。
【０００４】
ｎチャネルＭＯＳＦＥＴの実使用時には、主電極Ｍ（０）に金属ワイヤがボンディングされて電気回路が構成され、ゲルやトランスファモールドレジン等に樹脂封止されて実装される。
【０００５】
【特許文献１】特開２００１−１５７７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来構造では、Ｐリングを適切に配置することで所望の耐圧を得ていたが、高耐圧になるとリング本数が増加する。半導体基板の表面に形成された酸化膜２には、実装まで含めた製造プロセスにおける汚染により、可動イオンが存在している。このため、使用中、特に、高温高電圧印加時における最適設計からのずれが大きくなる。
【０００７】
また、従来構造では、各リング電極Ｍ（ｎ）は、ＭＯＳＦＥＴ等、主素子のプロセスの中で形成され、通常、主電極Ｍ（０）や電極ＭＳと同時に、アルミニウム４で数マイクロメートルの厚さに形成される。厚く形成されたアルミニウム４は加工精度が低く、各リング電極間寸法Ｘ（ｎ）は、ばらつきが大きい。このため、最適設計からのずれのばらつきも大きいものとなる。
【０００８】
最近では、パワーモジュールがトランスファモールド実装される等、パッケージの薄型化の流れがある。それに伴い、ワイヤ高さが低くなると、ワイヤの電位がチップからワイヤまで含めた系における電界分布に影響を及ぼすことになる。最終的な電界分布によって可動イオンや分極の配置が決められるため、最適設計からの特性のずれはさらに大きくなる。
【０００９】
以上のように、従来の構造では、接合終端構造における電極の加工精度が低いため、印加される高電圧を分担する部分の構造ばらつきは大きくなり、特性変動のばらつきが大きいという問題があった。
【００１０】
一方、従来構造において加工精度を求めれば、図４におけるリング電極Ｍ（ｎ）を全てポリシリコンで形成する手段が考えられる。しかし、ポリシリコンは抵抗率が高く平面的に不均一な動作となるおそれがある。このため、本実施例と比較して、特性が劣る上、製造工程も増大する。この結果、製品信頼性が低下することになる。
【課題を解決するための手段】
【００１１】
上記課題を解決するため、本発明の代表的な半導体装置の一つは、半導体基板に形成された第１導電型ベース領域（Ｎベース領域）と、前記半導体基板の第１主面側において、前記半導体基板に形成された第２導電型ウェル領域（Ｐ（０））と、前記半導体基板の前記第１主面側において、前記第２導電型ウェル領域を囲むように形成された複数の第２導電型リング領域（Ｐ（１）〜Ｐ（ｎ））と、前記半導体基板の前記第１主面側において、前記第２導電型リング領域を囲むように形成された第１導電型ストッパ領域（Ｎストッパ領域）と、前記半導体基板の前記第１主面の上において、隣り合う前記第２導電型リング領域の間に設けられた絶縁層（酸化膜）と、前記絶縁層の上に配置された第１導電材料
（ポリシリコン）と、前記第２導電型リング領域及び前記第１導電材料に電気的接続されるように配置された第２導電材料（アルミニウム）と、前記半導体基板の前記第１主面とは反対側の第２主面に設けられた電極、とを有することを特徴とする。
【発明の効果】
【００１２】
本発明によれば、特性の固体ばらつきを低減した半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施例について、図面を参照しながら詳細に説明する。
【実施例１】
【００１４】
本発明の実施例１における半導体装置１の構造図を図１に示す。図１には、半導体装置１のチップ端を示している。
【００１５】
半導体装置１は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）やパワーMOSFET
(Metal-Oxide-Semiconductor Field Effect Transistor) を構成する。半導体装置１のゲート電極５は、酸化膜６を介して半導体基板７の第１主面上に形成されている。本図では、半導体装置１のチップ端のみを示しているため具体的には明示されていないが、実際には、ゲート電極５は、本図で示す構造の左側に複数個並んで配置されている。
【００１６】
また、半導体基板７の第１主面とは反対側の第２主面には、電極１１が配置されている。この電極１１は、ＩＧＢＴの場合にはコレクタ電極となり、パワーＭＯＳＦＥＴの場合には、ドレイン電極となる。
【００１７】
半導体基板７はＮ型基板を用いており、半導体基板７の内部には、Ｎベース領域９，Ｐウェル領域Ｒ（０），Ｎソース領域８，複数のＰリング領域Ｒ（１）〜Ｒ（ｎ）、及び、Ｎストッパ領域ＳＲが形成されている。
【００１８】
複数のＰリング領域Ｒ（１）〜Ｒ（ｎ）は、ＦＬＲ(Field Limiting Ring) を構成し、半導体基板７のチップ端に設けられている。ＦＬＲ構造の各Ｐリング領域Ｒ(１)〜Ｒ(ｎ)は、半導体基板７とのコンタクト抵抗が小さい金属等の低抵抗材料とコンタクトされる。本実施例では、低抵抗材料として、アルミニウム４を採用しているが、アルミニウム４に代えて、他の金属等を採用することもできる。
【００１９】
アルミニウム４のパターン端部には、薄膜形成が可能で加工精度の高い、高加工精度材料が設けられる。本実施例では、この材料として、ポリシリコン３を採用している。ポリシリコン３は、絶縁層である酸化膜２を介して配置されている。なお、酸化膜２に代えて、窒化膜等の他の絶縁層を用いてもよい。
【００２０】
リング電極Ｍ（１）〜Ｍ（ｎ）は、低抵抗材料であるアルミニウム４と、高加工精度材料であるポリシリコン３の２段構造として構成されている。また、図１の酸化膜２とポリシリコン３は、ポリシリコン３の片側端部と酸化膜２の端部とが揃えられた、同時エッチングで形成されたものである。
【００２１】
ただし、ポリシリコン３の外側の端部位置が、アルミニウム４の端部位置より外側にあって、リング電極Ｍ（１）〜Ｍ（ｎ）の寸法が、ポリシリコン３により決まる構成となっていれば、他の構造を採用することもできる。例えば、図２に示すように、ポリシリコン３のアルミニウム４側の端部位置が、酸化膜２上の一部の領域に位置している構成でもよいし、また、図３に示すように、ポリシリコン３のアルミニウム４側の端部が、酸化膜２の開口領域にかかるような構成、すなわち酸化膜２の外側に位置する構成でもよい。
【００２２】
通常、半導体装置１の製造プロセスにおいて、リング電極Ｍ（１）〜Ｍ（ｎ）は、主電極Ｍ（０）と同時に形成される。このとき、ボンディング等の実装信頼性の観点より、リング電極Ｍ（１）〜Ｍ（ｎ）は、数マイクロメートルの厚さで、厚く形成される。このため、リング電極Ｍ（１）〜Ｍ（ｎ）のパターン形成のエッチングには、ウェット方式が用いられることが多い。従って、エッチングによる加工精度が落ち、ウェハ面内の加工ばらつきは大きくなる。この結果、リング電極Ｍ（１）〜Ｍ（ｎ）間距離Ｘ（１）〜Ｘ（ｎ＋１）のばらつきも大きくなる。
【００２３】
一方、本実施例では、リング電極Ｍ（１）〜Ｍ（ｎ）の端部に加工精度の高いポリシリコン３を配置するため、リング電極Ｍ（１）〜Ｍ（ｎ）間寸法Ｘ（１）〜Ｘ（ｎ＋１）のばらつきを小さくすることが可能になる。
【００２４】
パワーＭＯＳＦＥＴやＩＧＢＴ等では、ゲート電極５として、ポリシリコンが用いられている。ゲート電極５として形成されるポリシリコンは、薄厚で形成され、ドライエッチングにて形成される。このため、加工精度が高い。このため、ゲート電極としてポリシリコンを形成する際に、高加工精度材料としてのポリシリコン３を同時に形成することにより、現状の製造プロセスと同一の製造プロセスにて形成することができる。従って、従来の半導体装置と比較して、信頼性が低下することはない。
【００２５】
半導体装置１の主電極間に印加される電圧は、ＦＬＲ構造にも印加される。このとき、Ｎベース領域９の第１主面においては、各Ｐリング領域Ｒ(０) 〜Ｒ(ｎ) 間領域ＸＲ(１)〜ＸＲ(ｎ＋１)にて分担され、素子表面においては、各リング電極Ｍ（ｎ）間領域Ｘ(１)〜Ｘ（ｎ＋１）にて分担される。
【００２６】
以上のように、本実施例では、アルミニウム４とポリシリコン３の２段構造を採用するため、アルミニウム４等の低抵抗材料による面内均一動作を維持しつつ、ポリシリコン３等の高加工精度材料により電極寸法精度を確保できる。この結果、特性の固体ばらつきを低減した半導体装置を提供することができる。
【実施例２】
【００２７】
本発明の実施例２における半導体装置１０の断面構造を図５に示す。基本的な構造は実施例１と同様である。本実施例では、高加工精度材料としてのポリシリコン３が、全てのリングＲ（０）〜Ｒ（ｎ）ではなく、ストッパ領域側の一部のリングＲ（２）〜Ｒ（ｎ）にのみ適用されている点で、実施例１とは異なる。
【００２８】
一般的に、ＦＬＲ構造のリング間寸法ＸＲ（１）〜ＸＲ（ｎ＋１）は、その場所により変えて構成されている。すなわち、主接合に近い領域（チップ中央側）では、印加電圧が小さい段階で空乏化が進むように、リング間寸法ＸＲ（１）〜ＸＲ（ｎ＋１）は小さく設計される。一方、Ｎストッパ領域ＳＲに近い領域（チップ端側）では、リング間寸法ＸＲ（１）〜ＸＲ（ｎ＋１）は大きく設計される。Ｎストッパ領域ＳＲに近い領域では、リング間寸法ＸＲ（１）〜ＸＲ（ｎ＋１）が大きいため、酸化膜２等の絶縁層中の可動イオンや分極の影響をより強く受ける。このため、その領域に配置される電極に対して、特に、ポリシリコン３とアルミニウム４の２段構造の電極を採用する必要性がある。
【００２９】
ただし、他の原因により、可動イオンや分極の影響を強く受けている部分が、ストッパ領域側（チップ端側）ではなく、主接合側（チップ中央側）にある半導体装置の場合には、本実施例のようにチップ端側にのみ２段構造の電極を採用するのではなく、主接合側の一部のリングに２段構造の電極を採用すればよい。
【００３０】
以上にように、上記実施例によれば、アルミニウム４等の低抵抗材料による面内均一動作を維持しつつ、ポリシリコン３等の高加工精度材料により電極寸法精度を確保できる。このため、ＦＲＬ構造において、特性の固体ばらつきを低減することができる。
【００３１】
また、ソース−ドレイン間に直流高圧を数時間印加させるＤＣブロッキング後における特性ばらつきの増大を抑制することができる。
【００３２】
また、ＩＧＢＴやパワーＭＯＳＦＥＴ等のＦＬＲ構造では、従来構造と比較して、製造工程の追加なしで実現することが可能になる。すなわち、特性のばらつき低減を、現状の製造安定性を維持したままで実現することができる。
【００３３】
以上のとおり、本発明の実施例を詳細に説明したが、本発明は上記実施例の内容に限定されるものではなく、本発明の技術思想から逸脱しない範囲で、適宜変更可能である。例えば、本実施例では、Ｎベース領域，Ｐウェル領域，Ｎソース領域の関係を有する半導体装置について説明したが、これとは反対に、Ｐベース領域，Ｎウェル領域，Ｐソース領域の関係を有する半導体装置についても適用可能である。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施例１における半導体装置の断面図である。
【図２】本発明の実施例１における電極の他の断面図である。
【図３】本発明の実施例１における電極の他の断面図である。
【図４】従来の半導体装置の断面図である。
【図５】本発明の実施例２における半導体装置の断面図である。
【符号の説明】
【００３５】
１，１０ 半導体装置
２ 酸化膜
３ ポリシリコン
４ アルミニウム
５ ゲート電極
６ ゲート酸化膜
７ 半導体基板
８ Ｎソース領域
９ Ｎベース領域
１１ 電極
【特許請求の範囲】
【請求項１】
半導体基板に形成された第１導電型ベース領域と、
前記半導体基板の第１主面側において、前記半導体基板に形成された第２導電型ウェル領域と、
前記半導体基板の前記第１主面側において、前記第２導電型ウェル領域を囲むように形成された複数の第２導電型リング領域と、
前記半導体基板の前記第１主面側において、前記第２導電型リング領域を囲むように形成された第１導電型ストッパ領域と、
前記半導体基板の前記第１主面の上において、隣り合う前記第２導電型リング領域の間に設けられた絶縁層と、
前記絶縁層の上に配置された第１導電材料と、
前記第２導電型リング領域及び前記第１導電材料に電気的接続されるように配置された第２導電材料と、
前記半導体基板の前記第１主面とは反対側の第２主面に設けられた電極、とを有することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第２導電材料は、前記第１導電材料より導電率が高いことを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第１導電材料は、前記第２導電材料より加工精度が良いことを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記第１導電材料はポリシリコンであり、前記第２導電材料はアルミニウムであることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記第１導電材料及び前記第２導電材料により２段構造リング電極が構成され、
隣り合う前記２段構造リング電極間の寸法は、前記第１導電材料の位置により決定されることを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
複数の前記第２導電型リング領域に接続される電極は、全て、前記２段構造を有していることを特徴とする半導体装置。
【請求項７】
請求項５記載の半導体装置において、
複数の前記第２導電型リング領域に接続される電極のうち、その一部のみが、前記２段構造を有していることを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記第１導電型ストッパ領域により近い側の前記第２導電型リング領域に接続される電極は、前記２段構造を有していることを特徴とする半導体装置。
【請求項１】
半導体基板に形成された第１導電型ベース領域と、
前記半導体基板の第１主面側において、前記半導体基板に形成された第２導電型ウェル領域と、
前記半導体基板の前記第１主面側において、前記第２導電型ウェル領域を囲むように形成された複数の第２導電型リング領域と、
前記半導体基板の前記第１主面側において、前記第２導電型リング領域を囲むように形成された第１導電型ストッパ領域と、
前記半導体基板の前記第１主面の上において、隣り合う前記第２導電型リング領域の間に設けられた絶縁層と、
前記絶縁層の上に配置された第１導電材料と、
前記第２導電型リング領域及び前記第１導電材料に電気的接続されるように配置された第２導電材料と、
前記半導体基板の前記第１主面とは反対側の第２主面に設けられた電極、とを有することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第２導電材料は、前記第１導電材料より導電率が高いことを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第１導電材料は、前記第２導電材料より加工精度が良いことを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記第１導電材料はポリシリコンであり、前記第２導電材料はアルミニウムであることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記第１導電材料及び前記第２導電材料により２段構造リング電極が構成され、
隣り合う前記２段構造リング電極間の寸法は、前記第１導電材料の位置により決定されることを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
複数の前記第２導電型リング領域に接続される電極は、全て、前記２段構造を有していることを特徴とする半導体装置。
【請求項７】
請求項５記載の半導体装置において、
複数の前記第２導電型リング領域に接続される電極のうち、その一部のみが、前記２段構造を有していることを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記第１導電型ストッパ領域により近い側の前記第２導電型リング領域に接続される電極は、前記２段構造を有していることを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２００８−１８１９８８（Ｐ２００８−１８１９８８Ａ）
【公開日】平成２０年８月７日（２００８．８．７）
【国際特許分類】
【出願番号】特願２００７−１３２５０（Ｐ２００７−１３２５０）
【出願日】平成１９年１月２４日（２００７．１．２４）
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【Ｆターム（参考）】
【公開日】平成２０年８月７日（２００８．８．７）
【国際特許分類】
【出願日】平成１９年１月２４日（２００７．１．２４）
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【Ｆターム（参考）】
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