【課題】 はんだ接合可能な上側電極と下側電極を有する半導体装置を好適に製造することができる半導体装置の製造方法を提供する。
【解決手段】 上側電極４６と下側電極４８を有する半導体装置１０を製造する方法であって、半導体基板１００の上面にオーミック接触する上側オーミック金属層４６ｅを形成する上側オーミック金属層形成工程Ｓ４と、半導体基板１００の下面にオーミック接触する下側オーミック金属層４８ｆを形成する下側オーミック金属層形成工程Ｓ１０と、メッキ法によって、上側オーミック金属層４６ｅの表面と下側オーミック金属層４８ｆの表面に、ニッケルと銅の少なくとも一方を含む表面金属層４６ｃ、４８ｄを形成する表面金属層形成工程Ｓ１２を有する。 （もっと読む）

【課題】消費電流及び抗折強度に優れる半導体装置を実現する。
【解決手段】半導体装置１０は、半導体素子１１と、半導体素子１１の第１面の表面部に設けられた拡散領域１２と、半導体素子１１の第１面上に設けられた第１金属配線１４と、半導体素子１１を厚さ方向に貫通する貫通孔１５と、貫通孔１５内に設けられ、第１金属配線１４ｂの裏面に接し且つ半導体素子１１における第１面の反対側の第２面にまで延びる貫通電極１６とを備える。更に、半導体素子１１の第２面に設けられた凹部１７と、凹部１７内に設けられ、貫通電極１６に電気的に接続された第２金属配線１７とを備える。 （もっと読む）

【課題】基板が割れることなくかつ、反ることなく基板の厚さを薄くすることができる半導体装置の製造方法を提供すること。
【解決手段】素子部Ａが形成されたｎ＋半導体層１０ａ上の素子部Ａ上にソース電極１６及びゲート取り出し電極を形成することで半導体素子基板１８を形成し、この半導体素子基板１８のソース電極１６及びゲート取り出し電極が形成されない箇所の表面からｎ＋半導体層１０ａの所望の深さまで、それぞれの素子を分離するように格子状の溝２５を設け、この溝２５及び、ソース電極１６及びゲート取り出し電極が形成された各素子の間を樹脂３５で充填し、樹脂３５が充填された状態でｎ＋半導体層１０ａの裏面を所望の厚さに研磨し、この研磨されたｎ＋半導体層１０ａのそれぞれの素子部Ａに対応する箇所にドレイン電極２０を形成し、これらのドレイン電極２０をダイシングテープ３６に貼り付けて樹脂３５が充填された箇所をダイシングする。 （もっと読む）

【課題】 サリサイドオフセット領域の形成により、ベース側の空乏層が十分に広がり、リーク電流や接合耐圧低下の問題を防ぐサリサイド処理を行った縦型バイポーラトランジスタを提供する。
【解決手段】 縦型バイポーラトランジスタは、半導体基板１に形成された第一導電型（Ｎ型）のコレクタ領域２と、コレクタ領域２内に形成された第二導電型（Ｐ型）のベース領域５と、ベース領域５内に形成された第一導電型のエミッタ領域６と、ベース領域５を囲むようにコレクタ領域２の表面部に形成されたフィールド酸化膜４と、ベース領域５上に形成されたサリサイド層１４とを具備する。ベース領域５の表面は、サリサイド層１４が形成されたサリサイド領域と、フィールド酸化膜４の端部とサリサイド領域の端部との間にサリサイド層が形成されていないサリサイドオフセット領域１５とが設けられている。 （もっと読む）

【課題】 ２層の電極構造を有するディスクリート型バイポーラトランジスタでは、２層目のベース電極下方に１層目のエミッタ電極が配置され、２層目のエミッタ電極下方に１層目のベース電極が配置される。このため電極の引き回しによる水平方向の配線抵抗がチップ内で不均一となり、電流容量が大きくできない問題があった。
【解決手段】 ベース領域を第１コンタクトホールを介して１層目の第１ベース電極と接続させ、第１ベース電極を第１スルーホールまたは第２スルーホールを介して２層目の第２ベース電極１６と接続させる。エミッタ領域を第２コンタクトホールを介して１層目の第１エミッタ電極と接続させ、第１エミッタ電極を、第２ベース電極の第２開口部、第３スルーホールを介して、３層目の第２エミッタ電極と接続させる構成とする。これにより各セルの配線抵抗のばらつきを略均一軽減できる。 （もっと読む）

【課題】高いスイッチング速度と低いオン抵抗とを両立させたＩＧＢＴを得る。
【解決手段】このＩＧＢＴ１０においては、結晶欠陥層２５が、活性領域２０においてはｎ層１０２中に、非活性領域４０においてはｐ型基板１０１中に形成されている。すなわち、活性領域２０における結晶欠陥層２５は、非活性領域４０における結晶欠陥層２５よりも表面からみて浅い位置に形成されている。このＩＧＢＴ１０においては、上記の構成により、正孔注入量が非活性領域４０において少なくされることにより、スイッチング速度が高くなる。一方、活性領域２０における正孔注入量の減少は非活性領域４０よりも小さくなる。従って、この際のオン抵抗の増大は抑制される。 （もっと読む）

【課題】バイポーラトランジスタの高周波特性の向上を図る。
【解決手段】ｐ型シリコン基板１０上に形成されたｎ型導電型の第１コレクタ層１４と、第１コレクタ層１４上に形成された、第１コレクタ層１４より幅の狭い、ｎ型導電型の第２コレクタ層２１と、第１コレクタ層１４上に、第２コレクタ層２１側面に接して形成された絶縁膜層２０と、第２コレクタ層２１上に形成された、ｐ型導電型のベース層２２と、ベース層２２側面に接してに形成された、ｐ型導電型のベース引き出し層２５と、ベース層２２上に形成された、ｎ型導電型のエミッタ領域３２とを備える。第１コレクタ層１４とベース層２２の間、又は第１コレクタ層１４とベース引き出し層２５の間に、絶縁膜層２０が形成されていることにより、ベース・コレクタ間の接合容量を低減させる。 （もっと読む）

【課題】 ２層の電極構造を有するディスクリート型バイポーラトランジスタでは、２層目のベース電極下方に１層目のエミッタ電極が配置され、２層目のエミッタ電極下方に１層目のベース電極が配置される。このため電極の引き回しによる水平方向の配線抵抗がチップ内で不均一となり、電流容量が大きくできない問題があった。
【解決手段】 １層目の第１エミッタ電極を島状に設け、第１ベース電極をこれらの周りを囲む平板状とする。２層目の第２エミッタ電極は、全ての第１エミッタ電極を覆う平板状に設け、第２ベース電極は第２エミッタ電極の周囲に枠状に設ける。第１エミッタ電極はその直下に設けた第２コンタクトホールを介してエミッタ領域とコンタクトし、直上に設けた第２スルーホールを介して第２エミッタ電極とコンタクトする。これにより電極の引き回しによる水平方向の配線抵抗を均一にできる。 （もっと読む）

【課題】半導体素子に損傷を与えず、且つ半導体素子の電気的特性を高精度に試験する。
【解決手段】半導体素子の第１の主面に導電性ペーストを配置する（ステップＳ１）。次に、半導体素子を導電性ペーストを介して支持台上に載置する（ステップＳ２）。次に、半導体素子の第２の主面に形成された電極にコンタクトピンを接触させる（ステップＳ３）。そして、支持台とコンタクトピンに電圧を印加して、半導体素子の電気的特性を試験する（ステップＳ４）。このような素子試験方法によれば、半導体素子に損傷が与えられず、且つ半導体素子の電気的特性が高精度に試験される。 （もっと読む）

【課題】絶縁膜中にコンタクトホールを形成せずに、絶縁膜の表面と裏面の間に導電領域を形成することを課題とする。
【解決手段】基板上の半導体素子及び第１の電極上に絶縁膜を形成し、絶縁膜中に第１の加速電圧で第１のイオンを添加して、絶縁膜中の第１の深さに第１の欠陥の多い領域を形成し、第１の加速電圧とは異なる第２の加速電圧で、第２のイオンを添加して、絶縁膜中の第１の深さとは異なる第２の深さに第２の欠陥の多い領域を形成し、第１及び第２の欠陥の多い領域上に、金属元素を含む導電材料を形成し、第１及び第２の欠陥の多い領域のうちの上方の領域から下方の領域に、金属元素を拡散させることにより、絶縁膜中に、第１の電極と、金属元素を含む導電材料とを電気的に接続する導電領域を形成する半導体装置の作製方法に関する。 （もっと読む）

【課題】積層された各層に平面的に電極が形成された、III族窒化物系化合物半導体素子
【解決手段】ｐｎｐトランジスタ１００は、基板１０の上に、図示しないバッファ層を介して、ｐ型ＧａＮ層１１、ｎ型ＧａＮ層１２、ｐ型ＧａＮ層１３を順に形成した後、ケミカルポリシングにより露出部である傾斜面１１ｔ、１２ｔ及び１３ｔを形成し、そこに各々、コレクタ電極Ｃ、ベース電極Ｂ、エミッタ電極Ｅを形成して構成したものである。図１のｐｎｐ型トランジスタ１００は、水平形状が１辺が５００μｍの矩形状で、その外周の１辺に水平面と１０度の角度を成す傾斜面が形成されている。ｐ型ＧａＮ層１１、ｎ型ＧａＮ層１２及びｐ型ＧａＮ層１３の膜厚はいずれも１μｍであり、ｐ型ＧａＮ層１１の傾斜面１１ｔ、ｎ型ＧａＮ層１２の傾斜面１２ｔ及びｐ型ＧａＮ層１３の傾斜面１３ｔの幅はいずれも約５．８μｍである。 （もっと読む）

【課題】 ２層の電極構造を有するディスクリート型バイポーラトランジスタでは、２層目のベース電極下方に１層目のエミッタ電極およびベース電極が配置される。１層目の電極は２層目の電極よりその厚みが薄く、第２ベース電極下方の動作領域（エミッタ領域）から１層目のエミッタ電極を経由して、２層目のエミッタ電極へ流れる電流経路は、ほぼ真上に電流が引き上げられる第２エミッタ電極下方の電流経路と比べて抵抗が高くなり、チップ内の電流密度が不均一になる問題があった。
【解決手段】 第１ベース電極および第１エミッタ電極を全て短冊状に形成し、交互に平行して配置し、第２エミッタ電極の面積を第２ベース電極の面積より拡張する。これにより、エミッタ領域から第１エミッタ電極を介して第２エミッタ電極まで略真上に引き上げられる電流経路が増加するので、チップ全体の電流密度が不均一になることを回避できる。 （もっと読む）

【課題】
ベース電極とコレクタ半導体の電荷注入障壁の制御が可能である、高性能な縦型薄膜のトランジスタ素子および製造方法を提供する。
【解決手段】
基板１０上に、第一電極２０と、コレクタ半導体層３０と、ベース電極４０と、エミッタ半導体層３１と、第二電極２１とを順次積層するトランジスタ素子において、コレクタ半導体層とエミッタ半導体層の間にベース電極が存在するようにするとともに、コレクタ半導体層が金属酸化物よりなることを特徴とする。 （もっと読む）

【課題】２層の電極構造の絶縁膜の厚み分の段差に基づく固着不良を回避したディスクリート型バイポーラトランジスタを提供する。
【解決手段】１層目のエミッタ電極７の上下に設けられるエミッタコンタクトホールＣＨ２とエミッタスルーホールＴＨ２を非重畳とし、１つのエミッタ電極７についてエミッタコンタクトホールＣＨ２とエミッタスルーホールＴＨ２互いに離間して複数配置する。これにより、２層目のエミッタ電極１７表面では、最大でも、膜厚が厚い絶縁膜に設けられたエミッタスルーホールＴＨ２の段差の影響しか及ばず、２層目の電極表面の平坦性が向上する。これにより金属プレートの固着不良を回避できる。 （もっと読む）

【課題】ダイシング時の水圧を受け流し、エアブリッジ配線部の断線を防ぐ半導体装置を提供する。
【解決手段】半導体チップ上の半絶縁性基板と、半絶縁性基板の表面に配置され,それぞれ複数のフィンガーを有するゲートフィンガー電極、ソースフィンガー電極およびドレインフィンガー電極と、半絶縁性基板の表面に配置され,ゲートフィンガー電極、ソースフィンガー電極およびドレインフィンガー電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極、ソース端子電極およびドレイン端子電極と、ソース端子電極に、所定本数のソースフィンガー電極を接続するエアブリッジ配線部とを備え、エアブリッジ配線部は、ダイシング方向に対して例えば、約３０度以上斜めに配置されている半導体装置。 （もっと読む）

【課題】自己発熱および高電流密度動作下においても劣化を生じにくく、高電流密度まで安定して通電可能な高信頼電極を有し、より高い信頼度を達成可能なヘテロ接合バイポーラトランジスタを提供すること。
【解決手段】半導体基板１上に、サブコレクタ層２、コレクタ層３、ベース層４、エミッタ層５およびエミッタコンタクト層６が順次積層されたヘテロ接合バイポーラトランジスタにおいて、エミッタコンタクト層６とエミッタ電極７との間に、Ｍｏの融点以上の融点を有する単体金属または合金からなるバリア金属層１３−２（図２に示す）を有するバリア複合層１３が介在することを特徴とするヘテロ接合バイポーラトランジスタを構成する。 （もっと読む）

【課題】横型絶縁ゲートトランジスタ素子を備え、オン抵抗の増加を抑制しつつ体格を小型化することのできる半導体装置及びその製造方法を提供する。
【解決手段】半導体層に構成されたＬＤＭＯＳ素子と、半導体層の主表面上に形成された絶縁膜を同一表面から貫通するコンタクプラグとしての、ソース領域とベースコンタクト領域とに接続された第１コンタクトプラグと、を備えた半導体装置であって、ベースコンタクト領域が、半導体層の主表面に略垂直な方向においてソース領域よりも主表面に対して下方で、半導体層の主表面に沿う方向においてソース領域と少なくとも一部が重なる位置に形成されている。そして、第１コンタクトプラグが、絶縁膜及びソース領域を貫通しつつベースコンタクト領域まで延設されている。 （もっと読む）

【課題】素子形成部のみ薄化し周辺部は初期の半導体基板の厚みを残した半導体ウエハの製造工程においては、最終工程で厚い周辺部が残るため、素子形成部の半導体チップを分割する従来のダイシング装置を用いることができない。この対策として、厚い周辺部を研削により除去することが考えられるが、厚い周辺部の裏面に金属層が形成されると、研削時に素子形成部の金属層が剥がれたり、砥石が劣化するなどの問題があった。
【解決手段】初期の厚み（第１の厚み）を有する半導体基板の、素子形成部のみを第２の厚みまで薄化し、周辺部を遮蔽板で覆い、素子形成部の裏面に金属層を形成する。その後、第１の厚みを残した初期周辺部を裏面側から第３の厚みになるまで研削し、素子形成部との段差が少ない周辺部を形成する。初期周辺部には金属層が形成されず、シリコン基板を研削できる。これにより、砥石の劣化等を防止できる。また従来のダイシング装置で素子形成部と周辺部を切り離すことができる。 （もっと読む）

【課題】より基板サイズの小型化を図ることができる半導体装置およびその製造方法を提供する。
【解決手段】２つのチップ１、２１それぞれに縦型パワーＭＯＳＦＥＴを作り込んでおき、２つのチップ１、２１を互いに裏面同士が接続されるように貼り合せることで、一体化する。具体的には、Ｐチャネル型のパワーＭＯＳＦＥＴとＮチャネル型のパワーＭＯＳＦＥＴとが互いのドレイン同士を電気的に接続した構造とする。このような構成とすれば、各半導体素子の間にリードフレームを配置した構造ではないため、その分、半導体装置の小型化を図ることができる。 （もっと読む）

【課題】トランジスタを短絡させることなく、シリサイド層を形成することができる半導体装置の提供。
【解決手段】バイポーラトランジスタ形成領域１００と、ＣＭＯＳトランジスタ形成領域２００とを分離し、絶縁層５２ａ，５２ｂを形成し、上方に導電層５６ａ，５６ｂを形成し、側壁５４ａ，５４ｂを形成して、バイポーラトランジスタ形成領域１００に、短絡防止部５０ａを形成すると同時に、ＣＭＯＳトランジスタ形成領域２００にゲート５０ｂを形成する。バイポーラトランジスタのエミッタ領域４０ａ、コレクタ領域４０ｂおよびベース領域４２ａおよびＣＭＯＳトランジスタのソース領域４０ｃ，４２ｂおよびドレイン領域４０ｄ，４２ｃを形成し、各領域の上にシリサイド層６０を形成する。短絡防止部５０ａは、エミッタ領域４０ａ、コレクタ領域４０ｂおよびベース領域４２ａのうち、いずれか２つの領域の間に位置する半導体基板１０の上方に形成される。 （もっと読む）